CN104050994B - 非对称读出放大器、存储器件及设计方法 - Google Patents

非对称读出放大器、存储器件及设计方法 Download PDF

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Abstract

用于存储器件的读出放大器包括：第一节点和第二节点、输入器件和输出器件。存储器件包括第一位线和第二位线以及连接至位线的至少一个存储单元。第一节点和第二节点分别连接至第一位线和第二位线。输入器件连接至第一节点和第二节点，响应于从存储单元读出的第一数据，生成朝向预定电压拉动第一节点的第一电流，并且响应于从存储单元读出的第二数据，生成朝向预定电压拉动第二节点的第二电流。输出器件连接至第一节点，以输出从存储单元读出的第一数据或第二数据。第一电流大于第二电流。本发明还提供了非对称读出放大器、存储器件及设计方法。

Description

非对称读出放大器、存储器件及设计方法
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及存储器件及其形成方法。
背景技术
处理器和存储器是计算系统和电子器件的多种部件。存储器的性能影响系统或电子设备的总体性能。多种电路被开发以改进存储器性能的一个或多个方面，诸如，电容、访问速度、功耗、紧凑布局等。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于存储器件的读出放大器，所述存储器件包括第一位线和第二位线以及连接至所述第一位线和所述第二位线的至少一个存储单元，所述读出放大器包括：第一节点，被配置成连接至所述第一位线；第二节点，被配置成连接至所述第二位线；输入器件，连接至所述第一位线和所述第二位线，所述输入器件被配置成：响应于从所述存储单元读出的第一数据，生成朝向预定电压拉动所述第一节点的第一电流，以及响应于从所述存储单元读出的第二数据，生成朝向所述预定电压拉动所述第二节点的第二电流；以及输出器件，连接至所述第一节点，所述输出器件被配置成输出从所述存储单元读出的所述第一数据或所述第二数据；其中，所述第一电流大于所述第二电流。
在该读出放大器中，所述读出放大器是没有连接至所述第二节点的伪输出器件和伪导电图案的非对称读出放大器。
在该读出放大器中，所述读出放大器是所述输出器件和所述第二节点之间没有直接连接的非对称读出放大器。
在该读出放大器中，所述第一节点的总电容负载大于所述第二节点的总电容负载。
在该读出放大器中，所述输入器件被配置成具有同所述第一节点的总电容负载与所述第二节点的总电容负载的比率相匹配的所述第一电流与所述第二电流的比率。
在该读出放大器中，第一电路包括限定所述第一电流的第一晶体管；
第二电路包括限定所述第二电流的第二晶体管；以及
所述第一晶体管的沟道宽度与沟道长度的比率大于所述第二晶体管的沟道宽度与沟道长度的比率。
在该读出放大器中，第一电路包括限定所述第一电流的第一晶体管；第二电路包括限定所述第二电流的第二晶体管；所述第一晶体管具有沟道宽度与沟道长度的第一比率；所述第二晶体管具有沟道宽度与沟道长度的第二比率；以及所述第一比率与所述第二比率的比率同所述第一节点的总电容负载与所述第二节点的总电容负载的比率相匹配。
根据本发明的另一方面，提供了一种存储器件，包括：至少一对位线，包括第一位线和第二位线；至少一个存储单元，连接至所述第一位线和所述第二位线；第一晶体管、第二晶体管、第三晶体管和第四晶体管；以及输出器件；其中，所述第一晶体管和所述第三晶体管串联地连接在电源节点和参考节点之间，所述第二晶体管和所述第四晶体管串联地连接在所述电源节点和所述参考节点之间，所述第一晶体管在第一节点处连接至所述第三晶体管，所述第一节点被配置成连接至所述第一位线，所述第一节点连接至所述第二晶体管和所述第四晶体管的栅极，并连接至所述输出器件，所述第二晶体管在第二节点处连接至所述第四晶体管，所述第二节点被配置成连接至所述第二位线，所述第二节点连接至所述第一晶体管和所述第三晶体管的栅极，以及所述第一晶体管的第一漏极电流与所述第二晶体管的第二漏极电流的比率同所述第一节点的总电容负载与所述第二节点的总电容负载的比率相匹配。
在该存储器件中，所述第一节点的总电容负载包括：所述至少一个存储单元的寄生电容、所述第一晶体管和所述第三晶体管的漏极的寄生电容、所述第二晶体管和所述第四晶体管的栅极的寄生电容以及所述输出器件的寄生电容的总和；以及所述第二节点的总电容负载包括：所述至少一个存储单元的寄生电容、所述第二晶体管和所述第四晶体管的漏极的寄生电容以及所述第一晶体管和所述第三晶体管的栅极的寄生电容的总和。
该存储器件进一步包括：第五晶体管共同地将所述第一晶体管和所述第二晶体管连接至所述参考节点。
该存储器件进一步包括：一对数据线，包括第一数据线和第二数据线，所述第一数据线连接至所述第一节点，并且所述第二数据线连接至所述第二节点；以及至少一对开关，包括第一开关和第二开关，所述第一开关连接在所述第一数据线和所述第一位线之间，所述第二开关连接在所述第二数据线和所述第二位线之间，所述第一开关和所述第二开关被配置成通过公共列选择信号而闭合或断开。
在该存储器件中，所述至少一个存储单元包括连接至所述第一位线和所述第二位线的多个存储单元；所述第一节点的总电容负载包括：所述多个存储单元的寄生电容、所述第一晶体管和所述第三晶体管的漏极的寄生电容、所述第二晶体管和所述第四晶体管的栅极的寄生电容以及所述输出器件的寄生电容的总和；以及所述第二节点的总电容负载包括：所述多个存储单元的寄生电容、所述第二晶体管和所述第四晶体管的漏极的寄生电容以及所述第一晶体管和所述第三晶体管的栅极的寄生电容的总和。
在该存储器件中，所述至少一个存储单元包括多个存储单元；所述至少一对位线包括多对位线，所述多对位线中的每对位线都连接至所述多个存储单元中的多个存储单元，以及所述至少一对开关包括多对开关，所述多对开关中的每对开关都连接在所述一对数据线和所述多对位线中的相应一对之间。
在该存储器件中，所述第一晶体管和所述第二晶体管是n沟道金属氧化物半导体（NMOS）晶体管，以及所述第三晶体管和第四晶体管是p沟道金属氧化物半导体（PMOS）晶体管。
在该存储器件中，所述第一晶体管具有沟道宽度与沟道长度的第一比率，所述第二晶体管具有沟道宽度与沟道长度的第二比率，以及所述第一比率与所述第二比率的比率同所述第一节点的总电容负载与所述第二节点的总电容负载的比率相匹配。
在该存储器件中，所述存储器件没有连接至所述第二节点的伪输出器件和伪导电图案。
在该存储器件中，所述存储器件在所述输出器件和所述第二节点之间没有直接连接。
根据本发明的又一方面，提供了一种设计存储器件的方法，通过至少一个处理器执行所述方法并且所述方法包括：确定非对称读出放大器的第一节点的总电容负载；确定所述非对称读出放大器的第二节点的总电容负载，所述非对称读出放大器在所述第一节点和所述第二节点处具有互补逻辑状态；以及基于所述第一节点的被确定的总电容负载与所述第二节点的被确定的总电容负载的比率，配置所述非对称读出放大器的第一电路和第二电路中的至少一个，所述第一电路与所述第一节点相关联，所述第二电路与所述第二节点相关联。
在该方法中，所述存储器件包括：第一位线和第二位线、连接至所述第一位线和所述第二位线的至少一个存储单元以及所述非对称读出放大器，所述第一节点被配置成连接至所述第一位线；所述第二节点被配置成连接至所述第二位线；所述第一电路被配置成响应于从所述存储单元所读出的第一数据，朝向预定电压拉动所述第一节点，所述第二电路被配置成响应于从所述存储单元所读出的第二数据，朝向所述预定电压拉动所述第二节点，以及所述非对称读出放大器进一步包括：连接至所述第一节点的输出器件，所述输出器件被配置成输出从所述存储单元所读出的所述第一数据或所述第二数据。
在该方法中，所述第一节点的总电容负载包括所述输出器件的寄生电容，而所述第二节点的总电容负载不包括所述输出器件的寄生电容。
附图说明
在附图中通过实例示出一个或多个实施例并且不用于限制本发明，其中，在通篇描述中，具有相同参考标号的元件表示类似元件。除非另外公开，否则附图不按比例绘制。
图1是根据一些实施例的存储器件的片段的示意性电路图。
图2是根据一些实施例的用于存储器件的非对称读出放大器的示意性框图。
图3是根据一些实施例的用于存储器件的非对称读出放大器的示意性电路图。
图4是根据一些实施例的用于存储器件的非对称读出放大器的示意性电路图。
图5是根据一些实施例的设计存储器件的方法的流程图。
图6是根据一些实施例的计算机系统的框图。
具体实施方式
应该理解，以下公开内容提供用于实现多个实施例的不同特征的多个不同实施例或实例。以下描述组件和布置的特定实例，以简化本发明。然而，可以用多种不同形式来实现发明思想，并且发明思想不应该被解释为限于本文中所阐述的实施例；而是，提供这些实施例使得该说明书更全面和完整，并且对于本领域普通技术人员来说这些实施例能够完全传达该发明思想。然而，明显地，不是用这些具体细节来实践一个或多个实施例。
在一些实施例中，非对称读出放大器具有连接至一对位线中的第一位线的输出器件。该对位线进一步包括第二位线。非对称读出放大器用第一电流朝向预定电压拉动第一位线，非对称读出放大器用第二电流朝向预定电压拉动第二位线，第一电流大于第二电流。结果，通过更大第一电流来补偿与连接至第一位线的输出器件的寄生电容相关联的作用。在一个或多个实施例中，第一电流和第二电流的比率与相应第一位线和第二位线的总电容负载的比率相匹配。结果，逻辑“0”和逻辑“1”读速度被均衡，从而依次导致改进的总读速度。与伪器件和/或伪金属连接至第二位线用于对称的其他方法相比，在一个或多个实施例中，非对称读出放大器不包括这样的伪设备和伪金属，因此，导致在布局区域中更紧凑，并且由于减小的总电容负载，存在改进的读取裕量（read margin）。
图1是根据一些实施例的存储器件101的片段的示意性电路图。存储器件101包括一个或多个存储单元（MC）102、一对或多对位线BLU/BLBU、BLL/BLBL、一条或多条全局位线GBL。一个或多个存储单元102连接至每对位线，以形成一个或多个存储块。具体地，多个存储单元102连接至该对位线BLU/BLBU，以形成存储块120的上半部分120U，然而多个存储单元102连接至该对位线BLL/BLBL，以形成存储块120的下半部分120L。一个或多个存储块连接至全局位线。具体地，存储块120连接至全局位线GBL。存储器件101进一步包括连接至存储单元102的多条字线WL(0)至WL(2k-1)（其中，k是整数）。存储器件101具有下半部分130L和上半部分130U。在下半部分130L中，存储单元102连接至字线的一半，即，字线WL(0)至WL(k-1)。在上半部分130U中，存储单元102连接至字线的另一半，即，字线WL(k)至WL(2k-1)。在图1中，WT和WC表示与每个存储块120相关联的一对写数据线。
每个存储块120都进一步包括在存储器件101的相应的上半部分130U和下半部分130L中的位线预充电电路104U、140L、以及输入器件（或输入级）106U、106L。存储块120进一步包括：上半部分和下半部分130L共用的写选通门电路（write pass gate circuit）108、输出器件110以及下拉电路112。输出器件110和输入器件106U、106L限定读出放大器，该读出放大器连接至位线BLU和BLL，并且被配置成在单端读出方案中检测位线BLU和BLL的状态（即，一条位线BLU而不是两条位线BLU/BLBU被用于读出操作）。
在该实例中，实现输出器件110作为NAND栅极，但是其他配置也在多个实施例的范围内。类似地配置位线预充电电路104U、104L。在一个或多个实施例中，每个位线预充电电路104U、104L都包括通过公共预充电信号PREGU、PREGL导通或断开的两个p-沟槽金属氧化物半导体（PMOS）晶体管。类似地配置输入器件106U、106L。在一些实施例中，特别是每个存储块120和存储器件101通常具有对称结构。在一些实施例中，存储器件101不具有对称结构。例如，在一些实施例中，省略包括字线WL(0)至WL(k-1)、相关的存储单元102、位线预充电电路104L和输入器件106L的存储器件101的下半部分。为了简单的目的，对于存储器件101的上半部分130U提供以下说明。在存储器件101还包括下半部分130L的实施例中，以下说明类似地应用于下半部分130L。
对于读和/或写操作，位线预充电电路104U被配置成对相应对位线BLU/BLBU进行预充电，并且输入器件106U被配置成朝向预定电压拉动预充电位线。在朝向接地电压下拉位线的下拉配置中预定电压是接地电压。在一些实施例中，在朝向电源电压上拉位线的上拉布置中预定电压是电源电压。在一些实施例中，预定电压是接地电压和电源电压之间的电压，或者取决于应用和/或其他考虑的其他电压电平。写选通门电路108被配置成使能或禁止写入存储块120的存储单元102中。
在一些实施例中，当从存储块120的存储单元102中读取逻辑“0”时，朝向接地电压下拉相应对位线中的第一位线（例如，BLU），然而朝向（或保持在）电源电压上拉相应对位线中的第二位线（例如，BLBU）。第一位线BLU上的下拉电压使输出器件110在节点BLPD处将高压输出到下拉电路112，下拉电路112依次导通，以朝向接地电压拉动全局位线GBL。当从存储块120的存储单元102中读取逻辑“1”时，朝向接地电压下拉第二位线BLBU，然而朝向（或保持在）电源电压上拉第一位线BLU。第一位线BLU的上拉电压使输出器件110在节点BLPD处将低压输出到下拉电路112，下拉电路依次截止并且使全局位线GBL保持在全局位线预充电电压处。全局位线GBL上的电压指示从存储单元102所读出的数据。
总体存储器读速度取决于多种因素，包括但不限于输入器件106U朝向例如接地电压或电源电压的预定电压多么快地拉动相应位线BLU、BLBU。当逻辑“0”和逻辑“1”读速度均衡时，也改进了总体存储器读速度。具体地，输入器件106U拉动第一位线BLU（当读取逻辑“0”时）的拉动强度越接近输入器件106U拉动第二位线BLBU（当读取逻辑“1”时）的拉动强度，总体存储器读速度变得越快。输出器件110连接至第一位线BLU产生不对称，在一些情况下，该不对称会影响第一位线BLU上和第二位线BLBU上的输入器件106U的拉动强度的均衡。
图2是根据一些实施例的用于存储器件201的非对称读出放大器200的示意性框图。存储器件201包括：第一位线BLU、第二位线BLBU以及连接至第一位线BLU和第二位线BLBU的至少一个存储单元MC。在一些实施例中，如参考图1所述的，存储器件201对应于存储器件101，第一位线BLU和第二位线BLBU对应于一对位线（例如，BLU和BLBU），并且至少一个存储单元MC对应于存储单元102。
读出放大器200包括：被配置成经由第一开关S1连接至第一位线BLU的第一节点A以及被配置成经由第二开关S2连接至第二位线BLBU的第二节点B。第一开关S1和第二开关S2被配置成当在读操作中访问连接至第一位线BLU和第二位线BLBU的存储单元MC时，将相应第一位线BLU和第二位线BLBU连接至读出放大器200。第一开关S1和第二开关S2被配置成当在读操作中访问没有连接至第一位线BLU和第二位线BLBU的存储单元MC时，断开相应的第一位线BLU和第二位线BLBU与读出放大器200的连接。在一些实施例中，开关S1和S2是晶体管，诸如，PMOS晶体管，但是其他开关配置在多个实施例的范围内。在一些实施例中，省略开关S1和S2。
读出放大器200进一步包括：输入器件206和输出器件210。输入器件206连接至第一节点A和第二节点B。输出器件210连接至第一节点A。输入器件206被配置成检测从存储器件201的至少一个存储单元MC读出的数据，并且输出器件210被配置成输出从存储单元MC读出的数据。在一些实施例中，输入器件206对应于输入器件106U或106L，输出器件210对应于输出器件110，并且读出放大器200对应于参考图1所述的读出放大器。
输入器件206包括第一电路216和第二电路226。第一电路216和第二电路226中的每个都连接至第一节点A和第二节点B。第一电路216被配置成响应于从存储单元MC读出的第一数据，生成朝向在节点227处的预定电压拉动第一节点A的第一电流I1。第二电路226被配置成响应于从存储单元MC读出的第二数据，生成朝向在节点228处的预定电压拉动第二节点B的第二电流I2。在一些实施例中，节点227和228上的预定电压相等。在一些实施例中，节点227和228上的预定电压不同。在一个或多个实施例中，节点227和228上的预定电压是接地电压。节点227、228处的预定电压的其他电平在多个实施例的范围内。
更具体地，当从存储单元MC读出例如逻辑“0”的第一数据时，朝向接地电压下拉第一位线BLU，然而朝向（或保持）电源电压上拉第二位线BLBU。结果，朝向接地电压下拉连接至第一位线BLU的第一节点A，并且禁用第二电路226，然而朝向（或保持在）电源电压上拉连接至第二位线BLBU的第二节点B，并且使能第一电路216。使能的第一电路216通过第一电流I1朝向接地电压拉动第一节点A。输出器件210生成与被下拉的第一节点A的低电压相对应的输出，以指示逻辑“0”被读出。类似地，当从存储单元MC读出例如逻辑“1”的第二数据时，第二位线BLBU朝向接地电压下拉第二位线BLBU，然而朝向（或保持）电源电压上拉第一位线BLU。结果，朝向（或保持）电源电压上拉连接至第一位线BLU的第一节点A，并且使能第二电路226，然而朝向接地电压下拉连接至第二位线BLBU的第二节点B，并且禁用第一电路216。使能的第二电路226通过第二电流I2朝向接地电压拉动第二节点B。输出器件210生成与被上拉或保持在电源电压的第一节点A的高电压相对应的输出，以指示逻辑“1”被读出。
如本文中所述的，输出器件210经由第一节点A连接至第一位线BLU产生不对称，从而在一些情况下，会影响第一位线BLU（经由第一节点A）上和第二位线BLBU（经由第二节点B）上的输入器件206的拉动强度的均衡。具体地，第一节点A上和第二节点B上的输入器件206的拉动强度取决于第一节点A和第二节点B的相应总电容负载。在一些实施例中，第一节点A的总电容负载是连接至第一节点A的部件的寄生电容的总和。例如，第一节点A的总电容负载是至少一个存储单元MC的寄生电容、连接至第一节点A的第一电路216和第二电路226的元件的寄生电容以及输出器件210的寄生电容的总和。类似地，在一些实施例中，第二节点B的总电容负载是连接至第二节点B的部件的寄生电容的总和，例如，至少一个存储单元MC的寄生电容、连接至第二节点B的第一电路216和第二电路226的元件的寄生电容。输出器件210不直接连接至第二节点B，因此，第二节点B的总电容负载不包括输出器件210的寄生电容。结果，在一个或多个实施例中，第一节点A的总电容负载大于第二节点B的总电容负载，从而输入器件206朝向接地电压拉动第一节点A比拉动第二节点B更难。
在一些实施例中，与第二节点B的总电容负载相比，为了补偿第一节点A的较大的总电容负载，第一电路216和第二电路226中的至少一个被配置成具有大于第二电流I2的第一电流I1。输入器件206被配置成通过较大电流拉动具有较大总电容负载的第一节点A。结果，在一个或多个实施例中，可以使当读取逻辑“0”时输入器件206拉动第一节点A的拉动强度接近当读取逻辑“1”时输入器件206拉动第二节点B的拉动强度，由此改进整体存储器读速度。
在一些实施例中，第一电流I1与第二电流I2的比率I1/I2同第一节点A的总电容负载CBL,total与第二节点B的总电容负载CBLB,total的比率CBL,total/CBLB,total相匹配。在一个或多个实施例中，输入器件206被设计成使I1/I2等于CBL,total/CBLB,total。在一个或多个实施例中，由于包括但不限于制造工艺、工作电压和/或工作温度的改变（PVT改变）的一种或多种改变，导致实际比率I1/I2和CBL,total/CBLB,total接近，但是不必须相等。在这样的情况下，比率I1/I2仍然被视为与比率CBL,total/CBLB,total相匹配。
在一些实施例中，读出放大器200没有连接至第二节点B的伪输出器件和/或伪导电图案。与伪器件和/或伪金属连接至第二位线BLBU以用于均衡第二存储节点B的总电容负载与第一节点A的总电容负载的其他方法相比，一个或多个实施例中，因为不包括这样的伪输出器件和/或伪导电图案，所以读出放大器200的布局区域更紧凑。伪输出器件和/或伪导电图案的不存在进一步减小了第二节点B的总电容负载，从而与其他方法相比，具有更快的逻辑“1”读速度。在一个或多个实施例中，读出放大器200具有大于第二电流I2的第一电流I1，以使逻辑“0”读速度接近逻辑“1”读速度，从而与其他方法相比，具有更快的总存储读速度和更好的读取裕量。
图3是根据一些实施例的用于存储器件301的非对称读出放大器300的示意性框图。存储器件301包括第一位线BLU、第二位线BLBU以及连接至第一位线BLU和第二位线BLBU的多个存储单元MC。存储单元MC限定存储阵列302。在一些实施例中，存储器件301对应于关于图1或图2所述的存储器件101或201。
读出放大器300包括第一节点A、第二节点B、电源电压节点VDD和参考或接地节点VSS。在一些实施例中，如关于图2描述的，第一节点A和第二节点B经由开关连接至相应第一位线BLU和第二位线BLBU。读出放大器300进一步包括：第一晶体管N1、第二晶体管N2、第三晶体管P1、第四晶体管P2、第五晶体管M1、以及是NAND门的输出器件NAND1。在一些实施例中，第一晶体管N1、第二晶体管N2、第三晶体管P1、第四晶体管P2以及第五晶体管M1共同地限定与如关于图1或图2所述的输入器件106U、106L或206的相对应的输入器件。在一些实施例中，输出器件NAND1对应于如关于图1或图2所述的输出器件110或210。输出器件NAND1具有连接至第一位线BLU和第一节点A的第一输入端。输出器件NAND1具有连接至另一条位线BLL的第二输入端。位线BLL处于存储器件301的下半部分，并且对应于如关于图1所述的第一位线BLU。位线BLL连接至对应于如关于图1所述的输入器件106L的另一个输入器件。第六晶体管M2连接在输出器件NAND1的输出端和全局位线GBL之间。第六晶体管M2对应于关于图1所述的下拉电路112。在一个或多个实施例中，第一晶体管N1、第二晶体管N2、第五晶体管M1和第六晶体管M2是n沟道金属氧化物半导体（NMOS）晶体管，反之第三晶体管P1和第四晶体管P2是PMOS晶体管。其他配置在多个实施例的范围内。
第一晶体管N1和第三晶体管P1串联地连接在电源电压节点VDD和参考节点VSS之间。具体地，第一晶体管N1的源极经由第五晶体管M1连接至参考节点VSS，第一晶体管N1的漏极在第一节点A处连接至第三晶体管P1的漏极，并且第三晶体管P1的源极连接至电源电压节点VDD。第二晶体管N2和第四晶体管P2串联地连接在电源电压节点VDD和参考节点VSS之间。具体地，第二晶体管N2的源极经由第五晶体管M1连接至参考节点VSS，第二晶体管N2的漏极在第二节点B处连接至第四晶体管P2的漏极，并且第四晶体管P2的源极连接至电源电压节点VDD。第一节点A连接至第二晶体管N2和第四晶体管P2的栅极，以及输出器件NAND1。第二节点B连接至第一节点N1和第三晶体管P1的栅极。第五晶体管M1具有连接至第一晶体管N1和第二晶体管N2的源极的漏极、以及连接至参考节点VSS的源极。被通过读出放大器使能信号SAE控制第五晶体管M1导通或截止。第一晶体管N1、第二晶体管N2、第三晶体管P1和第四晶体管P2在第一节点A和第二节点B处限定具有互补逻辑状态的交叉耦合锁存器。其他读出放大器配置在多个实施例的范围内。
在读操作中，对第一位线BLU和第二位线BLBU进行预充电，并且通过如关于图1所述的相应字线来选择或访问存储阵列302中的一个存储单元MC。根据存储在被访问的存储单元MC中的数据，在第一位线BLU和第二位线BLBU上具有压差。压差被施加至第一节点A和第二节点B，并且当通过用使能信号SAE使第五晶体管M1导通来使能读出放大器300时，使得交叉耦合锁存器达到两个稳定状态之一。
具体地，如关于图2所述的，当读取逻辑“0”时，下拉第一节点A处的电压，然而第二节点B处的电压被上拉或保持在电源电压处。结果，第一晶体管N1和第四晶体管P2导通，而第二晶体管N2和第三晶体管P1截止。第一电流Id1从第一节点A、流经导通的第一晶体管N1和导通的第五晶体管M1、到达参考节点VSS。通过第一电流Id1朝向接地电压下拉第一节点A。第一电流Id1由第一晶体管N1的漏极电流限定，并且对应于关于图2所述的第一电流I1。由第一电流Id1下拉第一节点A越强，交叉耦合锁存器就越快地达到第一稳定状态，其中，在第一节点A处具有逻辑“0”而在第二节点B处具有逻辑“1”。
如关于图2所述的，当读取逻辑“1”时，第一节点A处的电压被上拉或保持在电源电压处，然而下拉第二节点B处的电压。结果，第一晶体管N1和第四晶体管P2截止，而第二晶体管N2和第三晶体管P1导通。第二电流Id2从第二节点B、流经导通的第二晶体管N2和导通的第五晶体管M1、到达参考节点VSS。通过第二电流Id2朝向接地电压下拉第二节点B。第二电流Id2由第二晶体管N2的漏极电流限定，并且对应于关于图2所述的第二电流I2。由第二电流Id2下拉第二节点B越强，交叉耦合锁定器越快地达到第二稳定状态，其中，在第一节点A处具有逻辑“1”并且在第二节点B处具有逻辑“0”。
通过将第一晶体管N1和第二晶体管N2中的至少一个配置成使比率Id1/Id2接近第一节点A的总电容负载CBL,total和第二节点B的总电容负载CBLB,total的比率CBL,total/CBLB,total来均衡交叉耦合锁定器达到第一稳定状态和第二稳定状态的速度。第一节点A的总电容负载CBL,total是连接至第一节点A的部件的寄生电容的总和。第二节点B的总电容负载CBLB,total是连接至第二节点B的部件的寄生电容的总和。在一些实施例中，总电容负载CBL,total和CBLB,total被如下确定：
CBL,total=Carray,total+C(N1+P1),drain+C(N2+P2),gate+Cnand,gate （1）
CBLB,total=Carray,total+C(N2+P2),drain+C(N1+P1),gate （2）
其中，Carray,total是存储阵列302中的存储单元MC的寄生电容的总和，C(N1+P1),drain是第一晶体管N1和第三晶体管P1的漏极的寄生电容，C(N2+P1),gate是第二晶体管N2和第四晶体管P2的栅极的寄生电容，Cnand,gate是输出器件NAND1的寄生电容，C(N2+P2),drain是第二晶体管N2和第四晶体管P2的漏极的寄生电容，以及C(N1+P1),gate是第一晶体管N1和第三晶体管P1的栅极的寄生电容。
第一晶体管N1或第二晶体管N2的漏极电流被如下确定：
Id=K’n/2*W/L*(VGS–VT)2*(1+λ*VDS) （3）
其中，K’n=μnCox，Id是漏极电流，μn是晶体管中的电荷载流子的迁移率，Cox是晶体管的栅极氧化物的电容，W是晶体管的沟道宽度，L是晶体管的沟道长度，VGS是晶体管的栅源电压，VT是晶体管的阈值电压，VDS是漏源电压，并且λ是沟道长度调制参数。通过修改等式（3）中的任一个或多个分量，第一晶体管N1和第二晶体管N2中的任一个或两者的漏极电流被配置成使得比率Id1/Id2接近比率CBL,total/CBLB,total。
因为Cnand,gate包括在CBL,total中而不包括在CBLB,total中，所以CBL,total大于CBLB,total。换句话说，CBL,total/CBLB,total大于1。在一些实施例中，通过将第一晶体管N1和第二晶体管N2中的至少一个配置成具有大于Id2的Id1，比率Id1/Id2接近比率CBL,total/CBLB,total。在一些实施例中，通过将第一晶体管N1配置成尺寸大于第二晶体管N2来实现Id1大于Id2的关系。
在一些实施例中，通过修改等式（3）中的任一个或多个分量，第一晶体管N1和第二晶体管N2中的任一个或两者的漏极电流被配置成使得比率Id1/Id2与比率CBL,total/CBLB,total相匹配，即，实现
Id1/Id2=CBL,total/CBLB,total (4)
在一个或多个实施例中，除了沟道宽度与沟道长度比率W/L之外，类似地配置第一晶体管N1和第二晶体管N2。在这样的实施例中，比率Id1/Id2与比率CBL,total/CBLB,total相匹配如下：
(W/L)N1/(W/L)N2=CBL,total/CBLB,total (5)
其中，(W/L)N1是第一晶体管N1的沟道宽度与沟道长度的比率，并且(W/L)N2是第二晶体管N2的沟道宽度与沟道长度的比率。如本文中所述的，虽然在一个或多个实施例中，读出放大器300被设计成实现等式（4）中所限定的关系，但是由于一种或多种改变（诸如，PVT改变），实际比率Id1/Id2和CBL,total/CBLB,total可能接近，但是不必须相等。在这样的情况下，比率Id1/Id2仍然被视为与比率CBL,total/CBLB,total相匹配。
在根据一些实施例的读出放大器300中可获得关于读出放大器200所述的一种或多种效果（诸如，紧凑布局区域、改进的读速度和读取裕量）。进一步仿真结果表明：与将伪输出器件和/或伪导电图案连接至第二节点B用于对称的其他方法相比，在没有连接至第二节点B的伪输出器件或伪导电图案时，根据一些实施例的读出放大器实现相等或更好的失配和/或偏移电压性能。根据一些实施例的读出放大器相对于其他方法实现总读速度改进约15%。根据一些实施例的读出放大器的实时分配比其他方法更加紧密，实现约60%的改进。根据一些实施例的读出放大器进一步实现至少等于其他方法的低压性能，并且能够在低于额定工作电压的80%（0.8*Vdd）的电压下工作。
图4是根据一些实施例的用于存储器件401的非对称读出放大器400的示意性框图。存储器件401包括多对位线。为了说明目的，图4中示出四对位线BL[0]/BLB[0]、BL[1]/BLB[1]、BL[2]/BLB[2]以及BL[3]/BLB[3]。其他数量的位线在多个实施例的范围内。与第一位线和第二位线BLU/BLBU连接至存储阵列302类似地，每对位线均连接至多个存储单元。除了用为反相器的输出器件INV代替读出放大器300中的输出器件NAND1之外，读出放大器400类似于读出放大器300。读出放大器400经由列选择器450连接至这些对位线BL[0]/BLB[0]至BL[3]/BLB[3]、以及包括第一数据线DL和第二数据线DLB的一对数据线。第一数据线DL连接至第一节点A，并且第二数据线DLB连接至第二节点B。
列选择器450包括多对开关。为了说明目的，图4中示出四对开关S[0]/SB[0]、S[1]/SB[1]、S[2]/SB[2]以及S[3]/SB[3]。其他数量的开关在多个实施例的范围内。列选择器450的每对开关都包括连接在第一数据线DL和相应的第一位线BL[0]至BL[3]之间的第一开关S[0]至S[3]、以及连接在第二数据线DLB和相应的第二位线BLB[0]至BLB[3]之间的第二开关SB[0]至SB[3]。每对开关S[0]/SB[0]至S[3]/SB[3]中的第一开关和第二开关都被配置成通过公共列选择信号Ysel[0]至Ysel[3]闭合或断开。当在读操作中访问存储器件401的存储单元时，通过闭合相应对开关S[0]/SB[0]至S[3]/SB[3]，相应对位线BL[0]/BLB[0]至BL[3]/BLB[3]连接至该对数据线DL/DLB。在一些实施例中，开关S[0]/SB[0]至S[3]/SB[3]是PMOS晶体管。用于列选择器450的其他配置在多个实施例的范围内。
两个PMOS晶体管M3和M4连接至相应的第一数据线DL和第二数据线DLB。PMOS晶体管M3和M4限定对应于关于图1所述的预充电电路104U或104L的预充电电路。通过对应于关于图1所述的预充电信号PREGU、PREGL的公共预充电信号PREG，PMOS晶体管M3和M4导通或截止。
读出放大器400的操作类似于读出放大器300的操作。具体地，通过列选择器450选择每次将位线BL[0]/BLB[0]至BL[3]/BLB[3]中的一对位线连接至读出放大器400。经由相应的字线访问连接至被选择的一对位线的存储阵列中的存储单元。根据从被访问的存储单元中所读出的数据上拉或下拉第一节点A和第二节点B。
读出放大器400的比率Id1/Id2被配置成接近第一节点A的总电容负载C(BL,total+DL,total)与节点B的总电容负载C(BLB,total+DLB,total)的比率C(BL,total+DL,total)/C(BLB,total+DLB,total)。第一节点A的总电容负载C(BL,total+DL,total)是经由第一位线BL[0]至BL[3]之一和列选择器450连接到第一数据线DL的一个或多个存储单元的（a）寄生电容和连接至第一数据线DL的读出放大器400的部件的（b）寄生电容的总和。第二节点B的总电容负载C(BLB,total+DLB,total)是经由第二位线BLB[0]至BLB[3]之一和列选择器450连接至第二数据线DLB的一个或多个存储单元的（a）寄生电容和连接至第二数据线DLB的读出放大器40的部件的（b）寄生电容的总和。在一些实施例中，连接至多对位线BL[0]/BLB[0]至BL[3]/BLB[3]的存储阵列相同，并且通过等式（1）和（2）确定C(BL,total+DL,total)和C(BLB,total+DLB,total)，其中，Carray,total是在一个存储阵列中连接至位线BL[0]/BLB[0]至BL[3]/BLB[3]中一对位线的存储单元电容的总和，并且用输出器件INV的栅极电容代替Cnand,gate。在一些实施例中，读出放大器400的比率Id1/Id2与比率C(BL,total+DL,total)/C(BLB,total+DLB,total)匹配。在根据一些实施例的读出放大器400中可获得关于读出放大器300所述的一个或多个效果。
图5是根据一些实施例的设计存储器件的方法500的流程图。在一些实施例中，由方法500设计的存储器件对应于本文中所述的存储器件101、存储器件201、存储器件301或存储器件401。根据一些实施例的通过方法500设计存储器件201的实例将在以下说明书中描述。通过根据一些实施例的方法500以类似方式设计存储器件101、301或401。
在操作505中，确定存储器件201的非对称读出放大器200的第一节点A的总电容负载。如在本文中所述的，在一些实施例中，第一节点A的总电容负载是连接至第一节点A的部件的寄生电容的总和。在具体实例中，由等式（1）确定第一节点A的总电容负载。
在操作510中，确定存储器件201的非对称读出放大器200的第二节点B的总电容负载。如在本文中所述的，在一些实施例中，第二节点B的总电容负载是连接至第二节点B的部件的寄生电容的总和。在至少一个具体实例中，由等式（2）确定第二节点B的总电容负载。
在操作515中，基于第一节点A的所确定的总电容负载与第二节点B的所确定的总电容负载的比率，配置非对称读出放大器200的第一电路216和第二电路226中的至少一个。在一个或多个实施例中，第一电路216和/或第二电路226被配置成具有大于第二电流的第一电流I1，其中，第一电路216响应于从存储单元所读出的第一数据（例如，逻辑“0”）通过第一电流朝向预定电压拉动第一节点A，第二电路226响应于从存储单元所读出的第二数据（例如，逻辑“1”）通过第二电流I2朝向预定电压拉动第二节点B。在一个或多个实施例中，第一电流I1由第一电路216中的第一晶体管的漏极电流限定，第二电流I2由第二电路226中的第二晶体管的漏极电流限定，并且第一晶体管的尺寸大于第二晶体管。在至少一个实施例中，第一晶体管具有大于第二晶体管的沟道宽度与沟道长度的比率。在一些实施例中，比率I1/I2与第一节点A的总电容负载与第二节点B的总电容负载的比率相匹配。在至少一个具体实例中，根据等式（4）和/或等式（5）实现匹配。
图6是根据一些实施例的计算机系统600的框图。在一些实施例中，通过图6的一个或多个计算机系统600来实现关于图5所述的方法500。系统600包括经由总线604或其他互连通信机制可通信地连接的至少一个处理器601、存储器602、网路接口（I/F）606、存储器610、输入/输出（I/O）设备608以及一个或多个硬件组件618。
在一些实施例中，存储器602包括连接至总线604的随机存取存储器（RAM）和/或其他动态存储器件和/或只读存储器（ROM）和/或其他静态存储器件，用于存储由处理器601执行的数据和/或指令（例如，内核614、用户空间616、内核和/或用户空间的一部分以及它们的部件）。在一些实施例中，存储器602还用于在指令被处理器601执行期间存储临时变量或其他中间信息。
在一些实施例中，诸如磁盘或光盘的存储器件610连接至总线604，以用于存储数据和/或指令（例如，内核614、用户空间616等）。I/O设备608包括输入器件、输出器件和/或结合的输入/输出器件，用于使用户与系统600的交互。例如，输入器件包括键盘、小键盘、鼠标、轨迹球和/或光标方向键，用于将信息和命令传送到处理器601。例如，输出器件包括显示器、打印机、语音合成器等，用于将信息传送到用户。
在一些实施例中，通过处理器601来实现关于图5所述的一个或多个操作和/或功能，该处理器被编程用于执行这样的操作和/或功能。存储器602、I/F606、存储器610、I/O设备608、硬件组件618以及总线604中的一个或多个可操作地接收用于通过处理器601执行的指令、数据和/或其他参数。
在一些实施例中，通过包括与处理器601分离的或代替处理器601包括的特别配置硬件（例如，通过一个或多个专用集成电路或ASIC）来实现关于图5所述的一个或多个操作和/或功能。一些实施例在单个ASIC中结合多于一个所述的操作和/或功能。
在一些实施例中，操作和/或功能被实现作为存储在非暂时性计算机可读记录介质中的程序的功能来实现操作和/或功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/嵌入式存储器或存储单元，例如，诸如DVD的一个或多个光盘、诸如硬盘的磁盘、诸如ROM、RAM、存储卡等的半导体存储器。
以上方法实施例示出示例性操作，但是不必须要求它们以所示的顺序执行这些操作。根据本发明的实施例的精神和范围，在必要时，操作可以被添加、替换、改变顺序和/或删除。结合不同特征和/或不同实施例的实施例在本发明的范围内并且本领域普通技术人员在审阅多个实施例之后很容易理解这些实施例。
根据一些实施例，用于存储器件的读出放大器包括：第一和第二节点、输入器件和输出器件。存储器件包括：第一和第二位线、以及连接至第一和第二位线的至少一个存储单元。第一节点被配置成连接至第一位线。第二节点被配置成连接至第二位线。输入器件连接至第一和第二节点，并且被配置成响应于从存储单元所读出的第一数据，生成朝向预定电压拉动第一节点的第一电流，并且响应于从存储单元所读出的第二数据，生成朝向预定电压拉动第二节点的第二电流。输出器件被连接至第一节点，并且被配置成输出从存储单元读出的第一或第二数据。第一电流大于第二电流。
根据一些实施例，存储器件包括：至少一对位线，包括第一位线和第二位线；至少一个存储单元，连接至第一和第二位线；第一至第四晶体管；以及输出器件。第一和第三晶体管串联地连接在电源电压节点和参考节点之间。第二和第四晶体管串联地连接在电源电压节点和参考节点之间。第一晶体管在第一节点处连接至第三晶体管，第一节点被配置成连接至第一位线。第一节点连接至第二和第四晶体管的栅极，并且连接至输出器件。第二晶体管在第二节点处连接至第四晶体管。第二节点被配置成连接至第二位线。第二节点连接至第一和第三晶体管的栅极。第一晶体管的第一漏极电流与第二晶体管的第二漏极电流的比率同第一节点的总电容负载与第二节点的总电容负载的比率相匹配。
在一些实施例中，由至少一个处理器执行设计存储器件的方法。该方法包括：确定非对称读出放大器的第一节点的总电容负载和非对称读出放大器的第二节点的总电容负载。非对称读出放大器在第一节点和第二节点处具有互补逻辑状态。该方法进一步包括：基于第一节点的所确定总电容负载与第二节点的所确定总电容负载的比率，配置非对称读出放大器的第一电路和第二电路中的至少一个。第一电路与第一节点相关联，第二电路与第二节点相关联。
本领域普通技术人员应该容易地想到，一个或多个所公开的实施例实现以上阐述的一个或多个优点。在读取以上说明书之后，普通技术人员能够影响多种改变、等同替换以及本文中宽泛地公开的多种其他实施例。从而，旨在仅通过包含在所附权利要求及其等同物中的定义来限定本发明的保护范围。

Claims (18)

1.一种用于存储器件的读出放大器，所述存储器件包括第一位线和第二位线以及连接至所述第一位线和所述第二位线的至少一个存储单元，所述读出放大器包括：
第一节点，被配置成连接至所述第一位线；
第二节点，被配置成连接至所述第二位线；
输入器件，连接至所述第一位线和所述第二位线，所述输入器件被配置成：
响应于从所述存储单元读出的第一数据，生成朝向预定电压拉动所述第一节点的第一电流，以及
响应于从所述存储单元读出的第二数据，生成朝向所述预定电压拉动所述第二节点的第二电流；以及
输出器件，连接至所述第一节点而未直接连接至所述第二节点，所述输出器件被配置成输出从所述存储单元读出的所述第一数据或所述第二数据；
其中，所述第一电流大于所述第二电流。
2.根据权利要求1所述的读出放大器，其中，所述读出放大器是没有连接至所述第二节点的伪输出器件和伪导电图案的非对称读出放大器。
3.根据权利要求1所述的读出放大器，其中，所述第一节点的总电容负载大于所述第二节点的总电容负载。
4.根据权利要求1所述的读出放大器，其中，所述输入器件被配置成具有同所述第一节点的总电容负载与所述第二节点的总电容负载的比率相匹配的所述第一电流与所述第二电流的比率。
5.根据权利要求1所述的读出放大器，其中，所述读出放大器还包括：
第一电路包括限定所述第一电流的第一晶体管；
第二电路包括限定所述第二电流的第二晶体管；以及
所述第一晶体管的沟道宽度与沟道长度的比率大于所述第二晶体管的沟道宽度与沟道长度的比率。
6.根据权利要求1所述的读出放大器，其中，所述读出放大器还包括：
第一电路包括限定所述第一电流的第一晶体管；
第二电路包括限定所述第二电流的第二晶体管；
所述第一晶体管具有沟道宽度与沟道长度的第一比率；
所述第二晶体管具有沟道宽度与沟道长度的第二比率；以及
所述第一比率与所述第二比率的比率同所述第一节点的总电容负载与所述第二节点的总电容负载的比率相匹配。
7.一种存储器件，包括：
至少一对位线，包括第一位线和第二位线；
至少一个存储单元，连接至所述第一位线和所述第二位线；
第一晶体管、第二晶体管、第三晶体管和第四晶体管；以及
输出器件；
其中，
所述第一晶体管和所述第三晶体管串联地连接在电源节点和参考节点之间，
所述第二晶体管和所述第四晶体管串联地连接在所述电源节点和所述参考节点之间，
所述第一晶体管在第一节点处连接至所述第三晶体管，所述第一节点被配置成连接至所述第一位线，
所述第一节点连接至所述第二晶体管和所述第四晶体管的栅极，并连接至所述输出器件，
所述第二晶体管在第二节点处连接至所述第四晶体管，所述第二节点被配置成连接至所述第二位线，其中，所述第二节点未直接连接至所述输出器件，
所述第二节点连接至所述第一晶体管和所述第三晶体管的栅极，以及
所述第一晶体管的第一漏极电流与所述第二晶体管的第二漏极电流的比率同所述第一节点的总电容负载与所述第二节点的总电容负载的比率相匹配。
8.根据权利要求7所述的存储器件，其中，
所述第一节点的总电容负载包括：所述至少一个存储单元的寄生电容、所述第一晶体管和所述第三晶体管的漏极的寄生电容、所述第二晶体管和所述第四晶体管的栅极的寄生电容以及所述输出器件的寄生电容的总和；以及
所述第二节点的总电容负载包括：所述至少一个存储单元的寄生电容、所述第二晶体管和所述第四晶体管的漏极的寄生电容以及所述第一晶体管和所述第三晶体管的栅极的寄生电容的总和。
9.根据权利要求7所述的存储器件，进一步包括：
第五晶体管将所述第一晶体管和所述第二晶体管连接至所述参考节点。
10.根据权利要求7所述的存储器件，进一步包括：
一对数据线，包括第一数据线和第二数据线，所述第一数据线连接至所述第一节点，并且所述第二数据线连接至所述第二节点；以及
至少一对开关，包括第一开关和第二开关，所述第一开关连接在所述第一数据线和所述第一位线之间，所述第二开关连接在所述第二数据线和所述第二位线之间，所述第一开关和所述第二开关被配置成通过公共列选择信号而闭合或断开。
11.根据权利要求10所述的存储器件，其中，
所述至少一个存储单元包括连接至所述第一位线和所述第二位线的多个存储单元；
所述第一节点的总电容负载包括：所述多个存储单元的寄生电容、所述第一晶体管和所述第三晶体管的漏极的寄生电容、所述第二晶体管和所述第四晶体管的栅极的寄生电容以及所述输出器件的寄生电容的总和；以及
所述第二节点的总电容负载包括：所述多个存储单元的寄生电容、所述第二晶体管和所述第四晶体管的漏极的寄生电容以及所述第一晶体管和所述第三晶体管的栅极的寄生电容的总和。
12.根据权利要求10所述的存储器件，其中，
所述至少一个存储单元包括多个存储单元；
所述至少一对位线包括多对位线，所述多对位线中的每对位线都连接至所述多个存储单元中的多个存储单元，以及
所述至少一对开关包括多对开关，所述多对开关中的每对开关都连接在所述一对数据线和所述多对位线中的相应一对之间。
13.根据权利要求7所述的存储器件，其中，
所述第一晶体管和所述第二晶体管是n沟道金属氧化物半导体NMOS晶体管，以及
所述第三晶体管和第四晶体管是p沟道金属氧化物半导体PMOS晶体管。
14.根据权利要求13所述的存储器件，其中，
所述第一晶体管具有沟道宽度与沟道长度的第一比率，
所述第二晶体管具有沟道宽度与沟道长度的第二比率，以及
所述第一比率与所述第二比率的比率同所述第一节点的总电容负载与所述第二节点的总电容负载的比率相匹配。
15.根据权利要求7所述的存储器件，其中，所述存储器件没有连接至所述第二节点的伪输出器件和伪导电图案。
16.一种设计存储器件的方法，通过至少一个处理器执行所述方法并且所述方法包括：
确定非对称读出放大器的第一节点的总电容负载；
确定所述非对称读出放大器的第二节点的总电容负载，所述非对称读出放大器在所述第一节点和所述第二节点处具有互补逻辑状态；以及
基于所述第一节点的被确定的总电容负载与所述第二节点的被确定的总电容负载的比率，配置所述非对称读出放大器的第一电路和第二电路中的至少一个，所述第一电路与所述第一节点相关联，所述第二电路与所述第二节点相关联，
其中，所述非对称读出放大器包括连接至所述第一节点而未直接连接至所述第二节点的输出器件。
17.根据权利要求16所述的方法，其中，所述存储器件包括：第一位线和第二位线、连接至所述第一位线和所述第二位线的至少一个存储单元以及所述非对称读出放大器，
所述第一节点被配置成连接至所述第一位线；
所述第二节点被配置成连接至所述第二位线；
所述第一电路被配置成响应于从所述存储单元所读出的第一数据，朝向预定电压拉动所述第一节点，
所述第二电路被配置成响应于从所述存储单元所读出的第二数据，朝向所述预定电压拉动所述第二节点，以及
所述非对称读出放大器进一步包括：所述输出器件被配置成输出从所述存储单元所读出的所述第一数据或所述第二数据。
18.根据权利要求17所述的方法，其中，所述第一节点的总电容负载包括所述输出器件的寄生电容，而所述第二节点的总电容负载不包括所述输出器件的寄生电容。
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