CN101221807A - 半导体存储器、读出放大器电路和存储器单元读取方法 - Google Patents

Abstract

一种半导体存储器器件包括：存储器单元、读出线以及经由读出线连接到存储器单元的读出放大器电路。读出放大器电路包括差动读出放大器、上拉部分、读选通晶体管以及阈值校正部分。

Description

半导体存储器、读出放大器电路和存储器单元读取方法

相关申请的交叉引用

本发明包含与分别于2007年5月2日和2007年1月9日向日本专利局提交的日本专利申请JP 2007-121404和JP 2007-001548相关的主题，其全部内容被引用并入此处。

技术领域

本发明涉及一种半导体存储器器件，其包括经由读出线(sense line)连接到存储器单元的读出放大器(sense amplifier)电路；一种适合于读半导体存储器器件的存储器单元的读出放大器电路；以及一种存储器单元读取方法。

背景技术

在半导体存储器器件中，单元电流的量值取决于存储器单元的存储状态。与单元电流的量值相关的所存储的数据被读。最近几年，在非易失性存储器的开发方面已取得新的进展。

在两端可变电阻型非易失性存储器中，公知的是自旋注入存储器(spininjection memory)(参考序号为2003-17782P的日本专利公开物和序号为2006-196612的日本专利公开物)。

自旋注入存储器利用了这样一种现象：其中，磁物质的磁化状态因被注入磁物质中的自旋极化导电电子和负责磁物质磁化的电子自旋之间的相互作用而改变。

将描述一种作为存储器元件的隧道磁致电阻元件(以下，将其称为TMR)。

基本上，隧道磁致电阻元件TMR具有分层的结构，该分层的结构包括由如图1所示的隧道阻挡层(tunnel barrier layer)101分隔的两个磁物质层。

磁物质层之一是固定磁化层102，其被设计旨在令磁化条件保持不变。另一磁物质层为自由磁化层103，其被设计旨在沿平行或者不平行于固定磁化层102的磁化方向的方向获取稳定的磁化状态。

具有两个磁物质层(固定磁化层102和自由磁化层103)的叠片薄膜，展示了一种磁致电阻效应(MR效应)，该MR效应根据被形成于这两个层的磁化方向之间的角度导致导电的变化。通过在该叠片薄膜的两端上施加电压来读取所存储的数据，以便输出电流。由于MR效应，输出电流的量值取决于根据自由磁化层103的磁化方向而变化的电阻。由流经隧道磁致电阻元件TMR的隧道电流所产生的MR效应被称为TMR效应。

图2图示了使用隧道磁致电阻元件TMR的自旋注入存储器中的单元配置。图3图示了存储器单元的等效的电路图。

以图形图示的存储器单元MC具有隧道磁致电阻元件TMR和选择晶体管ST。

隧道磁致电阻元件TMR的一端被连接到位线BL，并且其另一端被连接到选择晶体管ST的漏极。选择晶体管ST的源极被连接到源极线SL，并且其栅极被连接到字线WL。

接下来，将描述隧道磁致电阻元件TMR的电特性。

在隧道磁致电阻元件TMR中，隧道电流产生磁化转换(将其称为自旋注入磁化转换)。这导致了电存储器特性的变化，即，电阻滞后特性。

图4图示了隧道磁致电阻元件TMR的电流与电压对比的特性(滞后特性)。参考图1，从固定磁化层102到自由磁化层103的电流流动的方向是图4中单元电流的正方向。沿图4中的水平轴的单元施加的电压向固定磁化层102给出了相对于自由磁化层103的电位的正或负电压。

所图示的电特性展示了在经过零电流之后具有相对大斜率的低电阻状态和在经过零电流之后具有相对小斜率的高电阻状态。例如，当单元施加的电压在0.5和1.0V之间时，如果在低电阻状态下单元施加的电压增大，则发生状态变化(过渡至高电阻)，如图4中的箭头Ah所示。另一方面，例如，当单元施加的电压在-0.5和-1.0V之间时，如果在高电阻状态下单元施加的电压减小，则产生另一状态变化(过渡至低电阻)，如图4中的箭头A1所示。

单元操作被控制，以通过把单元施加的电压设置为1.0V，来产生向高电阻状态的过渡，以及通过把单元施加的电压设置为-1.0V，来产生向低电阻状态的过渡。

显然，根据以上所描述的电特性，如果把所述两个状态与二进制数据相关联，则把数据写至存储器是可能的，因为数据变换(inversion)是可能的。更具体地，通过把单元施加的电压设置为1.0V，可以写数据“0”(Write0)。相反，通过把单元施加的电压设置为-1.0V，可以写数据“1”(Write1)。

在存储器读操作中，例如，把约0.3V的电位施加到存储器单元，以实现实质上高的磁致电阻率(MR率)。此时，隧道磁致电阻元件TMR的电阻取决于写状态。因此，能够通过读电阻值来判断TMR是处于高电阻状态(写数据“0”)还是低电阻状态(写数据“1”)。

尽管以上的描述适用于这样一种情况：在Write0(向高电阻过渡)一侧执行读操作，但例如，通过把大约-0.3V的电压施加到存储器单元，在Write1(向低电阻过渡)一侧执行读操作也是可行的。

此时，读电阻值之间的差越大，越容易区分数据“ 0”和数据“1”。因此，在写操作(读电压)期间，施加到单元的电压的绝对值越大越好。然而，增大读电压的绝对值可能使提供能够产生状态过渡的过渡电压的容限(margin)变得困难，可能导致被连接到同一位线的存储器单元的错写(读干扰)。为了防止读干扰，在读操作期间，必须用精度对单元施加的电压进行控制。另外，如果MR率取决于单元施加的电压，则在进行读操作之前，必须实现最佳MR率。

在这些情况下，已知这样一种技术：为了确保读干扰容限，从具有隧道磁致电阻元件TMR的存储器单元(或参考单元)产生读出放大器参考电压(例如，序号为2002-197853的日本专利公开物，以下将其称为专利文献3)。

在专利文献3中，通过在读出节点和位线之间插入电压选通晶体管(V-gate Tr.(NMOS))来控制单元施加的电压。这一晶体管用作导致电压降的电压控制装置。然后，通过把电压选通晶体管的栅极电压设置成VBIAS(Vdd和GND电位之间的中间电压)，来控制被施加到单元的位线电压。

图5图示了可应用诸如上述专利文献3的技术的部分列电路。

在以图形图示的列电路中，把具有MR元件的存储器单元MC连接在被维持于GND电位的源极线SL和位线BL之间。另外，把电压选通晶体管Mn(V-gate Tr.(NMOS))连接在位线BL和源极电压Vdd的馈电线(supplyline)之间。尽管未具体图示，但把适合于生成参考电压的电压生成电路连接到电压选通晶体管Mn的栅极。电压生成电路具有在存储器单元之后建模(model)的参考单元，并且具有存储器单元的一半的MR率。这一电路用于生成被施加到电压选通晶体管Mn的栅极的VBIAS。

向存储器单元阵列的每一列提供该列电路。把两种类型的列电路彼此相邻形成作为一对，一个列电路被施加VBIAS，电压不太大的另一列电路被电压选通晶体管控制。把读出放大器连接在两个列电路的位线之间，以执行读操作。

作为消除用作向位线施加电压的开关的晶体管的特性变化的影响的示例，存在着一种使用负反馈放大器来控制晶体管选通电压的方法(例如，序号为2004-103212的日本专利公开物和序号为2003-529879的日本专利公开物，以下将它们称为专利文献4和5)。

图6图示了专利文献4中所给出的示意配置。

在以图形图示的电路中，把具有MR元件的存储器单元MC连接在被维持于GND电位的源极线SL和位线BL之间。另外，把NMOS晶体管Mn(V-gateTr.)和电流源IS连接在位线BL和源极电压Vdd的馈电线之间。

把负反馈放大器NFA的输出连接到NMOS晶体管Mn的栅极。把负反馈放大器NFA的反相输入“-”连接到NMOS晶体管Mn的源极，而把电位Vmtj施加到其非反相输入“+”。

该配置使得可能维持NMOS晶体管Mn的源极在恒定电压，而不管晶体管Mn的特性变化。

发明内容

在上述专利文献3中所描述的技术的情况下，电压选通晶体管Mn的阈值电压的变化影响单元施加的电压，这是因为电压选通晶体管Mn被提供在存储器单元阵列的每一列中。因此，上述变化导致存储器单元MC的MR率的容限减小，从而导致这样缺点：即，读干扰的可能性增高。

若采用上述专利文献4和5中所描述技术，可以通过负反馈放大器消除导致专利文献3的缺点的晶体管阈值电压的变化。然而，在出现特性变化时，特别是在构成负反馈放大器的晶体管对的阈值电压出现变化时，所述变化成分影响着NMOS晶体管Mn的源极被控制所在的恒定电压电平。这导致了存储器单元MC的MR率的容限的减小，从而导致这样的缺点：即，读干扰的可能性增高。

根据本发明的一种半导体存储器器件包括在两条布线之间具有可变电阻元件的存储器单元、读出线、以及经由读出线连接到存储器单元的读出放大器电路。

另外，在本实施例中，读出放大器电路包括差动(differential)读出放大器，该差动读出放大器具有第一和第二差动输入，而且将参考电压供应给其第二差动输入。读出放大器电路还包括上拉(pull-up)部分、读选通晶体管(read gate transistor)以及阈值校正部分。

上拉部分把第一差动输入上拉至恒定电压。

读选通晶体管被连接在读出线和第一差动输入之间。如果对应于单元电流、读出线电位下降到低于初始电压，则这一晶体管导通。

阈值校正部分生成电压，通过接通或者断开给定晶体管的二极管连接，来生成从初始电压校正的电压，给定晶体管的阈值电压对所述读出线的电位的影响将被消除。然后，该部分把校正后的电压施加到读选通晶体管的控制端。

在本实施例的优选的和更具体的配置中，除了差动读出放大器和上拉部分以外，读出放大器电路还包括二极管连接开关电路部分和充电/放电开关电路部分。

二极管连接开关电路部分包括读选通晶体管。该晶体管被连接在第一差动输入和读出线之间。该晶体管能够通过短路第一差动输入和控制端来控制二极管连接的接通与断开。

充电/放电开关电路部分对在二极管连接状态下的二极管连接路径进行预充电，以使该路径进入浮动状态(floating state)。该电路部分还根据读选通晶体管的阈值电压，把部分预充电电压放电到初始电压的馈电线。然后，所述读出放大器电路断开二极管连接，并且通过差动读出放大器读出第一差动输入的电压。

在本实施例的优选的和更具体的配置中，阈值校正部分包括差动放大器，该差动放大器具有构成差动输入对的两个差动晶体管。该部分还包括适合于初始电压设置部分，适合于把差动放大器的差动晶体管之一的控制端设置为初始电压。该部分还包括负反馈电路部分，适合于把差动放大器的另一差动晶体管设置为初始电压，以在浮动状态下连接到读出线。该部分还包括二极管连接控制部分，适合于控制差动晶体管之一的二极管连接的接通与断开。

根据本实施例的读出放大器电路当读出线被施加了给定的初始电压之后读出线在电压上处于浮动状态时、检测随流经读出线的电流而变化的读出线的电压。读出放大器电路包括差动读出放大器，该差动读出放大器具有第一和第二差动输入，而且将参考电压供应给其第二差动输入。读出放大器电路还包括上拉部分、读选通晶体管以及阈值校正部分。上拉部分把第一差动输入上拉至恒定电压。

把读选通晶体管被连接在读出线和第一差动输入之间。如果响应于单元电流、所述读出线的电位下降到低于初始电压，则这一晶体管导通。

阈值校正部分通过接通或者断开给定晶体管的二极管连接，来生成从所述初始电压校正的电压，所述给定晶体管的阈值电压对读出线电位的影响将被消除。然后，该部分把校正后的电压施加到读选通晶体管的控制端。

根据本实施例的一种存储器单元读取方法，是一种经由读选通晶体管从存储器单元读取所存储的数据的方法。所述读选通晶体管被连接到读出线和读出节点之间，如果响应于单元电流、所述读出线电位下降到低于初始电压，则该晶体管导通。该存储器单元读取方法包括电压设置步骤和检测步骤。电压设置步骤通过接通或者断开给定晶体管的二极管连接，来生成从初始电压校正的电压，给定晶体管的阈值电压对读出线电位的影响将被消除。然后，该部分把校正后的电压施加到所述读选通晶体管的控制端。最终，该步骤把读出线设置为初始电压，以使该线进入浮动状态。检测步骤通过把被上拉至恒定电压的读出线连接到存储器单元，来检测随单元电流的变化而变化的读出节点电位的变化，并且把读出节点电位的变化与参考电压比较。

根据本实施例的优选的和更具体的方法，电压设置步骤包括附加的步骤。第一步骤通过把读选通晶体管的控制端连接到读出节点，来二极管连接读选通晶体管。第二步骤对二极管连接路径进行预充电，以使该路径进入浮动状态。第三步骤把部分预充电电压放电到初始电压的馈电线，直至读选通晶体管被截止。第四步骤断开读出线和初始电压的馈电线之间的连接。

在这一情况下，优选的读出步骤在读出线和初始电压馈电线之间的连接和二极管连接均被切断的情况下，经由截止的读选通晶体管、向存储器单元供应在处于浮动状态下的读出节点处维持的电压。然后，读出步骤读出被维持在所述读出节点处、随流经所述存储器单元的电流的变化而变化的电压。

根据本实施例的另一优选的和更具体的方法，电压设置步骤使用具有第一和第二差动晶体管的差动放大器，通过负反馈放大来控制读选通晶体管的控制电压，以使读出线电压等于初始电压。

另外，电压设置步骤还包括下列步骤。即，电压设置步骤包括这样的步骤：把高于初始电压的恒定电压供应到第一差动晶体管的漏极和读选通晶体管的控制端被连接到的第二差动晶体管的漏极，以把所述漏极维持在浮动状态下。电压设置步骤还包括这样的步骤：把第一差动晶体管的控制端设置为初始电压。电压设置步骤还包括这样的步骤：将第二差动晶体管的控制端从读出线断开，以中断负反馈回路并且把从读出线断开的控制端维持在初始电压。电压设置步骤还包括这样的步骤：二极管连接第一差动晶体管，以把第一差动晶体管的控制电压减小至与第一和第二差动晶体管之间的阈值电压的差相当的电压，以使该晶体管截止。电压设置步骤还包括这样的步骤：把第二差动晶体管的控制端连接到读出线，以形成负反馈回路。

本实施例允许独立于晶体管特性的变化，把恒定的初始电压施加到读出线，从而提供了一种改进的存储器单元读取容限。

附图说明

图1是隧道磁致电阻元件的叠片的结构视图；

图2是图示了自旋注入存储器单元的配置的三维视图；

图3是自旋注入存储器单元的等效电路图；

图4是隧道磁致电阻元件的滞后特性图；

图5是图示了背景技术的示例的存储器列的电路图；

图6是图示了背景技术的另一示例的用于施加位线电压的电路图；

图7是根据本发明的第一和第二实施例的半导体存储器器件的方框图；

图8是X选择器的电路图；

图9是Y选择器的电路图；

图10是行译码器的电路图；

图11为YSW选通电路的电路图；

图12是控制信号生成电路的电路图；

图13A～13E是图示了控制信号的生成的波形图；

图14A是根据第一实施例的驱动电路的电路图，以及图14B为根据第一实施例的位线读出放大器的电路图；

图15A～15H是图示了第一实施例的低电平数据读操作的波形图；

图16是在预充电状态下的读出放大器的电路图；

图17是在放电状态下的读出放大器的电路图；

图18是在动态保持状态下的读出放大器的电路图；

图19是在读出开始状态下的读出放大器的电路图；

图20A～20H是图示了根据第一实施例的高电平数据读操作的波形图；

图21A～21G是图示了根据第一和第二实施例的低电平数据写操作的波形图；

图22是图示了在低电平数据写操作期间的单元电流流动方向的单元电路图；

图23A～23G是图示了根据第一和第二实施例的高电平数据写操作的波形图；

图24是图示了在高电平数据写操作期间的单元电流流动方向的单元电路图；

图25是根据第二实施例的驱动电路的电路图；

图26A～26E是图示了根据第二实施例的数据读操作的波形图；

图27是图示了根据第二实施例的位线读出放大器的修改示例的电路图；以及

图28是图示了在第一和第二实施例中的部署的修改示例的方框图。

具体实施方式

以下，将参考附图，描述根据本实施例的半导体存储器器件、读出放大器电路以及存储器单元读取方法的优选实施例。

《第一实施例》

<总体配置>

图7图示了具有(N+1)×(N+1)阵列配置的半导体存储器器件的方框图。

以图形图示的半导体存储器器件包括存储器单元阵列1，存储器单元阵列1具有分别按矩阵方式沿行和列排列的(N+1)个图3所示的存储器单元MC。所述存储器器件还包括存储器单元MC的外部电路。应该注意的是，“N”为任意正整数，并且对于行和列方向的每一个方向可以取不同的值。

在存储器单元阵列1中，按预定的间隔、按列方向布置(N+1)条字线WL(0)～WL(N)。所述字线适合于把沿行方向排列的(N+1)个存储器单元MC中的选择晶体管ST的栅极连接在一起。另外，按预定的间隔、沿行方向布置(N+1)条位线BL(0)～BL(N)。所述位线适合于把沿列方向排列的(N+1)个存储器单元MC中的隧道磁致电阻元件TMR的一端连接在一起。类似地，按预定的间隔、沿行方向布置(N+1)条源极线SL(0)～SL(N)。所述源极线适合于把沿列方向排列的(N+1)个存储器单元MC中的选择晶体管ST的源极连接在一起。

外部电路包括X地址译码器(X-Address Decoder)2、Y地址译码器(Y-Address Decoder)3、行译码器(Row Decoder)4、列译码器(ColumnDecoder)6、位线读出放大器(BL S.A)7B、源极线读驱动器(SL Read Driver)7S、列选择开关电路8、I/O缓冲器(Input/Output Buffer)9、位线写驱动器(BL Write Driver)10B、源极线写驱动器(BL Write Driver)10S、控制电路11以及电能生成器(Power Generator)12。

在这些部件中，位线读出放大器7B对应于根据本实施例的读出放大器电路的实施例。

X地址译码器2包括作为基本单元的X选择器20。X地址译码器2对输入的X地址信号(X地址)进行译码，并且把根据译码结果所选择的X选择信号X_SEL发送至行译码器4。稍后将详细地描述X选择器20。

Y地址译码器3包括作为基本单元的Y选择器30。Y地址译码器3对输入的Y地址信号(Y地址)进行译码，并且把根据译码结果所选择的Y选择信号Y_SEL发送至列译码器6。稍后将详细地描述Y选择器30。

行译码器4包括(N+1)个行译码器单元40，为每字线WL提供该行译码器单元40之一。把字线WL(0)～WL(N)之一连接到相关的行译码器单元40的输出。根据从X地址译码器2所馈送的X选择信号X_SEL来选择行译码器单元40之一。当被选择时，行译码器单元40每个都把预定的电压施加到被连接到其输出的字线WL。以下将更详细地描述行译码器单元40。

列译码器6包括作为基本单元的YSW选通电路60。列译码器6根据输入的Y选择信号Y_SEL，生成Y开关信号YSW和它的反相的信号(反相的Y开关信号YSW_)。Y和反相的Y开关信号YSW和YSW_适合于控制列选择开关电路8。以下，将详细描述YSW选通电路60。

列选择开关电路8包括2(N+1)个作为基本单元的传输门(TG)。传输门具有NMOS和PMOS晶体管，其中，NMOS和PMOS晶体管的源极连接在一起，而且它们的漏极也连接在一起。在图7中，把一半的TG连接到源极线。因此，以下，把连接到源极线的TG称为源极线TG 8S(0)～8S(N)。另一方面，把其余一半的TG连接到位线BL。因此，以下，把连接到位线的TG称为位线TG 8B(0)～8B(N)。

把与存储器单元阵列相反侧上的源极线TG 8S(0)～8S(N)的端连接到单个全局源极线GSL。源极线TG 8S(0)～8S(N)控制(N+1)条源极线SL(0)～SL(N)和全局源极线GSL之间的连接。

把源极线读驱动器7S和源极线写驱动器10S连接到全局源极线GSL。

把与存储器单元阵列相反侧上的位线TG 8B(0)～8B(N)的端连接到单个全局源极线GBL。位线TG 8B(0)～8B(N)控制(N+1)条位线BL(0)～BL(N)和全局位线GBL之间的连接。

把位线读出放大器7B和位线写驱动器10B连接到全局位线GBL。

位线读出放大器7B是本实施例的特性特征，以下将详细地对其描述。

控制电路11具有4个控制电路。这些控制电路接收芯片使能信号CE、写使能信号WE以及读使能信号RE，并且根据这3个使能信号进行操作。所述4个控制电路是读控制电路11A、写控制电路11B、字线(WL)控制电路11C以及列开关(CSW)控制电路11D。在读操作期间，读控制电路11A控制源极线读驱动器7S和位线读出放大器7B。在写操作期间，写控制电路11B控制源极线写驱动器10S和位线写驱动器10B。在数据写和读操作期间，WL控制电路11C控制行译码器4。在数据写和读操作期间，CSW控制电路11D经由列译码器6控制列选择开关电路8。

应该注意的是，仅由在图7中的附图标记表示从这4个控制电路输出的各种控制信号，以下将对这些控制信号详细描述。

电能生成器12被供应电能，并且从源极电压生成各种类型的电压。在图7中，仅示出3个电压作为从电能生成器12输出的电压。这些电压之一是被输出到位线读出放大器7B的预充电电压VPRE，其是本实施例的特性特征。其它电压是：位线施加的电压VBL，其用作“初始电压”；以及参考电压VREF。可以把电能生成器12配置为生成和供应除上述3个电压以外的其它类型的电压。

<控制电路的配置示例>

图8图示了X选择器20的电路示例。

以图形图示的X选择器20包括在初始阶段中的4个反相器INV0～INV3、在中间阶段中的4个NAND电路NAND0～NAND3、以及在最终阶段中所连接的4个其它反相器INV4～INV7。

X选择器20接收X地址比特X0和X1，并且根据X地址比特的译码结果激活(例如，上拉至高电平)X选择信号X_SEL0～X_SEL3之一。

尽管图8图示了两比特译码的示例，然而，也可以根据被包含在输入的X地址信号中的比特的数量，通过扩展或者修改图8的配置以包括更多的阶段，来实现X地址译码器2以处理所要求的数量的比特以及两比特的译码。

图9图示了Y选择器30的电路示例。

以图形图示的Y选择器30包括在初始阶段中的四个反相器INV8～INV11、在中间阶段中的四个NAND电路NAND4～NAND7、以及在最终阶段中连接的四个其他反相器INV12～INV15。

Y选择器30接收Y地址比特Y0和Y1，并且根据Y地址比特的译码结果激活(例如，上拉至高电平)Y选择信号Y_SEL0～Y_SEL3。

尽管图9图示了两比特译码的示例，然而，也可以根据被包含在输入的Y地址信号中的比特的数量，通过扩展或者修改图9的配置以包括更多的阶段，来实现Y地址译码器3以处理所要求的数量的比特以及两比特的译码。

图10图示了作为行译码器4的基本部件的行译码器单元40的电路示例。把以图形图示的同样数量的行译码器单元40提供到行译码器4中作为沿列方向的(N+1)个单元(参考图7)。

例如，根据已经通过图8所示的X选择器20选择(激活)的单个X选择信号X_SEL，来使(N+1)个行译码器单元40的每一个投入操作，从而激活与X选择信号相关的单条字线WL。

图10中以图形图示的行译码器单元40包括NAND电路NAND8和反相器INV16。

把写选择使能信号WLE馈送到NAND电路NAND8的输入之一，以及把X选择信号X_SEL馈送到它的其它输入。把NAND电路NAND8的输出连接到反相器INV16的输入。激活或停用(inactive)被连接到反相器INV16的输出的字线WL。

图11图示了YSW选通电路60的电路示例。

以图形图示的YSW选通电路60包括NAND电路NAND12和被连接到NAND电路NAND12的输出的反相器INV21。

把Y开关使能信号YSWE馈送到NAND电路NAND12的输入之一，把图9所示的Y选择器30所选择(激活)的Y选择信号Y_SEL馈送到它的另一输入。当Y选择信号和Y开关使能信号均为活跃(处于高电平)时，NAND电路NAND12的输出处于低电平。因此，把活跃电平(高电平)Y开关信号YSW从反相器INV21输出到构成图7中的列选择开关电路8的位线TG 8B(0)～8B(N)和源极线TG 8S(0)～8S(N)的NMOS晶体管栅极之一。尽管在图11中未图示，但反相器也可以反相Y开关信号YSW。把作为反相器的输出信号的反相的Y开关信号YSW_输出到PMOS晶体管的栅极，所述PMOS晶体管与Y开关信号YSW被输出到的NMOS晶体管形成一对。

以下，将描述图7所示的读控制电路11A中所提供的读出放大器控制信号生成电路的示例。

例如，如图12所示地配置该信号生成电路。图13A～13E图示了该电路的操作波形。

图12中以图形图示的信号生成电路110包括6个延迟电路(Delay)111(0)～111(5)、6个NAND电路NAND9(0)～NAND9(5)以及6个反相器INV17(0)～INV17(5)。把延迟电路、NAND电路以及反相器的每一个互相串联连接，以形成延迟阶段。把6个延迟阶段串联连接，以形成延迟线。

应该注意的是，在图12和13的描述中，为了方便起见，假设每一阶段中的延迟时间为恒定的单位周期T。然而，可以在考虑到操作的稳定性和其它因素的情况下，如将稍后描述的实际数据读操作的情况下所期望的，确定脉冲长度(持续时间)和脉冲到脉冲的间隔。

从被馈送到图7所示的控制电路11的读使能信号RE生成读使能信号RE_BUF。如图13A所示的，读使能信号RE_BUF是具有8倍于单位周期T的长度的持续时间的脉冲。

在初始阶段，在时刻to，把读使能信号RE_BUF的脉冲馈送到延迟电路111(0)，从而导致在每个阶段中延迟了单位周期T。从延迟阶段抽头获得所延迟的输出，即反相器INV17(0)～INV17(5)的输出。在图12的延迟操作中，其中在时刻t0输入了读使能信号RE_BUF的上升沿，由(t1)～(t6)指定了当在经过了单位周期T之后、从相应的抽头产生所延迟的输出时的时刻。

图12所示的NAND电路NAND9(0)～NAND9(5)全都具有连接到其的、与延迟输入不同的另一输入。把这另一输入连接到延迟电路111(0)的输入。因此，使能从时刻t0到t7的延迟操作，但在时刻t8中断，从而迫使每一阶段的输出为低电平。

信号生成电路110具有适合于从延迟阶段抽头的所延迟的输出生成控制信号的电路部分。该电路部分包括4个反相器INV19(0)～INV19(3)、4个NAND电路NAND10(0)～NAND10(3)以及4个输出反相器INV18(0)～INV18(3)。

在这些部件中，提供4个反相器INV19(0)～INV19(3)，旨在向4个NAND电路NAND10(0)～NAND10(3)提供控制信号的下降沿(脉冲停止)时序(timing)。

把第一阶段的所延迟的输出馈送到NAND电路NAND10(0)的输入之一。经由反相器INV19(0)把第二阶段的所延迟的输出馈送到其另一输入。NAND电路NAND10(0)的输出被反相器INV18(0)反相，并且被输出作为预充电使能信号PRE。因此，该信号PRE是这样的脉冲：其具有持续时间T，并且在时刻t1上升，在时刻t2下降，如图13C所示。

把第一阶段的所延迟的输出馈送到其输出被连接到反相器INV18(1)的NAND电路NAND10(1)的输入之一。经由反相器INV19(1)，把第5阶段的所延迟的输出馈送到NAND电路NAND10(1)的另一输入。

因此，从反相器INV18(1)输出的信号GDIODE是这样的脉冲：其具有持续时间4T，并且在时刻t1上升，在时刻T5下降，如图13D所示。以下将描述的门二极管连接信号GDIODE_(活跃低)是信号GDIODE的反相信号。

把第三阶段的所延迟的输出馈送到其输出被连接到反相器INV18(2)的NAND电路NAND10(2)的输入之一。经由反相器INV19(2)，把第四阶段的所延迟的输出馈送到NAND电路NAND10(2)的另一输入。

因此，从反相器INV18(2)输出的门设置信号GSET是这样的脉冲：其具有持续时间T，并且在时刻t3上升，在时刻t4下降，如图13E所示。

把第六(最终)阶段的所延迟的输出馈送到其输出被连接到反相器INV18(3)的NAND电路NAND10(3)的输入之一。经由反相器INV19(3)，把其另一输入连接到延迟电路111(0)的输入。

因此，从反相器INV18(3)输出的读驱动使能信号RDE是这样的脉冲：其具有持续时间2T，并且在时刻t6上升，且被迫使在时刻t8终止(下降)，如图13E所示。

必要时，在把如上所述的所生成的4个控制信号馈送到如下所述的驱动电路之前，反相和同步这4个控制信号。为了简单起见，以下将通过“信号名(附图标记)”指示包括上述4个控制信号的控制信号。应该注意的是，用在末尾处的下划线“_”标记所反相的活跃低信号，以表示它们为活跃低信号。

<驱动电路的配置>

图14A图示了源极线读驱动器7S、位线读出放大器7B、源极线写驱动器10S和位线写驱动器10B的电路配置，以及这些电路与存储器单元之间的连接的示例。图14B图示了位线读出放大器7B的放大的视图。

图14A所示的存储器单元MC(M，M)拥有作为其X地址的“M”和作为其Y地址的“M”(参考图7)。此处所示的两个M代表等于或大于0且等于或小于N的可独立选择的数字。

把TG 8S(M)连接在位线BL(M)和全局位线GBL之间。把TG 8S(M)连接在源极线SL(M)和全局源极线GSL之间。

位线写驱动器10B包括写驱动器80。

写驱动器80响应从图7所示的写控制电路11B所馈送的写驱动使能信号(WDE)，向全局位线GBL输出由I/O缓冲器9中的写锁存电路(latchcircuit)保持的、反相的输入数据电压(/DIN)。

写驱动器80具有两个PMOS晶体管81P和82P、两个NMOS晶体管83N和84N以及反相器85。把PMOS晶体管81P和82P以及NMOS晶体管83N和84N级联(cascade)在源极电压线和参考电压线(例如，GND线)之间。在这些晶体管中，PMOS晶体管82P和NMOS晶体管83N具有它们的连接在一起的栅极，以便可以把反相的输入数据电压(/DIN)供应到该共同的栅极。把PMOS晶体管82P和NMOS晶体管83N之间的连接点连接到全局位线GBL。根据被施加到反相器85的输入的信号(WDE)，由PMOS晶体管81P、NMOS晶体管84N以及反相器85控制电源供给。

源极线写驱动器10S还具有拥有类似的配置的写驱动器80。源极线写驱动器10S的写驱动器80响应从图7所示的写控制电路所馈送的信号(WDE)，向全局源极线GSL输出由I/O缓冲器9中的锁存电路保持的输入数据DIN。因此，在源极线写驱动器10S的写驱动器80中，可以把输入数据DIN供应到PMOS晶体管82P和NMOS晶体管83N的共同的共同的栅极。把PMOS晶体管82P和NMOS晶体管83N的漏极之间的连接点连接到全局源极线GSL。

如上所述，源极线写驱动器10S的写驱动器80和位线写驱动器10B的写驱动器80按不同的方式操作。当全局位线GBL被驱动到高电平时，全局源极线GBL被驱动到低电平。相反，当全局位线GBL被驱动到低电平时，全局源极线GSL被驱动到高电平。

响应从图7所示的读控制电路11A所供应的信号(RE_BUF)，使图14A所示的源极线读驱动器7S投入操作。

另一方面，由于向位线读出放大器7B供应下列信号与电压，使位线读出放大器7B投入操作。即，向该位线读出放大器7B供应来自读控制电路11A的信号(RE_BUF)、(/RDE)、(PRE)、(/GDIODE)以及(GSET)。还向该位线读出放大器7B供应预充电电压VPRE、用作“初始电压”的位线施加的电压VBL以及来自电能生成器12的参考电压VREF。

在源极线读驱动器7S中，把NMOS晶体管70N连接在全局源极线GSL和GND电位之间，如图14A所示。把信号(RE_BUF)馈送到NMOS晶体管70N的栅极。因此，在读操作期间(参考图13A)，NMOS晶体管70N导通，以把全局源极线GSL设置成GND电位。

根据本实施例的位线读出放大器7B包括5个PMOS晶体管71P、72P、73P、74P以及75P；4个NMOS晶体管71N、74N、75N以及76N；反相器INV；电容器C以及差动读出放大器DAMP，如图14B所示。

在这些部件中，在本发明和各实施例之间的对应关系中，NMOS晶体管75N对应于“第一(读选通)晶体管”的实施例。另外，在本发明和各实施例之间的对应关系中，PMOS晶体管73P对应于“第二晶体管”的实施例，PMOS晶体管72P对应于“第三晶体管”的实施例，NMOS晶体管76N对应于“第四晶体管”的实施例。

再者，在本发明和各实施例之间的对应关系中，“二极管连接开关电路部分”包括PMOS晶体管73P和NMOS晶体管75N。“充电/放电开关电路部分”包括PMOS晶体管72P以及NMOS晶体管74N和76N。在本发明和各实施例之间的对应关系中，PMOS晶体管74P和75P对应于“上拉部分”的实施例。而且，NMOS晶体管71N和PMOS晶体管71P构成复位电路部分。

作为选择，把除了读选通晶体管(NMOS晶体管75N)以外的二极管连接开关电路部分和充电/放电开关电路部分一起称为在本发明的实施例中的“阈值校正部分”。

把电容器C的电极之一连接到GND电位，把另一电极连接到栅极电位VG的设置节点。因此，电容器C保持了相对于GND电位的栅极电位VG。

差动读出放大器DAMP是读出放大器的放大电路。把参考电压VREF馈送到反相的输入“-”，以及把输入电压VIN馈送到其非反相的输入“+”。

把PMOS晶体管74P和75P级联在源极电压VDD的供应节点和输入电压VIN的设置节点之间。

由信号(/RED)控制PMOS晶体管74P。PMOS晶体管75P拥有其连接在一起的栅极和漏极(输入电压VIN的设置节点)。

把NMOS晶体管75N和74N级联在输入电压VIN的设置节点和全局位线GBL之间。把NMOS晶体管75N的栅极连接到栅极电压VG的设置节点。由信号(RDE)控制NMOS晶体管74N。尽管以下将详细地描述，但NMOS晶体管75N抑制了随阈值电压Vthg的改变而出现的单元电流Icell的变化。

把PMOS晶体管72P连接在输入电压VIN的设置节点和预充电电压VPRE的供应节点之间。另外，把PMOS晶体管73P连接在输入电压VIN的设置节点和栅极电压VG的设置节点之间。

由信号(PRE_)控制PMOS晶体管72P，并且由信号(/GDIODE)控制PMOS晶体管73P。

把NMOS晶体管71N连接在栅极电压VG的设置节点和GND电位之间。另一方面，把PMOS晶体管71P连接在输入电压VIN的设置节点和源极电压VDD的供应节点之间。

由信号(RE_BUF)控制PMOS晶体管71P，并且由通过反相器INV反相信号(RE_BUF)所生成的信号(RE_BUF_)控制NMOS晶体管71N。

把NMOS晶体管76N连接在NMOS晶体管74N的漏极和位线施加的电压VBL的供应节点之间。由信号(GSET)控制NMOS晶体管76N。

<低电平数据读操作>

图15A～15H图示了从存储器单元MC(M，M)的低电平数据读操作的波形图。

图15A～15H中的时刻T0～T8对应于图13A～13E中的时刻t0～t8。然而，不需要象时刻t0～t8那样等距地间隔时刻T0～T8。参考图13A～13E，从时刻T1到T2，对输入电压VIN的设置节点预充电(VIN Pre-Charge)。然后，从时刻T3到T4，对该输入电压VIN的设置节点放电(VIN Dis-Charge)。该放电允许设置与NMOS晶体管75N的阈值电压Vthg相当的输入电压VIN。

把从时刻T1到T5的周期、包括输入电压VIN的设置节点的充电和放电周期称为预读(Pre-Read)周期。

接下来，从时刻T6到T8，由差动读出放大器DAMP读存储器单元。

在图15A～15H中，读循环开始于时刻T0。例如，在其之前的时刻Ts，在备用状态(standby state)下，在保存了低电平数据的存储器单元MC(M，M)中的隧道磁致电阻元件TMR处于高电阻状态。

在备用状态下，信号(RE_BUF)处于低电平。因此，如图14B所示的，PMOS晶体管71P和NMOS晶体管71N均导通。这把输入电压VIN的设置节点复位成源极电压VDD，从而把栅极电压VG的设置节点保持在GND电位。

在整个读循环(图15F)中，写驱动使能信号WDE维持在不活跃(处于低电平)。

另一方面，在读循环期间，图10所示的写选择使能信号WLE是活跃的(处于高电平)。因此，行译码器单元40把与X选择信号X_SEL相关的单个字线WL(这一示例中为WL(M))激活成高电平。其它的字线是不活跃的(处于低电平)。

当在时刻T0信号(RE_BUF)升至高电平(图15A)时，图14B所示的PMOS晶体管71P和NMOS晶体管71N截止。这消除了把输入电压VIN的设置节点保持在源极电压VDD和把栅极电压VG的设置节点保持在GND电位的复位操作，从而使这两个设置节点进入浮动状态。

另外，图14A所示的源极线读驱动器7S中的NMOS晶体管70N导通，从而把全局源极线GSL设置成GND电位。

当在时刻T1把信号(PRE)和(GDIODE)激活成高电平(图15B和15C)时，图14B所示的PMOS晶体管72P和73P均导通。这二极管连接了NMOS晶体管75N，即，把NMOS晶体管75N的漏极和栅极连接在一起。因此，把处于二极管连接路径上的输入电压VIN和栅极电压VG的设置节点设置成预充电电压VPRE(图15H)。

然后，信号(PRE)在时刻T2下降(图15B)，仅截止了PMOS晶体管72P。因此，使把输入电压VIN和栅极电压VG的设置节点耦合在一起的二极管连接路径进入浮动状态，同时将其保持在预充电电压VPRE。

图16中图示了这一情况。

此时，如果NMOS晶体管75N的源极电位足够低，则其等于“VDD-Vthg”。然而，由于信号(GSET)和(RDE)保持不活跃直至这一时刻(图15D和15H)，所以其源极电位通常是未知的。

然而，应该注意的是，如果NMOS晶体管75N的源极电位足够低(或者变得足够低)，则其唯一地等于“输入电压VIN(目前为VDD)-thg”。因此，实际上读取了阈值电压Vthg的值。

在完成了预充电(时刻T2)之后，在时刻T3电位稳定。在时刻T3，把信号(GSET)升至高电平(图15D)，导通NMOS晶体管76N。这把NMOS晶体管75N的源极电位(＝VIN-Vthg)箝位(clamp)在位线施加的电压VBL。因此，把电压施加到NMOS晶体管75N的源极和漏极，导通NMOS晶体管75N。对于要导通的NMOS晶体管75N，预充电电压VPRE必须比位线施加的电压VBL高出NMOS晶体管75N的阈值电压Vthg或者更多。

图17中图示了在放电之后的情况。

当NMOS晶体管75N导通时，经由导通的NMOS晶体管75N和76N，对保持在源极电压VDD的输入电压VIN的设置节点进行放电。

这致使输入电压VIN的设置节点的电位下降，如图15H所示。此时，PMOS晶体管73P导通，并且NMOS晶体管75N被二极管连接。因此，输入电压VIN和栅极电压VG下降至(VBL+Vthg)。这使NMOS晶体管75N截止，把电压VIN和VG稳定在该电位(图15H)。图17图示了这一截止之后的情况。

应该注意的是，为了简单起见，在图17中，尽管把NMOS晶体管用于NMOS晶体管76N，但也可能取决于电位而需要使用PMOS晶体管或者传送门。

由于放电，输入电压VIN被设置成等于位线施加的电压VBL加上NMOS晶体管75N的阈值电压Vthg的偏移量。

在所述器件上，在极为互相靠近的位置，以同样的工艺形成图14B所示的位线读出放大器7B中的所有NMOS晶体管，包括NMOS晶体管75N。因此，晶体管特性一起变化。另外，NMOS晶体管的特性，例如选择晶体管ST的特性，也一起发生变化。

因此，所述半导体存储器器件中的NMOS晶体管的阈值电压一起改变它们的方向与量值(率)。于是，仅需把上述阈值电压之一用作适合于提供偏移量的阈值电压Vthg。在本实施例中，未在放电路径中而是在放电期间被二极管连接的晶体管中、即在NMOS晶体管75N中反映阈值电压。

顺便提及，尽管图7中仅示出了单个位线读出放大器7B，但通常并非一次一个比特地读取数据，而且一次把多个比特作为一个字来读取。例如，如果同时读8个比特的数据，则把存储器单元阵列1划分成8个列块。针对这些块中的每块，提供全局位线GBL和位线读出放大器7B。

在这样的情况下，在多个(例如8到数十个)不同位线读出放大器7B中，图17所示的NMOS晶体管75N的阈值电压Vthg具有唯一的值。

在本实施例中，根据从一个位线读出放大器7B到另一位线读出放大器7B变化的阈值电压Vthg，针对每个位线读出放大器7B设置输入电压VIN。即，以自参考方式，参考自己的电路的阈值电压Vthg，设置输入电压VIN。

接下来，当从存储器单元MC角度来说时，输入电压VIN等于通过在读出期间从输入电压VIN中减去阈值电压Vthg所得到的值。然而，以自参考方式，在每个位线读出放大器7B中，把输入电压VIN设置成(VBL+Vthg)。因此，在多个位线读出放大器7B的读出期间，通常把恒定的位线施加的电压VBL施加到将被读取的存储器单元。即，本实施例的位线读出放大器7B可以供应保持不受工艺变化或者其它原因所导致的波动影响的恒定位线电压。

返回参考图15A～15H，当在时刻T4信号(GSET)下降时，NMOS晶体管76N截止，从而切断了放电路径。当在时刻T5信号(GDIODE)下降时，PMOS晶体管73P截止，从而断开了二极管连接。这终止了预读操作。

图18图示了预读操作之后的情况。

被连接到输入电压VIN的设置节点的PMOS晶体管72P、73P以及74P全部截止。另外，经由截止的NMOS晶体管75N被连接到输入电压VIN的设置节点的NMOS晶体管74N和76N也截止。因此，使输入电压VIN的设置节点进入浮动状态。把电位保持在这些晶体管的相对大的寄生电容中。此时，关系VPRE＞NIN＞VBL成立。因此，如果因噪音导致输入电压VIN试图剧烈地变化，则激活充电补偿功能，包括从PMOS晶体管72P的电荷注入以及过多电荷向NMOS晶体管76N的渗漏，从而允许电位补偿。即，通过抑制其因噪音所导致的波动，动态地保持输入电压VIN恒定。

接下来，当在时刻T6信号(RDE)上升时，如图15E所示，读出操作开始。图19图示了在读出周期期间的情况。

图19所示的PMOS晶体管74P和NMOS晶体管74N均导通。这形成了存储器单元MC(M，M)的单元电流Icell的流动路径。因此，与隧道磁致电阻元件TMR的电阻相当的单元电流Icell从供应源、即输入电压VIN流出。单元电流Icell通过均导通的NMOS晶体管75N和74N流至存储器单元MC(M，M)。

通过下列设置，补偿输入电压VIN的电压降。即，PMOS晶体管74P导通。然后，通过PMOS晶体管74P和被二极管连接的PMOS晶体管75P，把电流I供应到输入电压VIN。

此时，严格地讲，即使NMOS晶体管75N的大小出现变化时，即，例如，其栅极的长度或栅极的宽度出现变化时，或者单元电流Icell出现变化时，也能把NMOS晶体管75N的源极电位几乎维持为位线施加的电压VBL，因为电容器C把栅极电压VG保持在(VBL+Vthg)。

此时，根据单元电流Icell的量值，NMOS晶体管75N的漏极电位(输入电压VIN)相对其源极电位而变化。输入电压VIN的设置节点适合于把单元电流Icell变换成电压。其电位取决于单元电流。

在本实施例中，隧道磁致电阻元件TMR在低电平数据读操作期间处于高电阻状态。因此，单元电流Icell相对小。如图15H所示的，经由PMOS晶体管74P和75P上拉输入电压VIN。于是，输入电压VIN上升至高于参考电压VREF，并且向参考电压VREF靠拢于。

为了确保被施加到存储器单元MC(M，M)的位线施加的电压等于VBL，优选的做法是令NMOS晶体管74N在大小方面相对大，并且优选的做法是令其导通电阻相当小，可忽略不计。

另一方面，差动读出放大器DAMP接收依赖于单元电流Icell和参考电压VREF的输入电压VIN，作为差动输入。该放大器DAMP把两个差动输入之间的差放大，以生成输出VOUT。由图12所示的电能生成器12生成参考电压VREF，并且将其馈送至差动读出放大器DAMP的反相输入“-”。当单元电流流经处于高和低电阻状态之间的中间电阻状态的隧道磁致电阻元件TMR时，生成等于输入电压VIN的值的参考电压VREF。

如图15A和15E所示的，当信号(RE_BUF)和(RDE)下降时，读操作终止。

经由图7所示的I/O缓冲器9，把差动读出放大器DAMP的输出VOUT放置在总线(I/O总线)上，作为所读的输出数据DOUT。

<高电平数据读操作>

图20A～20H图示了高电平数据读操作的波形图。应该注意的是，位线读出放大器7B的操作控制与在低电平数据读操作期间的相同。因此，将省略对其的描述。

此时，隧道磁致电阻元件TMR处于低电阻状态。因此，单元电流Icell相对大。于是，单元电流Icell所产生的下拉容量大于给定的上拉容量。这允许输入电压VIN靠拢于低于参考电压VREF的电平，如图20H所示。

经由图7所示的I/O缓冲器9，把差动读出放大器DAMP的输出VOUT(高电平)放置在所述总线(I/O总线)上，作为所读的输出数据DOUT。

<数据写操作>

以下，将参考图14A和图21～24，描述数据写操作。

图21A～21G是低电平数据写操作的波形图。图22是图示了在低电平数据写操作期间单元电流Icell的流动方向的单元电路图。

在低电平数据写操作过程中，把隧道磁致电阻元件TMR从低电阻状态转换至高电阻状态。

如图21A～21E所示的，在整个写操作过程中，读控制信号，即，信号(RE_BUF)、(PRE)、(GDIODE)以及(RDE)保持为不活跃。另一方面，字线WL是活跃的。

首先，在(时刻T1)输入数据DIN(写数据)(/DIN)结束之后，施加信号(WDE)的脉冲(图21F)。这把输入数据DIN从图14A所示的源极线写驱动器10S供应到源极线SL。这还把反相的输入数据电压(/DIN)从图14A所示的位线写驱动器10B供应到位线BL。对于低电平数据，输入数据DIN处于源极电压VDD电平，而反相的输入数据电压(/DIN)处于GND电平。因此，源极线SL和位线BL之间电位的关系如图22中所示。

此时，跨越隧道磁致电阻元件TMR显现出写电位差。因此，该元件TMR过渡至高电阻状态(箭头Ah)，如图4所示。

然后，在时刻T3，信号(WDE)下降(图21F)，以停用字线WL，从而终止写操作。

图23A～23G是高电平数据写操作的波形图。图24是图示了在高电平数据写操作期间单元电流Icell的流动方向的单元电路图。

在高电平数据写操作中，把隧道磁致电阻元件TMR从高电阻状态转换至低电阻状态。

如图23A～23E所示的，在写操作过程中，读控制信号保持为不活跃。另一方面，字线WL是活跃的。

首先，在(时刻T1)输入数据DIN(写数据)(/DIN)结束之后，施加信号(WDE)的脉冲(图23F)。这把输入数据DIN从图14A所示的源极线写驱动器10S供应到源极线SL。这还把反相的输入数据电压(/DIN)从图14A所示的位线写驱动器10B供应到位线BL。对于高电平数据，输入数据DIN处于GND电平，而反相的输入数据电压(/DIN)处于源极电压VDD电平。因此，源极线SL和位线BL之间电位的关系如图24中所示。

此时，跨越隧道磁致电阻元件TMR显现出写电位差。因此，该元件TMR过渡至低电阻状态(箭头A1)，如图4所示。

然后，在时刻T3，信号(WDE)下降，以停用字线WL，从而终止写操作。

在如上所述的第一实施例中，位线读出放大器7B代表了本发明的“读出放大器电路”的示例。

本发明的读出放大器电路的特性在于，除了差动读出放大器DAMP和上拉部分(例如PMOS晶体管74P和75P)以外，其还具有阈值校正部分。阈值校正部分通过接通或者断开给定晶体管(例如，第一实施例中的NMOS晶体管75N)的二极管连接，生成从初始电压(例如，位线电压VBL)校正的电压，从而其阈值电压对读出线电位(例如，被连接到NMOS晶体管75N的源极的配线)的影响将被消除。然后，该阈值校正部分把所校正的电压(第一实施例中的“VBL+Vthg”)施加到读选通晶体管(NMOS晶体管75N)的控制端。

以下，将描述第二实施例，在第二实施例中，用其它电路实现了概念性上宽泛的阈值校正部分。

《第二实施例》

图25图示了源极线读驱动器7S、位线读出放大器7B、源极线写驱动器10S和位线写驱动器10B的电路配置，以及这些电路和存储器单元之间的连接的示例。

此处，按与第一实施例中相同的方式配置源极线读驱动器7S、源极线写驱动器10S以及位线写驱动器10B。因此，由相同的附图标记指示这些部件，并且将省略对它们的描述。另外，用于第一实施例的图7～图13A～13E，以及用于数据写操作的图21A～21G～图24，也适用于这一第二实施例。这些图的描述与第一实施例中相同。因此，将省略对它们的描述。

<读出放大器电路的配置>

在图25中以图形图示的位线读出放大器7B中，与在第一实施例(图14A)中一样，把差动读出放大器DAMP、PMOS晶体管71P、NMOS晶体管75N(读选通晶体管)以及PMOS晶体管74P和75P连接到输入电压VIN的设置节点。这些晶体管发挥着与在第一实施例中的相同的作用。

另外，与在第一实施例中一样，把NMOS晶体管74N连接在被连接到NMOS晶体管75N的源极的读出线和全局位线GBL之间。NMOS晶体管74N也发挥着与在第一实施例中的相同的作用。

位线读出放大器7B具有如在第一实施例中的NMOS晶体管71N。由通过使用反相器INV反相该读使能信号RE_BUF所生成的信号(RE_BUF_)控制NMOS晶体管71N。然而，应该注意的是，本实施例中的NMOS晶体管71N与第一实施例中的NMOS晶体管71N的不同之外在于，其源极被连接到读出线(NMOS晶体管75N的源极)以及其漏极被连接到用作“初始电压”的位线电压VBL的馈电线。

根据本实施例的位线读出放大器7B的“阈值校正部分”具有负反馈差动放大器。

负反馈差动放大器包括放大器部分90以及由NMOS晶体管71N和76N所构成的“初始电压设置部分”。负反馈差动放大器还包括由NMOS晶体管94N和95N以及反相器INVf构成的“负反馈电路部分”。负反馈差动放大器还包括由NMOS晶体管73N、反相器INVc和电容器C构成的“二极管连接部分”，以及由PMOS晶体管72Pa和72Pb构成的“预充电部分”。

放大器部分90具有一对第一和第二差动晶体管91N和92N。把第一和第二差动晶体管91N和92N的源极连接在一起。经由NMOS晶体管93N把这些源极连接到GND电位。把PMOS晶体管91P连接到第一差动晶体管91N的漏极和源极电压VDD之间。把PMOS晶体管92P连接到第二差动晶体管92N的漏极和源极电压VDD之间。把PMOS晶体管91P和92P的栅极连接在一起。把这些栅极连接到第一差动晶体管91N和PMOS晶体管92P之间的连接节点(以下，将其称为预充电节点Np)。把作为放大器部分90的输出的第二差动晶体管92N和PMOS晶体管92P之间的连接节点连接到NMOS晶体管75N(读选通晶体管)的栅极。

把构成“负反馈电路部分”的NMOS晶体管94N和95N级联在用作“初始电压”的位线电压VBL的馈电线和读出线之间。把两个晶体管之间的连接点连接在第二差动晶体管92N的栅极。

当NMOS晶体管94N和95N均导通时，形成负反馈回路，而且当两个晶体管均截止时，这一负反馈回路被中断。由通过使用反相器INVf反相信号(GSET)所生成的信号控制NMOS晶体管94N。

把构成“二极管连接部分”的NMOS晶体管73N连接在预充电节点Np和第一差动晶体管91N的栅极节点Ng之间。把电容器C连接在栅极节点Ng和GND电位之间。由通过使用反相器INVc反相信号(/GDIODE)所生成的信号控制NMOS晶体管73N。

把构成“初始电压设置部分”的NMOS晶体管76N连接在用作“初始电压”的位线电压VBL的馈电线和栅极节点Ng之间。由通过反相读使能信号RE_BUF所生成的信号(/RE_BUF)控制NMOS晶体管76N。

把构成“预充电部分”的PMOS晶体管72Pa连接在源极电压VDD和预充电节点Np之间。把也构成“预充电部分”的PMOS晶体管72Pb连接在源极电压VDD和输出之间。PMOS晶体管72Pa和72Pb均由读使能信号RE_BUF控制。

<数据读操作>

图26A～26E图示了从存储器单元MC(M，M)所进行的低或高电平数据读操作的信号波形。

图26A～26D中图示了控制信号脉冲波形和施加时序(applicationtiming)。信号(RDE)具有与第一实施例中关于定义了读循环的信号(RE_BUF)相同的脉冲宽度和时序。然而，信号(GSET)和(GDIODE)具有与第一实施例中的脉冲宽度和时序不同的脉冲宽度和时序(参考图13)。然而，可以通过按如下方式修改图12所示的信号生成电路110来容易地进行这些改变。即，所述修改包括改变其中连接了引线(leader line)的延迟电路的阶段的数量，以便可以获得图26C和26D所示的波形。所述引线定义了脉冲的上升和下降时序。

在图26A～26E中，读循环开始于时刻T0。例如，在其之前的时刻Ts，在备用状态下，在保存了低电平数据的存储器单元MC(M，M)中的隧道磁致电阻元件TMR处于高电阻状态。另一方面，保存了高电平数据的该存储器单元MC(M，M)中的所述元件TMR处于低电阻状态。

在备用状态下，信号(RE_BUF)处于低电平。因此，NMOS晶体管71N和76N均导通。初始电压(位线电压VBL)被施加到读出线和栅极节点Ng。此时，信号(GSET)处于低电平。因此，NMOS晶体管95N导通，从而形成负反馈回路。于是，由初始电压复位放大器部分90的差动输入对。由电容器C保持被施加到栅极节点Ng的初始电压。

另外，PMOS晶体管71P导通。因此，输入电压VIN的设置节点被复位为源极电压VDD。再者，PMOS晶体管72Pa和72Pb均导通。因此，放大器部分90的输入侧上的预充电节点Np和(NMOS晶体管75N的栅极)输出被预充电成源极电压VDD。

尽管未特别说明，但如在第一实施例中一样，在读循环中，写驱动使能信号WDE保持为不活跃的(处于低电平)。另一方面，图10所示的写选择使能信号WLE在读循环中为活跃的(处于高电平)。因此，行译码器单元40把与X选择信号X_SEL相关的单条字线WL(在这一示例中为WL(M))激活为高电平。其它字线是不活跃的(处于低电平)。

当在时刻T0信号(RE_BUF)升至高电平时(图26A)，图25所示的NMOS晶体管71N和PMOS晶体管71P截止。这消除了保持输入电压VIN的设置节点的复位操作。因此，使设置节点进入浮动状态，同时将其保持在源极电压VDD。

另外，消除了由初始电压对放大器部分90的差动输入对进行的复位操作。因此，使差动输入对(第一和第二差动晶体管91N和92N的栅极)进入浮动状态，同时将其保持在初始电压(位线电压VBL)。应该注意的是，此时，仍然形成了负反馈回路。因此，差动输入对进入浮动状态，而且位线电压VBL被设置在负反馈回路和读出线之间。

而且，在时刻T0，PMOS晶体管72Pa和72Pb截止，从而取消了预充电操作。

再者，图25所示的源极线读驱动器7S中的NMOS晶体管70N导通，从而把全局源极线GSL设置为GND电位。

在时刻T1，信号(GSET)和(GDIODE)被激活为高电平(图26C和26D)。

当信号(GSET)升至高电平时，图25所示的NMOS晶体管95N截止，从而中断了负反馈回路。与此同时，NMOS晶体管94N导通，从而把第二差动晶体管92N的栅极连接到位线电压VBL的馈电线，从而箝位了电位。

当信号(GDIODE)升至高电平时，NMOS晶体管73N导通，从而二极管连接了第一差动晶体管91N。

如果在二极管连接之前、向第一差动晶体管91N的漏极的预充电的源极电压VDD足够高于把栅极设置于其的初始电压(位线电压VBL)，则第一差动晶体管91N导通短暂的一段时间，然后因二极管连接而自动截止。由于电流反射镜操作，发生该短暂的放电，且继续直至第一和第二差动晶体管91N和92N之间的栅极电压的差为0。然而，应该注意的是，在其间的阈值电压的差为0的理想情况下，其间的栅极电压的差为0。实际上，电压通常在第一差动晶体管91N的栅极显现，该电压等于第二差动晶体管92N栅极电压(位线电压VBL)加上偏移量。该偏移量是阈值电压差ΔVth。此处，术语“阈值电压差ΔVth”指的是具有正或负极性的极小的电压。

如果在二极管连接之后把电容器C所保持的电压定义为“电容器预充电电压VCAP”，则该电压VCAP从时刻T1开始增加或者减小，以靠拢于预定的电平，如图26E所示。当在使第一差动晶体管91N截止之后、电容器预充电电压VCAP稳定，则信号(GDIODE)在时刻T4下降。

在图26E中，把从时刻T1到T4的这段时间描述为“VCAP预充电”。

然后，当信号(GSET)在时刻T5下降时，图25所示的NMOS晶体管94N截止，从而中断了位线电压VBL的供应。与此同时，图25所示的NMOS晶体管95N导通，再次形成负反馈回路。接下来，放大器部分90相对于第一差动晶体管91N的栅极所保持的电压“VBL+ΔVth”，反馈被施加到第二差动晶体管92N的读出线电位，从而动态地控制了NMOS晶体管75N的栅极电压。这允许对处于位线电压VBL的读出线电位的精确控制，甚至是在构成放大器部分90的差动输入对的两个晶体管之间出现了阈值电压差时。把通过阈值电压校正对读选通晶体管的偏压设置称为“预读”。因此，数据读操作在时刻T5之前准备好执行。

然后，与在第一实施例中一样，当在时刻T6信号(RED)上升时，所述读出操作开始(图26B)。

图25所示的PMOS晶体管74P和NMOS晶体管74N均导通。这形成了存储器单元MC(M，M)的单元电流Icell的流动路径。因此，与隧道磁致电阻元件TMR的电阻相当的单元电流Icell，从电源、即输入电压VIN流出。单元电流Icell通过均导通的NMOS晶体管75N和74N流向存储器单元MC(M，M)。

通过下列设置补偿输入电压VIN的下降。即，PMOS晶体管74P导通。然后，通过PMOS晶体管74P和二极管连接的PMOS晶体管75P把电流I供应到输入电压VIN。

此时，即使NMOS晶体管75N的大小发生变化，即，例如，其栅极长度或栅极宽度发生变化，或者单元电流Icell发生变化，也可以精确地把NMOS晶体管75N的源极电位(读出线电位)维持在位线施加的电压VBL。这进一步是由如下事实来实现的：由负反馈放大器控制NMOS晶体管75N的栅极电压VG。而且，这还由这样事实实现：预先把电容器C所保持的电压设置成(VBL+ΔVthg)，以消除负反馈放大器的差动输入对的阈值电压的影响。

因此，下拉能力随单元电流的量值的变化而改变。于是，在所存储的数据处于高电平时以及其处于低电平时之间的这段时间，在输入电压VIN中显现出电位差。

差动读出放大器DAMP读出相对于参考电压VREF的该电位差。这提供了根据所存储的数据(例如，源极电压VDD或者地电压GND)的逻辑所放大的幅度电平的输出电压VOUT。输入电压VIN和输出电压VOUT展示了与根据第一实施例的图15H和图20H中从时刻T6向前的波形相同的波形。

本实施例通过负反馈放大器消除了读选通晶体管(NMOS晶体管75N)的阈值电压变化的影响。另外，本实施例还消除了在构成负反馈放大器的差动输入对的第一和第二差动晶体管91N和92N之间的阈值电压差Δth的影响，这防止了存储器单元MC的MR率的容限的减小，从而提供了一种能够很好避免读干扰的半导体存储器器件。

<修改示例>

可以按各种方式修改以上所提到的第一和第二实施例。

可以如下所述修改图14B和图25所示的位线读出放大器7B。

NMOS晶体管76N适合于设置位线施加的电压VBL。为了精确地实现这一电压的施加，必须用PMOS晶体管或者传送门取代NMOS晶体管76N。另外，如果对构成图7中的列选择开关电路8的位线TG 8B(0)～8B(N)可以被控制以用作NMOS晶体管74N，则可以省略图14B所示的NMOS晶体管74N。

如果在第一实施例中、把由预充电电压VPRE的NMOS晶体管75N的二极管连接路径的预充电操作视为复位功能，则在其之前的复位操作是不必要的。在这种情况下，也可以省略PMOS晶体管71P和NMOS晶体管71N。

应该注意的是，在本发明和各实施例之间的对应关系中，“读出线”指的是全局位线GBL或者经由上述操作示例中的NMOS晶体管74N，从全局位线GBL引向NMOS晶体管75N的源极的线。

如果从图14B和图25所示的位线读出放大器7B中省略差动读出放大器DAMP，则所得到的电路是电流/电压转换电路。这一电路不仅适用于读出放大器，而且还广泛地适合于其它类型的电路。

在第二实施例中，可以由公共信号(PREE)控制NMOS晶体管73N、94N以及95N，如图27所示。在这一情况下，用具有脉冲波形的信号(PREE)取代图26C所示的信号(GSET)和图26D所示的信号(GDIODE)。信号(PREE)在时刻T1上升，在时刻T4或时刻T5下降。然而，应该注意的是，如图26中所示，如果在信号(GSET)脉冲之前终止信号(GDIODE)脉冲，则操作更可靠，从而更可取。

图28图示了图7所示的半导体存储器器件的修改示例。这一器件具有被布置在源极线SL一侧的源极线读出放大器(SL S.A)7SS和被布置在位线BL一侧的位线读驱动器7BB。这一修改示例既适合于第一实施例，也适合于第二实施例。

除了与全局源极线GSL和全局位线GBL的连接以外，可以按与图14B所示的位线读出放大器7B相同的方式配置源极线读出放大器7SS。而且，可以按与图14A所示的源极线读驱动器7S相同的方式配置位线读驱动器7BB。

在这一情况下，在本发明和各实施例之间的对应关系中，“读出线”指的是全局源极线GSL或者经由NMOS晶体管74N从全局源极线GSL引至NMOS晶体管75N的源极的线。

尽管所描述的内容以自旋注入存储器为例，然而，本实施例也适用于其它所建议的电阻变化存储器的读操作。

例如，本实施例适用于序号为2001-127263的日本专利公开物中所描述的相位变化存储器。

本实施例还适用于序号为2004-260162的日本专利公开物中所描述的RRAM(使用可变电阻材料的电阻变化随机存取存储器)。

另外，本实施例适用于序号为2002-197853的日本专利公开物中所描述的MRAM(磁随机存取存储器)。

而且，根据本实施例的位线读出放大器7B(或者源极线读出放大器7SS)广泛适用于如下存储器，在该存储器中，把在该存储器中所存储的比特与流经读出线的电流的存在或者不存在(或者所述电流是大还是小)相关联的，以及在该存储器中，流经读出线的电流的存在或者不存在或者所述电流是大还是小被检测。

例如，在非易失性存储器的情况下，通过把电荷注入浮动栅极FG、氮化物膜中的电荷捕获(charge trap)或者其它电荷积累装置，来改变存储器晶体管阈值电压，以便产生电流的存在或者不存在(或者大或小电流)。在一情况下，如先前所描述的，由于相对于与恒定上拉能力有关的下拉能力的变化，产生了电流/电压转换。因此，可以通过优化被施加到差动读出放大器DAMP的参考电压VREF，来类似地检测所存储的比特。应该注意的是，本发明适用于除可变电阻类型的非易失性存储器的存储器，例如DRAM或者SRAM，只要根据所存储的比特产生电流的存在或不存在(或者大或小电流)即可。

如在操作说明中所描述的，可以在因栅极电压VG所导致的非饱和区域中执行所述操作。即使在出现特性变化的情况下，特别是在被连接到不同读出放大器电路之间的单元电流Icell的流动路径的晶体管(NMOS晶体管75N)的阈值电压出现变化的情况下，也能够以自我参考的方式，反馈所述变化作为栅极电压VG。这使得消除特性(阈值电压)的变化的影响成为可能。另外，第二实施例可以消除构成负反馈放大器的晶体管之间的阈值电压差的影响。这提供了改进的读容限(例如，MR率容限)，从而有效地防止了读干扰和其它故障。

本领域技术人员将会意识到，在所附权利要求或与所附权利要求等效的要求的范围内，可以依据设计要求和其它因素，对本发明进行多方面的修改、组合、子组合以及变动。

Claims (15)

1.一种半导体存储器器件，包括：

存储器单元；

读出线；以及

经由所述读出线连接到所述存储器单元的读出放大器电路；其中，

所述读出放大器电路包括

差动读出放大器，该差动读出放大器具有第一和第二差动输入，而且将参考电压供应给其第二差动输入，

上拉部分，适合于把所述第一差动输入上拉至恒定电压，

读选通晶体管，被连接在所述读出线和所述第一差动输入之间，而且，适合于在响应于单元电流、所述读出线的电位下降到低于初始电压的情况下导通，以及

阈值校正部分，适合于通过接通或者断开给定晶体管的二极管连接，来生成从所述初始电压校正的电压，所述给定晶体管的阈值电压对所述读出线的电位的影响将被消除，而且，该阈值校正部分还适合于把校正后的电压施加到所述读选通晶体管的控制端。

2.根据权利要求1所述的半导体存储器器件，所述读出放大器电路包括：

差动读出放大器，具有第一和第二差动输入，而且将参考电压供应给其第二差动输入；

上拉部分，适合于把所述第一差动输入上拉至恒定电压；

二极管连接开关电路部分，具有连接在所述第一差动输入和所述读出线之间、且能够通过短路所述第一差动输入和所述控制端来控制二极管连接的接通与断开的读选通晶体管；以及

充电/放电开关电路部分，适合于对在二极管连接状态下的二极管连接路径进行预充电，以使该路径进入浮动状态，而且该充电/放电开关电路部分还适合于根据所述读选通晶体管的阈值电压把部分预充电电压放电到所述初始电压的馈电线；其中，

所述读出放大器电路断开二极管连接，以通过所述差动读出放大器读出所述第一差动输入的电压。

3.根据权利要求2所述的半导体存储器器件，其中，

充电/放电开关电路部分通过在设置预充电电压之后使二极管连接状态下的二极管连接路径进入浮动状态，把所述读出线电连接到所述初始电压的馈电线，并且把部分预充电电压放电到所述初始电压的馈电线，直至所述读选通晶体管被截止，来把所述第一差动输入设置为等于所述初始电压加上所述阈值电压的电压电平。

4.根据权利要求2所述的半导体存储器器件，其中，

所述读出线和所述初始电压的馈电线之间的连接和所述二极管连接均被切断，

在浮动状态下被维持在所述第一差动输入处的电压经由截止的所述读选通晶体管被供应给所述存储器单元，以及

被维持在所述第一差动输入处、随流经所述存储器单元的电流的变化而变化的电压被读出。

5.根据权利要求2所述的半导体存储器器件，所述二极管连接开关电路部分包括：

第一晶体管，用作所述读选通晶体管；以及

第二晶体管，被连接在所述第一晶体管的第一差动输入的连接端和所述控制端之间，

所述充电/放电开关电路部分包括

第三晶体管，被连接在所述预充电电压的馈电线和所述第一差动输入之间，以及

第四晶体管，被连接在电连接到所述读出线的第一晶体管的源极和所述初始电压的馈电线之间。

6.根据权利要求5所述的半导体存储器器件，其中，

适合于上拉所述第一差动输入的电位的所述上拉部分包括第五晶体管，该第五晶体管适合于在所述差动读出放大器的电压读出期间导通，以确保电源供给路径。

7.根据权利要求2所述的半导体存储器器件，其中，

所述预充电电压比所述初始电压高了所述读选通晶体管的阈值电压或者更多。

8.根据权利要求1所述的半导体存储器器件，所述阈值校正部分包括：

差动放大器，其具有构成差动输入对的两个差动晶体管；

初始电压设置部分，适合于把所述差动放大器的差动晶体管之一的控制端设置为所述初始电压；

负反馈电路部分，适合于把所述差动放大器的另一差动晶体管设置为所述初始电压，用于在浮动状态下连接到所述读出线；

二极管连接控制部分，适合于控制所述差动晶体管之一的二极管连接的接通与断开。

9.一种读出放大器电路，适合于当读出线被施加了给定的初始电压之后所述读出线在电压上处于浮动状态时、检测随流经所述读出线的电流而变化的所述读出线的电压，所述读出放大器电路包括：

差动读出放大器，具有第一和第二差动输入，而且将参考电压供应给其第二差动输入；

上拉部分，适合于把所述第一差动输入上拉至恒定电压；

读选通晶体管，被连接在所述读出线和所述第一差动输入之间，而且，适合于在响应于单元电流、所述读出线的电位下降到低于初始电压的情况下导通，以及

阈值校正部分，适合于通过接通或者断开给定晶体管的二极管连接，来生成从所述初始电压校正的电压，所述给定晶体管的阈值电压对所述读出线的电位的影响将被消除，而且，该阈值校正部分还适合于把校正后的电压施加到所述读选通晶体管的控制端。

10.根据权利要求9所述的读出放大器电路，包括：

二极管连接开关电路部分，具有连接在所述第一差动输入和所述读出线之间、且能够通过短路所述第一差动输入和所述控制端来控制二极管连接的接通与断开的读选通晶体管；以及

充电/放电开关电路部分，适合于对在二极管连接状态下的二极管连接路径进行预充电，以使该路径进入浮动状态，而且该充电/放电开关电路部分还适合于根据所述读选通晶体管的阈值电压把部分预充电电压放电到所述初始电压的馈电线；其中，

所述二极管连接被断开以读出所述第一差动输入的电压。

11.根据权利要求9所述的读出放大器电路，所述阈值校正部分包括：

差动放大器，其具有构成差动输入对的两个差动晶体管；

初始电压设置部分，适合于把所述差动放大器的差动晶体管之一的控制端设置为所述初始电压；

负反馈电路部分，适合于把所述差动放大器的另一差动晶体管设置为所述初始电压，用于在浮动状态下连接到所述读出线；

二极管连接控制部分，适合于控制所述差动晶体管之一的二极管连接的接通与断开。

12.一种存储器单元读取方法，可操作用于经由读选通晶体管从存储器单元读取所存储的数据，所述读选通晶体管被连接到读出线和读出节点之间，如果响应于单元电流、所述读出线电位下降到低于初始电压，则所述读选通晶体管导通，所述存储器单元读取方法包括下列步骤：

通过接通或者断开给定晶体管的二极管连接来生成从所述初始电压校正的电压、其中所述给定晶体管的阈值电压对所述读出线的电位的影响将被消除，把校正后的电压施加到所述读选通晶体管的控制端，并且把所述读出线设置为初始电压以使该读出线进入浮动状态；以及

通过把被上拉至恒定电压的所述读出线连接到所述存储器单元来检测随单元电流的变化而变化的所述读出节点电位的变化，并且把所述读出节点电位的变化与参考电压比较。

13.根据权利要求12所述的存储器单元读取方法，所述电压设置步骤还包括下列步骤：

通过把所述读选通晶体管的控制端连接到所述读出节点，来二极管连接所述读选通晶体管，并且对二极管连接路径进行预充电以使该路径进入浮动状态；

把所述读出线电连接到初始电压的馈电线，并且把部分所述预充电电压放电到所述初始电压的馈电线，直至所述读选通晶体管被截止；以及

断开所述读出线和所述初始电压的馈电线之间的连接。

14.根据权利要求13所述的存储器单元读取方法，其中，

在所述读出线和所述初始电压馈电线之间的连接和所述二极管连接均被切断的情况下，所述读出步骤经由截止的读选通晶体管、向所述存储器单元供应在处于浮动状态下的所述读出节点处维持的电压，以及

所述读出步骤读出被维持在所述读出节点处、随流经所述存储器单元的电流的变化而变化的电压。

15.根据权利要求12所述的存储器单元读取方法，其中，

所述电压设置步骤使用具有作为差动输入对的第一和第二差动晶体管的差动放大器，通过负反馈放大来控制所述读选通晶体管的控制电压，以使所述读出线电压等于所述初始电压，在负反馈放大之前，所述电压设置步骤包括下列步骤：

把高于所述初始电压的恒定电压供应到所述第一差动晶体管的漏极和所述读选通晶体管的控制端被连接到的所述第二差动晶体管的漏极，以把所述漏极维持在浮动状态下；

把所述第一差动晶体管的控制端设置为所述初始电压；

将所述第二差动晶体管的控制端从所述读出线断开，以中断负反馈回路并且把从读出线断开的所述控制端维持在所述初始电压；

二极管连接所述第一差动晶体管，以把所述第一差动晶体管的控制电压减小至与第一和第二差动晶体管之间的阈值电压的差相当的电压，以使所述第一差动晶体管截止；以及

把所述第二差动晶体管的控制端连接到所述读出线，以形成所述负反馈回路。

Images