CN103748631A - 读出电路及使用该读出电路的非易失性存储器 - Google Patents

Abstract

读出电路(1)具备：从电源向第1及第2输入(2、3)供给负载电流的电流负载电路(4)；将第1及第2输入(2、3)的电位放电为接地电平的第1放电电路(6)；将第1及第2输入(2、3)的电位设为等电位的均衡电路(8)；将第1及第2输入(2、3)作为差动输入来接受并输出作为差动输出的第1及第2读出输出(9、10)的差动电路(11)；和将第1及第2读出输出(9、10)的电位放电为接地电平的第2放电电路(13)。

Description

读出电路及使用该读出电路的非易失性存储器

技术领域

本发明涉及使用电阻变化元件的非易失性存储器及其读出电路，尤其涉及实现低电压动作及低耗电的技术。 

背景技术

以往，作为非易失性存储器，大多利用使用了浮栅型或MONOS型晶体管的NAND闪速存储器或NOR闪速存储器。近年来，作为下一代的非易失性存储器，STT_MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory)或ReRAM(Resistance RAM)或PRAM(Phase Change RAM)等电阻变化型的非易失性存储器备受关注。 

针对电阻变化型存储器的数据的改写是通过在电阻变化元件中流过改写电流并使其电阻状态变化而进行的。高电阻状态被称为HRS、低电阻状态被称为LRS。电流单向流过电阻变化元件而使电阻状态变化的构成称为单极型，电流双向流过电阻变化元件、也就是说改变电流流动的方向而使电阻状态变化的构成被称为双极型。 

再有，针对电阻变化型存储器的数据的读出是通过在电阻变化元件中流过读出用的电流并检测其电阻值而进行的。读出电流被设定得比改写电流还少。电阻变化型存储器与闪速存储器相比，具有以下特征：能够进行高速的改写，且能够进行低电压下的读出动作。为此，近年来活用该特征，例如期待实现1V以下的低电压且低耗电下的读出。 

读出电路将已被写入电阻变化元件的数据、也就是说电阻变化元件的电阻状态和参考电阻(也可以设为电流或电压)的状态进行比较，由此判定数据的数字值。可是，作为电阻变化型存储器的大课题，可列举：电阻状态(电阻值)根据改写次数而散乱，或电阻状态在时间上产生变动。 

因而，在读出电路中，即便电阻变化元件的电阻值大幅度散乱的状态、也就是说电阻变化元件的电阻状态如刚刚对存储器单元进行完写入的状 态那样对于参考电阻而言是容限充分的状态，即便如快到寿命的状态那样是几乎不存在容限的状态，也要求可正确地判定存储器单元的数字值。作为左右非易失性存储器的数据保持特性的参数，在电阻变化元件及参考电阻双方的电阻值近似的情况下，读出电路是否能高精度且稳定地判定电阻变化元件的电阻值是重要的。 

对于前述的低电压化的期望来说，读出电路存在如下课题。读出电路通过将存储器单元与参考单元的电阻差分值变换成电流或电压并利用放大器将其放大来判定数字值。读出电路中，随着所供给的电压变成低电压，电阻差分值变小，因此仅仅电阻差分值被变换成电压等的变换值变小，被分配给放大器内部的晶体管的电压下降。由此，放大器的增益下降，双晶体管(pair transistor)的失配也增加，因此读出速度、精度下降。若进一步进行低电压化，则读出电路的误动作增加，最差的情况下读出电路的功能有可能停止。 

作为使读出电路的动作电压下限律速的电路，考虑使用了基于普通的电流反射镜电路的负载电路和差动晶体管对的差动放大器(跨导(trans-conductance)放大器)。如果将该电路中的晶体管的阈值设为Vth、将用于使晶体管保持饱和状态的漏极电压设为Vds_sat，则用Vth+Vds_sat来表示使电流反射镜电路保持饱和状态所需的电压。再有，由于可用2×Vds_sat来表示使差动放大器保持饱和状态所需的电压，故该电路的最低动作电压Vdd_min成为Vdd_min＝Vth+3×Vds_sat。 

例如若考虑Vth＝600mV、Vds_sat＝200mV的处理工艺，则最低动作电压Vdd_min为1.2V。为了将最低动作电压Vdd_min设为1V以下，需要使Vth更低的处理工艺，进一步降低Vds_sat。 

在先技术文献 

专利文献 

专利文献1：JP特开2009-266325号公报 

专利文献2：JP特开2005-285161号公报 

专利文献3：JP特开2003-151282号公报 

专利文献4：美国专利第6590805号说明书 

专利文献5：美国专利申请公开第2011/0110142号说明书 

专利文献6：美国专利申请公开第2011/0116296号说明书 

专利文献7：美国专利第5422854号说明书 

专利文献8：美国专利第7495984号说明书 

发明内容

-发明所要解决的技术问题- 

但是，可以预见：降低Vth会招致漏电流的增加，降低Vds_sat会使双晶体管的失配增大或放大器的分辨率下降。为此，过度地降低这些参数这样的变更并不是上策。再有，如果动作电压过度地成为低电压，则PN结等寄生电容成为位线失配的要因，对读出动作造成的影响增大。因而，需要减小位线的寄生电容。 

本发明所要解决的问题点在于，在阈值附近的低电压下能够执行电路动作，高速且高精度地读出数据。 

用于解决技术问题的方案 

本发明将以下列举的点作为特征来解决上述课题。 

第1发明的构成的主要特征在于，具备：从电源向非易失性存储器阵列侧所连接的第1及第2输入供给负载电流的电流负载电路；通过基于第1放电信号的控制将第1及第2输入的电位放电为接地电平的第1放电电路；通过基于均衡信号的控制将第1及第2输入的电位短路并设为等电位的均衡电路；将第1及第2输入作为差动输入来接受并输出作为差动输出的第1及第2读出输出的差动电路；和通过基于第2放电信号的控制将第1及第2读出输出的电位放电为接地电平的第2放电电路，对第1输入与接地间的电阻值和第2输入与接地间的电阻值进行比较，从第1读出输出及第2读出输出读出比较结果。 

第2发明的构成的主要特征在于，在第1发明的构成中，在读出电路进行读出动作前，第1放电电路依据于第1放电信号，将第1及第2输入固定为接地电平，均衡电路依据于均衡信号将第1及第2输入设定为短路状态，第2放电电路依据于第2放电信号，将第1及第2读出输出固定为接地电平；在读出电路进行读出动作时，第1放电电路依据于第1放电信号，解除第1及第2输入向接地电平的固定，均衡电路在第1放电电路进 行的解除后，依据于均衡信号将第1及第2输入的短路状态的设定解除，第2放电电路在均衡电路进行的解除后，依据于第2放电信号来解除第1及第2读出输出向接地电平的固定，根据上述构成，对第1输入与接地间的电阻值和第2输入与接地间的电阻值进行比较，从第1读出输出及第2读出输出读出比较结果。 

第3发明的构成的主要特征在于，是一种将电阻变化型存储器单元的数据与参考单元进行比较而读出的读出电路，具备： 

存储器单元侧输入，其被连接至电阻变化型存储器单元； 

参考侧输入，其被连接至参考单元； 

电流反射镜对，其具有一对P沟道晶体管，一对P沟道晶体管各自的源极与电源连接，一个P沟道晶体管的漏极与一对P沟道晶体管的栅极连接，形成与参考侧输入所连接的反射镜电流输入漏极，另一P沟道晶体管的漏极形成与存储器单元侧输入连接的反射镜电流输出漏极， 

第1均衡晶体管，其栅极接受均衡信号，漏极及源极被连接在所述电流反射镜对中的一对P沟道晶体管的漏极间； 

第1放电晶体管对，其具有一对N沟道晶体管，一对N沟道晶体管各自的栅极接受第1放电信号，一个N沟道晶体管的漏极与第1均衡晶体管的漏极连接，另一N沟道晶体管的漏极与第1均衡晶体管的源极连接，一对N沟道晶体管各自的源极与接地连接； 

差动晶体管对，其具有一对P沟道晶体管，一对P沟道晶体管各自的源极与电源连接，一个P沟道晶体管的栅极与第1均衡晶体管的漏极连接，另一P沟道晶体管的栅极与第1均衡晶体管的源极连接，从一对P沟道晶体管的漏极输出作为差动输出的第1及第2读出输出；和 

第2放电晶体管对，其具有一对N沟道晶体管，一对N沟道晶体管各自的栅极接受第2放电信号，一对N沟道晶体管的漏极分别与差动晶体管对中的一对P沟道晶体管的漏极连接，各自的源极与接地连接。 

第4发明的构成的特征在于，在第3发明的构成的基础上，还具备筘位晶体管对，其具有一对N沟道晶体管，所述一对N沟道晶体管各自的栅极接受筘位电压输入，作为输入信号， 

反射镜电流输入漏极经由筘位晶体管对中的一个N沟道晶体管的漏 极及源极而与参考侧输入连接， 

反射镜电流输出漏极经由筘位晶体管对中的另一N沟道晶体管的漏极及源极而与存储器单元侧输入连接， 

将参考侧输入与存储器单元侧输入的输出电位设定成自提供给筘位电压输入的电压减去筘位晶体管对的阈值而得的电平。 

第5发明的构成的特征在于，在第4发明的构成的基础上，根据向筘位电压输入施加电压，以使存储器单元侧输入及参考侧输入的输出电压变为500mV以下的构成，控制施加给ReRAM或MRAM的元件的电压，提高读出可靠性。 

第6发明的构成的特征在于，在第4发明的构成的基础上还具备第2均衡晶体管，其具有N沟道晶体管，该N沟道晶体管的栅极接受均衡信号，该N沟道晶体管的漏极及源极被连接在参考侧输入及存储器单元侧输入之间，即便在低电压动作时也将参考侧输入与存储器单元侧输入的输出电位正确地设定成同电位。 

第7发明的构成的特征在于，在第6发明的构成的基础上，差动晶体管对中的一个P沟道晶体管的栅极取代第1均衡晶体管的漏极而与第2均衡晶体管的漏极连接，另一P沟道晶体管的栅极取代第1均衡晶体管的源极而与第2均衡晶体管的源极连接，差动晶体管对的栅极电位的共态电压下降，更低电压的动作成为可能。 

第8发明的构成的特征在于，在第3发明的构成的基础上，第1均衡晶体管由将P沟道晶体管与N沟道晶体管并联连接而成的CMOS开关构成，由此实现低电压动作。 

第9发明的构成的特征在于，在第3发明的构成的基础上还具备交叉耦合晶体管对，其具有第1及第2N沟道晶体管，第1及第2N沟道晶体管的漏极分别与第1及第2读出输出连接，各自的源极与接地连接，第1N沟道晶体管的栅极与第2N沟道晶体管的漏极连接，第2N沟道晶体管的栅极与第1N沟道晶体管的漏极连接， 

使得第1读出输出、第2读出输出稳定且使得下一块(次级)的读出变得容易。 

第10发明的构成的特征在于，在第3发明的构成的基础上，反射镜 电流输入漏极取代参考侧输入的连接而与存储器单元侧输入连接，反射镜电流输出漏极取代存储器单元侧输入的连接而与参考侧输入连接，由此提高读出电路的放大度。 

第11发明的构成的特征在于，在第3发明的构成的基础上还具备： 

上拉晶体管，其具有栅极接受关闭信号且漏极与源极被连接在电流反射镜对中的一对P沟道晶体管的栅极与电源之间的P沟道晶体管；和 

栅极偏置晶体管，其具有CMOS开关，该CMOS开关被连接在电流反射镜对中的一对P沟道晶体管的栅极与反射镜电流输入漏极之间，是将P沟道晶体管及N沟道晶体管并联连接而构成的，且该CMOS开关接受关闭信号， 

关闭信号互补地控制上拉晶体管中的P沟道晶体管及栅极偏置晶体管中的CMOS开关，以使一方处于导通状态时另一方处于非导通状态， 

在第1放电晶体管对中的一对N沟道晶体管处于导通状态时，为了使电流反射镜对失效，将上拉晶体管中的P沟道晶体管控制为导通状态并将栅极偏置晶体管中的CMOS开关控制为非导通状态，另一方面在第1放电晶体管对中的一对N沟道晶体管处于非导通状态时，为了使电流反射镜对有效，将上拉晶体管中的P沟道晶体管控制为非导通状态并将栅极偏置晶体管中的CMOS开关控制为导通状态， 

根据上述构成，削减放电中或非放电中的消耗电流。 

第12发明的构成的特征在于，在第3发明的构成的基础上， 

向电流反射镜对输入多个关闭信号， 

电流反射镜对具有多对P沟道晶体管， 

该读出电路还具备： 

多个上拉晶体管，具有与多对P沟道晶体管分别对应地设置的P沟道晶体管，该P沟道晶体管的栅极接受多个关闭信号之中对应的1个关闭信号，且漏极与源极被连接在对应的一对P沟道晶体管的栅极与电源之间；和 

多个栅极偏置晶体管，具有与多对P沟道晶体管分别对应地设置的CMOS开关，该CMOS开关与多个上拉晶体管之中的1个成对，且被连接在该对应的一对P沟道晶体管的栅极与反射镜电流输入漏极之间，将P 沟道晶体管及N沟道晶体管并联连接来构成该CMOS晶体管，该CMOS晶体管接受该成对的上拉晶体管所对应的关闭信号， 

在第1放电晶体管对中的一对N沟道晶体管处于导通状态时，为了使电流反射镜对失效，多个关闭信号将分别对应的多个上拉晶体管中的P沟道晶体管控制为导通状态、将分别对应的多个栅极偏置晶体管中的CMOS开关控制为非导通状态，另一方面，在第1放电晶体管对中的一对N沟道晶体管处于非导通状态时，为了使电流反射镜对有效，多个关闭信号中的至少1个将成对的多个上拉晶体管及多个栅极偏置晶体管中对应的上拉晶体管及栅极偏置晶体管中的、P沟道晶体管控制为非导通状态、将CMOS开关控制为导通状态， 

根据上述构成，削减放电中的消耗电流，并且在非放电状态下能使电流反射镜对的晶体管的驱动能力可变，通过设定为电源电压所对应的最佳的驱动能力，从而提高动作速度。 

第13发明的构成的特征在于，在第3发明的构成的基础上， 

在读出电路进行读出动作前，第1放电晶体管对依据于第1放电信号，将反射镜电流输入漏极及反射镜电流输出漏极固定于接地电平，第1均衡晶体管依据于均衡信号，将反射镜电流输入漏极及反射镜电流输出漏极设定为短路状态，第2放电晶体管对依据于第2放电信号，将差动晶体管对中的一对P沟道晶体管的漏极分别固定于接地电平； 

在读出电路进行读出动作时，第1放电晶体管对根据第1放电信号的变迁，解除反射镜电流输入漏极及反射镜电流输出漏极向接地电平的固定，第1均衡晶体管在第1放电晶体管对进行的解除后且经过了所希望的均衡期间后，根据均衡信号的变迁，解除反射镜电流输入漏极及反射镜电流输出漏极的短路状态，第2放电晶体管对在第1均衡晶体管进行的解除后且经过了所希望的第1积分期间后，根据第2放电信号的变迁，解除差动晶体管对中的一对P沟道晶体管的漏极各自向接地电平的固定， 

该读出电路在第2放电晶体管对进行的解除后且经过了所希望的第2积分期间后，基于差动晶体管对中的一对P沟道晶体管的漏极各自的电平来判定输出逻辑电平， 

根据上述构成，可有效地使晶体管的栅极电压偏置，还补偿位线输入 的电容偏差与差动晶体管对的输入偏差，在宽的电源动作范围内、尤其是低耗电与超低电压动作成为可能。 

第14发明的构成的特征在于，具备： 

第1及第3发明的任一读出电路； 

包括电阻变化型存储器单元的非易失性存储器阵列； 

读出用列选通器，其在读出电路对非易失性存储器阵列所包含的电阻变化型存储器单元进行的读出动作中选择位线或源极线，该位线或源极线用于从非易失性存储器阵列中选择电阻变化型存储器单元； 

改写电路，其对非易失性存储器阵列所包含的电阻变化型存储器单元进行改写；和 

改写用列选通器，其在改写电路对非易失性存储器阵列所包含的电阻变化型存储器单元进行的改写动作中选择位线或源极线，该位线或源极线用于从非易失性存储器阵列中选择电阻变化型存储器单元， 

根据上述构成，与共用改写用及读出用的列选通器的情况相比，削减读出时的位线及源极线的寄生电容，低耗电及低电压时的高速动作成为可能。 

第15发明的构成的特征在于，在第14发明的构成的基础上，读出用列选通器由N沟道晶体管的开关构成，改写用列选通器由将P沟道晶体管与N沟道晶体管并联连接而成的CMOS开关构成，由此在有比读出动作更大的电流流动的写入动作中，可供给抑制了电压下降的改写电压，稳定的改写动作成为可能。另外，其特征在于，同在读出电路与改写电路中共用列选通器的情况相比，削减读出时的位线及源极线的寄生电容，使低耗电及低电压时的高速动作成为可能。 

第16发明的构成的特征在于，在第14发明的构成的基础上，读出电路及读出电路所连接的读出用列选通器、以及改写电路及改写电路所连接的改写用列选通器被配置于位线及所述源极线的一端侧，根据上述构成，使得存储器阵列的容器扩展变得容易，还因为可集中配置控制电路，所以电路面积的削减成为可能。 

第17发明的构成的特征在于，在第14发明的构成的基础上，读出电路及读出电路所连接的读出用列选通器被配置在位线及所述源极线的一 端侧，改写电路及改写电路所连接的改写用列选通器被配置在位线及所述源极线的另一端侧，根据上述构成，降低列选通器附近的布线混杂，使得布局容易，以少的布线层数就能实现电路。 

-发明效果- 

根据以上的特征，本发明的读出电路及使用其的非易失性存储器电路如下所述起到优越的作用效果。 

首先，根据第1～第3发明，作为第1级放大级的电流负载电路或电流反射镜对能仅在将这些零部件基本保持为饱和状态的电压和向存储器单元偏置的电压下动作，1V以下的低电压下的动作成为可能，可实现基于低电压的低耗电动作。 

再有，根据第1～第3发明，作为第2级放大级的差动电路或差动晶体管对不需要保持为饱和状态的电压就能实现低电压动作。 

还有，根据第3发明，在第1级及第2级放大级中，P沟道晶体管是主要的动作晶体管，各晶体管自将各自的输入电压向接地侧放电的状态开始进行动作，因此可在宽范围内设定施加给晶体管栅极的电压，可采取适于低电压动作的构成。 

另外，根据第4与第5发明，利用筘位晶体管对的作用来减小位线的电压波动，控制施加给存储器元件的电压，能够提高存储器元件的可靠性。 

再者，根据第6发明，通过隔着筘位晶体管对而插入2个均衡晶体管，从而尤其是低电压动作时的均衡动作的精度、即2端子的电压的均衡精度提高，读出动作的精度和稳定性提高。 

另外，根据第7发明，在低电压动作时通过从经由筘位晶体管对的位置取出第1级放大级的输出，从而可降低该输出的共态电压，成为适于第2级放大级的低电压动作的构成。 

此外，根据第8发明，通过由CMOS开关来构成均衡晶体管，从而能够实现低电压动作。 

再有，根据第9发明，通过将N沟道晶体管的交叉耦合晶体管对插入读出输出，从而在读出输出电平超过了N沟道晶体管的阈值时可将低电平侧的输出固定在接地电平，因此噪声耐性提高，并且信号向次级的传输变得容易。 

还有，根据第10发明，通过将反射镜电流输入漏极反转连接至存储器单元侧输入并将反射镜电流输出漏极反转连接至参考侧输入，从而可提高读出存储器单元的低电阻状态之际的放大度，提高校验精度。 

再者，根据第11发明，在放电中通过将电流反射镜对设为截止，从而可实现低耗电化。 

另外，根据第12发明，通过使电流反射镜对的晶体管的尺寸可变，从而可减小高电压动作时的晶体管的尺寸，可抑制放电刚刚解除后的超射，均衡时间的削减、也就是说高速化与低消耗电流化成为可能。 

此外，根据第13发明，即便在第1级动作中放电解除后，通过继续进行一会均衡动作，从而可降低第1级输入的电容(列选通器等)的有系统的偏差，可提高低电压动作中的读出精度。 

另外，根据第13发明，在第2级动作中均衡动作被解除，经过一会的时间后解除第2级放电，由此可抵消第2级差动晶体管对的偏差电压，可防止误动作。 

进而，根据第14及第15发明，通过将列选通器分离为读出用与改写用，从而在以读低电压进行取动作的情况下可遮蔽易变成庞大的写入用列选通器的漏极电容，对读出时的低消耗电流化和高速化有贡献。 

再有，根据第16发明，通过将列选通器汇集于位线的一端并作为读出用与改写用，从而可缩小布局面积，存储器阵列的扩展也变得容易起来。 

还有，根据第17发明，通过将列选通器分散于位线的两端并作为读出用与改写用，从而可缓和列选通器的布线混杂，以较少的布线层数就能实现电路。 

附图说明

图1是包括实施例1涉及的读出电路的非易失性存储器的框图。 

图2是实施例2涉及的读出电路的电路图。 

图3是实施例2涉及的电流反射镜对的动作的说明图。 

图4是实施例3涉及的读出电路的电路图。 

图5是实施例4涉及的读出电路的电路图。 

图6是实施例5涉及的读出电路的电路图。 

图7是实施例6涉及的读出电路的电路图。 

图8是实施例6涉及的电流反射镜对的动作的说明图。 

图9是实施例7涉及的读出电路的电路图。 

图10是实施例8涉及的读出电路的电路图。 

图11是实施例9涉及的读出电路的电路图。 

图12是对实施例9涉及的读出电路的动作进行说明的波形图。 

图13是实施例10涉及的读出电路的电路图。 

图14是对实施例10涉及的读出电路的动作进行说明的波形图。 

图15是实施例11涉及的非易失性存储器的框图。 

图16是实施例12涉及的非易失性存储器的框图。 

图17是实施例13涉及的非易失性存储器的框图。 

具体实施方式

以下，对本申请发明的各实施例进行说明。其中，在各实施例中对相同的构成要素或相同的信号等赋予共同的符号。 

实施例1 

首先，对实施例1涉及的读出电路进行说明。 

图1是具备作为本发明一实施例的读出电路的非易失性存储器的框图。读出电路1的第1输入2及第2输入3经由列选通器(column gate)1005而与非易失性存储器阵列1000连接。第1输入2及第2输入3分别和非易失性存储器阵列1000所包含的非易失性存储器单元(有时单称为存储器单元)、或参考单元等连接。 

设想参考单元与存储器单元同样地使用了非易失性存储器单元、或将存储器单元的电阻变化元件置换成聚硅电阻或晶体管等。另外，参考单元只要成为存储器单元的比较基准即可，并未限定于这些构成。读出电路1输出第1读出输出9与第2读出输出10的差动输出。 

构成非易失性存储器阵列1000的非易失性存储器单元是2端子的电阻变化元件，由ReRAM、STT-MRAM、PRAM等构成。本实施例中，设想存储器元件中添加了存取晶体管的1T1R型的存储器单元。1T1R型的存储器单元中，在存取晶体管的漏极侧或源极侧插入电阻变化元件。在 此，设想在存取晶体管的漏极侧插入了电阻变化元件的构成。 

配置于位线方向的存储器单元的电阻变化元件侧和并走的位线连接，存取晶体管的源极侧和沿位线并走的源极线连接。字线配置在与源极线及位线正交的方向上，沿字线并走的存储器单元的存取晶体管的栅极和字线连接。可通过选择字线的行驱动器1006和选择位线的列选通器1005来选择任意的存储器单元。另外，在每次对存储器单元进行存取时，无需选择该存储器单元所连接着的源极线，只要在读出中将全部源极线设定为接地电位即可。 

读出电路1由电流负载电路4、第1放电电路6、均衡电路(equalize circuit)8、差动电路11和第2放电电路13构成。由从电源VDD供给负载电流的电流反射镜电路等构成的电流负载电路4的输出作为第1输入2与第2输入3而被输出至列选通器1005，并且与将第1输入2及第2输入3放电为接地(GND)电平的第1放电电路6、和将第1输入2与第2输入3短路的均衡电路8连接。再有，第1输入2与第2输入3作为差动输入而被连接至基准电位为电源VDD的差动电路11。在作为差动电路11的差动输出的第1读出输出9及第2读出输出10上连接将这些部件放电成接地(GND)电平的第2放电电路13。 

借助被输入至非易失性存储器的控制信号1002，定时产生电路1007被启动，执行读出动作。用地址译码器1004译码已被输入非易失性存储器的地址输入1001，来驱动列选通器1005与行驱动器1006。而且，地址输入1001所对应的所希望的存储器单元的位线和参考单元的位线被连接至第1输入2或第2输入3。 

作为读出电路1进行的读出动作的定时所需的信号，定时产生电路1007生成均衡信号7、第1放电信号5、第2放电信号12等，并且进行对读出电路1的第1读出输出9与第2读出输出10进行锁存的锁存电路1008的控制。从非易失性存储器读出的数据作为数据输出1003而被输出。 

接着，对读出动作的定时进行说明。 

作为读出动作前的初始化状态，读出电路1使第1输入2与第2输入3呈短路状态且初始化为接地电平。该状态下，差动电路11的差动输入为接地，例如可供给由P沟道晶体管构成的差动晶体管的最大的漏极电 流，因此高速的动作成为可能。此外，此时在差动电路11中流动的电流为最大。为此，为了实现低耗电化，不言而喻在读出动作开始之前切断差动电路11的源极侧的电流路径的方法是优选的。 

通过以下的步骤执行读出动作。 

首先，在步骤1中，在读出动作前定时产生电路1007至少将第1放电信号5及均衡信号7初始化为初始值。具体是，在第1放电电路中按照第1输入2与第2输入3成为接地电平的方式初始化第1放电信号5，在均衡电路8中按照第1输入2与第2输入3成为短路状态的方式初始化均衡信号7。 

接着，在步骤2中，在读出开始时定时产生电路1007驱动第1放电信号5。由此，第1输入2与第2输入3向接地电平固定的状态被解除。在均衡电路8中第1输入2及第2输入3为短路状态，从电流负载电路4供给电流，因此第1输入2与第2输入3在保持等电位的同时上升。此时，第1输入2与第2输入3的寄生电容被充电成等电位，因此在以后的步骤中可抑制起因于输入电容的差异的输入电压失配。 

接着，在步骤3中，在经过了所希望的均衡时间后，定时产生电路1007驱动均衡信号7。由此，均衡电路8造成的第1输入2与第2输入3的短路状态被解除。而且，第1输入2与第2输入3的电位开始产生和存储器单元的电阻值与参考单元的电阻值之差对应的电位差。 

步骤3之后，在步骤4中，经过了所希望的第1积分期间后，定时产生电路1007驱动第2放电信号12。由此，解除由第2放电电路13造成的第1读出输出9与第2读出输出10向接地电平固定的状态。被固定于接地电平的第1读出输出9与第2读出输出10的电位因向各自的寄生电容的充电和基于电阻值的IR电压降而在电位上赋以差分，同时上升。 

另外，第1读出输出9与第2读出输出10在步骤3以前的步骤中被固定为接地电平。在向接地电平的固定中，预先切断差动电路11的电流路径对于低耗电化来说是优选的。 

第1积分期间被设定成第1输入2与第2输入3的差电压充分产生的时间，以使差动电路11不会因差动电路11的输入的偏差电压(offset voltage)和非共态的噪声电压而进行误动作。 

步骤4之后，在步骤5中，经过了所希望的第2积分期间后，若第1读出输出9与第2读出输出10的差电压充分地产生，则定时产生电路1007驱动锁存电路1008并将数据锁存(保持)。作为锁存电路1008，可使用RS双稳态多谐振荡器或变换器的交叉耦合构成等。 

如以上所说明过的，在本实施例中，通过将使用了电流负载电路4的第1级放大级和使用了差动电路11的第2级放大级进行连接，并将第1输入2及第2输入3设定为接地电平附近，从而可使这些放大级的动作点为低电压。也就是说，本实施例涉及的读出电路1成为适于低电压动作的构成。 

实施例2 

接着，使用晶体管电平的等效电路，对实施例2涉及的读出电路进行说明。 

图2是实施例2涉及的读出电路的电路图，使用晶体管具体地示出实施例1的构成。 

读出电路20由具有一对P沟道晶体管28a、28b的电流反射镜对28、第1均衡晶体管29、具有一对N沟道晶体管30a、30b的第1放电晶体管对30、具有一对P沟道晶体管31a、31b的差动晶体管对31和具有一对N沟道晶体管32a、32b的第2放电晶体管对32构成。 

电流反射镜对28的反射镜电流输入漏极33与参考侧输入22(REF)连接，反射镜电流输出漏极34与存储器单元侧输入21(DAT)连接。电流反射镜对28构成第1级放大级，差动晶体管对31构成第二级放大级。电流反射镜对28中，P沟道晶体管28a的漏极与P沟道晶体管28a、28b的栅极连接而形成反射镜电流输入漏极33，P沟道晶体管28b的漏极形成反射镜电流输出漏极34。另外，也可以是P沟道晶体管28b的漏极与P沟道晶体管28a、28b的栅极连接而形成反射镜电流输入漏极33，P沟道晶体管28a的漏极形成反射镜电流输出漏极34。 

第1均衡晶体管29由栅极接受均衡信号23(EQ)、漏极及源极被连接至P沟道晶体管28a、28b各自的漏极间的N沟道晶体管构成。 

第1放电晶体管对30中的各N沟道晶体管30a、30b的栅极被共同 地输入第1放电信号24(DISC1)。再有，N沟道晶体管30a的漏极与第1均衡晶体管29的漏极连接，N沟道晶体管30b的漏极与第1均衡晶体管29的源极连接。N沟道晶体管30a、30b各自的源极与接地连接。 

差动晶体管对31的P沟道晶体管31a、31b的源极侧连接作为共同的电流源的、因电压BIAS而被偏置的P沟道的负载晶体管31c。再有，P沟道晶体管31a、31b各自的栅极连接向差动晶体管对31的差动输入OR、OD。第1均衡晶体管29的漏极与差动输入OR连接，源极与差动输入OD连接。差动晶体管对31输出第1读出输出26(OA)与第2读出输出27(OB)，以作为差动输出。另外，在第2放电晶体管对32为导通状态时，若为了减少贯通电流而使P沟道晶体管31c偏置成非导通，则可削减消耗电流。 

在第2放电晶体管对32中的N沟道晶体管32a、32b的栅极被共同地输入第2放电信号25(DISC2)。N沟道晶体管32a的漏极与第1读出输出26连接，N沟道晶体管32b的漏极与第2读出输出27连接。N沟道晶体管32a、32b各自的源极与接地连接。 

关于本实施例中的读出动作的定时，与实施例1同样。在此，使用图3对低电压下的电流反射镜对28的动作进行说明。图3是电流反射镜对的动作的说明图。图3的纵轴表示电流反射镜对28的漏极电流IDS，横轴表示漏极电压VDAT。再有，漏极电压VDAT对应于图2中的存储器单元侧输入21及参考侧输入22的输出电压。 

如果将电流反射镜对28的动作近似为低电压下的直流动作，则电流反射镜对28的输入电流等于参考侧的被二极管连接的P沟道晶体管28a的IV特性152和参考侧输入22的等效电阻的IV特性154的交点OP的漏极电流。交点OP是存储器单元侧的P沟道晶体管28b的动作点。再有，交点OP的漏极电压是输出电压REF149，并且是存储器单元侧的P沟道晶体管28b的栅极电压。通过交点OP的存储器单元侧的P沟道晶体管28b的IV特性153对应于存储器单元的电流负载电路的特性。 

在从电阻变化元件的电阻值不同的存储器单元中读出数据的情况下，电流反射镜对28的输出电压由存储器单元侧的P沟道晶体管28b的IV特性153和存储器单元侧输入21的等效电阻的IV特性(155及156)的 交点来决定。例如，在电阻变化元件为低电阻(LRS)状态的情况下，和存储器单元侧输入21的等效电阻(LRS)的IV特性156的交点A表示低电阻时(LRS)的输出电压DAT159。相反，在电阻变化元件为高电阻(HRS)状态的情况下，和存储器单元侧输入21的等效电阻(HRS)的IV特性155的交点B表示高电阻时(HRS)的输出电压DAT158。交点A、B如果被包含于存储器单元侧的P沟道晶体管28b的IV特性153的饱和区域内，则如图3所示，可知对于输出电压REF149而言可产生大的差分电压。 

若将电流反射镜对28中的P沟道晶体管的阈值设为Vtp、将电流反射镜对28作为反射镜电路而动作所需的饱和漏极电压设为Vds_sat、将存储器单元所需的偏置电压设为Vc，则电流反射镜对28的最低动作电压Vdd_min可用以下的公式来表示。 

Vdd_min＝Vtp+Vds_sat+Vc(式1) 

例如，如果是通常的0.18微米世代的处理工艺，则可将Vtp设定为0.6V左右、将Vds_sat设定为0.15V左右。因而，如果将Vc设定为0.1V，则根据式1可得知Vdd_min为0.85V左右。 

如以上所说明过的，在本实施例中，连接使用了电流负载电路的第1级放大级和使用了差动电路的第2级放大级，并将向这些放大级的输入设定于接地电平附近，由此可使各放大级的动作点为低电压。也就是说，本实施例涉及的读出电路20成为适于低电压动作的构成。 

实施例3 

接着，作为实施例3，对在实施例2的构成中追加了筘位晶体管对的读出电路进行说明。图4是实施例3涉及的读出电路的电路图，是实施例1所示的读出电路的等效电路图。 

读出电路300包括具有一对N沟道晶体管36a、36b的筘位晶体管对36。筘位晶体管对36分别被插入参考侧输入22、存储器单元侧输入21。具体是，反射镜电流输入漏极33经由N沟道晶体管36a的漏极及源极而与参考侧输入22连接。反射镜电流输出漏极34经由N沟道晶体管36b的漏极及源极而与存储器单元侧输入21连接。N沟道晶体管36a、36b 各自的栅极被共同地连接筘位电压输入35。筘位晶体管对36将参考侧输入22及存储器单元侧输入21各自的电压限制在利用筘位电压输入35的电位VCLI控制的筘位电压VCLO以下。如果将筘位晶体管对36的阈值设为Vtn，则筘位电压VCLO可近似为VCLO＝VCLI-Vtn。 

作为具体的值，如果在Vtn＝0.6V的工艺中为了维持存储器单元的可靠性而需要VCLO＝0.3V，则需要VCLI＝0.9V。另外，通常作为由基准电源生成的一定值的电压而施加VCLI，但在使读出电路300进行低电压动作的情况下，也可以直接施加电源电压。由此，可节约基准电压源的消耗电流。作为具体的值，在前述的可靠性条件中，在VCLI为筘位晶体管对36的漏极侧电位为0.3V以下时的电源电压VDD及电源电压VDD为0.9V时中的较高一方的电源电压VDD以下的情况下，可设为VCLI＝VDD。 

关于本实施例中的读出动作的定时，与实施例1同样。 

如以上所说明过的，在本实施例中，通过将筘位晶体管对36插入作为第1级放大级的电流反射镜对28的输入输出，从而可将施加给存储器单元的电压控制在所希望的电压以下，可抑制读出时产生的向电阻变化元件施加高电压、即弱的写入。再有，由于施加给位线的电压的振幅为箝位电压VCLI以下，故可削减耗电。还有，在低电压动作中，由于可向箝位电压输入35直接施加电源电压，故可实现低耗电化。 

此外，优选向筘位电压输入35施加筘位电压VCLI，以使存储器单元侧输入21及参考侧输入22的输出电压为500mV以下。 

实施例4 

接着，作为实施例4，对在实施例3的构成中追加了第2均衡晶体管的读出电路进行说明。图5是实施例4涉及的读出电路的电路图，是实施例1所示的读出电路的等效电路图。 

读出电路400在参考侧输入22及存储器单元侧输入21之间具备具有N沟道晶体管的第2均衡晶体管40。向第2均衡晶体管40的栅极输入均衡信号23。这样，通过在筘位晶体管对36的输入输出双方设置第1及第2均衡晶体管29、40，从而参考侧输入22及存储器单元侧输入21各自所 连接的位线间的寄生电容的充放电变成高速，因此可使均衡精度提高。另外，本实施例中的读出动作的定时与实施例1同样。 

实施例5 

接着，作为实施例5，对在实施例4的构成中追加了交叉耦合晶体管对的读出电路进行说明。图6是实施例5涉及的读出电路的电路图，是实施例1所示的读出电路的等效电路图。 

交叉耦合晶体管对50具有2个N沟道晶体管50a、50b。N沟道晶体管50a的漏极与第1读出输出26连接，N沟道晶体管50b的漏极与第2读出输出27连接。N沟道晶体管50a、50b各自的源极与接地连接。N沟道晶体管50a的栅极与N沟道晶体管50b的漏极连接，N沟道晶体管50b的栅极与N沟道晶体管50a的漏极连接。 

关于本实施例涉及的读出动作的定时，与实施例1同样。 

以下，对交叉耦合晶体管对50的动作进行说明。在实施例1所记载的第2积分期间内，在第1读出输出26与第2读出输出27的电位均为N沟道晶体管50a、50b的阈值以下的情况下，交叉耦合晶体管对50为切断状态，并不起作用。若第1读出输出26及第2读出输出27的任一个超过阈值，则栅极连接超过了阈值的读出输出的N沟道晶体管成为导通状态，未超过阈值的读出输出被下拉至接地。由此，处于浮动状态的低电平侧的输出由晶体管驱动，噪声耐性提高。 

如以上所说明过的，在本实施例中，第1及第2读出输出26、27中成为高电平的一方由差动晶体管对31保持于VDD侧，成为低电平的一方由交叉耦合晶体管对50保持于接地侧。由此，噪声耐性提高。再有，因为读出输出的电压的振幅也是稳定的，故能可靠地进行信号向次级的移交。还有，由于根据读出输出的变化而自动地使交叉耦合晶体管对50有效，故第2积分期间的设定变得容易起来。 

实施例6 

接着，作为实施例6，说明针对实施例5的构成将电流反射镜对28的输入输出反转的读出电路。图7是实施例6涉及的读出电路的电路图， 是实施例1的读出电路的等效电路图。关于本实施例涉及的读出动作的定时，与实施例1同样。在此，对包括电流反射镜对28的第1级放大级的构成进行说明。 

在读出电路600的电流反射镜对28中，反射镜电流输入漏极33与存储器单元侧输入21连接，反射镜电流输出漏极34与参考侧输入22连接。P沟道晶体管28a的漏极形成反射镜电流输出漏极34。再有，P沟道晶体管28b的漏极与栅极被连接而成为二极管连接的构成，由此形成反射镜电流输入漏极33。由此，可决定电流反射镜的偏置电流。在上述的各实施例中，由于参考侧是反射镜电流输入漏极33，故能与存储器单元的电阻变化元件的电阻值无关地供给一定的偏置电流。但是，在本实施例中，由于存储器单元侧连接着反射镜电流输入漏极33，故电流反射镜的偏置电流根据存储器单元的电阻变化元件的电阻值而变动。 

使用图8对低电压下的电流反射镜对28的动作进行说明。图8是图7所示的电流反射镜对的动作的说明图。图8的纵轴表示电流反射镜对的漏极电流IDS、横轴表示漏极电压VDAT。漏极电压VDAT对应于图7中的存储器单元侧输入21及参考侧输入22的输出电压。 

如果将电流反射镜对28的动作近似为低电压下的直流动作，则电流反射镜对28的输入电流等于存储器单元侧的P沟道晶体管28b的IV特性162和存储器单元侧输入21的等效电阻的IV特性(166及167)的交点的漏极电流。依据存储器单元侧的等效电阻的电阻值来决定这些交点。例如，在存储器单元的电阻变化元件为低电阻状态(LRS)时，根据存储器单元侧的P沟道晶体管28b的IV特性162和存储器单元侧输入21的等效电阻(LRS)的IV特性167的交点F来决定输入电流。再有，在存储器单元的电阻变化元件为高电阻状态(HRS)时，根据存储器单元侧的P沟道晶体管28b的IV特性162和存储器单元侧输入21的等效电阻(HRS)的IV特性166的交点C来决定输入电流。 

交点F表示参考侧的P沟道晶体管28a的动作点，交点F的漏极电压表示低电阻时(LRS)的输出电压DAT171。交点C表示参考侧的P沟道晶体管28a的动作点，交点C的漏极电压表示高电阻时(HRS)的输出电压DAT170。再有，这些电压相当于参考侧的P沟道晶体管28a的栅 极电压。通过交点F的参考侧的P沟道晶体管28a的IV特性(LRS)163、及通过交点C的参考侧的P沟道晶体管28a的IV特性(HRS)164表示参考侧的电流负载电路的特性。这些电流负载电路的特性和参考侧输入22的等效电阻的IV特性165的交点E及交点D分别表示低电阻时(LRS)的输出电压REF173、高电阻时(HRS)的输出电压REF172。 

交点E与交点F的漏极电压的差分表示电阻变化元件为低电阻状态时的输出电压的振幅，交点C与交点D的漏极电压的差分表示电阻变化元件为高电阻状态时的输出电压的振幅。与未将电流反射镜对的输入输出反转的情况、也就是说与图6所示的构成进行比较，本实施例涉及的电流反射镜对28在电阻变化元件为低电阻状态时以更大的漏极电流的偏置进行动作，因此可增大输出电压。相反，在高电阻状态下由于漏极的偏置电流下降，故输出电压变小。 

因而，本实施例的构成对于在针对存储器单元进行写入时的校验读出中高精度地判定电阻变化元件处于低电阻状态的状况来说是有用的。但是，仅利用本实施例的构成，高电阻侧的读出精度有可能下降，因此可将电流反射镜对28变更为例如图6及图7所示的构成，在使用模拟开关来执行低电阻状态下的校验动作等的情况下只要有选择地使用本实施例的构成即可。 

如以上所说明过的，在本实施例中，通过将电流反射镜对28的输入输出与图6所示的构成反转连接，从而尤其可改善第1级放大级中的低电阻状态的读出精度。 

实施例7 

接着，作为实施例7，对在实施例5的构成中将第1级放大级的输出节点变更到低电压侧的读出电路进行说明。图9是实施例7的读出电路的电路图，是实施例1的读出电路的等效电路图。关于本实施例涉及的读出动作的定时，与第1实施例同样。 

读出电路700中，筘位晶体管对36的源极侧与差动晶体管对31的差动输入OR、OD连接。具体是，P沟道晶体管31a的栅极与第2均衡晶体管40的漏极连接，P沟道晶体管31b的栅极与第2均衡晶体管40的源 极连接。 

在这种构成中，设想电源电压VDD足够低且筘位晶体管对36处于非饱和状态的情况。该情况下，筘位晶体管对36的源极侧并未被固定电位，而是产生将漏极侧的电压向接地侧电平移位而得到的电位。构成差动晶体管对31的P沟道晶体管31a、31b的栅极驱动电压增大，可提高漏极电流，可使差动晶体管对31以更低的电压动作。在无需更低电压下的动作的情况下，可使动作速度高速化。 

如以上所说明过的，在本实施例中，在以低电压动作时可实现第2级放大级、即差动晶体管对31的动作的高速化、或扩展其动作电压的下限值。 

实施例8 

接着，作为实施例8，对最适合于使实施例5的构成中的第1均衡晶体管进行低电压动作的情况下的读出电路进行说明。图10(a)是实施例8涉及的读出电路的电路图，是实施例1的读出电路的等效电路图。关于本实施例涉及的读出动作的定时，与第1实施例同样。 

在读出电路800中，用图10(b)所示的CMOS开关29来构成第1均衡晶体管29，用N沟道晶体管来构成第2均衡晶体管40。均衡信号23(EQ)与第2均衡晶体管40的栅极和CMOS开关29的控制端子C连接。将P沟道晶体管29a与N沟道晶体管29b并联连接来构成CMOS开关29。控制端子C与N沟道晶体管29b的栅极连接，并且由变换器29c反转后与P沟道晶体管29a的栅极连接。因而，控制端子C为高电平时可控制为两晶体管29a、29b处于导通状态。以后的实施例中所言及的CMOS开关29是与本实施例同样的构成。 

在均衡信号23为高电平时，作为均衡电路的CMOS开关29、及第2均衡晶体管40均成为导通状态，开始均衡动作。作为动作电压的一例，在将读出电路800的电源电压设想成低电压(Vdd＝0.9V)、将晶体管的阈值设想成|Vtn|＝|Vtp|＝0.4V的情况下，CMOS开关29两端(端子A与端子B之间)的电平为0.45V、N沟道晶体管29b的漏极-源极电压Vds为0.3V左右。因而，为了利用第1均衡晶体管29高精度地进 行均衡，作为第1均衡晶体管29而使用CMOS开关29，是适当的。另一方面，为了利用第2均衡晶体管40高精度地进行均衡，作为第2均衡晶体管40，即便使用P沟道晶体管，也不会因阈值的关系而动作，因此使用N沟道晶体管是有效的。 

如以上所说明过的，在本实施例中，在低电压动作时分开使用均衡晶体管，由此可在有效利用面积的同时实现高均衡精度。 

实施例9 

接着，作为实施例9，对可降低实施例8的构成中的电流反射镜对的消耗电流的读出电路进行说明。图11是本实施例9涉及的、具备低消耗电流型电流反射镜对的读出电路的电路图，是实施例1的读出电路的等效电路图。 

读出电路900取代实施例8的构成的电流反射镜对28而具备低消耗电流型的电流反射镜对901。电流反射镜对901在构成通常的电流反射镜的P沟道的电流反射镜晶体管28a、28b的基础上，还具备栅极上拉晶体管(gate pull up transistor)90与栅极偏置晶体管(gate bias transistor)91。 

栅极上拉晶体管90由P沟道晶体管构成，对电流反射镜对901的P沟道晶体管28a、28b的栅极间与电源VDD的连接进行控制。 

栅极偏置晶体管91由CMOS开关(参照图10(b))构成。CMOS开关被插入至对被输入参考电流的反射镜电流输入漏极33和P沟道晶体管28a的栅极进行连接的路径上。P沟道晶体管28a的漏极经由CMOS开关而与栅极连接，由此可实现二极管连接。根据关闭信号92互补地控制CMOS开关及栅极上拉晶体管90的栅极。 

具体是，在关闭信号92为高电平时，栅极偏置晶体管91成为导通状态、栅极上拉晶体管90成为非导通状态，电流反射镜对28能够供给电流。在关闭信号92为低电平时，栅极偏置晶体管91成为非导通状态、栅极上拉晶体管90成为导通状态，电流反射镜对切断电流供给。第1放电晶体管对30为导通状态时，关闭信号92被控制成低电平，可切断经由第1放电晶体管对30而向接地流动的过剩电流。 

接着，使用图12对本实施例涉及的读出电路的具体动作进行说明。 图12是对本实施例涉及的读出电路的动作进行说明的波形图。 

在图12中，在读出动作开始定时T0开始读出动作。然后，在读出电路动作开始定时T1开始读出电路900的动作。读出动作在读出动作结束定时T6完成。 

在定时T0以前，关闭信号92(NOF0)为低电平、第1放电信号24(DISC1)为高电平，差动晶体管对31的栅极(OR、OD)被放电成接地电平。电流反射镜对901切断，不会消耗无用的电流。再有，均衡信号23(EQ)为高电平，差动晶体管对31的栅极(OR、OD)处于短路状态。进而，第2放电信号25(DISC2)为高电平，差动晶体管对31的漏极(OA、OB)被放电成接地电平。 

在定时T0，由用于自非易失性存储器阵列中选择存储器单元的列选择信号及行选择信号、以及其他的控制信号构成的单元选择信号130(WL/CS)进行逻辑变迁，由此开始读出动作。 

到定时T1为止存储器单元的选择等结束。在定时T1，关闭信号92(NOF0)变为高电平、第1放电信号24(DISC1)变为低电平，电流反射镜对901变为导通。差动晶体管对31的栅极(OR、OD)的电位被保持为相同电位，同时上升。通过将这些电位保持为同电位，从而可将参考侧输入22及存储器单元侧输入21所连接的列选通器或位线的浮游电容充电成同电位。由此，可缩小参考侧输入22及存储器单元侧输入21的电容失配引起的电压失配。 

自定时T1起经过了均衡期间140之后，均衡信号23(EQ)变迁为低电平，均衡状态被解除。若均衡状态被解除，则在差动晶体管对31各自的栅极电位、即OR与OD上开始产生差分电压VODIF。 

在定时T2均衡状态被解除后，在经过了第1积分期间138的定时T3，第2放电信号25(DISC2)变迁为低电平，差动晶体管对31的漏极(OA、OB)的放电状态被解除，差动晶体管对31的漏极的充电开始。由此，OA及OB开始上升至各自的电位电平。通过将此时刻的VODIF设定成比差动晶体管对31的偏差电压还大的值，从而可防止误动作。 

在差动晶体管对31的漏极(OA、OB)之中的一个电位超过了交叉耦合晶体管对50的阈值Vtn的情况下，另一电位被下拉至接地。 

在定时T3，自差动晶体管对31的漏极(OA、OB)的放电状态被解除后，在经过了第2积分期间139的定时T4及其后的定时T5的期间，差动晶体管对31的漏极(OA、OB)通过采样信号136(CAP)而被取入采样电路(图11中未示出)，并被保持作为数据输出137(DATA)。第2积分期间139被设定成差动晶体管对31的漏极(OA、OB)之中的一个电位超过交叉耦合晶体管对50的阈值Vtn且另一电位被下拉至接地所需的时间。 

如以上所说明过的，在本实施例中，通过根据放电信号24、25的定时来控制关闭信号92，从而实现低消耗电流。再有，借助均衡动作可防止电容失配引起的误动作，可提高读出精度。进而，通过设置第1积分期间138，从而可防止第2级放大级的输入偏差引起的误动作，可提高读出精度。尤其是，由于在低电压下电容失配或输入偏差的影响增大，故对于进行低电压动作的读出电路而言本实施例是有用的。 

另外，在本实施例中，在读出动作结束定时T6，虽然使关闭信号92、第1放电信号24和均衡信号23同时变迁至初始状态，但也可以在数据输出137刚刚确定后使这些信号变迁。由此，可削减电流反射镜对28的消耗电流。 

实施例10 

接着，作为实施例10，对使实施例9的构成中的电流反射镜对的电流驱动能力可变的情况下的读出电路进行说明。图13是实施例10涉及的具备了电流驱动能力可变的电流反射镜对的读出电路的电路图，是实施例1的读出电路的等效电路图。 

读出电路1500取代实施例9的构成的电流反射镜对901而具备电流驱动能力可变的电流反射镜对1501。对于本实施例中的读出动作而言，与实施例9同样。 

电流反射镜对1501具有2个P沟道晶体管对L、S、2个栅极上拉晶体管90a、90b和2个作为栅极偏置晶体管的CMOS开关91a、91b。向电流反射镜对1501输入2个关闭信号S100(NOF2)、L101(NOF1)。 

P沟道晶体管对L由P沟道晶体管28a、28b构成，P沟道晶体管对S 由P沟道晶体管28c、28d构成。P沟道晶体管28a、28b和P沟道晶体管28c、28d的尺寸是不同的。P沟道晶体管28a、28c和反射镜电流输入漏极33并联地连接，P沟道晶体管28b、28d和反射镜电流输出漏极34并联地连接。 

栅极上拉晶体管90a具有P沟道晶体管，被连接于电源VDD和P沟道晶体管对S的漏极之间。向栅极上拉晶体管90a的栅极输入关闭信号S100。 

栅极上拉晶体管90b具有P沟道晶体管，被连接于电源VDD和P沟道晶体管对L的漏极之间。向栅极上拉晶体管90b的栅极输入关闭信号L101。 

CMOS开关91a接受关闭信号S100且被连接在P沟道晶体管对S的栅极与反射镜电流输入漏极33之间。CMOS开关91a与栅极上拉晶体管90a成对地配置。 

CMOS开关91b接受关闭信号L101且被连接在P沟道晶体管对L的栅极与反射镜电流输入漏极33之间。CMOS开关91b与栅极上拉晶体管90b成对地配置。 

对电流反射镜对1501的动作进行说明。在第1放电晶体管对30为导通状态时、也就是说N沟道晶体管30a、30b分别为导通状态时，关闭信号S100及关闭信号L101被控制成低电平。由此，可切断经由第1放电晶体管对30而向接地流动的过剩电流。另一方面，第1放电晶体管对30为非导通状态时、也就是说N沟道晶体管30a、30b分别为非导通状态时，通过将至少1个关闭信号控制为高电平，从而可将电流反射镜对1501有效化。 

电流反射镜对1501中，利用关闭信号S100来控制P沟道晶体管对S，利用关闭信号L101来控制P沟道晶体管对L。在此，构成P沟道晶体管对L的P沟道晶体管28a、28b所产生的电流反射镜的驱动电流要比构成P沟道晶体管对S的P沟道晶体管28c、28d还大。 

读出电路1500在低电压侧动作时，仅使关闭信号L101变为高电平，或使关闭信号S100和关闭信号L101变为高电平，在电流反射镜对1501的电流驱动能力最大的状态下进行读出动作。读出电路1500在高电压侧 动作时，仅使关闭信号S100变为高电平，在电流反射镜对1501的电流驱动能力最小的状态下进行读出动作。 

根据电源电压来变更电流反射镜对1501的电流驱动能力的理由是，能使电流反射镜对1501在高电压侧动作时的读出速度提高。通常，期待高电压侧的动作速度与低电压侧的动作速度相比更高速。但是，在本实施例中，若使低电压侧的动作最佳，则为了较多的漏极电流，将电流反射镜对1501中的P沟道晶体管对L、S的尺寸设定得非常大。由于使用了尺寸非常大的晶体管的电流反射镜的寄生电容大，故妨碍高电压侧的高速动作。再有，因为在高电压侧电流驱动能力也过剩，故OR、OD所连接的节点产生较大的超射(over shoot)，需要这些的稳定时间(缓和时间)，成为高速动作的妨碍。 

关于此点，使用图14进行说明。图14是对本实施例涉及的读出电路的动作进行说明的波形图。图14(a)表示在通过使用了最适合低电压侧的尺寸的晶体管的电流反射镜而进行了高电压侧动作的情况下的、第1级输出OD、OR的变化。由于刚刚充电完(放电解除定时之后马上)就由筘位晶体管对36切断位线电容，OD、OR超射，均衡解除定时被设定在超射的稳定后。因而，存取时间增加超射的稳定时间所对应的量。 

图14(b)表示：虽然是与图14(a)时同样地进行了高电压侧动作的情况，但使用了在高电压侧最佳的小尺寸的晶体管的情况下的OR、OD的变化。可知：第1级输出OD、OR并未超射，能以所希望的水平迅速地解除均衡，高速动作成为可能。因而，在最适合低电压侧的电路中，为了在高电压侧实现高速动作，只要如本实施例那样削减高电压侧中的电流反射镜的电流驱动能力即可。 

如以上所说明过的，在本实施例中，根据电源电压使电流反射镜所使用的晶体管的尺寸可变，由此可使电流反射镜在较宽的电压范围内高速动作。本实施例尤其对低电压动作来说是有用的。另外，在本实施例中，虽然使用2种尺寸的晶体管来构成电流反射镜，但也可以使用更多种类的尺寸的晶体管来构成电流反射镜，不言而喻可获得与本实施例同样的效果。 

实施例11 

接着，对实施例11涉及的非易失性存储器进行说明。图15是实施例11涉及的非易失性存储器的框图。在图15中，非易失性存储器1200将非易失性存储器阵列110、读出用列选通器111、上述各实施例中的任一读出电路112、改写用列选通器113、改写电路114、读出用列选通译码器(column gate decoder)/驱动器125、行译码器/驱动器124、改写用列选通译码器/驱动器123作为主要的构成零部件而构成。 

非易失性存储器阵列110例如是1T1R型存储器单元的阵列。1T1R型存储器单元例如由ReRAM等非易失性的电阻变化元件120和存取晶体管118构成。作为电阻变化元件120，设想为了改写存储器单元的数据而需要双向的电压/电流施加的元件。 

在非易失性存储器阵列110中，存储器单元的电阻变化元件侧的端子和并走的位线115(B)连接，存取晶体管118的源极侧的端子和并走的源极线116(S)连接。再有，按照与位线B及源极线S正交的方式配置字线126，沿字线126并走的存取晶体管118的栅极与字线126连接。选择字线与位线B/源极线S的对并来对任意的存储器单元进行存取。 

改写电路114经由专用的改写用列选通器113来选择所希望的位线B/源极线S对。用于选择位线B/源极线S对的选择信号由改写用列选通译码器/驱动器123生成。在改写动作中，读出用列选通器111被控制成非选择。在改写动作中，由于向位线B源极线S双向地施加电压，故改写用列选通器113由CMOS开关117构成。由于改写动作需要比读出动作更多的电流，故CMOS开关的尺寸要比后述的读出用的BL侧N沟道晶体管121的尺寸大。 

读出电路112经由专用的读出用列选通器111来选择位线B及源极线S。用于选择位线B及源极线S的选择信号由读出用列选通译码器/驱动器125生成。在读出动作中，改写用列选通器113被控制成非选择。读出用列选通器111由与位线B连接的多个BL侧N沟道晶体管121、及与源极线S连接的多个SL侧N沟道晶体管122构成。由于在读出动作时只要将全部源极线S设为接地电平即可，故SL侧N沟道晶体管122无需个别地选择源极线S。 

另外，为了构成在读出用与改写用时共用列选通器的通常的列选通 器，省略读出用列选通器111，只要将读出电路112与改写电路114并联连接即可。该情况下，读出电路112的输入连接多个改写用列选通器113的CMOS开关117，连接大的寄生电容。该寄生电容成为读出动作中的高速化、及低耗电化的妨碍。另外，将CMOS开关117分层地连接，由此可削减连接数，但成为多级连接，从电压降的观点出发并不是优选的。 

相对于此，如本实施例，若将列选通器分离为读出动作用与改写动作用，则在读出动作时可视为寄生电容的CMOS开关的漏极是1个，因此可大幅地削减寄生电容。也就是说，本实施例是适于进行高速且低消耗电流的读出动作的构成。尤其在低电压下的动作中，漏极的PN结的寄生电容大，因此是有用的。 

实施例12 

接着，对实施例12涉及的非易失性存储器进行说明。图16是实施例12涉及的非易失性存储器的框图。在图16中示出电路块的配置。在非易失性存储器1300中，读出用列选通器111、读出电路112、改写用列选通器113、改写电路114汇集配置于非易失性存储器阵列201的位线115及源极线116的一端侧。 

在本实施例涉及的非易失性存储器中，在实施例11的特征的基础上，由于读出用列选通器111、改写用列选通器113的控制电路汇集配置于非易失性存储器阵列201的一端侧，故在布线层的自由度高的情况下可缩小电路面积。再有，在布局设计上，非易失性存储器阵列的尺寸变更也变得容易起来。 

实施例13 

接着，对实施例13涉及的非易失性存储器进行说明。图17是实施例13涉及的非易失性存储器的框图。在图17中示出电路块的配置。在非易失性存储器1400中，读出用列选通器111、读出电路112汇集配置于非易失性存储器阵列201的位线115及源极线116的一端侧。再有，改写用列选通器113、改写电路114汇集配置在位线115及源极线116的另一端侧。 

在本实施例涉及的非易失性存储器中，在实施例11的特征的基础上通过隔着非易失性存储器阵列201而分散配置读出系统与改写系统的电路，从而即便在布线层少的情况下也可缓和布线混杂，因此布局设计变得容易。 

-工业实用性- 

本发明的非易失性存储器及其读出电路适于低电压动作，实现使用了电阻变化元件的非易失性存储器的低电压读出动作。因而，对于以低电压且低消耗电流要求非易失性存储器的动作的便携式设备、电源常通型的电子设备等来说是有用的。 

-符号说明- 

1、20、112、300、400、500、600、700、800、900、1500读出电路 

2第1输入 

3第2输入 

4电流负载电路 

5、24第1放电信号 

6第1放电电路 

7、23均衡信号 

8均衡电路 

9、26第1读出输出 

10、27第2读出输出 

11差动电路 

12、25第2放电信号 

13第2放电电路 

21存储器单元侧输入 

22参考侧输入 

28、901、1501电流反射镜对 

29第1均衡晶体管(CMOS开关) 

30第1放电晶体管对 

31差动晶体管对 

32第2放电晶体管对 

33反射镜电流输入漏极 

34反射镜电流输出漏极 

36筘位晶体管对 

40第2均衡晶体管 

50交叉耦合晶体管对 

90、90a、90b栅极上拉晶体管(上拉晶体管) 

91、91a、91b栅极偏置晶体管(CMOS开关) 

92、S100、L101关闭信号 

110、201、1000非易失性存储器阵列 

111读出用列选通器 

113改写用列选通器 

114改写电路 

1200、1300、1400非易失性存储器 。

Claims (17)

1.一种读出电路，从包括电阻变化型存储器单元的非易失性存储器阵列读出数据，其具备：

电流负载电路，其从电源向所述非易失性存储器阵列侧所连接的第1及第2输入供给负载电流；

第1放电电路，其通过基于第1放电信号的控制，将所述第1及第2输入的电位放电为接地电平；

均衡电路，其通过基于均衡信号的控制，将所述第1及第2输入的电位短路而设为等电位；

差动电路，其将所述第1及第2输入作为差动输入来接受，并输出作为差动输出的第1及第2读出输出；和

第2放电电路，其通过基于第2放电信号的控制，将所述第1及第2读出输出的电位放电为接地电平。

2.根据权利要求1所述的读出电路，其特征在于，

在该读出电路进行读出动作前，

所述第1放电电路依据于所述第1放电信号，将所述第1及第2输入固定为接地电平，

所述均衡电路依据于所述均衡信号将所述第1及第2输入设定为短路状态，

所述第2放电电路依据于所述第2放电信号，将所述第1及第2读出输出固定为接地电平，

在该读出电路进行读出动作时，

所述第1放电电路依据于所述第1放电信号，解除所述第1及第2输入向接地电平的固定，

所述均衡电路在所述第1放电电路进行的解除后，依据于所述均衡信号将所述第1及第2输入的短路状态的设定解除，

所述第2放电电路在所述均衡电路进行的解除后，依据于所述第2放电信号来解除所述第1及第2读出输出向接地电平的固定。

3.一种读出电路，将电阻变化型存储器单元的数据与参考单元进行比较而读出，其具备：

存储器单元侧输入，其被连接至所述电阻变化型存储器单元；

参考侧输入，其被连接至所述参考单元；

电流反射镜对，其具有一对P沟道晶体管，所述一对P沟道晶体管各自的源极与电源连接，一个P沟道晶体管的漏极与所述一对P沟道晶体管的栅极连接，形成与所述参考侧输入连接的反射镜电流输入漏极，另一P沟道晶体管的漏极形成与所述存储器单元侧输入连接的反射镜电流输出漏极，

第1均衡晶体管，其栅极接受均衡信号，漏极及源极被连接在所述电流反射镜对中的一对P沟道晶体管的漏极间；

第1放电晶体管对，其具有一对N沟道晶体管，所述一对N沟道晶体管各自的栅极接受第1放电信号，一个所述N沟道晶体管的漏极与所述第1均衡晶体管的漏极连接，另一所述N沟道晶体管的漏极与所述第1均衡晶体管的源极连接，所述一对N沟道晶体管各自的源极与接地连接；

差动晶体管对，其具有一对P沟道晶体管，所述一对P沟道晶体管各自的源极与电源连接，一个P沟道晶体管的栅极与所述第1均衡晶体管的漏极连接，另一P沟道晶体管的栅极与所述第1均衡晶体管的源极连接，从所述一对P沟道晶体管的漏极输出作为差动输出的第1及第2读出输出；和

第2放电晶体管对，其具有一对N沟道晶体管，所述一对N沟道晶体管各自的栅极接受第2放电信号，所述一对N沟道晶体管的漏极分别与所述差动晶体管对中的一对P沟道晶体管的漏极连接，所述一对N沟道晶体管各自的源极与接地连接。

4.根据权利要求3所述的读出电路，其特征在于，

还具备筘位晶体管对，其具有一对N沟道晶体管，所述一对N沟道晶体管各自的栅极接受筘位电压输入来作为输入信号，

所述反射镜电流输入漏极经由所述筘位晶体管对中的一个N沟道晶体管的漏极及源极而与所述参考侧输入连接，

所述反射镜电流输出漏极经由所述筘位晶体管对中的另一N沟道晶体管的漏极及源极而与所述存储器单元侧输入连接。

5.根据权利要求4所述的读出电路，其特征在于，

向所述筘位电压输入施加电压，以使所述存储器单元侧输入及所述参考侧输入的输出电压变为500mV以下。

6.根据权利要求4所述的读出电路，其特征在于，

还具备第2均衡晶体管，其具有N沟道晶体管，该N沟道晶体管的栅极接受所述均衡信号，漏极及源极被连接在所述参考侧输入及所述存储器单元侧输入之间。

7.根据权利要求6所述的读出电路，其特征在于，

所述差动晶体管对中的一个P沟道晶体管的栅极取代所述第1均衡晶体管的漏极而与所述第2均衡晶体管的漏极连接，

另一P沟道晶体管的栅极取代所述第1均衡晶体管的源极而与所述第2均衡晶体管的源极连接。

8.根据权利要求3所述的读出电路，其特征在于，

所述第1均衡晶体管由将P沟道晶体管与N沟道晶体管并联连接而成的CMOS开关构成。

9.根据权利要求3所述的读出电路，其特征在于，

还具备交叉耦合晶体管对，其具有第1及第2N沟道晶体管，所述第1及第2N沟道晶体管的漏极分别与所述第1及第2读出输出连接，且各自的源极与接地连接，所述第1N沟道晶体管的栅极与所述第2N沟道晶体管的漏极连接，所述第2N沟道晶体管的栅极与所述第1N沟道晶体管的漏极连接。

10.根据权利要求3所述的读出电路，其特征在于，

所述反射镜电流输入漏极取代所述参考侧输入的连接而与所述存储器单元侧输入连接，

所述反射镜电流输出漏极取代所述存储器单元侧输入的连接而与所述参考侧输入连接。

11.根据权利要求3所述的读出电路，其特征在于，

还具备：

上拉晶体管，其具有栅极接受关闭信号，漏极与源极被连接在所述电流反射镜对中的一对P沟道晶体管的栅极与电源之间的P沟道晶体管；和

栅极偏置晶体管，其具有CMOS开关，该CMOS开关被连接在所述电流反射镜对中的一对P沟道晶体管的栅极与所述反射镜电流输入漏极之间，是将P沟道晶体管及N沟道晶体管并联连接而构成的，且该CMOS开关接受所述关闭信号，

所述关闭信号互补地控制所述上拉晶体管中的P沟道晶体管及所述栅极偏置晶体管中的CMOS开关，以使一方处于导通状态时另一方处于非导通状态，

在所述第1放电晶体管对中的一对N沟道晶体管处于导通状态时，为了使所述电流反射镜对失效，将所述上拉晶体管中的P沟道晶体管控制为导通状态并将所述栅极偏置晶体管中的CMOS开关控制为非导通状态，

另一方面在所述第1放电晶体管对中的一对N沟道晶体管处于非导通状态时，为了使所述电流反射镜对有效，将所述上拉晶体管中的P沟道晶体管控制为非导通状态并将所述栅极偏置晶体管中的CMOS开关控制为导通状态。

12.根据权利要求3所述的读出电路，其特征在于，

向所述电流反射镜对输入多个关闭信号，

所述电流反射镜对具有多对P沟道晶体管，

该读出电路还具备：

多个上拉晶体管，具有与所述多对P沟道晶体管分别对应地设置的P沟道晶体管，该P沟道晶体管的栅极接受所述多个关闭信号之中对应的1个关闭信号，且漏极与源极被连接在对应的一对P沟道晶体管的栅极与电源之间；和

多个栅极偏置晶体管，具有与所述多对P沟道晶体管分别对应地设置的CMOS开关，该CMOS开关与所述多个上拉晶体管之中的1个成对，且被连接在该对应的一对P沟道晶体管的栅极与所述反射镜电流输入漏极之间，将P沟道晶体管及N沟道晶体管并联连接来构成该CMOS晶体管，该CMOS晶体管接受该成对的上拉晶体管所对应的关闭信号，

在所述第1放电晶体管对中的一对N沟道晶体管处于导通状态时，为了使所述电流反射镜对失效，所述多个关闭信号将分别对应的所述多个上拉晶体管中的P沟道晶体管控制为导通状态、将分别对应的所述多个栅极偏置晶体管中的CMOS开关控制为非导通状态，

另一方面，在所述第1放电晶体管对中的一对N沟道晶体管处于非导通状态时，为了使所述电流反射镜对有效，所述多个关闭信号中的至少1个将成对的所述多个上拉晶体管及所述多个栅极偏置晶体管中对应的上拉晶体管及栅极偏置晶体管中的、P沟道晶体管控制为非导通状态、将CMOS开关控制为导通状态。

13.根据权利要求3所述的读出电路，其特征在于，

在该读出电路进行读出动作前，

所述第1放电晶体管对依据于所述第1放电信号，将所述反射镜电流输入漏极及所述反射镜电流输出漏极固定为接地电平，

所述第1均衡晶体管依据于所述均衡信号，将所述反射镜电流输入漏极及所述反射镜电流输出漏极设定为短路状态，

所述第2放电晶体管对依据于所述第2放电信号，将所述差动晶体管对中的一对P沟道晶体管的漏极分别固定于接地电平，

在该读出电路进行读出动作时，

所述第1放电晶体管对根据所述第1放电信号的变迁，解除所述反射镜电流输入漏极及所述反射镜电流输出漏极向接地电平的固定，

所述第1均衡晶体管在所述第1放电晶体管对进行的解除后且经过了所希望的均衡期间后，根据所述均衡信号的变迁，解除所述反射镜电流输入漏极及所述反射镜电流输出漏极的短路状态，

所述第2放电晶体管对在所述第1均衡晶体管进行的解除后且经过了所希望的第1积分期间后，根据所述第2放电信号的变迁，解除所述差动晶体管对中的一对P沟道晶体管的漏极各自向接地电平的固定，

该读出电路在所述第2放电晶体管对进行的解除后且经过了所希望的第2积分期间后，基于所述差动晶体管对中的一对P沟道晶体管的漏极各自的电平来判定输出逻辑电平。

14.一种非易失性存储器，其特征在于，具备：

权利要求1及权利要求3中任一项所述的读出电路；

包括所述电阻变化型存储器单元的非易失性存储器阵列；

读出用列选通器，其在所述读出电路对所述非易失性存储器阵列所包含的所述电阻变化型存储器单元进行的读出动作中选择位线或源极线，该位线或源极线用于从所述非易失性存储器阵列中选择所述电阻变化型存储器单元；

改写电路，其对所述非易失性存储器阵列所包含的所述电阻变化型存储器单元进行改写；和

改写用列选通器，其在所述改写电路对所述非易失性存储器阵列所包含的所述电阻变化型存储器单元进行的改写动作中选择位线或源极线，该位线或源极线用于从所述非易失性存储器阵列中选择所述电阻变化型存储器单元。

15.根据权利要求14所述的非易失性存储器，其特征在于，

所述读出用列选通器由N沟道晶体管的开关构成，

所述改写用列选通器由将P沟道晶体管与N沟道晶体管并联连接而成的CMOS开关构成。

16.根据权利要求14所述的非易失性存储器，其特征在于，

所述读出电路及所述读出电路所连接的所述读出用列选通器、以及所述改写电路及所述改写电路所连接的所述改写用列选通器被配置于所述位线及所述源极线的一端侧。

17.根据权利要求14所述的非易失性存储器，其特征在于，

所述读出电路及所述读出电路所连接的所述读出用列选通器被配置在所述位线及所述源极线的一端侧，

所述改写电路及所述改写电路所连接的所述改写用列选通器被配置在所述位线及所述源极线的另一端侧。

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