JPWO2013031126A1 - 読み出し回路およびこれを用いた不揮発性メモリ - Google Patents

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Abstract

読み出し回路（１）は、第１および第２入力（２，３）に電源から負荷電流を供給する電流負荷回路（４）と、第１および第２入力（２，３）の電位をグランドレベルに放電する第１のディスチャージ回路（６）と、第１および第２入力（２，３）の電位を等電位にするイコライズ回路（８）と、第１および第２入力（２，３）を差動入力として受け、差動出力である、第１および第２の読み出し出力（９，１０）を出力する差動回路（１１）と、第１および第２の読み出し出力（９，１０）の電位をグランドレベルに放電する第２のディスチャージ回路（１３）とを備えている。

Description

本発明は、抵抗変化素子を用いた不揮発性メモリとその読み出し回路に関し、特に、低電圧動作および低消費電力を実現する技術に関する。
従来、不揮発性メモリとしてフローティングゲート型やＭＯＮＯＳ型のトランジスタを用いたＮＡＮＤフラッシュメモリやＮＯＲフラッシュメモリが多用されている。近年、これに続く次世代の不揮発性メモリとしてＳＴＴ＿ＭＲＡＭ（Spin Transfer Torque Magnetoresistive Random Access Memory）やＲｅＲＡＭ （Resistance RAM）やＰＲＡＭ（Phase Change RAM）といった抵抗変化型の不揮発性メモリが注目されている。
抵抗変化型メモリに対するデータの書き換えは、抵抗変化素子に書き換え電流を流して、その電気抵抗状態を変化させることにより行われる。高抵抗状態はＨＲＳ、低抵抗状態はＬＲＳと呼ばれる。抵抗変化素子に単方向に電流を流して抵抗状態が変化するものはモノポーラ型、抵抗変化素子に双方向、つまり電流を流す方向を変えて抵抗状態が変化するものはバイポーラ型と呼ばれる。
また、抵抗変化型メモリに対するデータの読み出しは、抵抗変化素子に読み出し用の電流を流して、その抵抗値を検出することにより行われる。読み出し電流は、書き換え電流よりも少なく設定される。抵抗変化型メモリは、フラッシュメモリに比べて高速な書き換えが可能で、かつ低電圧での読み出し動作が可能といった特徴がある。そのため、近年、この特徴を生かして、例えば１Ｖ以下の低電圧でかつ低消費電力での読み出しの実現が期待されている。
読み出し回路は、抵抗変化素子に書き込まれたデータ、つまり抵抗変化素子の抵抗状態をリファレンス抵抗（電流や電圧とすることもできる）の状態と比較することにより、データのデジタル値を判定する。ところが、抵抗変化型メモリの大きな課題として、書き換え回数によって抵抗状態（抵抗値）がばらついたり、時間的に抵抗状態が変動することがあげられる。
したがって、読み出し回路には、抵抗変化素子の抵抗値が幅広くばらつく状態、つまり、抵抗変化素子の抵抗状態が、メモリセルに書き込みを行った直後の状態のように、リファレンス抵抗に対してマージンが十分にある状態であっても、寿命近傍の状態のように、マージンがほとんどない状態であっても、メモリセルのデジタル値を正確に判定できることが要求される。不揮発性メモリのデータ保持特性を左右するパラメータとして、抵抗変化素子およびリファレンス抵抗の双方の抵抗値が近似している場合に、読み出し回路が、抵抗変化素子の抵抗値を精度よく、安定して判定できるか否かは重要である。
前述した低電圧化の要望に対して、読み出し回路には以下のような課題がある。読み出し回路は、メモリセルとリファレンスセルとの抵抗差分値を電流や電圧に変換し、これをアンプで増幅することによって、デジタル値を判定している。読み出し回路において、供給される電圧が低電圧になるに従って抵抗差分値が小さくなるため、抵抗差分値が電圧等に変換された変換値が小さくなるばかりか、アンプ内部のトランジスタに分配される電圧が低下してしまう。これにより、アンプのゲインが低下し、また、ペアトランジスタのミスマッチが増加するため、読み出し速度や精度が低下する。さらに低電圧化が進むと、読み出し回路の誤動作が増え、最悪の場合には、読み出し回路の機能が停止してしまうおそれがある。
読み出し回路の動作電圧下限を律速する回路として、一般的なカレントミラー回路による負荷回路と差動ペアトランジスタを用いた差動アンプ（トランスコンダクタンスアンプ）を考える。この回路におけるトランジスタのしきい値をＶｔｈとし、トランジスタを飽和状態に保つためのドレイン電圧をＶｄｓ＿ｓａｔとすれば、カレントミラー回路を飽和状態に保つために必要な電圧はＶｔｈ＋Ｖｄｓ＿ｓａｔで表される。また、差動アンプを飽和状態に保つために必要な電圧は２×Ｖｄｓ＿ｓａｔで表すことができるため、この回路の最低動作電圧Ｖｄｄ＿ｍｉｎは、Ｖｄｄ＿ｍｉｎ＝Ｖｔｈ＋３×Ｖｄｓ＿ｓａｔとなる。
例えばＶｔｈ＝６００ｍＶ，Ｖｄｓ＿ｓａｔ＝２００ｍＶのプロセスを考えると、最低動作電圧Ｖｄｄ＿ｍｉｎは１．２Ｖとなる。最低動作電圧Ｖｄｄ＿ｍｉｎを１Ｖ以下とするためには、Ｖｔｈをさらに低いプロセスとし、Ｖｄｓ＿ｓａｔをより低くすることが必要となる。
特開２００９−２６６３２５号公報 特開２００５−２８５１６１号公報 特開２００３−１５１２８２号公報 米国特許第６５９０８０５号明細書 米国特許出願公開第２０１１／０１１０１４２号明細書 米国特許出願公開第２０１１／０１１６２９６号明細書 米国特許第５４２２８５４号明細書 米国特許第７４９５９８４号明細書
しかし、Ｖｔｈを低くすることはリーク電流の増加を招き、Ｖｄｓ＿ｓａｔを低くすることはペアトランジスタのミスマッチの増大や、アンプの分解能の低下が見込まれる。そのため、これらを過度に低くするような変更は得策ではない。また、動作電圧が低電圧になりすぎると、ＰＮジャンクション等の寄生容量がビット線のミスマッチの要因になり、読み出し動作に与える影響が大きくなる。したがって、ビット線の寄生容量を小さくすることが必要である。
本発明が解決しようとする問題点は、しきい値近傍の低電圧で回路動作を可能にし、高速で精度よくデータを読み出すことである。
本発明は、以下に列挙する点を特徴として、上記課題を解決しようとするものである。
第１の発明の構成は、不揮発性メモリアレイ側に接続される第１および第２入力に、電源から負荷電流を供給する電流負荷回路と、第１および第２入力の電位を第１のディスチャージ信号による制御によってグランドレベルに放電する第１のディスチャージ回路と、第１および第２入力の電位をイコライズ信号による制御によって短絡して等電位にするイコライズ回路と、第１および第２入力を差動入力として受け、差動出力である、第１および第２の読み出し出力を出力する差動回路と、第１および第２の読み出し出力の電位を第２のディスチャージ信号による制御によってグランドレベルに放電する第２のディスチャージ回路とを備え、第１入力とグランド間の抵抗値と、第２入力とグランド間の抵抗値とを比較し、比較結果を第１の読み出し出力および第２の読み出し出力から読み出すことを主要な特徴とする。
第２の発明の構成は、第１の発明の構成において、読み出し回路が読み出し動作を行う前において、第１のディスチャージ回路は、第１のディスチャージ信号に従って、第１および第２入力をグランドレベルに固定し、イコライズ回路は、イコライズ信号に従って、第１および第２入力を短絡状態に設定し、第２のディスチャージ回路は、第２のディスチャージ信号に従って、第１および第２の読み出し出力をグランドレベルに固定するものであり、当該読み出し回路が読み出し動作を行う時において、第１のディスチャージ回路は、第１のディスチャージ信号に従って、第１および第２入力のグランドレベルへの固定を解除し、イコライズ回路は、第１のディスチャージ回路による解除後に、イコライズ信号に従って、第１および第２入力の短絡状態の設定を解除し、第２のディスチャージ回路は、イコライズ回路による解除後に、第２のディスチャージ信号に従って、第１および第２の読み出し出力のグランドレベルへの固定を解除する構成により、第１入力とグランド間の抵抗値と、第２入力とグランド間の抵抗値を比較し、比較結果を第１の読み出し出力、第２の読み出し出力から読み出すことを主要な特徴とする。
第３の発明の構成は、抵抗変化型メモリセルのデータをリファレンスセルと比較して読み出す読み出し回路であって、抵抗変化型メモリセルに接続されるメモリセル側入力と、リファレンスセルに接続されるリファレンス側入力と、一対のＰチャンネルトランジスタを有し、一対のＰチャンネルトランジスタのそれぞれのソースは電源に接続され、一方のＰチャンネルトランジスタのドレインは、一対のＰチャンネルトランジスタのゲートに接続されてリファレンス側接続に接続されるミラー電流入力ドレインを形成し、他方のＰチャンネルトランジスタのドレインは、メモリセル側入力に接続されるミラー電流出力ドレインを形成するカレントミラー対と、ゲートにイコライズ信号を受け、ドレインおよびソースがカレントミラー対における一対のＰチャンネルトランジスタのドレイン間に接続される第１のイコライズトランジスタと、一対のＮチャンネルトランジスタを有し、一対のＮチャンネルトランジスタのそれぞれのゲートに第１のディスチャージ信号を受け、一方のＮチャンネルトランジスタのドレインが第１のイコライズトランジスタのドレインに、他方のＮチャンネルトランジスタのドレインが第１のイコライズトランジスタのソースに接続され、一対のＮチャンネルトランジスタのそれぞれのソースがグランドに接続される第１のディスチャージトランジスタ対と、一対のＰチャンネルトランジスタを有し、一対のＰチャンネルトランジスタのそれぞれのソースが電源に接続され、一方のＰチャンネルトランジスタのゲートが第１のイコライズトランジスタのドレインに接続され、他方のＰチャンネルトランジスタのゲートが第１のイコライズトランジスタのソースに接続され、一対のＰチャンネルトランジスタのドレインから、差動出力である、第１および第２の読み出し出力を出力する差動トランジスタ対と、一対のＮチャンネルトランジスタを有し、一対のＮチャンネルトランジスタのそれぞれのゲートに第２のディスチャージ信号を受け、一対のＮチャンネルトランジスタのドレインが、それぞれ、差動トランジスタ対における一対のＰチャンネルトランジスタのドレインに接続され、それぞれのソースがグランドに接続される第２のディスチャージトランジスタ対とを備えていることを主要な特徴とする。
第４の発明の構成は、第３の発明の構成に加えて、一対のＮチャンネルトランジスタを有し、一対のＮチャンネルトランジスタのそれぞれのゲートに、入力信号としてクランプ電圧入力を受けるクランプトランジスタ対を備え、ミラー電流入力ドレインは、クランプトランジスタ対における一方のＮチャンネルトランジスタのドレインおよびソースを介して、リファレンス側入力に接続され、ミラー電流出力ドレインは、クランプトランジスタ対における他方のＮチャンネルトランジスタのドレインおよびソースを介して、メモリセル側入力に接続され、リファレンス側入力とメモリセル側入力の出力電位を、クランプ電圧入力に与えられた電圧からクランプトランジスタ対のしきい値を差し引いたレベルに設定することを特徴とする。
第５の発明の構成は、第４の発明の構成に加えて、クランプ電圧入力には、メモリセル側入力およびリファレンス側入力の出力電圧が５００ｍＶ以下になるように電圧が印加される構成により、ＲｅＲＡＭやＭＲＡＭの素子に印加される電圧を制御し、読み出し信頼性を向上することを特徴とする。
第６の発明の構成は、第４の発明の構成に加えて、Ｎチャンネルトランジスタを有し、当該Ｎチャンネルトランジスタのゲートにイコライズ信号を受け、ドレインおよびソースがリファレンス側入力およびメモリセル側入力の間に接続される第２のイコライズトランジスタを備え、リファレンス側入力とメモリセル側入力の出力電位を、低電圧動作時においても正確に同電位に設定することを特徴とする。
第７の発明の構成は、第６の発明の構成に加えて、差動トランジスタ対における一方のＰチャンネルトランジスタのゲートは、第１のイコライズトランジスタのドレインに替えて、第２のイコライズトランジスタのドレインに接続され、他方のＰチャンネルトランジスタのゲートは、第１のイコライズトランジスタのソースに替えて、第２のイコライズトランジスタのソースに接続され、差動トランジスタ対のゲート電位のコモンモード電圧が下がり、より低電圧の動作が可能となることを特徴とする。
第８の発明の構成は、第３の発明の構成に加えて、第１のイコライズトランジスタは、ＰチャンネルトランジスタとＮチャンネルトランジスタとを並列接続したＣＭＯＳスイッチで構成され、低電圧動作を実現することを特徴とする。
第９の発明の構成は、第３の発明の構成に加えて、第１および第２のＮチャンネルトランジスタを有し、第１および第２のＮチャンネルトランジスタのドレインが、それぞれ第１および第２の読み出し出力に接続され、それぞれのソースがグランドに接続され、第１のＮチャンネルトランジスタのゲートが第２のＮチャンネルトランジスタのドレインに接続され、第２のＮチャンネルトランジスタのゲートが第１のＮチャンネルトランジスタのドレインに接続されるクロスカップルトランジスタ対を備え、第１の読み出し出力、第２の読み出し出力を安定化し、次のブロック（次段）での読み出しを容易にすることを特徴とする。
第１０の発明の構成は、第３の発明の構成に加えて、ミラー電流入力ドレインはリファレンス側入力の接続に替えてメモリセル側入力に接続され、ミラー電流出力ドレインはメモリセル側入力の接続に替えてリファレンス側入力に接続され、読み出し回路の増幅度を向上することを特徴とする。
第１１の発明の構成は、第３の発明の構成に加えて、ゲートにシャットダウン信号を受け、カレントミラー対における一対のＰチャンネルトランジスタのゲートと電源との間に、ドレインとソースとが接続されるＰチャンネルトランジスタを有するプルアップトランジスタと、カレントミラー対における一対のＰチャンネルトランジスタのゲートとミラー電流入力ドレインとの間に接続され、ＰチャンネルトランジスタおよびＮチャンネルトランジスタを並列接続して構成され、シャットダウン信号を受けるＣＭＯＳスイッチを有するゲートバイアストランジスタとを備え、シャットダウン信号は、プルアップトランジスタにおけるＰチャンネルトランジスタおよびゲートバイアストランジスタにおけるＣＭＯＳスイッチを、一方が導通状態であるとき他方が非導通状態になるよう相補的に制御するものであり、第１のディスチャージトランジスタ対における一対のＮチャンネルトランジスタが導通状態であるとき、カレントミラー対を非活性にするために、プルアップトランジスタにおけるＰチャンネルトランジスタを導通状態に、ゲートバイアストランジスタにおけるＣＭＯＳスイッチを非導通状態に制御する一方、第１のディスチャージトランジスタ対における一対のＮチャンネルトランジスタが非導通状態であるとき、カレントミラー対を活性にするために、プルアップトランジスタにおけるＰチャンネルトランジスタを非導通状態に、ゲートバイアストランジスタにおけるＣＭＯＳスイッチを導通状態に制御する構成により、ディスチャージ中あるいは非ディスチャージ中の消費電流を削減することを特徴とする。
第１２の発明の構成は、第３の発明の構成に加えて、カレントミラー対には、複数のシャットダウン信号が入力され、カレントミラー対は、複数対のＰチャンネルトランジスタを有し、複数対のＰチャンネルトランジスタにそれぞれ対応して設けられ、ゲートに、複数のシャットダウン信号のうち対応する１つを受け、対応する一対のＰチャンネルトランジスタのゲートと電源との間に、ドレインとソースとが接続されるＰチャンネルトランジスタを有する複数のプルアップトランジスタと、複数対のＰチャンネルトランジスタにそれぞれ対応して設けられ、複数のプルアップトランジスタのうちの１つと対をなし、当該対応する一対のＰチャンネルトランジスタのゲートとミラー電流入力ドレインとの間に接続され、ＰチャンネルトランジスタおよびＮチャンネルトランジスタを並列接続して構成され、当該対をなすプルアップトランジスタに対応するシャットダウン信号を受けるＣＭＯＳスイッチを有する複数のゲートバイアストランジスタとを備え、第１のディスチャージトランジスタ対における一対のＮチャンネルトランジスタが導通状態であるとき、カレントミラー対を非活性にするために、複数のシャットダウン信号は、それぞれに対応する複数のプルアップトランジスタにおけるＰチャンネルトランジスタを導通状態に、それぞれに対応する複数のゲートバイアストランジスタにおけるＣＭＯＳスイッチを非導通状態に制御する一方、第１のディスチャージトランジスタ対における一対のＮチャンネルトランジスタが非導通状態であるとき、カレントミラー対を活性にするために、複数のシャットダウン信号のうち少なくとも１つは、対をなす複数のプルアップトランジスタおよび複数のゲートバイアストランジスタのうち、対応するプルアップトランジスタおよびゲートバイアストランジスタにおける、Ｐチャンネルトランジスタを非導通状態に、ＣＭＯＳスイッチを導通状態に制御する構成により、ディスチャージ中の消費電流を削減すると共に非ディスチャージ状態においてカレントミラー対のトランジスタの駆動能力を可変にできて、電源電圧に応じた最適な駆動能力に設定することにより動作速度を向上することを特徴とする。
第１３の発明の構成は、第３の発明の構成に加えて、読み出し回路が読み出し動作を行う前において、第１のディスチャージトランジスタ対は、第１のディスチャージ信号に従って、ミラー電流入力ドレインおよびミラー電流出力ドレインをグランドレベルに固定し、第１のイコライズトランジスタは、イコライズ信号に従って、ミラー電流入力ドレインおよびミラー電流出力ドレインを短絡状態に設定し、第２のディスチャージトランジスタ対は、第２のディスチャージ信号に従って、差動トランジスタ対における一対のＰチャンネルトランジスタのドレインをそれぞれグランドレベルに固定するものであり、読み出し回路が読み出し動作を行う時において、第１のディスチャージトランジスタ対は、第１のディスチャージ信号の遷移により、ミラー電流入力ドレインおよびミラー電流出力ドレインのグランドレベルへの固定を解除し、第１のイコライズトランジスタは、第１のディスチャージトランジスタ対による解除後でかつ所望のイコライズ期間経過後に、イコライズ信号の遷移により、ミラー電流入力ドレインおよびミラー電流出力ドレインの短絡状態を解除し、第２のディスチャージトランジスタ対は、第１のイコライズトランジスタによる解除後でかつ所望の第１の積分期間経過後に、第２のディスチャージ信号の遷移より、差動トランジスタ対における一対のＰチャンネルトランジスタのドレインのそれぞれのグランドレベルへの固定を解除するものであり、読み出し回路は、第２のディスチャージトランジスタ対による解除後でかつ所望の第２の積分期間経過後に、差動トランジスタ対における一対のＰチャンネルトランジスタのドレインのそれぞれのレベルに基づいて、出力論理レベルを判定する構成により、トランジスタのゲート電圧を効率よくバイアスでき、またビット線入力の容量オフセットと差動トランジスタ対の入力オフセットを補償して、広い電源動作範囲、特に低消費電力と超低電圧動作を可能にすることを特徴とする。
第１４の発明の構成は、第１および第３の発明のいずれかの読み出し回路と、抵抗変化型メモリセルを含む不揮発性メモリアレイと、読み出し回路による、不揮発性メモリアレイに含まれる抵抗変化型メモリセルに対する読み出し動作において、不揮発性メモリアレイから抵抗変化型メモリセルを選択するための、ビット線あるいはソース線を選択する読み出し用コラムゲートと、不揮発性メモリアレイに含まれる抵抗変化型メモリセルに対する書き換えを行う書き換え回路と、書き換え回路による、不揮発性メモリアレイに含まれる抵抗変化型メモリセルに対する書き換え動作において、不揮発性メモリアレイから抵抗変化型メモリセルを選択するための、ビット線あるいはソース線を選択する書き換え用コラムゲートとを備えた構成により、書き換え用および読み出し用のコラムゲートを共有化する場合に比べて読み出し時のビット線およびソース線の寄生容量を削減し、低消費電力および低電圧時の高速動作を可能にすることを特徴とする。
第１５の発明の構成は、第１４の発明の構成に加えて、読み出し用コラムゲートは、Ｎチャンネルトランジスタのスイッチで構成されており、書き換え用コラムゲートは、ＰチャンネルトランジスタとＮチャンネルトランジスタとを並列接続したＣＭＯＳスイッチで構成されていることにより、読み出し動作よりも大きな電流が流れる書き込み動作において、電圧低下が抑えられた書き換え電圧を供給することができ、安定した書き換え動作を可能にすることを特徴とする。また、読み出し回路と書き換え回路とでコラムゲートを共有化する場合に比べて読み出し時のビット線およびソース線の寄生容量を削減し、低消費電力および低電圧時の高速動作を可能にすることを特徴とする。
第１６の発明の構成は、第１４の発明の構成に加えて、読み出し回路および読み出し回路に接続される読み出し用コラムゲート、ならびに書き換え回路および書き換え回路に接続される書き換え用コラムゲートは、ビット線およびソース線の一端側に配置される構成により、メモリアレイの容量拡張を容易にし、また制御回路を集中して配置できるために回路面積の削減が可能になることを特徴とする。
第１７の発明の構成は、第１４の発明の構成に加えて、読み出し回路および読み出し回路に接続される読み出し用コラムゲートは、ビット線およびソース線の一端側に配置され、書き換え回路および書き換え回路に接続される書き換え用コラムゲートは、ビット線およびソース線の他端側に配置される構成により、コラムゲート近辺の配線混雑を低減しレイアウトが容易になることと、少ない配線層数で回路を実現することを特徴とする。
以上の特徴により、本発明の読み出し回路およびこれを用いた不揮発性メモリ回路は、以下の通り、優れた作用効果を奏するものである。
まず、第１から第３の発明によれば、１段目の増幅段である、電流負荷回路あるいはカレントミラー対は、これらをほぼ飽和状態に保つ電圧と、メモリセルにバイアスする電圧のみで動作することができ、１Ｖ以下といった低電圧での動作が可能となり、低電圧による低消費電力動作を実現することができる。
また、第１から第３の発明によれば、２段目の増幅段である、差動回路あるいは差動トランジスタ対は飽和状態に保つ電圧が不要で低電圧動作が可能である。
また、第３の発明によれば、１段目および２段目の増幅段において、Ｐチャンネルトランジスタが主要な動作トランジスタであり、各トランジスタが、それぞれの入力電圧をグランド側へディスチャージした状態から動作するため、トランジスタのゲートに印加される電圧を広範囲に設定でき、低電圧動作に好適な構成とすることができる。
また、第４と第５の発明によれば、ビット線の電圧スイングはクランプトランジスタ対の作用で小さくなり、メモリ素子に印加される電圧が制御されて、メモリ素子の信頼性を向上することが可能である。
また、第６の発明によれば、２つのイコライズトランジスタをクランプトランジスタ対を挟むように挿入することにより、特に低電圧動作時のイコライズ動作の精度、すなわち２端子の電圧のイコライズ精度が向上し、読み出し動作の精度と安定性が向上する。
また、第７の発明によれば、低電圧動作時に、１段目の増幅段の出力をクランプトランジスタ対を経由した位置から取り出すことにより、その出力のコモンモード電圧を下げることができ、２段目の増幅段の低電圧動作に好適な構成になる。
また、第８の発明によれば、イコライズトランジスタをＣＭＯＳスイッチで構成することで、低電圧動作を実現することが可能となる。
また、第９の発明によれば、読み出し出力にＮチャンネルトランジスタのクロスカップルトランジスタ対を挿入することにより、読み出し出力レベルがＮチャンネルトランジスタのしきい値を超えたときにロウレベル側の出力をグランドレベルにロックできるため、ノイズ耐性が向上するとともに、次段への信号転送が容易になる。
また、第１０の発明によれば、ミラー電流入力ドレインをメモリセル側入力に、ミラー電流出力ドレインをリファレンス側入力に反転して接続することにより、メモリセルの低抵抗状態を読み出す際の増幅度が向上し、ベリファイ精度を向上することができる。
また、第１１の発明によれば、ディスチャージ中はカレントミラー対をオフにすることにより、低消費電力化を図ることができる。
また、第１２の発明によれば、カレントミラー対のトランジスタのサイズを可変にすることにより、高電圧動作時のトランジスタのサイズを小さくすることができて、ディスチャージ解除直後のオーバーシュートを抑制することができ、イコライズ時間の削減、つまり高速化と低消費電流化が可能となる。
また、第１３の発明によれば、１段目の動作においてディスチャージ解除後も、しばらくイコライズ動作を継続することにより、１段目の入力の容量（コラムゲートなど）のシステマチックなオフセットを低減することができ、低電圧動作における読み出し精度を向上することができる。
また、第１３の発明によれば、２段目の動作において、イコライズ動作が解除されて、しばらく時間が経ってから２段目のディスチャージを解除することにより、２段目の差動トランジスタ対のオフセット電圧をキャンセルすることができ、誤動作を防止することができる。
また、第１４および第１５の発明によれば、コラムゲートを読み出し用と書き換え用に分離することにより、読み出し動作を低電圧で行う場合において巨大になりがちな書き込み用コラムゲートのドレイン容量を遮蔽することができ、読み出し時の低消費電流化と高速化に貢献する。
また、第１６の発明によれば、コラムゲートを読み出し用と書き換え用にビット線の一端にまとめることにより、レイアウト面積の縮小ができ、メモリアレイの拡張も容易になる。
また、第１７の発明によれば、コラムゲートを読み出し用と書き換え用にビット線の両端に分散することにより、コラムゲートの配線混雑を緩和でき、少ない配線層数で回路が実現できる。
実施例１に係る読み出し回路を含む不揮発性メモリのブロック図である。 実施例２に係る読み出し回路の回路図である。 実施例２に係るカレントミラー対の動作の説明図である。 実施例３に係る読み出し回路の回路図である。 実施例４に係る読み出し回路の回路図である。 実施例５に係る読み出し回路の回路図である。 実施例６に係る読み出し回路の回路図である。 実施例６に係るカレントミラー対の動作の説明図である。 実施例７に係る読み出し回路の回路図である。 実施例８に係る読み出し回路の回路図である。 実施例９に係る読み出し回路の回路図である。 実施例９に係る読み出し回路の動作を説明する波形図である。 実施例１０に係る読み出し回路の回路図である。 実施例１０に係る読み出し回路の動作を説明する波形図である。 実施例１１に係る不揮発性メモリのブロック図である。 実施例１２に係る不揮発性メモリのブロック図である。 実施例１３に係る不揮発性メモリのブロック図である。
以下に、本願発明の各実施例について、説明する。なお、各実施例において、同じ構成要素や同じ信号などには共通の符号を付与している。
まず、実施例１に係る読み出し回路について、説明する。
図１は、本発明の一実施例としての読み出し回路を備えた不揮発性メモリのブロック図である。読み出し回路１の第１入力２および第２入力３は、コラムゲート１００５を介して不揮発性メモリアレイ１０００に接続される。第１入力２および第２入力３はそれぞれ、不揮発性メモリアレイ１０００に含まれる不揮発性メモリセル（単にメモリセルと呼ぶ場合がある）、あるいはリファレンスセル等に接続される。
リファレンスセルは、メモリセルと同様に不揮発性メモリセルを用いたもの、あるいはメモリセルの抵抗変化素子をポリシリコン抵抗あるいはトランジスタなどに置き換えたものを想定している。なお、リファレンスセルはメモリセルの比較基準となればよいのであって、これらに限定されるものではない。読み出し回路１は、第１の読み出し出力９と第２の読み出し出力１０との差動出力を出力する。
不揮発性メモリアレイ１０００を構成する不揮発性メモリセルは、２端子の抵抗変化素子でありＲｅＲＡＭ，ＳＴＴ−ＭＲＡＭ，ＰＲＡＭ等で構成される。本実施例では、メモリ素子にアクセストランジスタを加えた１Ｔ１Ｒ型のメモリセルを想定している。１Ｔ１Ｒ型のメモリセルでは、アクセストランジスタのドレイン側あるいはソース側に抵抗変化素子が挿入される。ここではアクセストランジスタのドレイン側に抵抗変化素子を挿入した構成を想定している。
ビット線方向に配置されたメモリセルの抵抗変化素子側は並走するビット線に、アクセストランジスタのソース側はビット線に並走するソース線に接続される。ワード線は、ソース線およびビット線に直交する方向に配置され、ワード線に並走するメモリセルのアクセストランジスタのゲートはワード線に接続される。任意のメモリセルはワード線を選択するロウドライバ１００６とビット線を選択するコラムゲート１００５により選択することができる。なお、メモリセルにアクセスするごとに、そのメモリセルが接続されているソース線を選択する必要はなく、読み出し中は全ソース線をグランド電位に設定しておけばよい。
読み出し回路１は、電流負荷回路４と、第１のディスチャージ回路６と、イコライズ回路８と、差動回路１１と、第２のディスチャージ回路１３とで構成される。電源ＶＤＤから負荷電流を供給するカレントミラー回路などで構成された電流負荷回路４の出力は、第１入力２と第２入力３としてコラムゲート１００５に出力されると共に、第１入力２と第２入力３とをグランド（ＧＮＤ）レベルにディスチャージする第１のディスチャージ回路６と、第１入力２と第２入力３とを短絡するイコライズ回路８とに接続される。さらに第１入力２と第２入力３とは、差動入力として、基準電位が電源ＶＤＤである差動回路１１に接続される。差動回路１１の差動出力である、第１の読み出し出力９および第２の読み出し出力１０には、これらをグランド（ＧＮＤ）レベルにディスチャージする第２のディスチャージ回路１３が接続される。
不揮発性メモリに入力された制御信号１００２によって、タイミング発生回路１００７は起動され、読み出し動作が実行される。不揮発性メモリに入力されたアドレス入力１００１は、アドレスデコーダ１００４でデコードされて、コラムゲート１００５とロウドライバ１００６とを駆動する。そして、アドレス入力１００１に応じた所望のメモリセルのビット線とリファレンスセルのビット線とが第１入力２あるいは第２入力３に接続される。
タイミング発生回路１００７は、読み出し回路１による読み出し動作のタイミングに必要な信号として、イコライズ信号７、第１のディスチャージ信号５、第２のディスチャージ信号１２などを生成すると共に、読み出し回路１の第１の読み出し出力９と第２の読み出し出力１０をラッチするラッチ回路１００８の制御を行う。不揮発性メモリから読み出されたデータは、データ出力１００３として出力される。
次に、読み出し動作のタイミングに関して説明する。
読み出し回路１は、読み出し動作前の初期化状態として、第１入力２と第２入力３を短絡状態かつグランドレベルに初期化する。この状態では、差動回路１１の差動入力はグランドであり、例えばＰチャンネルトランジスタで構成される差動トランジスタの最大のドレイン電流を供給することができるため、高速な動作が可能である。なお、このとき差動回路１１を流れる電流は最大となる。このため差動回路１１のソース側の電流経路を読み出し動作が開始されるまで遮断しておくことが低消費電力化のために好ましいことは言うまでもない。
読み出し動作は、以下のステップで実行される。
まず、ステップ１において、読み出し動作前に、タイミング発生回路１００７は、少なくとも第１のディスチャージ信号５およびイコライズ信号７を初期値に初期化する。具体的に、第１のディスチャージ信号５は、第１のディスチャージ回路において第１入力２と第２入力３とがグランドレベルになるように初期化され、イコライズ信号７は、イコライズ回路８において第１入力２と第２入力３とが短絡状態となるように初期化される。
次に、ステップ２において、読み出し開始時に、タイミング発生回路１００７は第１のディスチャージ信号５を駆動する。これにより、第１入力２と第２入力３のグランドレベルへの固定状態が解除される。イコライズ回路８において第１入力２および第２入力３は短絡状態であり、電流負荷回路４から電流が供給されるため、第１入力２と第２入力３とは等電位を保ちながら上昇する。この時、第１入力２と第２入力３の寄生容量は等電位に充電されるため、以降のステップで入力容量の違いに起因する入力電圧のミスマッチを抑制することができる。
次に、ステップ３において、所望のイコライズ時間経過後に、タイミング発生回路１００７はイコライズ信号７を駆動する。これにより、イコライズ回路８による第１入力２と第２入力３の短絡状態が解除される。そして第１入力２と第２入力３の電位には、メモリセルの抵抗値とリファレンスセルの抵抗値との差に応じた電位差が発生し始める。
ステップ３の後、ステップ４において、所望の第１の積分期間経過後に、タイミング発生回路１００７は第２のディスチャージ信号１２を駆動する。これにより、第２のディスチャージ回路１３による第１の読み出し出力９と第２の読み出し出力１０のグランドレベルへの固定状態を解除する。グランドレベルに固定されていた第１の読み出し出力９と第２の読み出し出力１０の電位は、それぞれの、寄生容量への充電と抵抗値によるＩＲドロップにより、電位に差分をつけながら上昇する。
なお、第１の読み出し出力９と第２の読み出し出力１０は、ステップ３以前のステップでグランドレベルに固定されている。グランドレベルへの固定中は、差動回路１１の電流経路を遮断しておくことが低消費電力化に好ましい。
第１の積分期間は、差動回路１１の入力のオフセット電圧と非コモンモードのノイズ電圧により差動回路１１が誤動作しないように、第１入力２と第２入力３の差電圧が十分に生じる時間に設定される。
ステップ４の後、ステップ５において、所望の第２の積分期間経過後に、第１の読み出し出力９と第２の読み出し出力１０との差電圧が十分に発生すると、タイミング発生回路１００７はラッチ回路１００８を駆動してデータをラッチ（保持）する。ラッチ回路１００８としては、ＲＳフリップフロップやインバータのクロスカップル構成等を用いることができる。
以上説明したように、本実施例では、電流負荷回路４を用いた１段目の増幅段と、差動回路１１を用いた２段目の増幅段とを接続し、第１入力２および第２入力３をグランドレベル近傍に設定することにより、これら増幅段の動作点を低電圧にすることができる。つまり、本実施例に係る読み出し回路１は、低電圧動作に好適な構成となっている。
次に、実施例２に係る読み出し回路について、トランジスタレベルの等価回路を用いて説明する。
図２は、実施例２に係る読み出し回路の回路図であり、実施例１の構成をトランジスタを用いて具体的に示したものである。
読み出し回路２０は、一対のＰチャンネルトランジスタ２８ａ，２８ｂを有するカレントミラー対２８と、第１のイコライズトランジスタ２９と、一対のＮチャンネルトランジスタ３０ａ，３０ｂを有する第１のディスチャージトランジスタ対３０と、一対のＰチャンネルトランジスタ３１ａ，３１ｂを有する差動トランジスタ対３１と、一対のＮチャンネルトランジスタ３２ａ，３２ｂを有する第２のディスチャージトランジスタ対３２とで構成される。
カレントミラー対２８のミラー電流入力ドレイン３３はリファレンス側入力２２（ＲＥＦ）に接続され、ミラー電流出力ドレイン３４はメモリセル側入力２１（ＤＡＴ）に接続される。カレントミラー対２８が１段目の増幅段を構成し、差動トランジスタ対３１が二段目の増幅段を構成している。カレントミラー対２８において、Ｐチャンネルトランジスタ２８ａのドレインが、Ｐチャンネルトランジスタ２８ａ，２８ｂのゲートと接続されてミラー電流入力ドレイン３３を形成し、Ｐチャンネルトランジスタ２８ｂのドレインがミラー電流出力ドレイン３４を形成する。なお、Ｐチャンネルトランジスタ２８ｂのドレインが、Ｐチャンネルトランジスタ２８ａ，２８ｂのゲートと接続されてミラー電流入力ドレイン３３を形成し、Ｐチャンネルトランジスタ２８ａのドレインがミラー電流出力ドレイン３４を形成してもよい。
第１のイコライズトランジスタ２９は、ゲートにイコライズ信号２３（ＥＱ）を受け、ドレインおよびソースがＰチャンネルトランジスタ２８ａ，２８ｂのそれぞれのドレイン間に接続されたＮチャンネルトランジスタで構成される。
第１のディスチャージトランジスタ対３０における各Ｎチャンネルトランジスタ３０ａ，３０ｂのゲートには、第１のディスチャージ信号２４（ＤＩＳＣ１）が共通に入力される。また、Ｎチャンネルトランジスタ３０ａのドレインは、第１のイコライズトランジスタ２９のドレインに接続され、Ｎチャンネルトランジスタ３０ｂのドレインは第１のイコライズトランジスタ２９のソースに接続される。Ｎチャンネルトランジスタ３０ａ，３０ｂのそれぞれのソースはグランドに接続される。
差動トランジスタ対３１のＰチャンネルトランジスタ３１ａ，３１ｂのソース側には、共通の電流源としての、電圧ＢＩＡＳによってバイアスされたＰチャンネルの負荷トランジスタ３１ｃが接続される。また、Ｐチャンネルトランジスタ３１ａ，３１ｂのそれぞれのゲートには、差動トランジスタ対３１への差動入力ＯＲ，ＯＤが接続される。第１のイコライズトランジスタ２９のドレインが差動入力ＯＲに接続され、ソースが差動入力ＯＤに接続される。差動トランジスタ対３１は、差動出力として、第１の読み出し出力２６（ＯＡ）と第２の読み出し出力２７（ＯＢ）とを出力する。なお、第２のディスチャージトランジスタ対３２が導通状態であるとき、貫通電流を減らすために、Ｐチャンネルトランジスタ３１ｃを非導通にバイアスすると、消費電流を削減することができる。
第２のディスチャージトランジスタ対３２におけるＮチャンネルトランジスタ３２ａ，３２ｂのゲートには、第２のディスチャージ信号２５（ＤＩＳＣ２）が共通に入力される。Ｎチャンネルトランジスタ３２ａのドレインは第１の読み出し出力２６に接続され、Ｎチャンネルトランジスタ３２ｂのドレインは第２の読み出し出力２７に接続される。Ｎチャンネルトランジスタ３２ａ，３２ｂのそれぞれのソースは、グランドに接続される。
本実施例における読み出し動作のタイミングに関しては、実施例１と同様である。ここでは、図３を用いて低電圧におけるカレントミラー対２８の動作を説明する。図３は、カレントミラー対の動作の説明図である。図３の縦軸はカレントミラー対２８のドレイン電流ＩＤＳを示し、横軸はドレイン電圧ＶＤＡＴを示す。また、ドレイン電圧ＶＤＡＴは、図２におけるメモリセル側入力２１およびリファレンス側入力２２の出力電圧に対応している。
カレントミラー対２８の動作を低電圧における直流動作に近似すれば、カレントミラー対２８の入力電流は、リファレンス側のダイオード接続されたＰチャンネルトランジスタ２８ａのＩＶ特性１５２と、リファレンス側入力２２の等価抵抗のＩＶ特性１５４との交点ＯＰにおけるドレイン電流に等しい。交点ＯＰは、メモリセル側のＰチャンネルトランジスタ２８ｂの動作点である。また、交点ＯＰのドレイン電圧は、出力電圧ＲＥＦ１４９であると共に、メモリセル側のＰチャンネルトランジスタ２８ｂのゲート電圧である。交点ＯＰを通るメモリセル側のＰチャンネルトランジスタ２８ｂのＩＶ特性１５３は、メモリセルの電流負荷回路の特性に対応する。
抵抗変化素子の抵抗値が異なるメモリセルからデータを読み出した場合、カレントミラー対２８の出力電圧は、メモリセル側のＰチャンネルトランジスタ２８ｂのＩＶ特性１５３とメモリセル側入力２１の等価抵抗のＩＶ特性（１５５および１５６）との交点で決定される。例えば、抵抗変化素子が低抵抗（ＬＲＳ）状態の場合、メモリセル側入力２１の等価抵抗（ＬＲＳ）のＩＶ特性１５６との交点Ａは低抵抗時（ＬＲＳ）の出力電圧ＤＡＴ１５９を示す。逆に、抵抗変化素子が高抵抗（ＨＲＳ）状態の場合、メモリセル側入力２１の等価抵抗（ＨＲＳ）のＩＶ特性１５５との交点Ｂは高抵抗時（ＨＲＳ）の出力電圧ＤＡＴ１５８を示す。交点Ａ，Ｂがメモリセル側のＰチャンネルトランジスタ２８ｂのＩＶ特性１５３の飽和領域に含まれれば、図３に示すように、出力電圧ＲＥＦ１４９に対して大きな差分電圧を発生できることがわかる。
カレントミラー対２８におけるＰチャンネルトランジスタのしきい値をＶｔｐ、カレントミラー対２８がミラー回路として動作するのに必要な飽和ドレイン電圧をＶｄｓ＿ｓａｔ、メモリセルに必要なバイアス電圧をＶｃとすると、カレントミラー対２８の最低動作電圧Ｖｄｄ＿ｍｉｎは、以下の式で表すことができる。
Ｖｄｄ＿ｍｉｎ ＝ Ｖｔｐ ＋ Ｖｄｓ＿ｓａｔ ＋ Ｖｃ（式１）
例えば、通常の０．１８ミクロン世代のプロセスであれば、Ｖｔｐを０．６Ｖ程度、Ｖｄｓ＿ｓａｔを０．１５Ｖ程度に設定できる。したがって、Ｖｃを０．１Ｖに設定すれば、式１により、Ｖｄｄ＿ｍｉｎは、０．８５Ｖ程度であることが得られる。
以上説明したように本実施例では、電流負荷回路を用いた１段目の増幅段と差動回路を用いた２段目の増幅段とを接続し、これら増幅段への入力をグランドレベル近傍に設定することにより、各増幅段の動作点を低電圧にすることができる。つまり、本実施例に係る読み出し回路２０は、低電圧動作に好適な構成となっている。
次に、実施例３として、クランプトランジスタ対を実施例２の構成に追加した読み出し回路について説明する。図４は、実施例３に係る読み出し回路の回路図であり、実施例１に示す読み出し回路の等価回路図である。
読み出し回路３００は、一対のＮチャンネルトランジスタ３６ａ，３６ｂを有するクランプトランジスタ対３６を備える。クランプトランジスタ対３６は、リファレンス側入力２２、メモリセル側入力２１にそれぞれ挿入される。具体的に、ミラー電流入力ドレイン３３は、Ｎチャンネルトランジスタ３６ａのドレインおよびソースを介してリファレンス側入力２２に接続される。ミラー電流出力ドレイン３４は、Ｎチャンネルトランジスタ３６ｂのドレインおよびソースを介してメモリセル側入力２１に接続される。Ｎチャンネルトランジスタ３６ａ，３６ｂのそれぞれのゲートにはクランプ電圧入力３５が共通に接続される。クランプトランジスタ対３６は、リファレンス側入力２２およびメモリセル側入力２１のそれぞれの電圧をクランプ電圧入力３５の電位ＶＣＬＩで制御されるクランプ電圧ＶＣＬＯ以下に制限する。クランプ電圧ＶＣＬＯはクランプトランジスタ対３６のしきい値をＶｔｎとすれば、ＶＣＬＯ＝ＶＣＬＩ−Ｖｔｎで近似することができる。
具体的な値として、Ｖｔｎ＝０．６Ｖのプロセスにおいてメモリセルの信頼性を維持するためにＶＣＬＯ＝０．３Ｖが必要であれば、ＶＣＬＩ＝０．９Ｖが必要となる。なお、通常、ＶＣＬＩは基準電源で生成した一定値の電圧として印加されるが、読み出し回路３００を低電圧動作させる場合には電源電圧を直接印加してもよい。これにより基準電圧源の消費電流を節約することができる。具体的な値として、前述の信頼性条件において、ＶＣＬＩが、クランプトランジスタ対３６のドレイン側電位が０．３Ｖ以下となるときの電源電圧ＶＤＤ、および電源電圧ＶＤＤが０．９Ｖであるときのうち高い方の電源電圧ＶＤＤ以下の場合、ＶＣＬＩ＝ＶＤＤとすることができる。
本実施例における読み出し動作のタイミングに関しては実施例１と同様である。
以上説明したように、本実施例では、１段目の増幅段であるカレントミラー対２８の入出力にクランプトランジスタ対３６を挿入することにより、メモリセルに印加される電圧を所望の電圧以下に制御できて、読み出し時に生じる抵抗変化素子への高電圧印加、すなわち弱い書き込みを抑制できる。また、ビット線に印加される電圧の振幅はクランプ電圧ＶＣＬＩ以下になるため、消費電力を削減できる。さらに、低電圧動作においては、クランプ電圧入力３５に直接電源電圧を印加することができるため、低消費電力化を図ることができる。
なお、クランプ電圧入力３５には、メモリセル側入力２１およびリファレンス側入力２２の出力電圧が５００ｍＶ以下となるように、クランプ電圧ＶＣＬＩが印加されることが好ましい。
次に、実施例４として、第２のイコライズトランジスタを実施例３の構成に追加した読み出し回路について説明する。図５は、実施例４に係る読み出し回路の回路図であり、実施例１に示す読み出し回路の等価回路図である。
読み出し回路４００は、リファレンス側入力２２およびメモリセル側入力２１の間に、Ｎチャンネルトランジスタを有する第２のイコライズトランジスタ４０を備える。第２のイコライズトランジスタ４０のゲートには、イコライズ信号２３が入力される。このように、クランプトランジスタ対３６の入出力の双方に第１および第２のイコライズトランジスタ２９，４０を設けることにより、リファレンス側入力２２およびメモリセル側入力２１のそれぞれに接続されるビット線間の寄生容量の充放電が高速になるため、イコライズ精度を向上させることができる。なお、本実施例における読み出し動作のタイミングに関しては実施例１と同様である。
次に、実施例５として、クロスカップルトランジスタ対を実施例４の構成に追加した読み出し回路について説明する。図６は、実施例５に係る読み出し回路の回路図であり、実施例１に示す読み出し回路の等価回路図である。
クロスカップルトランジスタ対５０は、２つのＮチャンネルトランジスタ５０ａ，５０ｂを有する。Ｎチャンネルトランジスタ５０ａのドレインは第１の読み出し出力２６に接続され、Ｎチャンネルトランジスタ５０ｂのドレインは第２の読み出し出力２７に接続される。Ｎチャンネルトランジスタ５０ａ，５０ｂのそれぞれのソースは、グランドに接続される。Ｎチャンネルトランジスタ５０ａのゲートは、Ｎチャンネルトランジスタ５０ｂのドレインに接続され、Ｎチャンネルトランジスタ５０ｂのゲートは、Ｎチャンネルトランジスタ５０ａのドレインに接続される。
本実施例に係る読み出し動作のタイミングに関しては、実施例１と同様である。
以下、クロスカップルトランジスタ対５０の動作について説明する。実施例１に記載した第２の積分期間中、第１の読み出し出力２６と第２の読み出し出力２７の電位がともにＮチャンネルトランジスタ５０ａ，５０ｂのしきい値以下の場合、クロスカップルトランジスタ対５０はカットオフ状態であり機能しない。第１の読み出し出力２６および第２の読み出し出力２７のいずれかがしきい値を超えると、しきい値を超えた読み出し出力がゲートに接続されるＮチャンネルトランジスタは導通状態となり、しきい値を超えていない読み出し出力がグランドにプルダウンされる。これにより、フローティング状態であったロウレベル側の出力は、トランジスタで駆動されてノイズ耐性が向上する。
以上説明したように、本実施例では、第１および第２の読み出し出力２６，２７のうちハイレベルとなる方は差動トランジスタ対３１でＶＤＤ側に保持され、ロウレベルとなる方はクロスカップルトランジスタ対５０でグランド側に保持される。これによりノイズ耐性が向上する。また、読み出し出力の電圧の振幅も安定するため、次段への信号の受け渡しを確実に行うことができる。また、クロスカップルトランジスタ対５０は読み出し出力の変化に応じて自動的に活性化されるために、第２の積分期間の設定が容易になる。
次に、実施例６として、実施例５の構成に対してカレントミラー対２８の入出力を反転した読み出し回路について説明する。図７は、実施例６に係る読み出し回路の回路図であり、実施例１の読み出し回路の等価回路図である。本実施例に係る読み出し動作のタイミングに関しては、実施例１と同様である。ここではカレントミラー対２８を含む１段目の増幅段の構成について説明する。
読み出し回路６００のカレントミラー対２８において、ミラー電流入力ドレイン３３はメモリセル側入力２１に、ミラー電流出力ドレイン３４はリファレンス側入力２２に接続される。Ｐチャンネルトランジスタ２８ａのドレインはミラー電流出力ドレイン３４を形成している。また、Ｐチャンネルトランジスタ２８ｂは、ドレインとゲートとが接続されてダイオード接続の構成となっており、ミラー電流入力ドレイン３３を形成している。これにより、カレントミラーのバイアス電流を決定することができる。上述した各実施例では、リファレンス側がミラー電流入力ドレイン３３であるため、メモリセルの抵抗変化素子の抵抗値にかかわらず一定のバイアス電流が供給される。しかし、本実施例ではメモリセル側にミラー電流入力ドレイン３３が接続されているために、メモリセルの抵抗変化素子の抵抗値に応じてカレントミラーのバイアス電流は変動する。
低電圧におけるカレントミラー対２８の動作を図８を用いて説明する。図８は、図７に示すカレントミラー対の動作の説明図である。図８の縦軸はカレントミラー対のドレイン電流ＩＤＳを示し、横軸はドレイン電圧ＶＤＡＴを示す。ドレイン電圧ＶＤＡＴは図７におけるメモリセル側入力２１およびリファレンス側入力２２の出力電圧に対応している。
カレントミラー対２８の動作を低電圧における直流動作に近似すれば、カレントミラー対２８の入力電流は、メモリセル側のＰチャンネルトランジスタ２８ｂのＩＶ特性１６２とメモリセル側入力２１の等価抵抗のＩＶ特性（１６６および１６７）との交点のドレイン電流に等しい。これら交点はメモリセル側の等価抵抗の抵抗値に対応して決定される。例えば、メモリセルの抵抗変化素子が低抵抗状態（ＬＲＳ）であるときは、メモリセル側のＰチャンネルトランジスタ２８ｂのＩＶ特性１６２とメモリセル側入力２１の等価抵抗（ＬＲＳ）のＩＶ特性１６７との交点Ｆにより入力電流が決定される。また、メモリセルの抵抗変化素子が高抵抗状態（ＨＲＳ）のときは、メモリセル側のＰチャンネルトランジスタ２８ｂのＩＶ特性１６２とメモリセル側入力２１の等価抵抗（ＨＲＳ）のＩＶ特性１６６との交点Ｃにより入力電流が決定される。
交点Ｆは、リファレンス側のＰチャンネルトランジスタ２８ａの動作点を示し、交点Ｆのドレイン電圧は、低抵抗時（ＬＲＳ）の出力電圧ＤＡＴ１７１を示す。交点Ｃは、リファレンス側のＰチャンネルトランジスタ２８ａの動作点を示し、交点Ｃのドレイン電圧は、高抵抗時（ＨＲＳ）の出力電圧ＤＡＴ１７０を示す。またこれらはリファレンス側のＰチャンネルトランジスタ２８ａのゲート電圧に相当する。交点Ｆを通るリファレンス側のＰチャンネルトランジスタ２８ａのＩＶ特性（ＬＲＳ）１６３、および交点Ｃを通るリファレンス側のＰチャンネルトランジスタ２８ａのＩＶ特性（ＨＲＳ）１６４はリファレンス側の電流負荷回路の特性を示す。これらの電流負荷回路の特性とリファレンス側入力２２の等価抵抗のＩＶ特性１６５との交点Ｅおよび交点Ｄが、それぞれ低抵抗時（ＬＲＳ）の出力電圧ＲＥＦ１７３、高抵抗時（ＨＲＳ）の出力電圧ＲＥＦ１７２を示す。
交点Ｅと交点Ｆとのドレイン電圧の差分は、抵抗変化素子が低抵抗状態であるときの出力電圧の振幅を示し、交点Ｃと交点Ｄとのドレイン電圧の差分は、抵抗変化素子が高抵抗状態であるときの出力電圧の振幅を示している。カレントミラー対の入出力を反転しない場合、つまり図６に示す構成と比較して、本実施例に係るカレントミラー対２８は、抵抗変化素子が低抵抗状態であるとき、より大きなドレイン電流のバイアスで動作するため、出力電圧を大きくとることができる。逆に、高抵抗状態では、出力電圧はドレインのバイアス電流が低下するため出力電圧が小さくなる。
したがって、本実施例の構成は、メモリセルに対する書き込み時のベリファイ読み出しにおいて、抵抗変化素子が低抵抗状態であることを精度よく判定するのに有用である。しかし、本実施例の構成のみでは高抵抗側の読み出し精度が低下するおそれがあるため、カレントミラー対２８を例えば図６および図７に示す構成に変更できるようにし、アナログスイッチを用いて、低抵抗状態のベリファイ動作等の場合には、本実施例の構成を選択的に用いるようにすればよい。
以上説明したように、本実施例では、カレントミラー対２８の入出力を、図６に示す構成と反転接続することにより、特に１段目の増幅段における低抵抗状態の読み出し精度を改善することができる。
次に、実施例７として、実施例５の構成において、１段目の増幅段の出力ノードを低電圧側に変更した読み出し回路について説明する。図９は、実施例７の読み出し回路の回路図であり、実施例１の読み出し回路の等価回路図である。本実施例に係る読み出し動作のタイミングに関しては、第１の実施例と同様である。
読み出し回路７００において、クランプトランジスタ対３６のソース側は差動トランジスタ対３１の差動入力ＯＲ，ＯＤに接続される。具体的に、Ｐチャンネルトランジスタ３１ａのゲートは第２のイコライズトランジスタ４０のドレインに接続され、Ｐチャンネルトランジスタ３１ｂのゲートは第２のイコライズトランジスタ４０のソースに接続される。
このような構成において、電源電圧ＶＤＤが十分に低く、クランプトランジスタ対３６が非飽和状態の場合を想定する。この場合、クランプトランジスタ対３６のソース側は、電位固定されずドレイン側の電圧をグランド側にレベルシフトした電位が発生する。差動トランジスタ対３１を構成するＰチャンネルトランジスタ３１ａ，３１ｂのゲート駆動電圧は大きくなり、ドレイン電流を向上させることができて、差動トランジスタ対３１をより低電圧で動作させることができる。より低電圧での動作が必要ない場合は、動作速度を高速化できる。
以上説明したように、本実施例では、低電圧で動作する時、２段目の増幅段である差動トランジスタ対３１の動作の高速化、あるいはその動作電圧の下限値を拡張することができる。
次に、実施例８として、実施例５の構成における第１のイコライズトランジスタを低電圧動作させるために最適化した場合の読み出し回路について説明する。図１０（ａ）は、実施例８に係る読み出し回路の回路図であり、実施例１の読み出し回路の等価回路図である。本実施例に係る読み出し動作のタイミングに関しては第１の実施例と同様である。
読み出し回路８００では、第１のイコライズトランジスタ２９を図１０（ｂ）に示すＣＭＯＳスイッチ２９で、第２のイコライズトランジスタ４０をＮチャンネルトランジスタで構成している。イコライズ信号２３（ＥＱ）は第２のイコライズトランジスタ４０のゲートとＣＭＯＳスイッチ２９の制御端子Ｃに接続される。ＣＭＯＳスイッチ２９はＰチャンネルトランジスタ２９ａとＮチャンネルトランジスタ２９ｂとを並列接続して構成される。制御端子Ｃは、Ｎチャンネルトランジスタ２９ｂのゲートに接続されるとともに、インバータ２９ｃで反転されてＰチャンネルトランジスタ２９ａのゲートに接続される。したがって、制御端子Ｃがハイレベルのとき、両トランジスタ２９ａ，２９ｂが導通状態になるように制御される。以降の実施例において言及するＣＭＯＳスイッチ２９は、本実施例と同様の構成である。
イコライズ信号２３がハイレベルのとき、イコライズ回路であるＣＭＯＳスイッチ２９、および第２のイコライズトランジスタ４０はともに導通状態となりイコライズ動作を開始する。動作電圧の一例として、読み出し回路８００の電源電圧を低電圧（Ｖｄｄ＝０．９Ｖ）、トランジスタのしきい値を｜Ｖｔｎ｜＝｜Ｖｔｐ｜＝０．４Ｖと想定した場合、ＣＭＯＳスイッチ２９の両端（端子Ａと端子Ｂとの間）のレベルは０．４５Ｖ、Ｎチャンネルトランジスタ２９ｂのドレイン−ソース電圧Ｖｄｓは０．３Ｖ程度である。したがって、第１のイコライズトランジスタ２９によって精度よくイコライズするためには、第１のイコライズトランジスタ２９としてＣＭＯＳスイッチ２９を用いるのが適当である。一方、第２のイコライズトランジスタ４０によって精度よくイコライズするためには、第２のイコライズトランジスタ４０としてＰチャンネルトランジスタを用いてもしきい値の関係で動作しないため、Ｎチャンネルトランジスタを用いることが有効である。
以上説明したように、本実施例では、低電圧動作時において、イコライズトランジスタを使い分けることで、高いイコライズ精度を面積効率よく実現することができる。
次に、実施例９として、実施例８の構成におけるカレントミラー対の消費電流を低減することができる読み出し回路について説明する。図１１は、本実施例９に係る、低消費電流型のカレントミラー対を備えた読み出し回路の回路図であり、実施例１の読み出し回路の等価回路図である。
読み出し回路９００は、実施例８の構成のカレントミラー対２８に替えて、低消費電流型のカレントミラー対９０１を備えている。カレントミラー対９０１は、通常のカレントミラーを構成するＰチャンネルのカレントミラートランジスタ２８ａ，２８ｂに加えて、ゲートプルアップトランジスタ９０とゲートバイアストランジスタ９１とを備えている。
ゲートプルアップトランジスタ９０は、Ｐチャンネルトランジスタで構成され、カレントミラー対９０１のＰチャンネルトランジスタ２８ａ，２８ｂのゲート間と電源ＶＤＤとの接続を制御する。
ゲートバイアストランジスタ９１はＣＭＯＳスイッチ（図１０（ｂ）参照）で構成される。ＣＭＯＳスイッチは、リファレンス電流が入力されるミラー電流入力ドレイン３３とＰチャンネルトランジスタ２８ａのゲートとを接続する経路上に挿入されている。Ｐチャンネルトランジスタ２８ａのドレインがＣＭＯＳスイッチを介してゲートに接続されることでダイオード接続が実現される。ＣＭＯＳスイッチおよびゲートプルアップトランジスタ９０のゲートは、シャットダウン信号９２によって相補的に制御される。
具体的に、シャットダウン信号９２がハイレベルのとき、ゲートバイアストランジスタ９１は導通状態、ゲートプルアップトランジスタ９０は非導通状態となり、カレントミラー対２８は電流供給可能となる。シャットダウン信号９２がロウレベルのとき、ゲートバイアストランジスタ９１は非導通状態、ゲートプルアップトランジスタ９０は導通状態となりカレントミラー対は電流供給を遮断する。第１のディスチャージトランジスタ対３０が導通状態のとき、シャットダウン信号９２はロウレベルに制御され、第１のディスチャージトランジスタ対３０を経由してグランドに流れる過剰な電流を遮断することができる。
次に、本実施例に係る読み出し回路の具体的な動作について、図１２を用いて説明する。図１２は、本実施例に係る読み出し回路の動作を説明する波形図である。
図１２において、読み出し動作は読み出し動作開始タイミングＴ０で開始する。その後、読み出し回路動作開始タイミングＴ１で読み出し回路９００の動作が開始する。読み出し動作は読み出し動作終了タイミングＴ６で完了する。
タイミングＴ０以前では、シャットダウン信号９２（ＮＯＦ０）はロウレベル、第１のディスチャージ信号２４（ＤＩＳＣ１）はハイレベルであり、差動トランジスタ対３１のゲート（ＯＲ，ＯＤ）はグランドレベルにディスチャージされている。カレントミラー対９０１はカットオフしており、無駄な電流を消費することはない。また、イコライズ信号２３（ＥＱ）はハイレベルであり、差動トランジスタ対３１のゲート（ＯＲ，ＯＤ）は短絡状態にある。さらに第２のディスチャージ信号２５（ＤＩＳＣ２）はハイレベルであり、差動トランジスタ対３１のドレイン（ＯＡ，ＯＢ）はグランドレベルにディスチャージされている。
タイミングＴ０において、不揮発性メモリアレイよりメモリセルを選択するためのコラム選択信号およびロウ選択信号、ならびにその他の制御信号で構成されるセル選択信号１３０（ＷＬ／ＣＳ）が論理遷移することで読み出し動作が開始される。
タイミングＴ１までにメモリセルの選択等は終了する。タイミングＴ１において、シャットダウン信号９２（ＮＯＦ０）はハイレベル、第１のディスチャージ信号２４（ＤＩＳＣ１）はロウレベルとなり、カレントミラー対９０１はオンになる。差動トランジスタ対３１のゲート（ＯＲ，ＯＤ）の電位は同電位に保たれながら上昇していく。これらの電位を同電位に保つことにより、リファレンス側入力２２およびメモリセル側入力２１に接続されたコラムゲートやビット線の浮遊容量を同電位に充電することができる。これにより、リファレンス側入力２２およびメモリセル側入力２１の容量のミスマッチに起因する電圧ミスマッチを縮小することができる。
タイミングＴ１からイコライズ期間１４０の経過後、イコライズ信号２３（ＥＱ）はロウレベルに遷移し、イコライズ状態は解除される。イコライズ状態が解除されると差動トランジスタ対３１のそれぞれのゲート電位であるＯＲとＯＤとに差分電圧ＶＯＤＩＦが生じはじめる。
タイミングＴ２でイコライズ状態が解除されてから、第１の積分期間１３８が経過したタイミングＴ３において、第２のディスチャージ信号２５（ＤＩＳＣ２）はロウレベルに遷移し、差動トランジスタ対３１のドレイン（ＯＡ，ＯＢ）のディスチャージ状態が解除され、差動トランジスタ対３１のドレインの充電が開始される。これにより、ＯＡおよびＯＢはそれぞれの電位レベルに上昇し始める。この時点でのＶＯＤＩＦを、差動トランジスタ対３１のオフセット電圧よりも大きな値に設定することにより、誤動作を防止することができる。
差動トランジスタ対３１のドレイン（ＯＡ，ＯＢ）のうちの一方の電位がクロスカップルトランジスタ対５０のしきい値Ｖｔｎを超えた場合、他方の電位がグランドにプルダウンされる。
タイミングＴ３において、差動トランジスタ対３１のドレイン（ＯＡ，ＯＢ）のディスチャージ状態が解除されてから、第２の積分期間１３９が経過したタイミングＴ４およびその後のタイミングＴ５の間において、差動トランジスタ対３１のドレイン（ＯＡ，ＯＢ）はサンプリング信号１３６（ＣＡＰ）によってサンプリング回路（図１１には示されていない）に取り込まれ、データ出力１３７（ＤＡＴＡ）として保持される。第２の積分期間１３９は、差動トランジスタ対３１のドレイン（ＯＡ，ＯＢ）のうちの一方の電位がクロスカップルトランジスタ対５０のしきい値Ｖｔｎを超え、他方の電位がグランドにプルダウンされるのに必要な時間に設定される。
以上説明したように、本実施例では、シャットダウン信号９２をディスチャージ信号２４，２５のタイミングに合わせて制御することにより低消費電流を実現している。また、イコライズ動作により容量のミスマッチによる誤動作を防ぎ、読み出し精度を向上することができる。さらに第１の積分期間１３８を設けることにより、２段目の増幅段の入力オフセットによる誤動作を防ぎ、読み出し精度を向上することができる。特に低電圧において容量のミスマッチや入力オフセットの影響は大きくなるため、低電圧動作を行う読み出し回路に本実施例は有用である。
なお、本実施例では読み出し動作終了タイミングＴ６において、シャットダウン信号９２と第１のディスチャージ信号２４とイコライズ信号２３とを同時に初期状態に遷移させているが、これらをデータ出力１３７が確定した直後に遷移させてもよい。これにより、カレントミラー対２８の消費電流を削減することができる。
次に、実施例１０として、実施例９の構成におけるカレントミラー対の電流駆動能力を可変にした場合の読み出し回路について説明する。図１３は、実施例１０に係る電流駆動能力可変のカレントミラー対を備えた読み出し回路の回路図であり、実施例１の読み出し回路の等価回路図である。
読み出し回路１５００は、実施例９の構成のカレントミラー対９０１に替えて電流駆動能力可変のカレントミラー対１５０１を備えている。本実施例における読み出し動作については実施例９と同様である。
カレントミラー対１５０１は、２つのＰチャンネルトランジスタ対Ｌ，Ｓと、２つのゲートプルアップトランジスタ９０ａ，９０ｂと、２つのゲートバイアストランジスタとしてのＣＭＯＳスイッチ９１ａ，９１ｂとを有する。カレントミラー対１５０１には、２つのシャットダウン信号Ｓ１００（ＮＯＦ２），Ｌ１０１（ＮＯＦ１）が入力される。
Ｐチャンネルトランジスタ対Ｌは、Ｐチャンネルトランジスタ２８ａ，２８ｂで構成され、Ｐチャンネルトランジスタ対Ｓは、Ｐチャンネルトランジスタ２８ｃ，２８ｄで構成される。Ｐチャンネルトランジスタ２８ａ，２８ｂとＰチャンネルトランジスタ２８ｃ，２８ｄとはサイズが異なる。Ｐチャンネルトランジスタ２８ａ，２８ｃはミラー電流入力ドレイン３３に対して並列に接続されており、Ｐチャンネルトランジスタ２８ｂ，２８ｄはミラー電流出力ドレイン３４に対して並列に接続されている。
ゲートプルアップトランジスタ９０ａは、Ｐチャンネルトランジスタを有し、電源ＶＤＤとＰチャンネルトランジスタ対Ｓのドレインとの間に接続される。ゲートプルアップトランジスタ９０ａのゲートにはシャットダウン信号Ｓ１００が入力される。
ゲートプルアップトランジスタ９０ｂは、Ｐチャンネルトランジスタを有し、電源ＶＤＤとＰチャンネルトランジスタ対Ｌのドレインとの間に接続される。ゲートプルアップトランジスタ９０ｂのゲートにはシャットダウン信号Ｌ１０１が入力される。
ＣＭＯＳスイッチ９１ａは、シャットダウン信号Ｓ１００を受け、Ｐチャンネルトランジスタ対Ｓのゲートとミラー電流入力ドレイン３３との間に接続される。ＣＭＯＳスイッチ９１ａは、ゲートプルアップトランジスタ９０ａと対をなして配置されている。
ＣＭＯＳスイッチ９１ｂは、シャットダウン信号Ｌ１０１を受け、Ｐチャンネルトランジスタ対Ｌのゲートとミラー電流入力ドレイン３３との間に接続される。ＣＭＯＳスイッチ９１ｂは、ゲートプルアップトランジスタ９０ｂと対をなして配置されている。
カレントミラー対１５０１の動作について説明する。第１のディスチャージトランジスタ対３０が導通状態のとき、つまりＮチャンネルトランジスタ３０ａ，３０ｂのそれぞれが導通状態のとき、シャットダウン信号Ｓ１００およびシャットダウン信号Ｌ１０１はロウレベルに制御される。これにより、第１のディスチャージトランジスタ対３０を経由してグランドに流れる過剰な電流を遮断することができる。一方、第１のディスチャージトランジスタ対３０が非導通状態のとき、つまりＮチャンネルトランジスタ３０ａ，３０ｂのそれぞれが非導通状態のとき、少なくとも１つのシャットダウン信号をハイレベルに制御することによって、カレントミラー対１５０１を活性化することができる。
カレントミラー対１５０１において、Ｐチャンネルトランジスタ対Ｓはシャットダウン信号Ｓ１００によって制御され、Ｐチャンネルトランジスタ対Ｌはシャットダウン信号Ｌ１０１によって制御される。ここで、Ｐチャンネルトランジスタ対Ｌを構成するＰチャンネルトランジスタ２８ａ，２８ｂによるカレントミラーの駆動電流は、Ｐチャンネルトランジスタ対Ｓを構成するＰチャンネルトランジスタ２８ｃ，２８ｄよりも大きい。
読み出し回路１５００が低電圧側で動作するとき、シャットダウン信号Ｌ１０１のみ、あるいはシャットダウン信号Ｓ１００とシャットダウン信号Ｌ１０１とをハイレベルにしてカレントミラー対１５０１の電流駆動能力が最大となるような状態で読み出し動作が行われる。読み出し回路１５００が高電圧側で動作するとき、シャットダウン信号Ｓ１００のみハイレベルにしてカレントミラー対１５０１の電流駆動能力が最小となるような状態で読み出し動作が行われる。
カレントミラー対１５０１の電流駆動能力を電源電圧に応じて変更する理由は、カレントミラー対１５０１を高電圧側で動作させたときの読み出し速度を向上させるためである。通常、高電圧側での動作速度は低電圧側の動作速度よりも高速であることが期待される。しかし、本実施例では低電圧側での動作を最適化すると、多くのドレイン電流を得るためにカレントミラー対１５０１におけるＰチャンネルトランジスタ対Ｌ，Ｓのサイズが非常に大きく設定される。非常に大きなサイズのトランジスタを用いたカレントミラーの寄生容量は大きいため、高電圧側での高速動作の妨げになる。また、高電圧側では電流駆動能力も過剰となるため、ＯＲ，ＯＤが接続されるノードには大きなオーバーシュートが発生し、これらのセトリング時間（緩和時間）が必要となり、高速動作の妨げになる。
この点について、図１４を用いて説明する。図１４は、本実施例に係る読み出し回路の動作を説明する波形図である。図１４（ａ）は、低電圧側で最適化されたサイズのトランジスタを用いたカレントミラーによって高電圧側動作を行った場合の、１段目の出力ＯＤ，ＯＲの変化を示す。充電直後（ディスチャージ解除タイミングの直後）はクランプトランジスタ対３６によりビット線容量が遮断されているためにＯＤ，ＯＲはオーバーシュートし、イコライズ解除タイミングはオーバーシュートのセトリング後に設定される。したがって、アクセス時間はオーバーシュートのセトリング時間分増加してしまう。
図１４（ｂ）は、図１４（ａ）のときと同様に高電圧側動作を行った場合であるが、高電圧側において最適な小さなサイズのトランジスタを用いた場合のＯＲ，ＯＤの変化を示す。１段目の出力ＯＤ，ＯＲはオーバーシュートすることなく、所望のレベルで速やかにイコライズ解除され、高速な動作が可能であることがわかる。したがって、低電圧側で最適化された回路において、高電圧側で高速動作を実現するためには、高電圧側におけるカレントミラーの電流駆動能力を本実施例のように削れば良い。
以上説明したように、本実施例では、カレントミラーに用いられるトランジスタのサイズを電源電圧によって可変にすることにより、カレントミラーを広い電圧レンジで高速に動作させることができる。特に低電圧動作に本実施例は有用である。なお、本実施例では２種類のサイズのトランジスタを用いてカレントミラーを構成したが、より多くの種類のサイズのトランジスタを用いてカレントミラーを構成しても、本実施例と同様の効果が得られることは言うまでもない。
次に、実施例１１に係る不揮発性メモリについて説明する。図１５は、実施例１１に係る不揮発性メモリのブロック図である。図１５において、不揮発性メモリ１２００は、不揮発性メモリアレイ１１０、読み出し用コラムゲート１１１、上述した各実施例におけるいずれかの読み出し回路１１２、書き換え用コラムゲート１１３、書き換え回路１１４、読み出し用コラムゲートデコーダ・ドライバ１２５、ロウデコーダ・ドライバ１２４、書き換え用コラムゲートデコーダ・ドライバ１２３を主要な構成部品として構成される。
不揮発性メモリアレイ１１０は、例えば１Ｔ１Ｒ型メモリセルのアレイである。１Ｔ１Ｒ型メモリセルは、例えばＲｅＲＡＭなどの不揮発性の抵抗変化素子１２０とアクセストランジスタ１１８で構成される。抵抗変化素子１２０として、メモリセルのデータを書き換えるために双方向の電圧・電流印加が必要な素子を想定している。
不揮発性メモリアレイ１１０ではメモリセルの抵抗変化素子側の端子は並走するビット線１１５（Ｂ）に接続され、アクセストランジスタ１１８のソース側の端子は並走するソース線１１６（Ｓ）に接続される。また、ビット線Ｂおよびソース線Ｓに直交するようにワード線１２６が配置され、ワード線１２６に並走するアクセストランジスタ１１８のゲートはワード線１２６に接続される。任意のメモリセルは、ワード線とビット線Ｂ・ソース線Ｓの対とを選択してアクセスされる。
書き換え回路１１４は、専用の書き換え用コラムゲート１１３を経由して所望のビット線Ｂ・ソース線Ｓ対を選択する。ビット線Ｂ・ソース線Ｓ対を選択するための選択信号は、書き換え用コラムゲートデコーダ・ドライバ１２３で生成される。書き換え動作中において、読み出し用コラムゲート１１１は非選択となるように制御される。書き換え動作では、ビット線Ｂとソース線Ｓに双方向に電圧が印加されるため、書き換え用コラムゲート１１３はＣＭＯＳスイッチ１１７で構成される。書き換え動作には読み出し動作よりも多くの電流が必要であるため、ＣＭＯＳスイッチのサイズは後述する読み出し用のＢＬ側Ｎチャンネルトランジスタ１２１のサイズに比べて大きい。
読み出し回路１１２は、専用の読み出し用コラムゲート１１１を介して、ビット線Ｂおよびソース線Ｓを選択する。ビット線Ｂおよびソース線Ｓを選択するための選択信号は読み出し用コラムゲートデコーダ・ドライバ１２５で生成される。読み出し動作中において、書き換え用コラムゲート１１３は非選択となるように制御される。読み出し用コラムゲート１１１はビット線Ｂに接続された複数のＢＬ側Ｎチャンネルトランジスタ１２１、ソース線Ｓに接続された複数のＳＬ側Ｎチャンネルトランジスタ１２２で構成される。ＳＬ側Ｎチャンネルトランジスタ１２２は、読み出し動作時に全てのソース線Ｓをグランドレベルにすれば良いので個別にソース線Ｓを選択する必要はない。
なお、読み出し用と書き換え用とでコラムゲートを共有化する通常のコラムゲートを構成するためには、読み出し用コラムゲート１１１を省略し、読み出し回路１１２を書き換え回路１１４に並列接続すればよい。この場合、読み出し回路１１２の入力に、書き換え用コラムゲート１１３のＣＭＯＳスイッチ１１７が多数接続されることになり、大きな寄生容量が接続される。この寄生容量は、読み出し動作における高速化、および低消費電力化の妨げになる。なお、ＣＭＯＳスイッチ１１７を階層的に接続することにより接続数を削減することができるが、多段接続になり電圧降下の観点で好ましくない。
これに対して、本実施例のように、コラムゲートを読み出し動作用と書き換え動作用とで分離すると、読み出し動作時に寄生容量として見えるＣＭＯＳスイッチのドレインは１つであるため、寄生容量を大幅に削減することができる。つまり、本実施例は、高速かつ低消費電流の読み出し動作を行うのに好適な構成である。特に低電圧での動作ではドレインのＰＮ接合の寄生容量が大きいために有用である。
次に、実施例１２に係る不揮発性メモリについて説明する。図１６は、実施例１２に係る不揮発性メモリのブロック図である。図１６では回路ブロックの配置を表している。不揮発性メモリ１３００では、不揮発性メモリアレイ２０１のビット線１１５およびソース線１１６の一端側に、読み出し用コラムゲート１１１、読み出し回路１１２、書き換え用コラムゲート１１３、書き換え回路１１４がまとめて配置されている。
本実施例に係る不揮発性メモリでは、実施例１１の特徴に加えて、読み出し用コラムゲート１１１、書き換え用コラムゲート１１３の制御回路が、不揮発性メモリアレイ２０１の一端側にまとめて配置されるため、配線層の自由度が高い場合は回路面積を縮小することができる。また、レイアウト設計上においても、不揮発性メモリアレイのサイズ変更が容易となる。
次に、実施例１３に係る不揮発性メモリについて説明する。図１７は、実施例１３に係る不揮発性メモリのブロック図である。図１７では回路ブロックの配置を表している。不揮発性メモリ１４００では、不揮発性メモリアレイ２０１のビット線１１５およびソース線１１６の一端側に、読み出し用コラムゲート１１１、読み出し回路１１２がまとめて配置されている。また、ビット線１１５およびソース線１１６の他端側には、書き換え用コラムゲート１１３、書き換え回路１１４がまとめて配置されている。
本実施例に係る不揮発性メモリでは、実施例１１の特徴に加えて、読み出し系と書き換え系の回路を、不揮発性メモリアレイ２０１を挟むように分散配置することにより、配線層が少ない場合でも、配線混雑を緩和することができるため、レイアウト設計が容易になる。
本発明の不揮発性メモリとその読み出し回路は、低電圧動作に好適であり、抵抗変化素子を用いた不揮発性メモリの低電圧読み出し動作を実現するものである。したがって、低電圧でかつ低消費電流で不揮発性メモリの動作が要求される、携帯機器、常時電源投入型の電子機器等に有用である。
１，２０，１１２，３００，４００，５００，６００，７００，８００，９００，１５００ 読み出し回路
２ 第１入力
３ 第２入力
４ 電流負荷回路
５，２４ 第１のディスチャージ信号
６ 第１のディスチャージ回路
７，２３ イコライズ信号
８ イコライズ回路
９，２６ 第１の読み出し出力
１０，２７ 第２の読み出し出力
１１ 差動回路
１２，２５ 第２のディスチャージ信号
１３ 第２のディスチャージ回路
２１ メモリセル側入力
２２ リファレンス側入力
２８，９０１，１５０１ カレントミラー対
２９ 第１のイコライズトランジスタ（ＣＭＯＳスイッチ）
３０ 第１のディスチャージトランジスタ対
３１ 差動トランジスタ対
３２ 第２のディスチャージトランジスタ対
３３ ミラー電流入力ドレイン
３４ ミラー電流出力ドレイン
３６ クランプトランジスタ対
４０ 第２のイコライズトランジスタ
５０ クロスカップルトランジスタ対
９０，９０ａ，９０ｂ ゲートプルアップトランジスタ（プルアップトランジスタ）
９１，９１ａ，９１ｂ ゲートバイアストランジスタ（ＣＭＯＳスイッチ）
９２，Ｓ１００，Ｌ１０１ シャットダウン信号
１１０，２０１，１０００ 不揮発性メモリアレイ
１１１ 読み出し用コラムゲート
１１３ 書き換え用コラムゲート
１１４ 書き換え回路
１２００，１３００，１４００ 不揮発性メモリ
具体的に、シャットダウン信号９２がハイレベルのとき、ゲートバイアストランジスタ９１は導通状態、ゲートプルアップトランジスタ９０は非導通状態となり、カレントミラー対９０１は電流供給可能となる。シャットダウン信号９２がロウレベルのとき、ゲートバイアストランジスタ９１は非導通状態、ゲートプルアップトランジスタ９０は導通状態となりカレントミラー対９０１は電流供給を遮断する。第１のディスチャージトランジスタ対３０が導通状態のとき、シャットダウン信号９２はロウレベルに制御され、第１のディスチャージトランジスタ対３０を経由してグランドに流れる過剰な電流を遮断することができる。

Claims (17)

  1. 抵抗変化型メモリセルを含む不揮発性メモリアレイからデータを読み出す読み出し回路であって、
    前記不揮発性メモリアレイ側に接続される第１および第２入力に、電源から負荷電流を供給する電流負荷回路と、
    前記第１および第２入力の電位を第１のディスチャージ信号による制御によってグランドレベルに放電する第１のディスチャージ回路と、
    前記第１および第２入力の電位をイコライズ信号による制御によって短絡して等電位にするイコライズ回路と、
    前記第１および第２入力を差動入力として受け、差動出力である、第１および第２の読み出し出力を出力する差動回路と、
    前記第１および第２の読み出し出力の電位を第２のディスチャージ信号による制御によってグランドレベルに放電する第２のディスチャージ回路とを備えている
    ことを特徴とする読み出し回路。
  2. 当該読み出し回路が読み出し動作を行う前において、
    前記第１のディスチャージ回路は、前記第１のディスチャージ信号に従って、前記第１および第２入力をグランドレベルに固定し、
    前記イコライズ回路は、前記イコライズ信号に従って、前記第１および第２入力を短絡状態に設定し、
    前記第２のディスチャージ回路は、前記第２のディスチャージ信号に従って、前記第１および第２の読み出し出力をグランドレベルに固定するものであり、
    当該読み出し回路が読み出し動作を行う時において、
    前記第１のディスチャージ回路は、前記第１のディスチャージ信号に従って、前記第１および第２入力のグランドレベルへの固定を解除し、
    前記イコライズ回路は、前記第１のディスチャージ回路による解除後に、前記イコライズ信号に従って、前記第１および第２入力の短絡状態の設定を解除し、
    前記第２のディスチャージ回路は、前記イコライズ回路による解除後に、前記第２のディスチャージ信号に従って、前記第１および第２の読み出し出力のグランドレベルへの固定を解除するものである
    ことを特徴とする請求項１記載の読み出し回路。
  3. 抵抗変化型メモリセルのデータをリファレンスセルと比較して読み出す読み出し回路であって、
    前記抵抗変化型メモリセルに接続されるメモリセル側入力と、
    前記リファレンスセルに接続されるリファレンス側入力と、
    一対のＰチャンネルトランジスタを有し、前記一対のＰチャンネルトランジスタのそれぞれのソースは電源に接続され、一方のＰチャンネルトランジスタのドレインは、前記一対のＰチャンネルトランジスタのゲートに接続されて、前記リファレンス側入力に接続されるミラー電流入力ドレインを形成し、他方のＰチャンネルトランジスタのドレインは、前記メモリセル側入力に接続されるミラー電流出力ドレインを形成するカレントミラー対と、
    ゲートにイコライズ信号を受け、ドレインおよびソースが前記カレントミラー対における一対のＰチャンネルトランジスタのドレイン間に接続される第１のイコライズトランジスタと、
    一対のＮチャンネルトランジスタを有し、前記一対のＮチャンネルトランジスタのそれぞれのゲートに第１のディスチャージ信号を受け、一方の前記Ｎチャンネルトランジスタのドレインが前記第１のイコライズトランジスタのドレインに、他方の前記Ｎチャンネルトランジスタのドレインが前記第１のイコライズトランジスタのソースに接続され、前記一対のＮチャンネルトランジスタのそれぞれのソースがグランドに接続される第１のディスチャージトランジスタ対と、
    一対のＰチャンネルトランジスタを有し、前記一対のＰチャンネルトランジスタのそれぞれのソースが電源に接続され、一方のＰチャンネルトランジスタのゲートが前記第１のイコライズトランジスタのドレインに接続され、他方のＰチャンネルトランジスタのゲートが前記第１のイコライズトランジスタのソースに接続され、前記一対のＰチャンネルトランジスタのドレインから、差動出力である、第１および第２の読み出し出力を出力する差動トランジスタ対と、
    一対のＮチャンネルトランジスタを有し、前記一対のＮチャンネルトランジスタのそれぞれのゲートに第２のディスチャージ信号を受け、前記一対のＮチャンネルトランジスタのドレインが、それぞれ、前記差動トランジスタ対における一対のＰチャンネルトランジスタのドレインに接続され、それぞれのソースがグランドに接続される第２のディスチャージトランジスタ対とを備える
    ことを特徴とする読み出し回路。
  4. 一対のＮチャンネルトランジスタを有し、前記一対のＮチャンネルトランジスタのそれぞれのゲートに、入力信号としてクランプ電圧入力を受けるクランプトランジスタ対を備え、
    前記ミラー電流入力ドレインは、前記クランプトランジスタ対における一方のＮチャンネルトランジスタのドレインおよびソースを介して、前記リファレンス側入力に接続され、
    前記ミラー電流出力ドレインは、前記クランプトランジスタ対における他方のＮチャンネルトランジスタのドレインおよびソースを介して、前記メモリセル側入力に接続される
    ことを特徴とする請求項３記載の読み出し回路。
  5. 前記クランプ電圧入力には、前記メモリセル側入力および前記リファレンス側入力の出力電圧が５００ｍＶ以下になるように電圧が印加される
    ことを特徴とする請求項４記載の読み出し回路。
  6. Ｎチャンネルトランジスタを有し、当該Ｎチャンネルトランジスタのゲートに前記イコライズ信号を受け、ドレインおよびソースが前記リファレンス側入力および前記メモリセル側入力の間に接続される第２のイコライズトランジスタを備えている
    ことを特徴とする請求項４記載の読み出し回路。
  7. 前記差動トランジスタ対における一方のＰチャンネルトランジスタのゲートは、前記第１のイコライズトランジスタのドレインに替えて、前記第２のイコライズトランジスタのドレインに接続され、他方のＰチャンネルトランジスタのゲートは、前記第１のイコライズトランジスタのソースに替えて、前記第２のイコライズトランジスタのソースに接続される
    ことを特徴とする請求項６記載の読み出し回路。
  8. 前記第１のイコライズトランジスタは、ＰチャンネルトランジスタとＮチャンネルトランジスタとを並列接続したＣＭＯＳスイッチで構成される
    ことを特徴とする請求項３記載の読み出し回路。
  9. 第１および第２のＮチャンネルトランジスタを有し、前記第１および第２のＮチャンネルトランジスタのドレインが、それぞれ前記第１および第２の読み出し出力に接続され、それぞれのソースがグランドに接続され、前記第１のＮチャンネルトランジスタのゲートが前記第２のＮチャンネルトランジスタのドレインに接続され、前記第２のＮチャンネルトランジスタのゲートが前記第１のＮチャンネルトランジスタのドレインに接続されるクロスカップルトランジスタ対を備えている
    ことを特徴とする請求項３記載の読み出し回路。
  10. 前記ミラー電流入力ドレインは前記リファレンス側入力の接続に替えて前記メモリセル側入力に接続され、
    前記ミラー電流出力ドレインは前記メモリセル側入力の接続に替えて前記リファレンス側入力に接続される
    ことを特徴とする請求項３記載の読み出し回路。
  11. ゲートにシャットダウン信号を受け、前記カレントミラー対における一対のＰチャンネルトランジスタのゲートと電源との間に、ドレインとソースとが接続されるＰチャンネルトランジスタを有するプルアップトランジスタと、
    前記カレントミラー対における一対のＰチャンネルトランジスタのゲートと前記ミラー電流入力ドレインとの間に接続され、ＰチャンネルトランジスタおよびＮチャンネルトランジスタを並列接続して構成され、前記シャットダウン信号を受けるＣＭＯＳスイッチを有するゲートバイアストランジスタとを備え、
    前記シャットダウン信号は、
    前記プルアップトランジスタにおけるＰチャネルトランジスタおよび前記ゲートバイアストランジスタにおけるＣＭＯＳスイッチを、一方が導通状態であるとき他方が非導通状態になるよう相補的に制御するものであり、
    前記第１のディスチャージトランジスタ対における一対のＮチャンネルトランジスタが導通状態であるとき、前記カレントミラー対を非活性にするために、前記プルアップトランジスタにおけるＰチャンネルトランジスタを導通状態に、前記ゲートバイアストランジスタにおけるＣＭＯＳスイッチを非導通状態に制御する一方、
    前記第１のディスチャージトランジスタ対における一対のＮチャンネルトランジスタが非導通状態であるとき、前記カレントミラー対を活性にするために、前記プルアップトランジスタにおけるＰチャンネルトランジスタを非導通状態に、前記ゲートバイアストランジスタにおけるＣＭＯＳスイッチを導通状態に制御する
    ことを特徴とする請求項３記載の読み出し回路。
  12. 前記カレントミラー対には、複数のシャットダウン信号が入力され、
    前記カレントミラー対は、複数対のＰチャンネルトランジスタを有し、
    前記複数対のＰチャンネルトランジスタにそれぞれ対応して設けられ、ゲートに、前記複数のシャットダウン信号のうち対応する１つを受け、対応する一対のＰチャンネルトランジスタのゲートと電源との間に、ドレインとソースとが接続されるＰチャンネルトランジスタを有する複数のプルアップトランジスタと、
    前記複数対のＰチャンネルトランジスタにそれぞれ対応して設けられ、前記複数のプルアップトランジスタのうちの１つと対をなし、当該対応する一対のＰチャンネルトランジスタのゲートと前記ミラー電流入力ドレインとの間に接続され、ＰチャンネルトランジスタおよびＮチャンネルトランジスタを並列接続して構成され、当該対をなすプルアップトランジスタに対応するシャットダウン信号を受けるＣＭＯＳスイッチを有する複数のゲートバイアストランジスタとを備え、
    前記第１のディスチャージトランジスタ対における一対のＮチャンネルトランジスタが導通状態であるとき、前記カレントミラー対を非活性にするために、前記複数のシャットダウン信号は、それぞれに対応する前記複数のプルアップトランジスタにおけるＰチャンネルトランジスタを導通状態に、それぞれに対応する前記複数のゲートバイアストランジスタにおけるＣＭＯＳスイッチを非導通状態に制御する一方、
    前記第１のディスチャージトランジスタ対における一対のＮチャンネルトランジスタが非導通状態であるとき、前記カレントミラー対を活性にするために、前記複数のシャットダウン信号のうち少なくとも１つは、対をなす前記複数のプルアップトランジスタおよび前記複数のゲートバイアストランジスタのうち、対応するプルアップトランジスタおよびゲートバイアストランジスタにおける、Ｐチャンネルトランジスタを非導通状態に、ＣＭＯＳスイッチを導通状態に制御する
    ことを特徴とする請求項３記載の読み出し回路。
  13. 当該読み出し回路が読み出し動作を行う前において、
    前記第１のディスチャージトランジスタ対は、前記第１のディスチャージ信号に従って、前記ミラー電流入力ドレインおよび前記ミラー電流出力ドレインをグランドレベルに固定し、
    前記第１のイコライズトランジスタは、前記イコライズ信号に従って、前記ミラー電流入力ドレインおよび前記ミラー電流出力ドレインを短絡状態に設定し、
    前記第２のディスチャージトランジスタ対は、前記第２のディスチャージ信号に従って、前記差動トランジスタ対における一対のＰチャンネルトランジスタのドレインをそれぞれグランドレベルに固定するものであり、
    当該読み出し回路が読み出し動作を行う時において、
    前記第１のディスチャージトランジスタ対は、前記第１のディスチャージ信号の遷移により、前記ミラー電流入力ドレインおよび前記ミラー電流出力ドレインのグランドレベルへの固定を解除し、
    前記第１のイコライズトランジスタは、前記第１のディスチャージトランジスタ対による解除後でかつ所望のイコライズ期間経過後に、前記イコライズ信号の遷移により、前記ミラー電流入力ドレインおよび前記ミラー電流出力ドレインの短絡状態を解除し、
    前記第２のディスチャージトランジスタ対は、前記第１のイコライズトランジスタによる解除後でかつ所望の第１の積分期間経過後に、前記第２のディスチャージ信号の遷移より、前記差動トランジスタ対における一対のＰチャンネルトランジスタのドレインのそれぞれのグランドレベルへの固定を解除するものであり、
    当該読み出し回路は、前記第２のディスチャージトランジスタ対による解除後でかつ所望の第２の積分期間経過後に、前記差動トランジスタ対における一対のＰチャンネルトランジスタのドレインのそれぞれのレベルに基づいて、出力論理レベルを判定する
    ことを特徴とする請求項３記載の読み出し回路。
  14. 請求項１および請求項３のいずれか１つに記載された読み出し回路と、
    前記抵抗変化型メモリセルを含む不揮発性メモリアレイと、
    前記読み出し回路による、前記不揮発性メモリアレイに含まれる前記抵抗変化型メモリセルに対する読み出し動作において、前記不揮発性メモリアレイから前記抵抗変化型メモリセルを選択するための、ビット線あるいはソース線を選択する読み出し用コラムゲートと、
    前記不揮発性メモリアレイに含まれる前記抵抗変化型メモリセルに対する書き換えを行う書き換え回路と、
    前記書き換え回路による、前記不揮発性メモリアレイに含まれる前記抵抗変化型メモリセルに対する書き換え動作において、前記不揮発性メモリアレイから前記抵抗変化型メモリセルを選択するための、ビット線あるいはソース線を選択する書き換え用コラムゲートとを備えている
    ことを特徴とする不揮発性メモリ。
  15. 前記読み出し用コラムゲートは、Ｎチャンネルトランジスタのスイッチで構成されており、
    前記書き換え用コラムゲートは、ＰチャンネルトランジスタとＮチャンネルトランジスタとを並列接続したＣＭＯＳスイッチで構成されている
    ことを特徴とする請求項１４記載の不揮発性メモリ。
  16. 前記読み出し回路および前記読み出し回路に接続される前記読み出し用コラムゲート、ならびに前記書き換え回路および前記書き換え回路に接続される前記書き換え用コラムゲートは、前記ビット線および前記ソース線の一端側に配置されている
    ことを特徴とする請求項１４記載の不揮発性メモリ。
  17. 前記読み出し回路および前記読み出し回路に接続される前記読み出し用コラムゲートは、前記ビット線および前記ソース線の一端側に配置され、
    前記書き換え回路および前記書き換え回路に接続される前記書き換え用コラムゲートは、前記ビット線および前記ソース線の他端側に配置されている
    ことを特徴とする請求項１４記載の不揮発性メモリ。
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