JP2008515292A - ワンタイムプログラマブルラッチおよび方法 - Google Patents
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Abstract
ワンタイムプログラマブル(OTP)ラッチ回路は、論理値を不揮発性様態で記憶することが可能な単一のOTPデバイスまたは、冗長性が要求される場合に2つのOTPデバイスだけを含むことができる。ラッチ部は、1つのOTPデバイスに従って引出された電流と、OTPデバイスによらずに生成されたリファレンス電流との比較に基づきデータ値をラッチすることができる。OTPデバイスはゲート酸化膜アンチヒューズ(GOAF)デバイスを含むことができる。
Description
本発明は、一般にラッチ回路に、より詳しくは不揮発性記憶素子とともに動作することができるラッチ回路に関する。
電子システムは一般にデータ記憶機能を含み得る。例えば、フリップフロップといった双安定回路は、フリップフロップへの入力に応じて2つのバイナリ論理値のうちの一方でデータ値を維持することができる。別の値が書込まれるか、または書換えられるまで論理値を維持できる1つの一般的に使用される双安定回路がラッチである。
ラッチは多くの異なる形態をとることができる。例えば、ラッチは、新しいデータ値が再書込みされるまで相補形データノードでデータ値をラッチできるクロスカップルインバータを含み得る。そのようなラッチはしばしば、スタティックランダムアクセスメモリ(SRAM)セルとして使用される。SRAM型ラッチは、1例にすぎないがデータバスからラッチに送られた真および相補的な論理値を記憶することができる。そのような記憶されたデータ値は、アドレス指定された記憶セルから実行装置がデータをフェッチ(例えば読出し)した時に読出され得る。
周期的なリフレッシュを必要とし得る記憶セル(すなわちダイナミックランダムアクセスメモリ(DRAM)セル)とは異なり、SRAM型ラッチは、電力がラッチから除去されるそうした時までリフレッシュを必要とすることなく記憶されたデータを保持することができる。しかし、電力がなくなってもデータ値が保持されることが望ましい多くの用途が存在する。1例にすぎないが、一部のシステムにおいて、読出し専用メモリ(ROM)記憶媒体が、容易に変化しないかまたはブートアップドライバとして必要とされるアプリケーションにおいてソフトウェアを記憶するために使用され得る。よりいっそう詳しくは、ROMはしばしば基本入出力システム(BIOS)コードの一部として使用され、ルックアップテーブルおよびキャラクタジェネレータにおいて使用され得る。
いったんプログラムされると、ROMがプログラムされた状態をどのようにして維持できるかは、使用されるROMの形式に従って異なり得る。一般的に言って、ROMは不揮発性記憶素子を利用することができる。周知のように、不揮発性記憶素子は、電力が回路から除去された後も記憶された論理値を維持することができる。逆に、揮発性記憶素子は、いったん電力が除去されると、記憶されたデータ値を失うであろう。
ラッチ回路は揮発性回路であると一般に理解されている。他方、マスクROMまたはフィールドプログラマブルROM(PROM)は、不揮発性メモリの形態である。他の形式の不揮発性メモリは、電気的にプログラム可能なROM(EPROM)および電気的消去可能プログラマブルROM(EEPROM)を含む。
一般に、PROMとEPROM(またはEEPROM)との主要な違いは、前者が一般に一度しかプログラムできず、その後に消去できないということである。後者は紫外線または電気的な消去の適用により消去できる。“フラッシュ”メモリは、不揮発性および消去の両方を要求する用途に利用され得る一種のEEPROMである。
電子サブシステムはたいてい揮発性および不揮発性メモリの両方を含み得る。一般に、揮発性メモリは、不揮発性メモリを含む集積回路と別個であり離れている集積回路内に配置される。しかし、揮発性および不揮発性記憶素子の両方が同じ集積回路に含まれる場合もあるかもしれない。そのような場合、揮発性記憶素子に向けられるデータは一般に、揮発性記憶素子に向けられるデータとまったく異なる。例えば、異なるデータセットは異なるアプリケーションのためかもしれない。
同じデータ値について揮発性および不揮発性の両方の特徴を有する記憶デバイスに到達することが望ましいであろう。例えば、電力が存在する間データが一時的に保持されなければならない場合、記憶デバイスは、そこにデータが書込まれ後に読出され得るラッチを利用することができる。しかし、記憶されるデータが十分重要なものである場合、そのデータは、データ値を不揮発性記憶素子に記憶することによって電力が除去された後も維持されることができよう。そのような望ましい記憶デバイスは、本質的にラッチとして機能できるであろうが、ラッチされたデータのための不揮発性記憶をも含むので、ラッチまたは不揮発性記憶のどちらか一方として専用であり両方ではない、従来の記憶デバイスの改良を呈することができる。そのような回路は、“プログラマブル”ラッチ回路と考えられ得る。
本発明の開示された実施形態の種々の態様をより良好に理解するために、従来のプログラマブルラッチの2つの例を最初に述べる。
第1の従来のプログラマブルラッチは、概略図による図11において述べられており、全体的な参照文字1100によって指示されている。プログラマブルラッチ回路1100は、揮発性ラッチ部1102、読出し/書込みマルチプレクサ部1104および不揮発性記憶部1106を含み得る。揮発性ラッチ1102は、書込み動作に応答してデータ値を記憶することができ、読出し動作に応答してデータを出力することができる。マルチプレクサ部1104は、データを不揮発性記憶(リード(read))部1106から揮発性部1102にロードされ得るようにすることができ、揮発性部1102に記憶された(ライト(write))データを不揮発性記憶部1104にプログラムされ得るようにすることができる。
図11の特定の例において、不揮発性記憶部1106は、シリコン−酸化膜−窒化膜−酸化膜−シリコン(SONOS)型不揮発性記憶素子を利用することができる。SONOS型不揮発性記憶素子は、対立する状態(例えば、特定のゲート電圧が印加された時に伝導性または不導性)にプログラムされることができる。ロード動作において、ラッチのノードは等化にされることができる。正反対にプログラムされたSONOSデバイスは、ラッチノードが等化から解放された後にラッチノードを異なる電位へ引くことができる。従って、SONOS記憶素子によって確立されたデータ値は、ラッチ部1102内でラッチされることができる。
このようにして、プログラマブルラッチは、揮発性ラッチ回路にラッチされ得るデータ値を記憶する複数の不揮発性記憶素子を含むことができる。
第2の従来のプログラマブルラッチは、概略図による図12において述べられており、全体的な参照文字1200によって指示されている。プログラマブルラッチ回路1200は、揮発性ラッチ部1202、マルチプレクサ部1204および不揮発性記憶部1206を含み得る。図11の構成と異なり、第2の従来のプログラマブルラッチ1200は“ワンタイム”プログラマブル(OTP)であるとしてよい。すなわち、プログラマブルラッチ1200は、一度しかプログラムされることができない不揮発性記憶素子(OTPデバイス)を利用できる。図12のまさに特定の例において、不揮発性記憶部1206はゲート酸化膜アンチヒューズ(GOAF)デバイス1208を含むことができる。詳細には、GOAFデバイス1208は各々、3トランジスタ(3T GOAF)セル1210(2−トランジスタ1−セル“2T−1C”記憶セルとも呼ばれる)の一部であり得る。
上記の従来の構成の欠点は、そのような回路を実装するために必要とされる面積であるとしてよい。詳細には、揮発性ラッチノードで相補値を確立するためには、2つの不揮発性デバイスが利用され、そして不揮発性デバイスは一般に大きなデバイスである。詳細には、SONOS型デバイスの場合、相対的に大きなプログラミング電流が必要とされるので(例えば1mA)、相対的に大きなデバイスサイズがSONOSデバイスにそうした電流を供給するために必要とされる。GOAFデバイスの場合、GOAFセルは、プログラマブルラッチ回路の30%〜40%を占有し得る。
上記の欠点は、ある種の用途では、プログラマブルデバイスにおける冗長性の必要によって悪化する。詳細には、十分な冗長性を実行するためには、4つの不揮発性素子が包含されなければならないはずであり、プログラマブルラッチのサイズをさらに増大させる。
上記に照らして、上記の従来のアプローチより小さいサイズを有するワンタイムプログラマブルラッチ回路に到達することが望ましいであろう。
本発明は、論理値を記憶するために一度だけプログラムされることが可能なワンタイムプログラマブル(OTP)デバイス、電流リファレンスを付与しOTPデバイスを含まない電流源および、OTPデバイスに応答して引出された電流とリファレンス電流との比較に基づき所定の論理値を記憶する記憶回路を含むプログラマブルラッチ回路を含み得る。
本発明はまた、論理値を記憶するクロスカップルデータノードを備えるラッチ回路、電流源回路およびワンタイムプログラマブル(OTP)デバイスを有するワンタイムプログラマブルラッチを含み得る。電流源回路は、第1のデータノードと結合されることができ、ロード信号に応答して第1のデータノードに第1の電流を供給することができる。電流源回路はいずれの不揮発性記憶デバイスに従っても制御されない。OTPデバイスは、第1の状態では本質的にいかなる電流も引出すことができず、第2の状態において漏れ電流を引出すことができる。さらに、OTPデバイスはロード信号に応答して第2のデータノードに結合され得る。
本発明はまた、プログラマブルラッチングの方法を含み得る。方法は、所定の論理値を表現するプログラムされた電流値を供給するためにワンタイムプログラマブル(OTP)デバイスの状態を確立することを含み得る。方法は、OTPデバイスから生成されないリファレンス電流を供給することと、プログラムされた電流とリファレンス電流との差に基づきデータ値をラッチすることをさらに含み得る。
本発明の種々の実施形態は、プログラマブルラッチ回路および方法に向けられている。冗長性が含まれる実施形態ではわずかに1つのプログラマブル素子だけが利用され得て、また冗長性がまったく含まれない場合にはわずかに2つのプログラマブル素子が利用され得るので、より小形の回路サイズが達成できる。
ここで図1に言及すれば、第1の実施形態に従ったプログラマブルラッチ回路が、ブロック概略図において記載され、全体的な参照文字100によって指示されている。プログラマブルラッチ回路は、ワンタイムプログラマブル(OTP)ラッチ回路とすることができ、ラッチ部102、電流源回路104およびOTP回路106を含み得る。ラッチ回路102は、データ値DATAをラッチできる揮発性記憶回路とすることができる。例えば、ラッチ回路102は相補形データノードND0およびND1で相補的なデータ値DATAおよびDATABを供給することができる。
電流源回路104は、ラッチ回路102にリファレンス電流IREFを供給することができる。1実施形態において、リファレンス電流IREFの大きさは、一方の状態を記憶している時にはOTP回路106によって引出される電流よりも大きいが、第2の状態を記憶している時にはOTP回路106によって引出される電流よりも小さいとしてよい。電流源回路104は、リファレンス回路を生成するためにいずれの不揮発性デバイスも利用しない。
OTP回路106は、少なくとも2つの状態のうちの一方にプログラムされ得る。そのような回路はワンタイムプログラマブルであるとしてよい。すなわち、その回路はいったん特定の状態にプログラムされると、それは当該の状態のままである(すなわち、それは消去できない)。好ましくは、OTP回路106は、OTPデバイスおよび、OTPデバイスをプログラムするための関係する回路を含むことができる。よりいっそう好ましくは、OTP回路は、ゲート酸化膜アンチヒューズ(GOAF)デバイスおよび、ゲート構造とコモン接続ソース−ドレイン構造との間にプログラミング電圧が印加されることを可能にする回路を含むことができる。
上述の通り、一方の(すなわち、プログラムされていない)状態では、OTP回路106は電流源回路104によって供給されるリファレンス電流よりも小さい第1の電流値(例えば、本質的にまったくない電流)を引出すことができる。別の(すなわち、プログラムされた)状態では、OTP回路106は電流源回路104によって供給されるリファレンス電流よりも大きい漏れ電流値を引出すことができる。
このようにして、OTPデバイスおよび電流源回路によって生成される差電流引出しが、データ値をラッチ回路においてラッチされるようにさせ得る。1つのOTPデバイスだけが含まれることができ、その結果、2つのそうしたデバイスに頼る従来のデバイスよりもコンパクトな回路をもたらすことに留意されたい。
第2の実施形態に従ったワンタイムプログラマブル(OTP)ラッチ回路は、図2に記載されており、全体的な参照文字200によって指示されている。OTPラッチ回路200は、図2が図1に記載された一般的な回路の特定の具体化を表すことができるので、図1のそれに関連して考えることができる。OTPラッチ回路200は、ラッチ部202、電流リファレンス回路204、OTP回路206およびロード/プログラム回路218を含み得る。
ラッチ部202は、データノード208と210との間でクロスカップルされたnチャネル絶縁ゲート電界効果トランジスタ(NFET(NMOS))N1およびN2を含み得る。同様に、pチャネル絶縁ゲート電界効果トランジスタ(PFET)P1およびP2がデータノード208と210との間でクロスカップルされ得る。別の見方をすれば、ラッチ回路202はクロスカップルインバータN1/P1およびN2/P2を含み得る。
ラッチ回路202は、“ホールド”PFET P3およびP4をさらに含むことができる。ホールドPFET P3はデータノード208と高供給電圧VPWRとの間に結合されたソース−ドレイン経路を有することができ、ホールドPFET P4はデータノード210と高供給電圧VPWRとの間に結合されたソース−ドレイン経路を有することができる。PFET P3およびP4のゲートはホールド信号HOLDを共通に受け取ることができる。加えて、ラッチ部202は、等化NFET(NMOS)N3およびN4を含み得る。等化NFET(NMOS)N3はデータノード210と低供給電圧VGNDとの間に結合されたソース−ドレイン経路を有することができ、等化NFET(NMOS)N4はデータノード208と低供給電圧VGNDとの間に結合されたソース−ドレイン経路を有することができる。NFET(NMOS)N3およびN4のゲートは等化信号EQを共通に受け取ることができる。
電流リファレンス回路204は、高電圧VPWRとデータノード210との間に接続されることができ、リファレンス電流IREFを供給することができる。図示された特定の例において、電流リファレンス回路204は、信号LOADに応答してイネーブルにされ得る。すなわち、信号LOADがアクティブではない時、電流リファレンス回路は本質的にいかなる電流も供給することができない。しかし、信号LOADがアクティブである時、電流リファレンス回路はリファレンス電流IREFを供給することができる。電流リファレンス回路204として使用され得る回路の可能な形式の特定の例は、以下でさらに詳細に説明する。
OTP回路206は、OTPデバイス212、高電圧トランジスタ214およびプログラミングトランジスタ216を含むことができる。図2の特定の例において、OTPデバイス212はゲート酸化膜アンチヒューズ(GOAF)デバイスであるとしてよい。十分に理解されている通り、GOAFデバイスは、(ここでは一般に酸化膜と呼ぶ)ゲート絶縁体によって基板から分離されたゲート構造を含むことができる。非プログラム状態において、ゲート絶縁体は損なわれていないままであることができる。従って、ゲートと基板との間に電位が印加された時に、漏れ電流は本質的にゼロとすることができる。対照的に、プログラムされた状態では、ゲート絶縁体を通じて短絡が生じ得る。従って、ゲートと基板との間に電位が印加された時、漏れ電流が生じ得る。高電圧トランジスタ214は、そのゲートとソース/ドレインとの間の相対的に高い電位に耐えるように設計されたトランジスタとすることができる。1例にすぎないが、高電圧トランジスタは回路の他のデバイスよりも厚いゲート絶縁体を有し得る。
OTPデバイス212は、プログラミング電圧Vppを受け取るために結合されたゲート構造および、高電圧トランジスタ214のドレインとコモンで接続されたソース/ドレイン構造を有することができる。高電圧トランジスタ214は、OTPデバイス212とプログラミングトランジスタ216のドレインとの間に結合されたソース−ドレイン経路を有することができる。プログラミングトランジスタ216は、高電圧トランジスタ214と低供給電圧VGNDとの間に結合されたソース−ドレイン経路を有することができる。
ロード/プログラム回路218は、OTP回路206とラッチ部202との間に種々の経路を付与することができる。図2の構成において、ロード/プログラム回路218は、プログラムイネーブルデバイス220、リードOTPデバイス222、ダミーデバイス224およびデータロードデバイス226を含み得る。1つの特定の構成において、プログラムイネーブルデバイス220は、データノード208とプログラミングデバイス216のゲートとの間で接続されたソース−ドレイン経路を有する高電圧トランジスタおよび、プログラムイネーブル信号PRGENを受け取るゲートを含み得る。リードOTPデバイス222は、低電源電圧VGNDとプログラムイネーブルデバイス220のドレインとの間で接続されたソース−ドレイン経路を有するトランジスタを含むことができ、そのゲートで信号RDOTPを受け取ることができる。ダミーデバイスは、ノード210と低電源VGNDとの間に結合された“ダイオード”接続トランジスタであるとしてよい。データロードデバイス226は、高電圧トランジスタ214とデータノード208との間で接続されたソース−ドレイン経路および、ロード信号LOADを受け取るゲートを有するトランジスタであるとしてよい。
さらに図2に言及すれば、図2の構成は、データがラッチに書込まれることができ、そしてデータノード208および210の両方を通じてラッチから読出すことができる回路を図示している。従って、OTPラッチ回路200は、データノード208と結合された第1のリード増幅器230およびデータノード210と結合された第2のリード増幅器232を含む。リード増幅器(208および210)は、それぞれ、リード信号READ1およびREAD2に応答してイネーブルにされることができる。READ1およびREAD2は、差動データ読出しが望ましい場合には同じ信号とすることができ、また“シングルエンド”読出しが望ましい場合には異なる信号とすることができる点に留意されたい。
同様にして、書込みデータを受け取るかつ/または読出しデータを供給するために、図2の実施形態は、第1のビット線236と結合された第1のパスデバイス234および第2のビット線240と結合された第2のパスデバイス238を含む。このようにして、データ値は、パスデバイス234および238をイネーブルにすることによってラッチ回路202に書込む、またはそこから読出すことができる。書込み動作の場合、差電圧はビット線236と240との間で駆動され得る。読出し動作の場合、ビット線236と240との間で生成された差電圧が増幅され得る。
当然、ラッチ部202へのそのようなデータ書込み/読出し動作は、代替実施形態において“シングルエンド”とすることもできる。さらに、データがリード増幅器230および232と連係して一方または両方のビット線から読出される場合、読出しアクセスは“デュアルポート”とすることができる。
上述の通り、図2において204として図示されたもののような電流リファレンス回路は、多様な形態を取ることができる。そのような電流リファレンス回路の可能な具体化のいくつかが図3のA〜Eに概略図で図示されている。これらの回路は、可能な電流リファレンス回路のただの例を表しているので、本発明を限定するものとみなしてはならない。
図3のA〜Fの電流リファレンス回路の各々は、電流源トランジスタP1およびデータロードトランジスタN1を含み得る。図3のAにおいて、電流源トランジスタP1は、低供給電圧VGNDと接続されたゲートを有することができ、それゆえ強い反転で動作することができる。データロードトランジスタN1は、アクティブハイであるLOAD信号を受け取ることができる。当業者は、図3のAの回路において、トランジスタP1、N1または両方とも、所望のリファレンス電流値に到達するようにサイズを設定でき、かつ/またはドープすることができることを認識するであろう。
図3のBは、電流源トランジスタP1がカレントミラーP1/P2の一部を形成する構成を図示している。データロードトランジスタN1は、カレントミラーの一方のレグに配置され得る。随意で、pチャネルトランジスタP1/P2の自己バイアスが所望の電流値を生成するために十分ではない場合、電流供給回路420がカレントミラーの他方のレグに配置することができる。
図3のCは、電流源トランジスタP1がカレントミラーP1/P2の一部を形成する別の構成を図示している。データロードトランジスタN1はカレントミラーの一方のレグに配置されることができ、リファレンス電流は他方のレグによって供給される。随意で、カレントミラーの自己バイアスが十分ではない場合、電流供給回路422がデータロードトランジスタN1と直列に配置することができる。
図3のDは、図3のBと同じ本質的構成要素を含み得る構成を図示している。しかし、回路406は、第1のロードトランジスタのそれの反対側のカレントミラーレグに第2のデータロードトランジスタN2を追加的に含み得る。第2のロードトランジスタは第2のロード信号LOAD2を受け取ることができる。そのような構成は、データがロードされていない時にカレントミラーP1/P2の両方のレグがオフにされ得るので、有利に低いスタンバイ電流を供給することができる。
図3のEは、図3のAと同じ本質的構成要素を含み得る構成を図示している。しかし、電流源トランジスタP1は、データロードトランジスタN1がイネーブルにされた時に供給される電流の量を制御するためにバイアス電圧VBIASを受け取ることができる。
図3のFは、図3のAと同じ本質的構成要素を含み得る構成を図示している。しかし、電流源トランジスタP1の代わりに抵抗R1が使用され得る。
最後に、他の実施形態において、リファレンス回路はディジタル的にプログラム可能とすることができる。例えば、電流源ディジタル/アナログコンバータ(DAC)がリファレンス電流を生成するために利用され得る。そのような構成は、プロセスに起因するOTP漏れ電流の変動および他の変動を考慮するために改善された全イールドをもたらすことができる。電流DAC形式および方法は、当業者によって十分に理解されている。
図3のGは、信号LOADおよびLOAD2(図4Dのみに図示)についてのタイミング図を図示している。図示の通り、トランジスタN1がまずイネーブルにされてから、その後トランジスタN2が続く。当然、図示された特定の信号の持続時間はほんの1例を表しているにすぎず、特定の具体化に従って異なり得る。
図2および3において実施形態の詳細な例を説明したが、図2のOTPラッチ回路200の種々の動作をここで図4〜7に関して説明する。
図4は、OTPラッチ回路200についてのデータ書込み動作を示しているタイミング図である。図4Bは、相補的なビット線で呈示され得る相補的な書込みデータ値DATA/DATAB、ラッチング動作を制御するためのHOLD信号、ビット線と結合されたパスデバイスをイネーブルにすることができる読出し/書込み信号RW、ラッチのノードを等化にすることができる等化信号EQ、およびラッチされたデータ値を表しているLATCH DATA信号の波形を含む。
時間t0に書込みデータ値がビット線上に呈示され得る。このほぼ同じ時に、HOLD信号は非アクティブ(この例ではハイ(high))に駆動されることができ、ラッチ部202内のホールドデバイスP3/P4にラッチ状態を容易に変更させることを禁止する。RW信号は非アクティブ(この例ではロー(low))であるとしてよく、それがパスデバイス234および238をオフに保つことができ、ラッチ部202を書込みデータDATA/DATABから分離させる。等化信号EQもまた非アクティブであるとしてよく、ラッチノードを差電位に保つ。ラッチされたデータLATCH DATAは以前に確立された値で存続する。
ほぼ時間t1に、等化信号EQがアクティブに(この例ではハイ)なることができる。その結果、等化デバイスN3/N4はオンになることができ、ラッチ部202の両方のデータノード(208/210)をローに駆動し、いかなる確立された値も持たないLATCH DATAをもたらす(両方のデータノードは放電される)。同時に、ホールドデバイスP3/P4はオフのままであり、ラッチ部202のラッチング能力をディスエーブルにし、また信号RWは非アクティブのままであり、書込みデータをラッチ部202から分離させ続ける。
時間t2以前に、等化信号EQは非アクティブに戻ることができ、データノード(208および210)を互いに分離する。
ほぼ時間t2に、RW信号がアクティブにされ得て(この例ではハイ)、パスデバイス234および238をイネーブルにし、相補的な書込みデータDATA/DATABをデータノード(208および210)で駆動させる。これはラッチ回路202が書込みデータ値を受け取る結果となり得る。
その後、信号HOLDはアクティブ状態に戻ることができ、ホールドデバイスP3/P4をイネーブルにし、それによりラッチ部202に書込みデータをラッチさせる。
書込み動作において、高電圧バイアス信号HVB、リードOTP素子信号RDOTP、プログラムイネーブル信号PRGENを含む図2の種々の他の信号はローのまま存続し得ることに留意されたい。同時に、プログラミング電圧Vppは、プログラミング電圧(例えば高供給電圧VPWR)よりも小さい高い電圧にあるとしてよい。
このようにして、データはOTPラッチ回路200に書込まれ得る。
ここで図5に言及すれば、図2の同じ回路が、例示的なプログラミング動作において利用される信号レベルにより図示されている。プログラミング動作は、ラッチ部202内にラッチされたデータに従ってOTPデバイス212の状態を設定することができる。より詳しくは、ラッチ部202が1つの値を記憶した場合(ノード208がハイ、ノード210がロー)、GOAFデバイス212の絶縁体(酸化膜)が壊され、それによってGOAFデバイス212を通じて抵抗性短絡を生じる。ラッチ回路202が相補値を記憶した場合(ノード210がハイ、ノード208がロー)、GOAFデバイス212は非プログラム状態のままであり得て、それゆえ、GOAFデバイス212の絶縁体(酸化膜)は損なわれていないままであり得て、本質的にいかなる電流も引出すことができない。
図5に図示されたプログラム動作の例において、ラッチ部202は、GOAFデバイス212がプログラムされる結果となる(ノード208がハイ、ノード210がロー)データ値を記憶できると仮定されている。
図5に言及すれば、ラッチ部202内では、HOLD信号はアクティブであるとしてよく、再生を可能にする。等化信号EQは非アクティブであるとしてよい。さらに、RW信号は非アクティブであるとすることができ、ビット線(236および240)をラッチ部202から分離する。
OTP回路206内では、GOAFデバイス212がそのゲートでパルス化プログラミング電圧Vppを受け取ることができる。図示された特定の例において、GOAFデバイス212はおよそ20オングストロームの酸化膜厚を有しており、パルス化Vpp電圧は約6.5ボルトであると仮定される。高電圧トランジスタ214はアクティブな高電圧信号HVBを受け取ることができる。そのような信号は、プログラミングが行われる場合、GOAFデバイス212のソース/ドレインをより低い電圧へプル(pull)させることができる。同時に、そのようなデバイスは、ラッチ部202を相対的に高いプログラミング電圧Vppから分離することができる。図示された特定の例において、HVB信号は約3.25ボルトに駆動され得る。
ロード/プログラム回路218内では、プログラムイネーブルデバイス220が高電圧プログラムイネーブル信号PRGENを受け取ることができ、それによりラッチ部202に記憶されたデータ値をOTP回路206内のプログラミングデバイス216のゲートに接続する。このようにして、ノード208がハイであれば、プログラミングデバイス216はVGNDへのプログラミング経路をイネーブルにすることができる。図示された特定の動作において、高電圧プログラムイネーブル信号PRGENは約3.25ボルトであるとすることができる。同時に、リードOTPデバイス222は、非アクティブレベルのRDOTP信号を受け取ることができ、オフにされ得る。加えて、LOAD信号は非アクティブであるとしてよく、ロードデバイス226だけでなく電流リファレンス回路204もオフにする。
そのような条件下で、GOAF OTPデバイス212は、矢線500によって図示されたプログラミング電流を生成するようにプログラムされ得る。このようにして、OTPラッチ回路200は、特定のデータ値を保持するために一度だけプログラムされ得る。
ここで図6に言及すれば、図2の同じ回路がロード動作において利用される信号レベルにより図示されている。ロード動作は、OTPデバイス212の状態に従ってラッチ部202の状態を設定することができる。より詳しくは、OTPデバイス212がプログラムされている(すなわち、電流を引出す)場合、ラッチ部202は1つの値を記憶するように設定され得る(ノード208がハイ、ノード210がロー)。逆に、OTPデバイス212がプログラムされていない(すなわち、本質的にいかなる電流も引出さない)場合、ラッチ部202は反対の値を記憶するように設定され得る(ノード208がロー、ノード210がハイ)。
以下の説明において、OTPデバイス212はプログラムされていると仮定される。OTP回路206内では、GOAFデバイス212がそのゲートで高電圧を受け取ることができる。図示された特定の例において、高電圧は約1.8ボルトの高電源電圧であるとしてよい。高電圧トランジスタ214もまた約1.8ボルトの類似の高供給電圧を受け取ることができる。その結果、電流経路がGOAFデバイス212および高電圧トランジスタ214を通じてイネーブルにされ得る。
ロード/プログラム回路218内では、プログラムイネーブルデバイス220が非アクティブ(ロー)のプログラムイネーブル信号PRGENを受け取ることができる。LOAD信号はハイであるとしてよく、電流に対しOTP回路206からノード208への経路および、リファレンス電流回路204からノード210への別の電流経路を付与する。想起される通り、OTPデバイス212がプログラムされている時、ノード208への漏れ(すなわち、充電)電流はノード210へのリファレンス電流よりも大きいとしてよい。OTPデバイス212がプログラムされていない時、ノード208への漏れ電流はノード210へのリファレンス電流よりも小さいとすることができる。それゆえ、OTPデバイス212のプログラム状態に従って、ノード208と210との間の電位は異なることができ、最終的にラッチされ得る。
ラッチ部202内では、等化デバイスN3/N4が初期にイネーブルにされ得るのに対し、ホールドデバイスP3/P4はディスエーブルにされる。いったん十分な差電圧がノード208と210との間に生じると、等化デバイスN3/N4はディスエーブルにされ得て、ホールドデバイスP3/P4はイネーブルにされることができ、従ってOTPデバイス212の状態に基づきデータ値をラッチする。
そうしたロード動作についての信号のタイミングの1例が図7に図示されている。
図7は、等化信号EQ、ホールド信号HOLDおよびOTPリード信号RDOTPを図示しているタイミング図である。ほぼ時間t0に、信号EQはハイになることができ、等化デバイスN3/N4をイネーブルにする一方、信号HOLDはハイであるとしてよく、ホールドデバイスP3/P4をオフにする。これは、ラッチ部202のノード208および210が接地(VGND)に放電される結果となり得る。
ほぼ時間t1に、信号EQはローレベルに戻ることができ、データノード208および210が互いに分離される結果となる。この時、ノード208および210はOTPデバイス212のプログラム状態に基づき異なる電位に駆動され得る。加えて、信号RDOTPはアクティブになることができ、OTP回路206のためのプログラミング経路をディスエーブルにする。信号RDOTPがアクティブになった後に信号LOADもまたイネーブルにされる点に留意されたい。
ほぼ時間t2に、信号HOLDはローレベルに戻ることができ、ホールドデバイスP3/P4をイネーブルにし、それによりラッチ部202のラッチング機能をイネーブルにする。データはこのようにラッチされることができ、OTPデバイス212を表現する。
このようにして、OTPラッチ回路200はプログラムされ得る。プログラムされたOTPデバイス212の漏れ経路は矢線600によって図示されている。
ここで図8A〜8Cに言及すれば、3T GOAF回路のより詳細な説明が示されるであろう。そのような回路は、当該回路がOTP回路として使用され得るという点で上記の実施形態に関連して考えることができる。図8Aは、3T GOAF回路800の概略図を示す。図示された特定の3T GOAF回路800は、GOAFデバイス802、高電圧NFET(NMOS)804および低電圧NFET(NMOS)806を含み得る。GOAFデバイス802は、プログラムノード808と結合されたゲート構造および、高電圧NFET(NMOS)804のドレインとコモンで接続されたソース/ドレイン構造を有することができる。高電圧NFET(NMOS)804は、大多数の他のトランジスタよりも高いそのゲートとドレイン/ソースとの間の電圧差に耐えることができる高電圧デバイスであるとしてよい。高電圧NFET(NMOS)804は、低電圧NFET(NMOS)806のドレインと接続されたソースを有することができる。低電圧NFET(NMOS)806は、低供給電圧VGNDと接続されたソースを有することができる。
図8Aは、種々のデバイスのゲート(ゲート構造)で受け取られ得る高電圧レベルの極めて特定的な例を図示している。それゆえ、プログラムノード808は、6.5ボルトほどの大きさとしてよい信号を受け取ることができる。高電圧NFET(NMOS)804のゲートは、3.25ボルトほどの大きさとしてよい信号を受け取ることができる。最後に、低電圧NFET(NMOS)806のゲートは、1.8ボルトほどの大きさとしてよい信号を受け取ることができる。
図8Bは、1実施形態に従ったGOAFデバイスの側面断面図を図示している。GOAFデバイス810は、NFET(NMOS)と同じ一般的な構造を有することができ、pドープト基板814上に形成されたゲート絶縁体812および、ゲート絶縁体(例えば酸化膜)812の上に形成されたゲート構造816を含む。加えて、Nドープトソース818およびNドープトドレイン820が基板814に形成され得る。Nドープトソース818およびドレイン820は互いにコモンで接続され得る。
十分に理解されるように、高電圧がゲート構造816とソース/ドレイン818/820との間に印加されると、ゲート絶縁体812は、電荷トラッピングおよびパーコレーションに起因して弱点で破壊し得る。破壊点での電流密度は局所化された高温度をもたらす結果となり、それはゲート構造812と基板814とを接続するシリコンフィラメント(822として図示)を創成し得る。そのようなフィラメント(例えば822)の創成は、飽和ドレインによりトランジスタのように作用するダイオード様構造を形成し得る。
図8Cは、プログラムされたGOAFデバイスの代表的なモデルを図示している。このように、GOAFデバイスモデル830は、ダイオードとともに抵抗RSHORTを含み得る。
ここで図9に言及すれば、3T GOAF回路のための例示的なレイアウトが平面図で記載されている。図9は、それが上記の回路とともに使用され得る1つの可能なレイアウト構成を表しているので、上記の実施形態に関連して考えることができる。
レイアウト900は、コモンVpp接点904に関して対称にされた4つの3T GOAF回路902−0〜902−3を例示している。各々のGOAF回路(902−0〜902−3)は、GOAFデバイス906、高電圧トランジスタ908および低電圧トランジスタ910(GOAF回路902−3だけについて図示)を含み得る。ハッチングした構造は、アイソレーション912によって互いに分離された活性領域の上に形成されたポリシリコンゲート層であるとしてよい。
十分に理解されている技法に従って、デバイス906ならびにトランジスタ908および910は、ゲート酸化膜によって基板から分離されたポリシリコンゲートにより形成され得る。デバイス906および908は、より厚いゲート酸化膜および/または特殊ドーピングによる高電圧デバイスであるとすることができる。
図12のそれのような従来の方式では、レイアウト900は、冗長性が使用されなければ2つのOTPラッチ回路だけに通用し、冗長性が使用される場合は1つのOTPラッチ回路だけに通用し得ることが理解される。極めて対照的に、レイアウト900が上記の実施形態に従ったOTPラッチ回路において使用された場合、そうしたレイアウトは冗長性が使用されなければ4つのOTPラッチ回路に通用し、また冗長性が使用される場合には2つのOTPラッチ回路に通用し得る。
このようにして、種々の実施形態は、図12のそれのような従来の方式に優る回路サイズの著しい縮小を提供することができる。
ここで図10に言及すれば、OTPラッチ回路をプログラムする/動作させる方法を以下に説明する。図10の実施形態は、そのような方法がそうした回路によって実行され得るという点で、上記の実施形態に関連して考えることができる。
図10は、OTPデバイスによりデータ電流IDATAを生成すること(ステップ1002)を含む方法1000の流れ図を図示している。方法は、OTPデバイスによらずリファレンス電流IREFを生成すること(ステップ1004)をさらに含む。データ電流IDATAがリファレンス電流IREFよりも大きい場合(1006からのY)、1つのデータ値DATAがラッチされ得る(ステップ1008)。データ電流IDATAがリファレンス電流IREFよりも大きくない場合(1006からのN)、相補的データ値DATABがラッチされ得る(ステップ1010)。
従って、種々の実施形態は、(2つに対して)1つのOTPデバイスだけが論理状態を不揮発性様態で記憶するために使用され得るので、従来の解決策に優る改良を提示することができる。さらに、冗長性が望ましい場合には(2つのそうしたデバイスを追加しなければならないことに対して)、1つだけの追加的なOTPデバイスが追加される必要がある。
さらなる利点は、改善された全プログラミングイールドとすることができる。図12のそれのような従来の方式において、OTPデバイスからのデータ値のローディングは、2つのOTPデバイスのうちの一方における漏れ電流に依存するとしてよい。すなわち、少なくとも1つのOTPデバイスが全部のそうした回路のために常にプログラムされていなければならないであろう。対照的に、上記の実施形態は、記憶される論理値によって指示された場合にのみ1つのデバイスをプログラムすることに依存する。
さらにまた、本発明は、ロード動作をより効率的にするために有利な程度の調整可能性を提供し得る。より詳しくは、リファレンス電流は、プログラミング後に予想または実際のGOAF抵抗値に基づいて調整することができる。これは、より高速で、かつ/またはより信頼できるロード動作をもたらすことができる。
本発明の実施形態は具体的に開示されていない要素および/またはステップがなくても実施され得ることが理解される。すなわち、本発明の発明的特徴は、要素またはステップの削除であるとしてよい。
さらに、明快さのために、広く知られており本発明に関連しないOTPラッチ回路および動作方法の詳細の多くは上述の説明から省略されている。
この明細書全体を通じて「1実施形態」または「実施形態」との言及は、その実施形態に関連して記述されたある特定の機能、構造または特徴が本発明の少なくとも1つの実施形態に含まれることを意味するということを認識しなければならない。従って、この明細書の種々の部分における「実施形態」または「1実施形態」または「別の実施形態」との2つ以上の言及は、必ずしも全部が同一の実施形態に言及しているわけではないことを強調しておく。さらに、特定の機能、構造または特徴は本発明の1つ以上の実施形態において適宜組合せてもよい。
同様に、ここに記載された特定の実施形態の種々の態様を詳述したが、本発明は、本発明の精神および範囲を逸脱することなく種々の変化、代用および変更を受けることができるであろう。
100 プログラマブルラッチ回路
102 ラッチ部
104 電流源回路
106 OTP回路
ND0、ND1 相補形データノード
DATA、DATAB 相補的なデータ値
102 ラッチ部
104 電流源回路
106 OTP回路
ND0、ND1 相補形データノード
DATA、DATAB 相補的なデータ値
Claims (20)
- 論理値を記憶するために一度だけプログラムされることが可能なワンタイムプログラマブル(OTP)デバイスと、
いずれかのOTPデバイスの状態に従って生成されない電流リファレンスを供給する電流源と、
前記OTPデバイスに応答して引出された電流とリファレンス電流との比較に基づき所定の論理値を記憶する記憶回路と、を有するプログラマブルラッチ回路。 - 前記OTPデバイスはゲート酸化膜アンチヒューズデバイスを有することを特徴とする請求項1に記載のプログラマブルラッチ回路。
- 前記記憶回路は、
前記所定の論理値を記憶し、相補論理値を記憶する少なくとも2つのラッチノードを含むラッチ回路と、
前記ラッチノードのうちの少なくとも1つと結合され、その論理値を増幅するリード増幅器と、
前記ラッチノードのうちの少なくとも1つと結合され、前記ラッチ回路にデータを書込むための経路を付与するパスデバイスと、を含む請求項1に記載のプログラマブルラッチ回路。 - データ値が前記OTPデバイスからロードされている時にアクティブであるロード信号によってイネーブルにされる第2のトランジスタと直列に、電源と結合されている第1のトランジスタを含むトランジスタペアと、
データ値が前記OTPデバイスからロードされている時にアクティブであるロード信号によってイネーブルにされる第2のトランジスタと直列に、電源電圧間のレベルのバイアス電圧と結合されている第1のトランジスタを含むトランジスタペアと、
カレントミラーレグのうちの1つと直列に結合され、データ値が前記OTPデバイスからロードされている時にアクティブであるロード信号によってイネーブルにされるロードトランジスタを有するカレントミラーと、
カレントミラーレグの両方と直列に結合され、データ値が前記OTPデバイスからロードされている時にアクティブであるロード信号によってイネーブルにされるロードトランジスタを有するカレントミラーと、
データ値が前記OTPデバイス制御からロードされている時にアクティブであるロード信号によってイネーブルにされるロードトランジスタと直列の抵抗と、から構成されるグループから前記電流源が選定されることを特徴とする請求項1に記載のプログラマブルラッチ回路。 - 絶縁ゲート電界効果トランジスタを有する前記電流源および記憶回路と、
前記OTPデバイスおよび少なくとも1つの高電圧トランジスタを含むOTP回路をさらに含み、
前記高電圧トランジスタは前記電流源および前記記憶回路のトランジスタよりも高電圧破壊に耐性であるゲート絶縁体を含むことを特徴とする請求項1に記載のプログラマブルラッチ回路。 - 前記記憶回路は、所定の論理値を記憶し、相補論理値を記憶する少なくとも2つのラッチノードを含むラッチ回路を含んでおり、
前記OTP回路は前記OTPデバイス、前記高電圧トランジスタおよびプログラミングトランジスタを含んでおり、
前記高電圧トランジスタのソース−ドレイン経路は前記OTPデバイスとラッチノードのうちの1つとの間に結合されており、
前記プログラミングトランジスタのソース−ドレイン経路は前記高電圧トランジスタと低電源電圧との間に結合されていることを特徴とする請求項5に記載のプログラマブルラッチ回路。 - 論理値を記憶するために一度だけプログラムされることが可能な冗長性OTP(R−OTP)デバイスをさらに含み、
前記R−OTPデバイスは、前記OTPデバイスと並列に構成されており、前記OTPデバイスに欠陥がなければ前記OTPデバイスの状態と一致するようにプログラムされないことを特徴とする請求項1に記載のプログラマブルラッチ回路。 - 論理値を記憶するクロスカップルデータノードを有するラッチ回路と、
第1のデータノードと結合されており、ロード信号に応答して第1のデータノードに、いずれの不揮発性記憶デバイスによっても制御されない第1の電流を供給する電流源回路と、
第1の状態では本質的にいかなる電流も引出さず第2の状態においては漏れ電流を引出す、前記ロード信号に応答して第2のデータノードと結合されているワンタイムプログラマブル(OTP)デバイスと、を有するワンタイムプログラマブルラッチ。 - 前記ラッチ回路は、
データノード間でクロスカップルされた1対のラッチトランジスタと、
1対のホールドトランジスタと、を有しており、第1のホールドトランジスタは第1のデータノードと第1の供給電圧との間に結合されたソース−ドレイン経路を有しており、
第2のホールドトランジスタは第2のデータノードと前記第1の供給電圧との間に結合されたソース−ドレイン経路を有しており、
前記第1および第2のホールドトランジスタのゲートはホールド信号を受け取るためにコモンで結合されていることを特徴とする請求項8に記載のワンタイムプログラマブルラッチ。 - 前記ラッチ回路は、
1対の等化トランジスタをさらに含んでおり、第1の等化トランジスタは前記第1のデータノードと第2の供給電圧との間に結合されたソース−ドレイン経路を有しており、
第2の等化トランジスタは前記第2のデータノードと前記第2の供給電圧との間に結合されたソース−ドレイン経路を有しており、
前記第1および第2の等化トランジスタのゲートは等化信号を受け取るためにコモンで結合されていることを特徴とする請求項9に記載のワンタイムプログラマブルラッチ。 - 前記OTPデバイスと前記第2のデータノードとの間に結合されたソース−ドレイン経路を有する高電圧トランジスタをさらに含む請求項8に記載のワンタイムプログラマブルラッチ。
- 前記高電圧トランジスタと第2の供給電圧との間に結合されたソース−ドレイン経路を有するプログラミングトランジスタおよび、データノードのうちの1つと結合されたゲートをさらに含む請求項11に記載のワンタイムプログラマブルラッチ。
- 前記プログラミングトランジスタのゲートと前記データノードの一方との間に結合されたソース−ドレイン経路を有するプログラムイネーブルトランジスタをさらに含む、請求項12に記載のワンタイムプログラマブルラッチ。
- 前記OTPデバイスと前記第2のデータノードとの間に結合されたソース−ドレイン経路を有するOTPロードトランジスタと、
前記電流源回路と前記第1のデータノードとの間に結合されたソース−ドレイン経路を有する電流源ロードトランジスタと、をさらに含み、
前記OTPロードトランジスタおよび前記電流源ロードトランジスタのゲートはロード信号を受け取るためにコモンで結合されていることを特徴とする請求項8に記載のワンタイムプログラマブルラッチ。 - 所定の論理値を表現するプログラムされた電流値を供給するためにワンタイムプログラマブル(OTP)デバイスの状態を確立するステップと、
OTPデバイスから生成されないリファレンス電流を供給するステップと、
プログラムされた電流と前記リファレンス電流との差に基づきデータ値をラッチするステップと、を有するプログラマブルラッチングの方法。 - 前記OTPデバイスの状態を確立することは、
1つの論理値を記憶するために、漏れ電流を引出すゲート酸化膜アンチヒューズデバイスの絶縁体において短絡を生じることと、
別の論理値を記憶するために、前記ゲート酸化膜デバイスアンチヒューズにより本質的にいかなる電流も引出さないために前記ゲート酸化膜アンチヒューズデバイスのゲート絶縁体を変更しないことと、を含む請求項15に記載のプログラマブルラッチングの方法。 - リファレンス電流は前記漏れ電流よりも小さいことを特徴とする請求項16に記載のプログラマブルラッチングの方法。
- 前記リファレンス電流を供給することは電流供給トランジスタをバイアスさせることを含む請求項15に記載のプログラマブルラッチングの方法。
- 前記OTPデバイスの1つの状態をプログラムする時に、
1つのデータ値をラッチに書込むことと、
前記ラッチが特定のデータ値を記憶した時に前記OTPデバイスへのプログラミング電位をイネーブルにすることと、をさらに含む請求項15に記載のプログラマブルラッチングの方法。 - 前記リファレンス電流を供給することは、ディジタル値から前記リファレンス電流を生成することを含む請求項15に記載のプログラマブルラッチングの方法。
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