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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich auf Speicherarrays und insbesondere
auf das Abfragen von Daten aus einer nicht-flüchtigen Speicherzelle.
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Stand der Technik
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Löschbare,
programmierbare Nur-Lese-Speicher (EPROMs) oder elektrisch löschbare programmierbare
Nur-Lese-Speicher (EEPROMs) verwenden eine Floating-Gate-Struktur
von Speicherzellen für
das Speichern von Daten. Die Floating-Gate-Speicherzelle wird programmiert
durch Verändern
der Schwellwertspannung einer Floating-Gate-Einrichtung in der Speicherzelle.
Im allgemeinen sind Speicherzellen in einem Array (Feld) angeordnet,
so daß jede
Zelle eine zugehörige
Bitleitung und eine zugehörige
Wortleitung hat. Wenn auf eine Speicherzelle durch ein an der Speichereinrichtung
angelegtes Eingangsadreßsignal
zugegriffen wird, so bleibt eine Speicherzelle, die eine geänderte/erhöhte Schwellwertspannung
hat, abgeschaltet, was dazu führt,
daß ein
erstes Spannungsniveau von der Speicherzelle abgefragt bzw. erfaßt wird.
Eine Speicherzelle, welche einen nicht-geänderten Schwellwert hat, wird
beim Zugreifen darauf eingeschaltet, so daß ein zweites Spannungsniveau
von der Speicherzelle erfaßt
bzw. abgefragt wird.
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Eine
gemeinsame Bitleitung für
eine Gruppe von Speicherzellen ist mit einem Abfrageverstärker verbunden,
der so arbeitet, daß er
die von einer Speicherzelle erfaßte bzw. abgefragte Spannung
mit der Spannung an einer Referenzsignalleitung vergleicht und eine
Spannung ausgibt, die den logischen Zustand wiedergibt, der in der
Speicherzelle gespeichert ist. 1 zeigt
einen einfachen Schaltkreis, welcher die Art und Weise veranschaulicht,
in welcher ein Abfrageverstärker
Daten von einer Speicherzelle mit Floating-Gate-Struktur erfaßt bzw.
abfragt. Die Stromquelle IREF repräsentiert
einen Strom einer Referenzzelle, der in einem Zweig eines Referenzschaltkreises
bereitgestellt wird, und die Stromquelle ICELL repräsentiert
den Strom der adressierten Arrayzelle, die in dem Schaltungszweig
des Arrays bereitgestellt wird. Die Spannung am ersten Eingang des
Abfrageverstärkers
VSA1, welche den logischen Zustand der Speicherzelle
repräsentiert,
ist VDD – ICELL R1 und die Spannung an dem zweiten Eingang
des Abfrageverstärkers,
VSA2, welcher dem Referenzspannungssignal
entspricht, ist VDD – IREF·R2. Wenn die adressierte Zelle derart programmiert
worden ist, daß ihre
Schwellwertspannung Vt auf ein hohes Niveau heraufgesetzt ist, so
ist ICELL sehr klein und dementsprechend
VSA1 > VSA2. Wenn andererseits die adressierte Zelle
nicht programmiert ist, so daß ihre Schwellwertspannung
niedrig ist, und wenn ICELL groß genug
ist, so ist VSA1 < VSA2.
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2 zeigt
die Struktur eines Abfrageverstärkers
nach dem Stand der Technik, welcher Lasteinrichtungen M0 und M2–M4, die
Widerständen
R1 bzw. R2 entsprechen,
einen Vorladeschalt kreis, der in dem Pfad des Arrayschaltkreiszweiges
liegt, welche die Einrichtung M1 und den Invertierer XI1 enthält, einen
Vorladeschaltkreis der Zelle, der in dem Pfad des Referenzzellenschaltkreiszweiges,
welcher die Einrichtung M5 und den Invertierer XI2 enthält, Spaltenauswahl-
oder Bitleitungstransistoren MBL0–MBL2, eine Referenzzelle XREF0,
Floating-Gate-Einrichtungen XCELL0–XCELL2, die mit entsprechenden verschiedenen
Wortleitungen WL0–WL2
verbunden sind, und einen Komparator bzw. Vergleicher U1 umfaßt. 2 zeigt
die Arraystruktur nicht im einzelnen. Eine genaue Beschreibung eines
Beispiels einer Arrayarchitektur wird in dem US-Patent Nr. 5,526,307 offenbart,
welche demselben Inhaber gehört
wie das vorliegende Patent.
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Die
Floating-Gate-Speicherzellen werden programmiert durch Einstellen
der Schwellwertspannung der Speicherzelleneinrichtungen XCELL0–XCELL2.
Für die
Referenzzelle XREF0 sind das Steuergate und das Floating-Gate miteinander
verbunden. Ihre Schwellwertspannung wird festgelegt durch den Herstellungsprozeß, so daß dann, wenn
ein Signal RWL angelegt wird, die Referenzzelle einschaltet und
ein vorbestimmter Strom IREF durch den Pfad
des Schaltkreiszweiges der Referenzzelle gezogen wird.
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Wenn
im Betrieb die Eingangsadresse zu der Einrichtung decodiert wird
und die WL0 und BL0-Signalleitungen ausgewählt werden, wird der adressierte
Spaltenauswähler
MBL0 eingeschaltet, was die Bitleitung 20, welche der Zelle
XCELL0 entspricht, auf LOW zieht. Wenn die Bitleitung 20 LOW
ist, so beginnt der Vorladeschaltkreis der Speicherzelle mit dem
Vorladen der Bitleitung 20 und stellt eine Spannung (z.
B. 1,2 V) auf der Drainseite der adressierten Zelle (in diesem Fall
XCELL0) bereit. Der Abfragepfad der Referenzzelle spiegelt den Vorgang
auf dem Abfragepfad der Speicherzelle wieder. Wenn beispielsweise
das Signal RWL angelegt wird, so wird die Referenzzelle XREF0 eingeschaltet
und die Vorladeschaltung der Referenzzelle beginnt ebenfalls, die
Referenzsignalleitung vorzuladen, um eine Vorladespannung an der
Drain der Referenzzelle XREF0 bereitzustellen. Das RWL-Signal kann
entweder gepulst oder konstant sein. Die Spannung VSA1 an
dem ersten Eingang des Komparators U1, der mit dem Abfragepfad der
Speicherzelle verbunden ist, ist VSA1 =
VDD – IXCELL0·RM0 und die Spannung VSA2 an
dem zweiten Eingang des Komparators U1, welcher mit dem Abfragepfad
der Referenzzelle verbunden ist, ist VSA2 =
VDD – IXREF0·RM2∥M3∥M4.
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Um
einen ordnungsgemäßen Betrieb
sicherzustellen, ist es notwendig, den Schaltkreis derart auszulegen,
daß dann,
wenn eine Speicherzelle so programmiert ist, daß wenn sie eine hohe Schwellwertspannung
hat (d.h. eine logische „1"), nur ein kleiner
Betrag an Leckstrom durch den Abfragepfad der Speicherzelle fließt, so daß VSA1 > VSA2 ist. Wenn andererseits die Speicherzelle
nicht programmiert ist und eine niedrige Schwellwertspannung hat
(d.h. logisch „0" ist), so muß die Schaltkreisauslegung
sicherstellen, daß genügend Strom
durch den Abfragepfad der Speicherzelle fließt, so daß VSA1 < VSA2 ist. Insbesondere
wenn „1" erfaßt wird
(SAOUT = „1"), so ist VSA1 > VSA2 oder VDD – IXCELL0·RM0 > VDD – IXREF0·RM2∥M3∥M,
was sich darauf reduziert, daß RM0/RM2∥M3∥M < IXREF0/IXELL0 ist. Das Verhältnis von RM0/RM2∥M3∥M wird
als das Abfrageverhältnis
bezeichnet. Um demnach eine genaue Abfrage sicherzustellen, muß das Abfrageverhältnis erhalten
bleiben.
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Die
Abfolge des Abfragens der Speicherzelle, wie sie in 2 dargestellt
ist, ist die folgende und ist in den 3A und 4A dargestellt.
Im allgemeinen wird anfänglich
ein Chipfreigabesi gnal zu einem Zeitpunkt T1 an der Speichereinrichtung
angelegt. Alternativ kann auch ein ADDRESS-Übergangssignal verwendet werden,
um den Lesevorgang auszulösen,
wobei dann, wenn eine Adresse angelegt wird, ein ADDRESS-Übergangssignal
erzeugt wird. Zum gleichen Zeitpunkt oder kurz danach wird eine Adresse
an dem Eingang eines Adreßdecoders (nicht
dargestellt) der Speichereinrichtung angelegt, und löst dabei
das Decodieren der Adresse aus. Es folgt ein Zeitintervall ΔT, in welchem
die Adresse decodiert wird. Nach der Decodierung wird ein Auswahlsignal
an dem Gate eines der Bitleitungsauswahltransistoren BL0–BLn und
an einer der Wortleitungsauswahlsignalleitungen WL0–WLn bereitgestellt.
Die Adresse wird zum Zeitpunkt T2 decodiert und abhängig davon,
ob die adressierte Speicherzelle mit einer hohen Schwellwertspannung
oder mit einer niedrigen Schwellwertspannung decodiert ist, beginnt
VSA1 zu fallen (3A) oder
zu steigen (4A). Schließlich werden VSA1 und
VSA2 durch den Komparator U1 verglichen
und das verglichene Ergebnis wird an den (nicht dargestellten) Ausgangspuffer
gesendet.
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Aus
der obigen Beschreibung ergibt sich, daß die Spannung an dem Abfrageverstärkereingang SA1
nur dann beginnt, anzusteigen oder abzufallen, nachdem die Adreßdecodierung
abgeschlossen ist. Gemäß 3A sei
angenommen, daß in
dem Fall, in welchem der vorherige Zustand der Speicherzelle der
logische Zustand einer „1" war, eine „0" abgefragt bzw. erfaßt wird.
Im allgemeinen kann die Zeitdauer ΔT der Decodierung der Adresse
in dem Bereich von 15 nsec oder darüber liegen. Wenn daher die
Latenzzeit von 15 ns reduziert oder beseitigt werden kann, so kann
die Lesegeschwindigkeit verbessert werden. Eine ähnliche Situation tritt auch
auf beim Abfragen eines logischen Zustandes einer „1" in dem Fall ein, in
welchem der vorherige Zustand der Speicherzelle ein logischer Zustand „0" war, wie es in 4A dargestellt
ist.
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Eine
bekannte Technik, die verwendet wurde, um das obige Problem zu überwinden,
besteht darin, beide Seiten des differentiellen Abfrageverstärkers auszugleichen.
Beispielsweise verwendet das US-Patent Nr. 4,884,214 mit dem Titel „Nonvolatile Semiconductor
Memory Device" einen
Ausgleichsschaltkreis, der auf die Erfassung eines Adreßübergangssignals
(ATD-Signals) reagiert, um beide Eingänge des differentiellen Abfrageverstärkers während einer
Periode des Nicht-Auslesens auf ein hohes Potentialniveau zu setzen.
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In ähnlicher
Weise wird in dem US-Patent Nr. 5,524,094 mit dem Titel „Nicht-flüchtige Speichereinrichtung
mit einem NAND-Array" ein
Ausgleicherschaltkreis verwendet, um beide Eingänge des Abfrageverstärkers auf
eine Zwischenspannung von ½ VCC
auszugleichen.
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Schließlich gleicht
auch das US-Patent Nr. 5,559,737 mit dem Titel „Nonvolatile Semicondcutor Memory
Capable of Simultaneously Equalizing Bit Lines and Sense Lines" ebenfalls beide
Eingänge
des Abfrageverstärkers
aus, wobei ein Bitleitungsvorspannschaltkreis und ein Bitleitungsvorspannschaltkreis
einer Ersatzzelle oder Pseudozelle verwendet wird. In allen drei
dieser bekannten Techniken wird ein Ausgleichsschaltkreis/Impuls
verwendet, um beide Seiten des Abfrageverstärkers kurzzuschließen, um
die Bitleitungs- und Ersatzbitleitungseingänge des Abfrageverstärkers auszugleichen.
Insbesondere wird ein Durchlaßgatter
bzw. -Gate verwendet, um die ausgeglichenen Eingänge des Abfrageverstärkers von
der Bitleitung und der Ersatzbitleitung zu isolieren und damit erfordern
die Durchlaß-Gates bzw.
-gatter ein Pulsieren, um das Abfragen des logischen Zu standes in
der Speicherzelle zu ermöglichen,
wenn die Abfrageverstärkereingänge ausgeglichen
worden sind.
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Die
US-A-5,530,671 beschreibt eine Halbleiterspeichereinrichtung, die
eine Voreinstellfunktion eines Abfrageverstärkers hat. Der Stromverbrauch bzw.
die Umwandlung von Strom in Wärme
wird reduziert durch Anordnen einer Zeigerleitung, die durch den
Abfrageverstärker
vorgeladen wird, einschließlich
eines Voreinstellschaltkreises, anstatt durch einen Referenzschaltkreis.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Besondere
und bevorzugte Ausführungsformen
der vorliegenden Erfindung werden dargelegt in den beigefügten unabhängigen und
abhängigen
Ansprüchen.
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Die
vorliegende Erfindung stellt einen Abfrageverstärkerschaltkreis bereit, der
in der Weise funktioniert, daß er
die Lesezeiten von Speicherzellen reduziert, indem er den Einfluß der Adreßdecodierdauer
beim Lesevorgang reduziert, welcher bei den Abfrageverstärkerschaltkreisen
nach dem Stand der Technik auftritt.
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Der
Abfrageschaltkreis von bevorzugten Ausführungsformen reduziert die
Lesezeiten einer Speicherzelle, indem ein Vorladeschritt vor dem
Decodieren ausgeführt
wird. Der Abfrageschaltkreis weist einen Komparator auf, um eine
Spannung, welche den in der Speicherzelle gespeicherten Daten entspricht,
mit einer Referenzsignalleitung zu vergleichen. Der Ausgang des
Komparators ist eine Spannung, welche den gespeicherten logischen
Zustand der Speicherzelle repräsentiert.
In einem Zeitintervall der Vordecodierung und in Reaktion auf einen
Erfassungsimpuls, der zu einem Chipfreigabesignal und/oder zumindest
einer der Adreßeingaben
gehört, lädt der Abfrageschaltkreis
den Komparatorabfrageeingang auf ein Spannungsniveau vor, welches
dem Referenzsignaleingang des Komparators äquivalent ist. Im Ergebnis
wird ein erster Teil des Spannungsübergangs auf der Bitleitung,
welcher von dem Lesevorgang herrührt,
während
des Vordecodierintervalls durchgeführt und ein zweiter Teil des Übergangs
wird nach der Adreßdecodierung
durchgeführt,
wodurch der Lesevorgang beschleunigt wird.
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In
einer Ausführungsform
enthält
der Abfrageschaltkreis einen Zweig eines Arrayschaltkreises, welcher
einen ersten Satz von Last bzw. Belastungseinrichtungen, einen Vorladeschaltkreis
des Arrayzweiges und eine Ersatzzelle (Dummyzelle) des Arrayzweiges
umfaßt.
In einer Ausführungsform
des Arrayschaltkreiszweiges wird die Ersatzzelle als eine Floating-Gate-Einrichtung ähnlich der
Referenzzelle XREF0 bezeichnet. Der erste Satz von Lasteinrichtungen
enthält
erste und zweite Teilsätze
von Lasteinrichtungen. Der erste Teilsatz von Lasteinrichtungen
ist dauerhaft freigeschaltet, während
der zweite Teil davon Lasteinrichtungen wahlweise freigegeben wird.
Der Abfrageschaltkreis weist weiterhin einen Zweig eines Referenzschaltkreises
auf, der einen zweiten Satz von Lasteinrichtungen, einen Vorladeschaltkreis
des Referenzzweiges und eine Referenzzweigzelle hat. In Reaktion
auf einen Erfassungsimpuls wird ein Freigabesignal der Vordecodierung
bereitgestellt, welches den zweiten Teilsatz von Lasteinrichtungen
freigibt, um so das Abfrageverhältnis zu
variieren. Außerdem
wird in Reaktion auf den Erfassungsimpuls eine Vorspannung der Vordecodierung
bereitgestellt, welche die Arrayersatzzelle freischaltet und vorspannt,
um einen bestimmten Strom des Arrayzweiges bereitzustellen. Während des
Vordecodierintervalls wird der Erfassungsimpuls bereitgestellt und
der zweite Teilsatz von Lasteinrichtungen und die Ersatzzelle des
Arrays werden in der Weise freigeschaltet, daß die Spannung auf dem Abfrageeingang
des Komparators der Spannung auf dem Referenzsignaleingang des Komparators äquivalent ist.
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In
einer Ausführungsform
sind die effektiven Last- und Stromcharakteristiken, die man am
Abfrageeingang des Komparators sieht, den effektiven Last- und Stromeigenschaften äquivalent,
die man an dem Referenzsignaleingang des Komparators während des
Vordecodierintervalls erkennt. In einer weiteren Ausführungsform
werden die Last- und Stromeigenschaften des Abfrageeingangs eingestellt,
so daß das
Abfrageverhältnis
während
des Vordecodierintervalls näherungsweise
1 ist.
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Wenn
die Adresse decodiert worden ist, werden der zweite Teilsatz der
Lasteinrichtungen und die Ersatzzelle des Arrayzweiges abgeschaltet,
um das Abfrageverhältnis
zu verändern.
In diesem Zustand treiben der erste Teilsatz der Lasteinrichtung,
der Vorladeschaltkreis des Arrayzweiges und die Speicherzelle selbst
die Bitleitung auf eine Spannung, die das logische Niveau wiedergibt,
welches in der Speicherzelle gespeichert ist. Die Ersatzzelle kann
eine konventionelle Floating-Gate-Einrichtung
sein, oder eine Floating-Gate-Einrichtung, deren Steuer-Gate und
Floating-Gate miteinander kurzgeschlossen sind, so daß sie als
eine Stromquelle wirkt, oder sogar als eine n-Kanal- oder p-Kanal-Einrichtung, welche
einen konstanten Strom erzeugt, wenn sie vorgespannt ist.
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In
einer weiteren Ausführungsform
umfaßt der
erste Teilsatz von Lasteinrichtungen zumindest eine MOS-Einrichtung,
die als ein Widerstandselement freigeschaltet und vorgespannt ist,
welches zwischen ein erstes Arbeitspotential und den ersten Eingang
des Komparators in dem Abfrageschaltkreis geschaltet ist. Der zweite
Teilsatz von Lasteinrichtungen enthält zumindest eine MOS-Einrichtung, die zwischen
das erste Arbeitspotential und den ersten Eingang des Komparators
geschaltet ist und welche durch das Freigabesignal der Vordecodierung
während
des Vordecodierintervalls freigeschaltet wird und abgeschaltet wird,
wenn die Adresse decodiert worden ist. Der zweite Satz von Lasteinrichtungen umfaßt zumindest
eine MOS-Einrichtung, die als ein Widerstandselement geschaltet
und vorgespannt ist und die zwischen das erste Arbeitspotential
und den zweiten Eingang des Komparators geschaltet ist.
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In
einer weiteren Ausführungsform
sind der Vorladeschaltkreis des Arrayzweiges und der Vorladeschaltkreis
des Referenzzweiges elektrisch äquivalente
Schaltkreise und die Ersatzzelle des Arrayzweiges und die Zelle
des Referenzzweiges sind elektrisch äquivalente Floating-Gate-Einrichtungen. In
einer Ausführungsform
haben die Ersatzzelle und die Referenzzelle dieselben Schwellwertspannungen und
sie sind durch äquivalente
Vorspann-Spannungen während
des Vordecodierintervalls vorgespannt.
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In
noch einer weiteren Ausführungsform
enthält
der Abfrageschaltkreis einen Detektor für Adreßübergänge (ATD-Detektor), welcher
entweder auf die Eingangsadressen oder ein Chipfreigabesignal auf der
Speichereinrichtung reagiert. Der ATD erzeugt einen Erfassungsimpuls,
der an einen Stromgenerator und an eine Lasteinrichtungssteuerung
angeschlossen wird. Der Spannungsgeneratorerzeugt in Reaktion auf
den Erfassungsimpuls eine Vorspannung der Vordecodierung, um die
Ersatzzelle des Arrayzweiges vorzuspannen. Die Lasteinrichtungssteuerung stellt
in Reaktion auf den Erfassungsimpuls das Freigabesignal der Vordecodierung
bereit, welches den zweiten Teilsatz von Lasteinrichtungen während des Vordecodierintervalls
freischaltet.
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Der
Abfrageschaltkreis kann in nicht-flüchtigen Speichersystemen, einschließlich EPROM
und EEPROM-Systemen mit Floating-Gate und flüchtigen Speichersystemen verwendet
werden, einschließlich
eines statischen RAM (SRAM) und eines dynamischen RAM (DRAM)
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
vorliegende Erfindung wird weiterhin nur anhand eines Beispiels
unter Bezug auf bevorzugte Ausführungsformen
derselben wiedergegeben, wie es in den beigefügten Zeichnungen dargestellt
ist, von denen:
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1 die
grundlegende Theorie zeigt, die hinter der Art und Weise steht,
in welcher ein Abfrageverstärker
Daten von einer Speicherzellenstruktur mit Floating-Gate erfaßt bzw.
abfragt,
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2 eine
Abfrageverstärkerstruktur
nach dem Stand der Technik zeigt,
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3A ein
Zeitablaufdiagramm ist, welches die zeitliche Abfolge für das Erfassen
eines logischen Zustandes von HIGH zu LOW mit der in 2 dargestellten
Abfragevorrichtung zeigt,
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3B ein
Zeitablaufdiagramm ist, welches die zeitliche Abfolge für das Abfragen
eines Überganges
von einem hohen zu einem niedrigen logischen Zustand ist, wobei
die Abfragevorrichtung einer Ausführungsform der vorliegenden
Erfindung entspricht, wie sie in 5 dargestellt
ist,
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4A ein
Zeitablaufdiagramm ist, welches die zeitliche Abfolge für das Abfragen
bzw.
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Erfassen
eines Überganges
eines logischen Zustandes von LOW zu HIGH mit der in 2 dargestellten
Abfragevorrichtung ist,
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4B ein
Zeitablaufdiagramm ist, welches die zeitliche Abfolge für das Abfragen
eines Überganges
von einem niedrigen zu einem hohen logischen Zustand ist, wobei
die Abfragevorrichtung einer Ausführungsform der vorliegenden
Erfindung entspricht, die in 5 dargestellt
ist,
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5 ein
Abfrageschaltkreis einer Floating-Gate-Speicherzelle einschließlich einer
Vordecodier- und Vorladeschaltung gemäß einer Ausführungsform
der Erfindung ist,
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6A eine
Ausführungsform
einer Steuerschaltung für
das Freigeben und Abschalten der Ersatzzelle des Arrayzweiges für das Einstellen
einer Vordecodierstromeigenschaft des Arrayzweiges ist,
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6B eine
Ausführungsform
einer Steuerschaltung für
das Freigeben zusätzlicher
Lasteinrichtungen ist, um die Lade- bzw. Lasteigenschaften der Vordecodierung
des Arrayzweiges einzustellen,
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7A–8B Ausführungsformen
einer ATD-Impulserzeugungsschaltung und entsprechende Zeitablaufdiagramme
zeigt.
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GENAUE BESCHREIBUNG DER
BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Eine
Ausführungsform
einer Abfragevorrichtung zum Abfragen des logischen Zustandes, der
in einer Floating-Gate-Speicherzelle gespeichert ist, und welcher
die Lesezeiten der Speicherzelle beschleunigt, ist in 5 dargestellt.
Die Abfragevorrichtung ist mit einem Speicherarray 10 aus
Speicher-Gate-Zellen verbunden, wobei jede Zelle eine einzelne Floating-Gate-Einrichtung
enthält
(beispielsweise XCELL0, XCELL1, XCELL2 ...). Jede Zelle hat eine
entsprechende, zugehörige
Bitleitung 11–13,
die jeweils mit einer entsprechenden Bitleitungsauswahleinrichtung
(MBL0, MBL1, MBL2 ...) verbunden ist. Gruppen von Bitleitungsauswahleinrichtungen
sind mit einer gemeinsamen Datensignalleitung verbunden, die an
die Abfragevorrichtung gekoppelt ist, um das Lesen von Speicherzellen
zu ermöglichen,
welche mit der Datensignalleitung über ihre entsprechende Bitleitungsauswahleinrichtung verbunden
sind. Wenn das entsprechende Bitleitungsauswahlsignal (beispielsweise
BL0, BL1, BL2, ...) und ihr Wortleitungsauswahlsignal (beispielsweise
WL0, WL1 und WL2) ausgewählt
wird, so wird eine der Speicherzellen (XCELL0, XCELL1, XCELL2) mit
der Datensignalleitung verbunden, um zu ermöglichen, daß der logische Zustand der
Speicherzelle durch die Abfragevorrichtung gelesen wird.
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Es
versteht sich, daß mehr
als eine Abfragevorrichtung mit dem Array 10 verbunden
werden kann, wobei jede Abfragevorrichtung über eine gemeinsame Datenleitung
mit einer anderen Gruppe von Speicherzellen verbunden wird.
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Die
Abfragevorrichtung umfaßt
einen Arrayschaltkreiszweig 1 und einen Referenzschaltkreiszweig 2.
Der Referenzschaltkreiszweig 2 stellt ein Referenzspannungssignal,
VSA2, an dem Eingang SA2 eines Komparators
U1 bereit. Ein Strom wird in dem Referenzschaltkreis 2 durch
Vorspannen der Referenzzelle XREF0 mit einem Lesesignal der Wortleitung
(RWL-Signal) bereitgestellt. Die Referenzzelle ist eine Floating-Gate-Einrichtung,
die eine vorbestimmte Schwellwertspannung hat, welche während der
Herstellung der Einrichtung eingestellt wurde. Der Referenzschaltkreis 2 enthält außerdem einen
Satz von MOS-Einrichtungen 14 (d.h. M2, M3 und M4), welche
als Widerstandslast vorgespannt sind, deren Gates mit VDD verbunden
sind. Der Ersatz von MOS-Einrichtungen
ist zwischen VDD und SA2 geschaltet. Ein Vorladeschaltkreis 15 (einschließlich einer
MOS-Einrichtung M3 und eines Inverters XI3) ist zwischen den SA2-Knoten
und die Referenzzelleneinrichtung XREF0 geschaltet. Wenn das Vorspannsignal
RWL angelegt wird, so wird der Vorladeschaltkreis 15 freigegeben,
so daß ein
Strom IREF0 in den Zweig des Referenzschaltkreises
bereitgestellt wird. Das Referenzspannungssignal VSA2, welches
an dem Komparatoreingang SA2 bereitgestellt wird, hängt von
dem spezifischen Widerstand der parallelen Kombination von Lasteinrichtungen M2–M4 und
dem Referenzstrom IREF0 ab, wie er nachstehend
in Gleichung 1 dargestellt ist: VSA2 = VDD – (RM2 ∥ RM3 ∥ RM4) × IREF0 Gl.
1
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Der
Zweig des Arrayschaltkreises enthält einen Satz von MOS-Lasteinrichtungen 16 (d.h.
M0, M6 und M7), welche zwischen VDD und den Eingang SA1 des Komparators
geschaltet sind. Die MOS-Lasteinrichtung M0 ist mit ihrem Gate mit
der Stromversorgung VDD verbunden und ist damit immer in den eingeschalteten
Zustand vorgespannt, um einen vorbestimmten spezifischen Widerstand
bereitzustellen. Die Gates der Lasteinrichtungen M6 und M7 sind
mit Vordecodierfreigabesignalen (CTS) verbunden und werden durch
Vorspannung eingeschaltet, wenn CTS auf HIGH getrieben wird, und
sie werden abgeschaltet, wenn CTS LOW ist. Ein Vorladeschaltkreis 17 (einschließlich einer
MOS-Einrichtung M1 und eines Inverters XI1) ist zwischen den Komparatoreingang
SA1 und eine Ersatzzelle, XREF1, des Arrayzweiges geschaltet. Die
Ersatzzelle ist zwischen die Datensignalleitung des Arrays und Masse
(beispielsweise GRD) geschaltet, und hat ebenfalls eine vorbestimmte
Schwellwertspannung, die während
der Herstellung der Einrichtung eingestellt wird.
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Wenn
das Vorspannsignal der Vordecodierung (PRWL) an dem Gate der Zelle
XREF1 angelegt wird, so wird der Vorladeschaltkreis 17 freigeschaltet, so
daß ein
Strom IXREF1 in dem Zweig des Arrayschaltkreises
bereitgestellt wird. Die Spannung VSA1,
die an dem Vergleichereingang SA1 bereitgestellt wird, ist unabhängig von
dem Widerstand der Lasteinrichtungen M0, M6 und M7 und des Zellstromes
IXREF1, wie es nachstehend in Gleichung
2 wiedergegeben wird: VSA1 = VDD – (RM0 ∥ RM6 ∥ RM7) × IREF1 Gl.
2
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Die
Lasteinrichtung M0 in dem Zweig des Speicherzellenschaltkreises
und die Lasteinrichtungen M2, M3 und M4 werden derart ausgewählt, daß sie ein
angemessenes Abfrageverhältnis
während des
Abfragens der Speicherzelle sicherstellen. Während des Abfragens des Speichers
werden also M0, M2–M4
derart ausgewählt,
daß RM0/RM2∥M3∥M4 größer, gleich oder kleiner als
IXREF0/IXCELL0 ist,
je nach dem Wert von IXCELL0. Der Abfrageschaltkreis
enthält
weiterhin einen Adreßübergangsdecoder
(ATD) 18, der sowohl mit dem Chipfreigabesignal CE als
auch mit den Eingangsadressen (A0, A1, ... An) der Speichereinrichtung
verbunden ist. Der Übergangsdetektor (Transientendetektor)
erfaßt
den Zustand, in welchem irgendeine der Eingangsadressen oder das CE-Signal
einen Übergang
hat und erzeugt einen Erfassungsimpuls ATD, wenn ein Übergang
auftritt. Es versteht sich, daß der Übergangsdetektor
unter Verwendung von logischen Gattern implementiert werden kann,
so daß dann,
wenn ein bestimmter Eingangszustand erfüllt ist oder erfaßt wird,
der Übergangsdetektor
den ATD-Erfassungsimpuls
ausgibt. Der ATD-Impuls wird mit einem Referenzspannungsgenerator 19 für die Vorkonditionierung
der Wortleitung (PRWLVG) verbunden, der ebenfalls mit dem RWL-Spannungssignal verbunden
ist. Das RWL-Signal wird durch einen Spannungsgenerator (nicht dargestellt)
erzeugt, und wird verwendet, um den PRWL-Generator vorzuspannen,
um so die PRWL-Spannung
zu erzeugen. Alternativ ist der PRWL-Generator ein Spannungsgenerator,
welcher auf den ATD-Erfassungsimpuls reagiert und er ist nicht durch
das RWL-Spannungssignal vorgespannt. Statt dessen gibt der Spannungsgenerator 19 in
Reaktion auf den ATD-Impuls das Vorspannsignal PRWL der Vordecodierung
aus. Der ATD-Impuls wird ebenfalls mit der Steuerung 20 für das Abfrageverhältnis (SRC)
verbunden. Die Steuerung 20 gibt in Reaktion auf den ATD-Erfassungsimpuls
ein Freigabesignal CTS der Vordecodierung aus, welches die Lasteinrichtungen
M6 und M7 freischaltet und vorspannt, um auf diese Weise den Widerstand
bzw. den spezifischen Widerstand der Lasteinrichtungen 16 in
dem Zweig des Arrayschaltkreises zu verändern.
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Wenn
im Betrieb eine Adresse und/oder ein Chipfreigabesignal (CE) an
dem Eingang der Floating-Gate-Speichereinrichtung (beispielsweise
an Anschlußstiften)
angelegt wird, so erfaßt
der Adreßübergangsdetektor 18,
daß zumindest
eines der Adreß-
oder Chipfreigabesignale einen Übergang durchlaufen
hat und der ATD-Erfassungsimpuls wird erzeugt. In Reaktion darauf
wird der Spannungsgenerator 19 freigeschaltet und gibt
eine Spannung VPRWL aus. Zusätzlich gibt
die Steuerung 20 in Reaktion auf den ATD-Erfassungsimpuls
eine Spannung VCTS = VDD aus. Wenn dies
erfolgt, ist die Ersatzzelle XREF1 vorgespannt, um so einen Zweigstrom
IREF1 bereitzustellen. Die Referenzzelle
XREF0 wird ebenfalls durch Vorspannung mit einem konstanten oder gepulsten
RWL-Signal eingeschaltet,
um einen Zweigstrom IREF0 bereitzustellen.
Wenn CTS freigeschaltet ist, werden die MOS-Lasteinrichtungen M6 und
M7 freigeschaltet und es wird ein Parallelwiderstand RM0 ∥ RM6 ∥ RM7 in dem Zweig 1 des Arrayschaltkreises
bereitgestellt. Der Strom IREF1 und der
parallele Widerstand RM0 ∥ RM6 ∥ RM7 werden derart ausgewählt, daß während des Vordecodierungsintervalls (d.h.
des Intervalls zwischen dem Zeitpunkt, wenn die Adressen oder Steuersignale
an dem System angelegt werden, bis zu der Zeit, zu welcher die zugehörige Zellbitleitung
und Wortleitung decodiert worden sind), wird die Spannung VSA1 auf eine Spannung getrieben, die im wesentlichen
gleich groß VSA2 ist, wie es nachstehend angezeigt wird: VDD – (RM2 ∥ RM3 ∥ RM4) × IREF0 ≈ VDD – (RM0 ∥ RM6 ∥ RM7) × IREF1 Gl.
3
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Es
versteht sich, daß das
vordecodierte Intervall auch eine Zeit zusätzlich zu der Zeit für die Decodierung
der Adresse enthalten kann. Insbesondere kann bei Anwendungen mit
niedriger Energie die Strom- bzw. Spannungsversorgung nur 2 Volt
betragen, während
die Einschaltspannung der Zellen mit niedrigem Schwellwert 2,8 Volt
betragen könnte. Konsequenterweise
muß, auch
wenn die Zelle decodiert wird (d.h. die Wortleitung = VCC-Niveau),
die Wortleitung verstärkt
(oder gepumpt) auf ein höheres 3,2-Volt-Niveau
(beispielsweise) gepumpt werden, um sicherzustellen, daß die Zelleinrichtung
eingeschaltet ist und daß Strom
für das
Abfragen durch die Datenleitung fließt.
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Wenn
die Adreßdecodierung
abgeschlossen ist (oder wenn das Gate der ausgewählten Zelle sich auf einem
vorbestimmten Niveau von VDD oder höher befindet, wie im Falle
von Anwendungen mit niedriger Leistung) werden sowohl das PRWL-
als auch das CTS-Signal abgeschaltet (d.h. auf einen Zustand LOW
getrieben bzw. gesteuert), um so M6, M7 und XREF1 abzuschalten.
Um sicherzustellen, daß der
erfaßte
Strom von der Floating-Gate-Speicherzelle und nicht von der Ersatzzelle
und der Speicherzelle in dem Zweig des Arrayschaltkreises stammt,
wird das PRWL-Signal vor dem CTS-Signal abgeschaltet.
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Wenn
CTS abgeschaltet ist, ist die einzige Lasteinrichtung, die in dem
Zweig 1 des Arrayschaltkreises eingeschaltet ist, die Lasteinrichtung
M0. Im Ergebnis wird das Abfrageverhältnis von RM0/RM2∥M3∥M4 aufrecht
erhalten, während
die Speicherzelle gelesen wird, um auf diese Weise ein ordnungsgemäßes Abfragen
bzw. Erfassen von Daten aus der Speicherzelle sicherzustellen.
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Die 3B und 4B zeigen
Ablaufdiagramme, welche veranschaulichen, wie der Abfrageschaltkreis
gemäß 5 die
Lesezeiten der Speicherzelle in dem Fall minimal machen, in wel chem die
Speicherzelle von einem logischen Zustand HIGH in einen logischen
Zustand LOW übergeht (3B)
oder von einem logischen Zustand LOW nach HIGH (4B).
Gemäß 3B ist
anfänglich die
Spannung an dem Komparatoreingang SA1 (gestrichelte Linie) auf einem
hohen logischen Zustand und sie ist größer als das Referenzspannungssignal, welches
mit dem Komparatoreingang SA2 (durchgezogene Linie) verbunden ist.
Ein Übergang
von einem der Adreßsignale
(A0, A1, ... An) oder der CE-Signale bewirkt, daß zum Zeitpunkt T1 ein ATD-Erfassungsimpuls
erzeugt wird. Wenn dies geschieht, werden sowohl das CTS- als auch
das PRWL-Signal auf HIGH getrieben, was die Lasteinrichtungen M6
und M7 und die Ersatzzelle XREF1 einschaltet. Im Ergebnis fällt der
Eingang SA1 von einer Spannung, die einem logischen Niveau HIGH entspricht,
auf eine Spannung ab, die äquivalent
zu VSA2 ist (dargestellt durch den Anzeiger 30 in 3B).
Zum Zeitpunkt T2 wird die Adresse decodiert. Wenn die Adresse decodiert
ist, wird das Signal PRWL abgeschaltet (d.h. PRWL geht auf LOW,
wodurch die Ersatzzelle XREF1 abgeschaltet wird). Danach wird das
Signal CTS abgeschaltet (d.h. CTS geht auf LOW), was die Lasteinrichtungen
M6 und M7 abschaltet.
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Es
versteht sich, daß in 3B das PRWL-Signal
unmittelbar vor dem Zeitpunkt T2 abgeschaltet wird, zu welchem die
reale Zelle XCELL0 ausgewählt
wird und der Strom IXCELL0 durch den Zweig 1 des
Arrayschaltkreises zu fließen
beginnt. Da das CTS-Signal jedoch die Widerstandslast auf dem Zweig 1 des
Arrayschaltkreises kontrolliert bzw. steuert und nicht den Strom
auf dem Zweig des Arrayschaltkreises, muß das CTS-Signal nicht so exakt kontrolliert
werden. Statt dessen kann dieses Signal zu einem etwas späteren Zeitpunkt
als das PRWL-Signal abgeschaltet werden, wie es in 3B dargestellt
ist. Insbesondere beginnt zum Zeitpunkt T2 die Spannung VSA1 überzugehen
nach LOW, solange IXCELL0 größer als
IREF0 ist. VSA1 geht über auf
einen noch niedrigeren Wert, wenn das CTS-Signal abgeschaltet wird.
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Wenn
XREF1 abgeschaltet ist, kann der logische Zustand der Zelle abgefragt
werden, weil bei Punkt 30 begonnen wird (3B).
Im Ergebnis wird die Zelle früher
abgefragt als bei dem konventionellen Abfrageverfahren, da ein Teil
des Überganges von
SA1 vor dem Zeitpunkt auftritt, zu welchem der Strom in dem Arrayzweig
für ein
Abfragen bereit ist (d.h. zwischen T1 und T2) und der andere Teil
auftritt, nachdem der Zellstrom abgefragt worden ist (d.h. zwischen
T2 und T3). In ähnlicher
Weise zeigt 4B, daß anfänglich die Spannung auf dem
Komparatoreingang SA1 sich auf einem logischen Zustand LOW befindet
und die Spannung auf dem Komparatoreingang SA2 sich auf einem Wert
befindet, der von den Lasteinrichtungen 14 und der Referenzzelle
XREF0 abhängig
ist. Zum Zeitpunkt T1 wird der ATD-Impuls erzeugt, was bewirkt,
daß die
CTS- und PRWL-Signale angelegt werden, so daß die Spannung auf SA1 auf
eine zu SA2 im wesentlichen äquivalente
Spannung ansteigt (in 4B durch den Zeiger 40 dargestellt).
Wenn die Adresse zum Zeitpunkt T2 decodiert worden ist, wird das
PRWL-Signal abgeschaltet und geht auf LOW, was die Zelle XREF1 abschaltet.
Danach werden die Lasteinrichtungen M6 und M7 abgeschaltet. Im Ergebnis
geht der Komparatoreingang 1 zu einem Zeitpunkt T3 auf einen Spannungswert über, der
den in der Speicherzelle gespeicherten logischen Zustand anzeigt
(d.h. einen logischen Zustand HIGH).
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Beim
Vergleichen der beiden Zeitablaufdiagramme kann man erkennen, daß die Speicherzelle in
den 3B bzw. 4B schneller
abgefragt wird als in den 3A bzw. 4A.
Zusätzlich
versteht es sich, daß die
anfänglichen
Abstiegs- und Abfallszeiten des SA1-Signals in den 3B und 4B schneller
sind, da die RC-Konstante während
des Vordecodierungsintervalls kleiner ist als die RC-Konstante während der
Zeitdauer nach der Decodierung (d.h. RM0C > RM0∥M6∥M7C).
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In
einer Ausführungsform
kann die Schwellwertspannung der Ersatzzelle XREF1 so gewählt werden,
daß sie
der Schwellwertspannung der Referenzzelle XREF0 äquivalent ist und das Vordecodiervorspannsignal
PRWL, welches auf das Gate der Ersatzzelle XREF1 geschaltet wird,
kann so ausgewählt
werden, daß es
RWL-äquivalent
ist, so daß dann,
wenn sowohl XREF0 als auch XREF1 durch Vorspannung eingeschaltet
sind, sie beide in jedem der Referenz- und Arrayschaltkreiszweige
denselben Strom bereitstellen. Dementsprechend gibt der Spannungsgenerator 19,
wenn der ATD-Erfassungsimpuls
erzeugt wird und der Spannungsgenerator 19 freigeschaltet
ist, eine Spannung VPRWL = VRWL aus,
so daß IREF0 = IREF1. Zusätzlich werden,
wenn CTS freigeschaltet ist, die MOS-Lasteinrichtungen M6 und M7 freigeschaltet
und vorgespannt, so daß der
Widerstand der parallelen Kombination von MOS-Lasteinrichtungen 14 im
wesentlichen derselbe ist wie der Widerstand der parallelen Kombination
von MOS-Lasteinrichtungen 16, wie es nachstehend wiedergegeben
ist: RM2 ∥ RM3 ∥ RM4 = RM0 ∥ RM6 ∥ RM7 Gl.
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Konsequenterweise
ist das Abfrageverhältnis
während
des Vordecodierintervalls gleich 1 (d.h., RM2 ∥ RM3 ∥ RM4/RM0 ∥ RM6 ∥ RM7 ≈ 1).
Darüber
hinaus wird VSA1 mit IREF0 = IREF1 und
RM2 ∥ RM3 ∥ RM4 = RM0 ∥ RM6 ∥ RM7 auf eine Spannung getrieben, die während des
Vordecodierintervalls im wesentlichen gleich VSA2 ist,
wie oben beschrieben. Wenn das CTS-Signal abgeschaltet ist, so wird
das Abfrageverhältnis
RM0/RM2 ∥ RM3 ∥ RM4, was ein angemessenes Abfragen der Speicherzelle
ermöglicht.
In diesem speziellen Beispiel werden RM2 ∥ RM3 ∥ RM4 und RM0 so ausgewählt, daß das Abfrageverhältnis des
Nachdecodierintervalls etwa 3:1 ist.
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Es
versteht sich, daß,
auch wenn 5 eine bestimmte Anzahl von
Widerstandselementen in jedem der Sätze von Lasteinrichtungen 14 und 16 zeigt,
diese spezielle Anordnung kein Indiz für irgendeine bestimmte Anzahl
von Einrichtungen ist, die erforderlich sind, um die Abfragevorrichtung
von Ausführungsformen
der vorliegenden Erfindung zu realisieren. Darüber hinaus kann auch die Anzahl
von Einrichtungen in jedem der ersten Teilsätze von Lasteinrichtungen einschließlich der
Einrichtung M0 und dem zweiten Teilsatz von Lasteinrichtungen einschließlich der
Lasteinrichtungen M6 und M7 ebenfalls variieren.
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Es
sollte außerdem
auf der Hand liegen, daß sowohl
die Referenzzelle XREF0 als auch die Ersatzzelle XREF1 des Arrayzweiges
durch irgendeine Art von Stromquelle ersetzt werden könnte, welche Stromcharakteristiken
haben, die ähnlich
derjenigen der nicht-flüchtigen
Speicherzelle sind, welche in ihrem niedrigen Schwellwertzustand
abgefragt wird. Darüber
hinaus bestehen die Kriterien der Auslegung darin, IREF0·R (äquivalenter
Lastwiderstand des Arrayzweiges) gleich IREF1·R (äquivalenter Lastwiderstand
des Arrayzweiges} während
des Vordecodierintervalls ähnlich
wie das in Gleichung 3 erreichte Spannungsniveau zu erzielen.
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6A veranschaulicht
eine Ausführungsform
einer Steuerschaltung zum Einschalten und Abschalten der XREF1-Zelle
mit dem PRWL-Signal. Die Steuerschaltung enthält einen ersten Invertierer
IN1, dessen Eingang mit dem ATD-Impuls verbunden ist und dessen
Ausgang mit einer Verzögerungseinrichtung
D1 verbunden ist, die eine zugehörige
Verzögerungszeit ΔT hat. Das
Zeitintervall ΔT
ist das Vordecodierzeitintervall oder das Vordecodierzeitintervall plus
der Zeit, die benötigt
wird, damit das Gate der ausgewählten
Zelle ein vorbestimmtes Spannungsniveau erreicht. Der Ausgang der
Verzögerungseinrichtung
ist auf einen ersten Eingang einer NOR-Einrichtung NOR1 geschaltet
und der zweite Eingang von NOR1 ist mit dem ATD-Impuls verbunden.
Der Ausgang der NOR1-Einrichtung ist mit dem Eingang eines OR-Gatters
OR1 verbunden, dessen zweiter Eingang ebenfalls mit dem ATD-Impuls
verbunden ist. Das OR1-Gatter erzeugt ein EN-Signal, welches einen
ersten Zustand hat, der die Erzeugung des PRWL-Vorspannsignales
ermöglicht
bzw. freigibt und einen zweiten logischen Zustand hat, in welchem
das PRWL-Vorspannsignal abgeschaltet wird. Das Zeitablaufdiagramm,
das in 6A dargestellt ist, zeigt, daß das EN-Signal
für eine
Zeitdauer von ΔT
nachdem das ATD-Signal auf LOW übergegangen
ist, in einem Freischaltzustand HIGH bleibt. CTS ist dafür ausgelegt,
nach einigen wenigen Verzögerungstakten
abgeschaltet zu werden, nachdem PRWL abgeschaltet ist.
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6B zeigt
eine Ausführungsform
einer Steuerschaltung zum Einschalten und Abschalten der Lasteinrichtung
M6 und M7, welche eine Schalteinrichtung MCT1 vom P-Typ und einen
Invertierer XI5 umfaßt.
Der Eingang des Invertierers XI5 ist mit dem CTS-Signal verbunden
und der Ausgang des Invertierers ist mit dem Steuergate der Einrichtung MCT1
verbunden. Die Einrichtung MCT1 ist zwischen VDD und die Drains
von M6 und M7 geschaltet. Die Gates von M6 und M7 sind jeweils mit
VDD verbunden. Wenn CTS LOW ist (d.h. im Abschaltzustand), so ist
MCT1 abgeschaltet und ein Strompfad durch M6 und M7 existiert nicht.
Wenn CTS HIGH ist (d.h. im Einschaltzustand), so ist MCT1 eingeschaltet und
es sind, da die Gates von M6 und M7 mit VDD verbunden sind, diese
Einrichtungen ebenfalls eingeschaltet.
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7A und 8A zeigen
zwei Ausführungsformen
eines Adreßübergangsdetektors
und 7B und 8B zeigen
entsprechende Zeitablaufdiagramme. Der ATD-Schaltkreis, der in 7A dargestellt
ist, ist durch eine Mehrzahl individueller Adreßdetektorschaltkreise implementiert,
die jeweils mit einem Adreßsignal
(oder Chipfreigabesignal) implementiert sind und die jeweils Auslöseeinrichtungen
für positive
und negative Flanken haben. Die Ausgänge jeder der durch positive
und negative Flanken ausgelösten
Einrichtungen werden durch ODER miteinander verknüpft und
die Ausgänge
jedes OR (ODER)-Gatters, welche jedem Adreßsignal entsprechen, werden
dann erneut durch ODER verknüpft, um
das ATD-Impulssignal zu erzeugen. Das Verzögerungselement D kann als ein
schwacher Invertierer implementiert werden, der die als Kondensatoren
geschalteten Transistoren lädt,
um eine zugehörige RC-Verzögerungszeit
bereitzustellen. Im Betrieb geht, wenn irgendeiner aus der Mehrzahl
individueller Schaltkreise einen positiven oder negativen Adreßbübergang
erfaßt,
das ATD-Impulssignal auf HIGH und nach einer Verzögerungszeit
tD' geht
das ATD- Impulssignal
wieder auf LOW (7B). Es versteht sich, daß tD und tD' nicht notwendigerweise gleich
sind. Alternativ wird in einer anderen Ausführungsform des Adreßübergangsdetektors 18,
der in 8A dargestellt ist, ein ausschließlich ODER-Gatter
verwendet, um Eingangsübergänge jedes
Adreßsignales
zu erfassen, um den ATD-Impuls zu erzeugen.
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Es
versteht sich, daß Ausführungsformen der
Erfindung auch auf eine Speicherkonfiguration angepaßt werden
können,
in welcher mehr als ein VSA2-Spannungsniveau
bereitgestellt und mit dem Schwellwert der Speicherzelle verglichen
wird. Beispielsweise werden in einer Ausführungsform drei verschiedene
VSA2-Niveaus bereitgestellt, um vier unterschiedliche
logische Zustände
einer gegebenen Zelle zu unterscheiden. In diesem Fall würden Ausführungsformen
der vorliegenden Erfindung eine äquivalente
Spannung VSA1, welche jedem der verschiedenen
VSA2-Spannungsniveaus entspricht, gleichzeitig
oder getrennt während
der Vordecodierzeitdauer bereitstellen.
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Es
versteht sich außerdem,
daß der
Abfrageschaltkreis auf flüchtige
Speichersysteme, wie z. B. statische RAM (SRAM)-Speichersysteme
und dynamische RAM (DRAM)-Speichersysteme, angewendet werden kann.
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In
der vorstehenden Beschreibung sind zahlreiche spezielle Einzelheiten
dargelegt, wie z. B. die Anzahl der Lasteinrichtungen, um ein gründliches Verständnis von
Ausführungsformen
der vorliegenden Erfindung zu gewährleisten. Für Fachleute
liegt es jedoch auf der Hand, daß diese spezifischen Details
nicht verwendet werden müssen,
um die Erfindung auszuüben.
Im übrigen
sind wohlbekannte Speichersystemstrukturen und entsprechende Theorien
nicht beschrieben worden, um ein unnötiges Verschleiern der vorliegenden
Erfindung zu vermeiden. Darüber
hinaus versteht es sich, daß,
auch wenn die Bestandteile der vorliegenden Erfindung in Verbindung
mit einer bestimmten Ausführungsform
beschrieben worden sind, die Erfindung in einer Vielfalt von anderen
Arten implementiert werden kann. Dementsprechend versteht es sich,
daß die
speziell dargestellte und zur Veranschaulichung beschriebene Ausführungsform
in keiner Weise als einschränkend betrachtet
werden soll. Eine Bezugnahme auf Einzelheiten dieser Ausführungsform
soll nicht den Schutzumfang der Ansprüche beschränken.