KR101576041B1 - 프로그램 가능한 비휘발성 메모리 셀 및 메모리 어레이 - Google Patents

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Abstract

1회 프로그램 가능한 비휘발성 메모리 셀은 2 단자 퓨즈와 3 단자 안티퓨즈를 직렬로 연결한다. 프로그램 가능한 비휘발성 메모리 어레이는 복수의 상기 메모리 셀들을 포함할 수 있다. 재프로그램을 할 수 있는 프로그램 가능한 비휘발성 메모리 셀 또한 설명한다.

Description

프로그램 가능한 비휘발성 메모리 셀 및 메모리 어레이{NON-VOLATILE PROGRAMMABLE MEMORY CELL AND MEMORY ARRAY}
본 발명은 메모리 셀(memory cell) 및 메모리 어레이(memory array)에 관한 것으로, 보다 상세하게는 프로그램 가능한 비휘발성 메모리 셀(non-volatile programmable memory cell) 및 이와 관련된 메모리 어레이에 관한 것이다.
집적 회로 메모리 셀(integrated circuit memory cell)은 미리 정해진 개수의 논리 상태(logic state)들을 저장할 수 있는 회로이다. 상기 논리 상태들의 개수는 실질적으로 2 개이다. 전원 공급이 없는 상태에서 메모리 상태(memory state)를 계속 유지할 수 있는지의 여부에 따라, 메모리 셀들은 비휘발성(non-volatile; NV) 또는 휘발성(volatile)으로 분류된다. 특히, 비휘발성 메모리 셀은 전원 공급이 차단된 경우에도 메모리 상태를 계속 유지할 수 있다. 이와는 대조적으로, 휘발성 메모리는 전원 공급이 차단된 경우에는 메모리 상태를 잃게 된다.
모든 프로그램 가능한 비휘발성 집적 회로 메모리 셀(integrated circuit non-volatile programmable memory cell)은 제1 상태에서 제2 상태로 변경 가능한 구성 요소(alterable element)를 갖고, 전원 공급이 차단된 경우에도 상기 제2 상태를 유지한다.
상술한 바와 같은, 변경 가능한 구성 요소의 제1 상태에서 제2 상태로의 변경은 메모리 셀의 프로그래밍이라 일컬어진다. 몇몇 방식에서, 상기 프로그래밍은 추가적인 지원 회로(예를 들면, 드라이버)에 의하여 변경 가능한 구성 요소가 특정 전압, 전류 또는 전압-전류(전력) 조건을 만족하는 경우에 달성될 수 있다.
1회 프로그램 가능한 비휘발성(one time programmable non-volatile; OTP NV) 메모리 셀들은 프로그램 가능한 비휘발성 메모리 셀의 한 종류이며, 상기 프로그래밍은 되돌릴 수 없다.
복수의 프로그램 가능한 비휘발성 메모리 셀들을 포함하는 종래의 프로그램 가능한 비휘발성 메모리 어레이는 특정한 주소 위치를 가지며, 따라서 각각의 메모리 셀에 특별한 프로그래밍(즉, 쓰기)을 하거나 메모리 셀의 내용을 읽어 오기 위해 어드레스 디코더 회로(address decoder circuit) 뿐만 아니라 기입 드라이버 회로(write driver circuit) 및 독출 센싱 회로(read sensing circuit)를 필요로 한다.
몇몇 방식에서, 어드레스 디코딩 회로 및 독출 센싱 회로는 메모리 셀들 사이에서 공유될 수 있다. 그러나 기입 드라이버 회로는 메모리 셀들 사이에서 공유될 수 없으며, 따라서 메모리 어레이의 메모리 셀 각각은 자신만의 기입 드라이버 회로를 갖추어야 한다. 기입 드라이버 회로는 높은 전류 레벨에서 낮은 소스 저항값이 요구되므로 물리적으로 큰 크기를 갖는다. 큰 크기 때문에, 기입 드라이버 회로는 집적 회로의 메모리 어레이에 집적되는 프로그램 가능한 비휘발성 메모리 셀들의 개수를 제한하는 경향이 있다.
복수의 프로그램 가능한 비휘발성 메모리 셀들을 포함하는 몇몇 종래의 프로그램 가능한 비휘발성 메모리 어레이에서, 프로그램 되거나 또는 프로그래밍 되지 않은 각 메모리 셀들의 상태는 각각의 독출 센싱 회로에 의해 감지된다.
상태 감지 마진 에러(state detection margin error), 전력 소모, 액세스 시간 및 실리콘 면적 제한은 모두 독출 센싱 회로의 설계에 영향을 미치는 트레이드오프(tradeoff)들이다. 독출 센싱 회로에 대한 상기의 요구사항들은 집적 회로에 집적되는 프로그램 가능한 비휘발성 메모리 셀들의 개수를 제한하는 경향이 있다.
또한, 많은 종류의 프로그램 가능한 비휘발성 메모리 셀들은 그들의 로직 상태(logic state)에 따라 흐르는 전류량이 다르다. 따라서 메모리 어레이 내부의 메모리 셀들의 상태, 메모리 셀들의 액세스하고 읽는 방식에 따라 프로그램 가능한 비휘발성 메모리 셀들을 포함하는 종래의 프로그램 가능한 비휘발성 메모리 어레이에 흐르는 전류의 양이 달라질 수 있다. 몇몇 전자 시스템에서 이러한 변화는 바람직하지 못한 현상이 된다.
종래의 집적 회로 공정에 의해 제작 가능하고, 프로그램 가능한 비휘발성 메모리 셀의 높은 집적도를 가지며, 소모되는 동작 전력이 낮고 노이즈 마진 상태 감지(noise margin state detection)가 높은 프로그램 가능한 비휘발성 메모리 셀 및 이와 관련된 프로그램 가능한 비휘발성 메모리 어레이가 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 전력 소모가 적고 높은 집적도를 갖는 프로그램 가능한 비휘발성 메모리 셀을 제공하는 데 있다.
본 발명의 일 목적은 전력 소모가 적고 높은 집적도를 갖는 프로그램 가능한 비휘발성 메모리 어레이를 제공하는 데 있다.
본 발명은 2 단자 퓨즈와 3 단자 안티퓨즈를 연결하는 프로그램 가능한 비휘발성 메모리 셀을 제공한다. 프로그램 가능한 메모리 어레이에서 상기 프로그램 가능한 비휘발성 메모리 셀이 다른 프로그램 가능한 비휘발성 메모리 셀들과 연결되는 경우, 상기 프로그램 가능한 비휘발성 메모리 셀들은 공통되는 한 쌍의 급전 레일(power rail)들을 공유할 수 있다. 따라서, 상기 프로그램 가능한 비휘발성 메모리 어레이는 단지 하나의 공통되는 기입 드라이버 회로(write driver circuit) 및 하나의 공통되는 독출 드라이버 회로(read driver circuit)만을 요구한다.
또한, 일 실시예에서, 상기 프로그램 가능한 비휘발성 메모리 셀은 종래의 씨모스(CMOS) 기술 또는 바이씨모스(BiCMOS) 기술을 이용한 통상의 장치 또는 구조를 활용할 수 있다. 상기 장치 또는 구조는 통상의 씨모스 로직 레벨(logic level)과 호환되는 메모리 셀 출력 신호를 제공할 수 있다. 고밀도의 프로그램 가능한 비휘발성 메모리 셀들은 집적 회로의 프로그램 가능한 비휘발성 메모리 어레이에 제작될 수 있다.
본 발명의 일 측면에 따르면, 메모리 셀은 메모리 셀 기입 인에이블 노드(memory cell write enable node) 및 메모리 셀 출력 노드(memory cell output node)를 포함한다. 상기 메모리 셀은 또한 제1 노드 및 제2 노드를 갖는 퓨즈(fuse)를 포함하고, 트리거 노드(trigger node), 제1 노드 및 제2 노드를 갖는 안티퓨즈(antifuse)를 포함한다. 상기 트리거 노드는 메모리 셀 인에이블 노드와 연결된다. 상기 안티퓨즈의 제1 노드 및 상기 퓨즈의 제2 노드는 상기 메모리 셀 출력 노드와 연결된다. 상기 메모리 셀 출력 노드에서 나타나는 제1 및 제2 전압은 상기 메모리 셀의 제1 및 제2 바이너리 상태(binary state)를 나타낸다.
본 발명의 다른 측면에 따르면, 메모리 어레이(memory array)는 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들은 상응하는 복수의 메모리 셀 기입 인에이블 노드들과 상응하는 복수의 메모리 셀 출력 노드들을 포함한다. 상기 복수의 메모리 셀들은 또한 상응하는 복수의 퓨즈들을 포함하고, 상기 복수의 퓨즈들은 각각 제1 노드 및 제2 노드를 갖는다. 상기 복수의 메모리 셀들은 또한 상응하는 복수의 안티퓨즈들을 포함하고, 상기 복수의 안티퓨즈들은 각각 트리거 노드, 제1 노드 및 제2 노드를 포함한다. 상기 각 안티퓨즈들의 트리거 노드들은 각각 메모리 셀 기입 인에이블 노드들 중의 하나와 연결된다. 각 퓨즈의 제2 노드 및 각 안티퓨즈의 제1 노드는 메모리 셀 출력 노드와 연결된다. 복수의 메모리 셀 출력 노드들에서 나타나는 각각의 제1 및 제2 전압은 복수의 메모리 셀들의 제1 및 제2 바이너리 상태를 각각 나타낸다.
본 발명의 또다른 측면에 따르면, 메모리 셀은 제1 및 제2 메모리 셀 기입 인에이블 노드와 메모리 셀 출력 노드를 포함한다. 상기 메모리 셀은 또한 제1 노드 및 제2 노드를 갖는 제1 퓨즈를 포함한다. 상기 메모리 셀은 또한 트리거 노드, 제1 노드 및 제2 노드를 갖는 제1 안티퓨즈를 포함한다. 상기 제1 안티퓨즈의 제1 노드는 상기 제1 퓨즈의 제2 노드와 연결된다. 상기 제1 안티퓨즈의 트리거 노드는 상기 제1 메모리 셀 기입 인에이블 노드와 연결된다. 상기 메모리 셀은 또한 제1 노드 및 제2 노드를 갖는 제2 퓨즈를 포함한다. 상기 제2 퓨즈의 제1 노드는 상기 제1 퓨즈의 제2 노드와 연결된다. 상기 메모리 셀을 또한 트리거 노드, 제1 노드 및 제2 노드를 갖는 제2 안티퓨즈를 포함한다. 상기 제2 안티퓨즈의 트리거 노드는 상기 제2 메모리 셀 기입 인에이블 노드와 연결된다. 상기 제2 안티퓨즈의 제1 노드와 상기 제2 퓨즈의 제2 노드는 상기 메모리 셀 출력 노드와 연결된다. 상기 제2 안티퓨즈의 제2 노드는 상기 제1 퓨즈의 제1 노드와 연결된다. 이러한 방식으로, 상기 메모리 셀은 1 회 넘게 프로그램 될 수 있다.
본 발명과 앞에서 설명한 본 발명의 특징들은 하기 도면들에 대한 아래의 자세한 설명에 의해 충분히 이해될 것이다.
도 1은 프로그램 가능한 비휘발성 메모리 셀의 한 타입을 나타내는 블록도이다.
도 1a는 프로그램 가능한 비휘발성 메모리 셀의 또다른 타입을 나타내는 블록도이다.
도 2는 단일 독출 드라이버 회로 및 단일 기입 드라이버 회로를 포함하고, 복수의 도 1에 도시된 타입의 프로그램 가능한 비휘발성 메모리 셀을 포함하는 프로그램 가능한 비휘발성 메모리 어레이를 나타내는 블록도이다.
도 3은 단일 독출 드라이버 회로 및 단일 기입 드라이버 회로를 포함하고, 복수의 도 2에 도시된 타입의 프로그램 가능한 비휘발성 메모리 셀을 포함하는 프로그램 가능한 비휘발성 메모리를 나타내는 블록도이다.
도 4는 도 2에 도시된 종류의 복수의 프로그램 가능한 메모리 셀들 을 포함하고 단일 독출 드라이버 회로(read driver circuit) 및 단일 기입 드라이버 회로(write driver circuit)를 포함하는 또다른 프로그램 가능한 비휘발성 메모리를 나타내는 블록도이다.
도 5는 도 1에 도시된 종류의 복수의 프로그램 가능한 메모리 셀들을 포함하고 단일 독출 드라이버 회로 및 단일 기입 드라이버 회로를 포함하는 또다른 프로그램 가능한 비휘발성 메모리를 나타내는 블록도이다.
도 6은 예를 들면 도 1의 메모리 셀과 같은 프로그램 가능한 비휘발성 메모리 셀의 프로그래밍을 나타내는 그래프이다.
도 7은 재프로그램 가능한 메모리 셀(non-volatile re-programmable memory cell), 즉 프로그래밍 된 이후에 다시 두 번 재프로그래밍 될 수 있는 메모리 셀의 예시적인 실시예를 나타내는 블록도이다.
본 발명을 자세히 설명하기 전에, 몇몇 개념 및 용어를 설명한다. 여기서 사용된 "안티퓨즈(antifuse)"라는 용어는, 보통의 경우 상대적으로 높은 저항(resistance)값, 예를 들면 1 메그옴(megohm, ㏁) 이상의 저항값을 갖고, 프로그래밍에 의해 상대적으로 낮은 저항값, 예를 들면 1백옴의 낮은 저항값으로 프로그램될 수 있는 장치를 설명하기 위해 사용되었다. 안티퓨즈들은 다양한 형태로 존재한다. 즉, 상기 안티퓨즈들은 N-금속 산화물 반도체(N Metal Oxide Semiconductor; NMOS) 및 P-금속 산화물 반도체(P Metal Oxide Semiconductor; PMOS) 전계 효과 트랜지스터(field effect transistor; FET) 기반의 안티퓨즈들을 포함할 수 있으나, 이에 한정되는 것은 아니다.
종래의 안티퓨즈는 2단자 장치이고, 상기 2단자에 특정한 전압-전류 조건이 인가되어 높은 저항 조건에서 낮은 저항 조건으로 변화한다. 예를 들면, 제너 재핑 안티퓨즈(zener zapping antifuse) 및 산화물 항복 안티퓨즈(oxide breakdown antifuse)는 종래의 2단자 안티퓨즈에 해당하는 두 종류이다. 상기와 같은 2단자 장치들에 있어서, 상기 2단자 장치들을 병렬로 배치하는 경우, 다른 안티퓨즈들을 프로그래밍하지 않으면서 특정한 안티퓨즈만을 프로그래밍할 수 있는 방법이 없다는 점을 고려하여야 한다.
종래의 안티퓨즈들과 달리, 본 명세서에 기술된 안티퓨즈는 도 6을 참조하여 후술하는 바와 같이 두 개의 단자에 전압을 인가함과 동시에 "기입 신호(write signal)"를 "트리거 노드(trigger node)"에 인가하여 높은 저항 조건에서 낮은 저항 조건으로 변화할 수 있는 3 단자 장치이다. 상기 트리거 노드는 바이폴라 트랜지스터의 베이스와 연결된다. 상기 바이폴라 트랜지스터는 베이스 전위의 함수인 콜렉터-이미터 항복 전압(a collector to emitter breakdown voltage)을 갖는다.
"퓨즈"는 보통 때에는 상대적으로 낮은 저항값, 예를 들면 0.1 옴의 저항값을 갖고, 프로그래밍에 의해 상대적으로 높은 저항값, 예를 들면 1메그옴(㏁) 이상의 저항값을 가질 수 있는 장치를 설명하는 데 사용되었다. 퓨즈는 다양한 형태로 존재하며, 금속 또는 폴리실리콘 퓨즈(Polysilicon fuse) 등을 포함하지만 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 프로그램 가능한 비휘발성 메모리 셀(12)은 메모리 셀 기입 인에이블 노드(memory cell write enable node, 12-2) 및 메모리 셀 출력 노드(memory cell output node, 12-1)를 포함한다. 상기 메모리 셀은 또한 제1 노드(14a) 및 제2 노드(14b)를 갖는 퓨즈(14)를 포함한다. 상기 메모리 셀(12)은 또한 트리거 노드(16c), 제1 노드(16a) 및 제2 노드(16b)를 갖는 안티퓨즈(16)를 포함한다. 상기 트리거 노드(16c)는 메모리 셀 기입 인에이블 노드(12-2)와 연결된다. 안티퓨즈(16)의 제1 노드(16a) 및 퓨즈(14)의 제2 노드(14b)는 메모리 셀 출력 노드(12-1)와 연결된다. 동작 중에, 특히 전압 차이(voltage difference)가 상기 퓨즈(14)의 제1 노드(14a)와 상기 안티퓨즈(16)의 제2 노드(16b) 사이에 인가되는 경우, 제1 전압 및 제2 전압을 갖는 신호(20)가 메모리 셀 출력 노드(12-1)에 나타난다. 상기 제1 및 제2 전압들은 메모리 셀(12)의 제1 및 제2 바이너리 상태를 나타낸다.
상기 메모리 셀(12)이 프로그래밍 되기 이전에 초기 상태에서, 상기 퓨즈(14)는 상기 안티퓨즈(16)의 제1 노드(16a)와 제2 노드(16b) 사이에 나타나는 보다 높은 초기 저항값과 비교하여 상대적으로 더 낮은 초기 저항값을 상기 퓨즈(14)의 제1 노드(14a)와 제2 노드(14b) 사이에 갖는다.
메모리 셀(12)이 프로그래밍 된 이후에, 상기 퓨즈(14)는 상기 더 낮은 초기 저항값보다 더 높은 프로그래밍 된 저항값을 상기 퓨즈(14)의 제1 노드(14a)와 제2 노드(14b) 사이에 갖는다. 또한 메모리 셀(12)이 프로그래밍 된 이후에, 상기 안티퓨즈(16)는 상기 안티퓨즈(16)의 더 높은 초기 저항값보다도 더 낮고 상기 퓨즈(14)의 더 높은 프로그래밍 된 저항값과 각각 비교하여 상대적으로 더 낮은 프로그래밍 된 저항값을 상기 안티퓨즈(16)의 제1 노드(16a) 및 제2 노드(16b) 사이에 갖는다.
일 실시예에서, 초기 상태에서 상기 메모리 셀(12)이 프로그래밍 되기 이전에, 상기 퓨즈(14)의 제1 노드(14a)와 상기 안티퓨즈(16)의 제2 노드(16b) 사이에 나타나는 저항값은 약 1 메그옴(megohm, ㏁)보다 클 수 있고, 상기 메모리 셀(12)이 프로그래밍 된 이후에 상기 퓨즈(14)의 제1 노드(14a)와 상기 안티퓨즈(16)의 제2 노드(16b) 사이에 나타나는 저항값 또한 약 1 ㏁보다 클 수 있다.
일 실시예에서, 상기 메모리 셀(12)에서 퓨즈(14)의 제1 노드(14a)와 안티퓨즈(16)의 제2 노드(16b) 사이의 저항값은, 상기 메모리 셀(12)이 프로그래밍 되기 이전의 저항값과 프로그래밍 된 이후의 저항값이 실질적으로 동일할 수 있다. 따라서 일 실시예에서, 상기 메모리 셀(12)이 프로그래밍 되기 이전에 소모하는 전력과 프로그래밍 된 이후에 소모하는 전력은 실질적으로 동일할 수 있다.
프로그래밍 동작 중에, 상기 퓨즈(14)의 제1 노드(14a)와 상기 안티퓨즈(16)의 제2 노드(16b)는 VDD 전압 버스(VDD voltage bus, 10)와 VSS 전압 버스(VSS voltage bus, 18) 사이의 기입 전압 차이(write voltage difference)를 인가받도록 연결될 수 있다. 읽기 동작 중에, 상기 퓨즈(14)의 제1 노드(14a)와 상기 안티퓨즈(16)의 제2 노드(16b)는 독출 전압 차이(read voltage difference)를 인가받도록 연결될 수 있다. 일 실시예에서, 상기 독출 전압 차이는 상기 기입 전압 차이와 다를 수 있다.
상기 기입 전압 또는 상기 독출 전압을 설명하는 데 있어서, 상기 기입 전압 또는 상기 독출 전압은 VDD 전압 버스(10)와 VSS 전압 버스(18) 사이의 전압 차이와 관계가 있을 것으로 추정된다는 것에 주목하여야 한다. 일 실시예에서, 상기 VSS 전압 버스(18)는 접지되거나 0 볼트(volts) 전압과 연결된다.
메모리 셀(12)의 노드(12-3)는 VDD 전압 버스(10)에 연결되고 퓨즈(14)의 제1 노드(14a)에 연결된다. 메모리 셀(12)의 노드(12-4)는 VSS 전압 버스(18)에 연결되고 안티퓨즈(16)의 제2 노드(16b)에 연결된다. VDD 전압 버스(10)에 나타나는 전압은 VSS 전압 버스(18)에 나타나는 전압보다 높다.
메모리 셀(12)의 프로그래밍 및 읽기는 도 2 내지 도 6과 함께 후술함으로써 더욱 자세히 이해될 것이다. 그러나, 상기 메모리 셀(12)이 제1 바이너리 상태에서 제2 바이너리 상태로 프로그래밍되는 동안에, 상기 안티퓨즈(16)는 트리거 노드(16c)와 연결된 기입 인에이블 노드(12-2)에서 미리 결정된 전압-전류 신호(22)를 수신한다. VDD 전압 버스(10)에 나타나는 기입 전압(즉, 노드(12-3)와 노드(12-4) 사이의 전압)과 함께 상기 미리 정해진 전압-전류 신호(22)에 응답하여, 상기 안티퓨즈(16)의 제1 노드(16a)와 제2 노드(16b) 사이의 저항값은 초기의 높은 저항값에서 낮은 프로그래밍 된 저항값으로 비가역적으로 변화한다. 그 후에, 안티퓨즈(16)의 저항값 변화에 응답하여, 상기 퓨즈(14)의 제1 노드(14a)와 제2 노드(14b) 사이의 저항값은 상기 퓨즈의 더 낮은 초기 저항값보다도 높고 상기 안티퓨즈(16)의 더 낮은 프로그래밍 된 저항값보다도 높은 프로그래밍 된 저항값으로 비가역적으로 변화한다(즉, 상기 퓨즈가 나가게(to blow) 된다). 이에 따라 메모리 셀 출력 노드(12-1)에 나타나는 전압(20)은 상기 제1 전압에서 상기 제2 전압으로 변화한다(노드(12-3)와 노드(12-4) 사이에 독출 전압이 인가되는 경우). 프로그래밍에 있어서, 상기 미리 결정된 전압-전류 신호(22)는 상기 VSS 전압 버스(18)에 나타나는 전압보다 높다.
일 실시예에서, 상기 제1 바이너리 상태에 해당하는 상기 제1 전압은 2 볼트 내지 5 볼트 사이의 범위 내에 있을 수 있다. 또한 상기 제2 바이너리 상태에 해당하는 상기 제2 전압은 0 볼트 내지 0.5 볼트 사이의 범위 내에 있을 수 있다.
도 1a를 참조하면, 또다른 예시적인 프로그램 가능한 비휘발성 메모리 셀(32)은 메모리 셀 기입 인에이블 노드(32-2) 및 메모리 셀 출력 노드(32-1)를 포함한다. 상기 메모리 셀(32)은 또한 제1 노드(36a) 및 제2 노드(36b)를 갖는 퓨즈(36)를 포함한다. 상기 메모리 셀(32)은 또한 트리거 노드(34c), 제1 노드(34a) 및 제2 노드(34b)를 갖는 안티퓨즈(34)를 포함한다. 상기 트리거 노드(34c)는 메모리 셀 기입 인에이블 노드(32-2)에 연결된다. 상기 안티퓨즈(34)의 제1 노드(34a) 및 상기 퓨즈(36)의 제2 노드(36b)는 메모리 셀 출력 노드(32-1)에 연결된다. 동작 중에, 특히 전압 차이(voltage difference)가 상기 퓨즈(36)의 제1 노드(36a)와 상기 안티퓨즈(34)의 제2 노드(34b) 사이에 인가되는 경우, 제1 전압 및 제2 전압을 갖는 신호(40)는 메모리 셀 출력 노드(32-1)에 나타난다. 상기 제1 및 제2 전압들은 메모리 셀(32)의 제1 및 제2 바이너리 상태를 나타낸다.
초기 상태에서 상기 메모리 셀(32)이 프로그래밍 되기 이전에, 상기 퓨즈(36)는 상기 안티퓨즈(34)의 제1 노드(34a)와 제2 노드(34b) 사이에 나타나는 보다 높은 초기 저항값과 비교하여 상대적으로 더 낮은 초기 저항값을 상기 퓨즈(36)의 제1 노드(36a)와 제2 노드(36b) 사이에 갖는다.
메모리 셀(32)이 프로그래밍 된 이후에, 상기 퓨즈(36)는 상기 더 낮은 초기 저항값보다 더 높은 프로그래밍 된 저항값을 상기 퓨즈(36)의 제1 노드(36a)와 제2 노드(36b) 사이에 갖는다. 또한 메모리 셀(32)이 프로그래밍 된 이후에, 상기 안티퓨즈(34)는 상기 안티퓨즈(34)의 더 높은 초기 저항값보다도 더 낮고 상기 퓨즈(36)의 더 높은 프로그래밍 된 저항값보다도 더 낮은 프로그래밍 된 저항값을 상기 안티퓨즈(34)의 제1 노드(34a) 및 제2 노드(34b) 사이에 갖는다.
일 실시예에서, 초기 상태에서 상기 메모리 셀(32)이 프로그래밍 되기 이전에, 상기 퓨즈(36)의 제1 노드(36a)와 상기 안티퓨즈(34)의 제2 노드(34b) 사이의 저항값은 약 1 메그옴(megohm, ㏁)보다 클 수 있고, 상기 메모리 셀(36)이 프로그래밍 된 이후에 상기 퓨즈(36)의 제1 노드(36a)와 상기 안티퓨즈(34)의 제2 노드(34b) 사이의 저항값 또한 약 1 ㏁보다 클 수 있다.
일 실시예에서, 상기 메모리 셀(32)에서 퓨즈(36)의 제1 노드(36a)와 안티퓨즈(34)의 제2 노드(34b) 사이의 저항값은, 상기 메모리 셀(32)이 프로그래밍 되기 이전의 저항값과 프로그래밍 된 이후의 저항값이 실질적으로 동일할 수 있다. 따라서 일 실시예에서, 상기 메모리 셀(32)이 프로그래밍 되기 이전에 소모하는 전력과 프로그래밍 된 이후에 소모하는 전력은 실질적으로 동일할 수 있다.
프로그래밍 동작 중에, 상기 퓨즈(36)의 제1 노드(36a)와 상기 안티퓨즈(34)의 제2 노드(34b)는 VDD 전압 버스(30)와 VSS 전압 버스(38) 사이의 기입 전압 차이(write voltage difference)를 인가받도록 연결될 수 있다. 읽기 동작 중에, 상기 퓨즈(36)의 제1 노드(36a)와 상기 안티퓨즈(34)의 제2 노드(34b)는 독출 전압 차이(read voltage difference)를 인가받도록 연결될 수 있다. 일 실시예에서, 상기 독출 전압 차이는 상기 기입 전압 차이와 다를 수 있다.
상기 기입 전압 또는 상기 독출 전압을 설명하는 데 있어서, 상기 기입 전압 또는 상기 독출 전압은 VDD 전압 버스(30)와 VSS 전압 버스(38) 사이의 전압 차이와 관계가 있을 것으로 추정된다는 것에 주목하여야 한다. 일 실시예에서, 상기 VSS 전압 버스(38)는 접지되거나 0 볼트(volts) 전압과 연결된다.
메모리 셀(32)의 노드(32-3)는 VDD 전압 버스(30)에 연결되고 안티퓨즈(34)의 제2 노드(34b)에 연결된다. 메모리 셀(32)의 노드(32-4)는 VSS 전압 버스(38)에 연결되고 퓨즈(36)의 제1 노드(36a)에 연결된다. VDD 전압 버스(30)에 나타나는 전압은 VSS 전압 버스(38)에 나타나는 전압보다 높다.
메모리 셀(32)의 프로그래밍 및 읽기는 도 2 내지 도 6과 함께 후술함으로써 더욱 자세히 이해될 것이다. 그러나, 상기 메모리 셀(32)이 제1 바이너리 상태에서 제2 바이너리 상태로 프로그래밍되는 동안에, 상기 안티퓨즈(34)는 트리거 노드(34c)와 연결된 기입 인에이블 노드(32-2)에서 미리 결정된 전압-전류 신호(42)를 수신한다. VDD 전압 버스(30)에 나타나는 기입 전압(즉, 노드(32-3)와 노드(32-4) 사이의 전압)과 함께 상기 미리 정해진 전압-전류 신호(42)에 응답하여, 상기 안티퓨즈(34)의 제1 노드(34a)와 제2 노드(34b) 사이의 저항값은 초기의 높은 저항값에서 낮은 프로그래밍 된 저항값으로 비가역적으로 변화한다. 그 후에, 안티퓨즈(34)의 저항값 변화에 응답하여, 상기 퓨즈(36)의 제1 노드(36a)와 제2 노드(36b) 사이의 저항값은 상기 퓨즈(36)의 더 낮은 초기 저항값보다도 높고 상기 안티퓨즈(34)의 더 낮은 프로그래밍 된 저항값보다도 높은 프로그래밍 된 저항값으로 비가역적으로 변화한다(즉, 상기 퓨즈가 나가게(to blow) 된다). 이에 따라 메모리 셀 출력 노드(32-1)에 나타나는 전압(40)은 상기 제1 전압에서 상기 제2 전압으로 변화한다(노드(32-3)와 노드(32-4) 사이에 독출 전압이 인가되는 경우). 프로그래밍에 있어서, 상기 미리 결정된 전압-전류 신호(42)는 VDD 전압 버스(30)에 나타나는 전압보다 낮다.
일 실시예에서, 상기 제1 바이너리 상태에 해당하는 상기 제1 전압은 0 볼트 내지 0.5 볼트 사이의 범위 내에 있을 수 있다. 또한 상기 제2 바이너리 상태에 해당하는 상기 제2 전압은 2 볼트 내지 5 볼트 사이의 범위 내에 있다. 상기 메모리 셀(32)의 제1 및 제2 바이너리 상태의 전압들은 도 1의 메모리 셀(12)의 제1 및 제2 바이너리 상태의 전압들과 정반대임을 알 수 있다.
도 2를 참조하면, 프로그램 가능한 비휘발성 메모리(50)는 복수의 메모리 셀들(12a-12N)을 포함한다. 상기 각각의 메모리 셀들(12a-12N)은 각각 도 1과 함께 설명한 메모리 셀(12)에 속하는 종류들이며, 상기 도 1의 메모리 셀(12)의 인스턴스(instance)임을 나타내는 추가적인 참조 문자 a 내지 N이 사용되었다. 예를 들면, 메모리 셀(12a)은 도 1의 메모리 셀(12)의 a 번째 인스턴스이다. 상기 메모리 셀(12a)은 도 1의 노드들(12a, 12b, 12c, 12c)의 a 번째 인스턴스 노드들(12aa, 12ab, 12ac, 12ad)을 가진다.
상기 메모리 셀(12a-12N)은 VDD 전압 버스(10, 도 1 참조)와 VSS 전압 버스(18, 도 1 참조) 사이에 연결된다. VDD 전압 버스(10) 및 VSS 전압 버스(18)는 모든 메모리 셀들(12a-12N)에 공통된다. 전술한 바와 같이, VDD 전압 버스(10)에 나타나는 전압은 VSS 전압 버스(18)에 나타나는 전압보다 높다.
메모리 셀들(12a-12N)의 안티퓨즈들(16a-16N)은 도 1에서 도시된 것보다 상세히 도시되었다. 몇몇 반도체 제조 공정에서, 상기 안티퓨즈들(16a-16N)은 각각 N-타입 모스(NMOS) 장치들(70a-70N)에 기생하여 존재하는 측면 NPN 트랜지스터(parasitic lateral NPN transistors, 68a-68N)로서 구현될 수 있다. 그러나, 또 다른 반도체 제조 공정에서, 상기 안티퓨즈들(16a-16N)은 각각 바이폴라 NPN 트랜지스터(68a-68N)로서 구현될 수 있다.
기입 인에이블 신호(write enable signal), 예를 들면 기입 인에이블 노드(write enable node, 12ab) 및 트리거 노드(trigger node, 16ac)에 나타나고 VSS 전압 버스(18)에 나타나는 전압보다 높은 전압을 갖는 기입 인에이블 신호(72a)는 첫째로 안티퓨즈(16a)를 턴-온 시키고, 그런 다음 VDD 전압 버스(10)와 VSS 전압 버스(18) 사이에 나타나는 전압 차이가 프로그래밍 전압 윈도우 안에 있는 경우 안티퓨즈(16a)를 항복(breakdown) 시키고, 마지막으로 상기 트리거 신호의 인가에 앞서서 안티퓨즈(16a)를 열폭주(thermally runaway)하여 낮은 저항값을 갖도록 비가역적으로 변화시키는 경향이 있다. 이러한 동작 과정 및 프로그래밍 전압 윈도우에 대하여서는 도 6을 참조하여 자세히 후술한다.
VDD 전압 버스(10)는 VDD 기입 드라이버 회로(56)로부터 기입 전압(60)을 수신하기 위해 연결된다. 상기 VDD 전압 버스(10)는 또한 VDD 독출 드라이버 회로(62)로부터 독출 전압(66)을 수신하기 위해 연결된다. 일 실시예에서, 상기 독출 전압(66) 및 기입 전압(60)은 서로 다른 전압일 수 있다. 일 실시예에서, 상기 독출 전압(66)은 상기 기입 전압(60)보다 낮은 전압일 수 있다. 일 실시예에서, 상기 독출 전압(66) 및 기입 전압(60)은 서로 같은 전압일 수 있다. 일 실시예에서, 상기 VSS 전압 버스(18)는 접지되거나 0 볼트(volts)일 수 있다.
일 실시예에서, 상기 기입 전압(60)은 상기 VSS 전압 버스(18)보다 약 10 볼트 높고, 상기 독출 전압(66)은 상기 VSS 전압 버스(18)보다 약 3 볼트 높을 수 있다. 일 실시예에서, 상기 기입 인에이블 신호(72a)는 상기 기생 NPN 트랜지스터(68a)의 베이스-이미터 다이오드(base-emitter diode)를 통해 VSS 전압 버스(18)보다 약 0.7 볼트 높은 수준에서 고정될 수 있다.
어떠한 특정 시간에 대하여서도, 상기 VDD 전압 버스(10)는 상기 전압들(60, 66) 중 단지 하나의 전압만 받는다. 특히 상기 메모리(50)가 프로그래밍되는 동안에 상기 VDD 전압 버스(10)는 기입 전압(60)을 수신하고, 상기 메모리(50)를 읽는 동안에 상기 VDD 전압 버스(10)는 독출 전압(66)을 받는다. 상기 VDD 전압 버스에 나타나는 전압은 기입 노드(Wr, 58) 및 독출 노드(Rd, 64)에서 수신되는 기입 및 독출 신호에 따라 각각 결정된다.
VDD 기입 드라이버 회로(56)는 전압(52)을 수신하도록 연결된다. 상기 전압(52)은 기입 전압(60)과 같거나 유사한 전압이지만, 기입 전압(60)과는 달리 기입 노드(58)에서 수신되는 기입 신호에 의해 제어되지 않고 지속될 수 있다. 이와 비슷하게, VDD 독출 드라이버 회로(62)는 전압(54)을 수신하도록 연결된다. 상기 전압(54)은 독출 전압(66)과 같거나 유사하지만, 독출 전압(66)과는 달리 독출 노드(64)에서 수신되는 독출 신호에 의해 제어되지 않고 지속될 수 있다.
도 1과 함께 전술한 바와 같이, 메모리 셀, 예를 들면 메모리 셀(12a)가 제1 바이너리 상태에서 제2 바이너리 상태로 프로그래밍되는 동안에, 안티퓨즈(16a)는 미리 결정된 전압-진류 신호(72a) 형태의 기입 인에이블 신호를 기입 인에이블 노드(12ab) 및 트리거 노드(16ac)에서 수신한다. VDD 전압 버스(10)에서 나타나는 기입 전압(60)과 함께 상기 미리 결정된 전압(72a) 또는 미리 결정된 전류(72b)에 응답하여, 상기 안티퓨즈(16a)의 제1 노드(16aa)와 제2 노드(16ab) 사이의 저항값은 상대적으로 높은 상기 안티퓨즈(16a)의 초기 저항값보다 더 낮은 프로그래밍 된 저항값으로 비가역적으로 변화한다. 그 후에, 상기 안티퓨즈(16a)의 저항값 변화에 응답하여, 상기 퓨즈(14a)의 제1 노드(14aa)와 제2 노드(14ab) 사이의 저항값은 상기 퓨즈(14a)의 더 낮은 초기 저항값보다도 높고 상기 안티퓨즈(16a)의 더 낮은 프로그래밍 된 저항값보다도 높은 프로그래밍 된 저항값으로 비가역적으로 변화한다(즉, 상기 퓨즈가 나가게(to blow) 된다). 이에 따라 메모리 셀 출력 노드(12aa)에 나타나는 전압(20a)은 상기 제1 전압에서 상기 제2 전압으로 변화한다.
상기 제1 및 제2 전압들은 상기 독출 전압(66)이 VDD 전압 버스(10)에 나타날 때 생성될 수 있다. 예를 들면, 상기 독출 전압(66)이 5 볼트이고 VSS 전압 버스(18)에 나타나는 전압이 약 0 볼트인 경우(즉, VSS 전압 버스가 접지되는 경우), 프로그래밍 이전에 상기 출력 노드(74a)에 나타나는 제1 전압은 약 5 볼트이고, 프로그래밍 이후에 상기 출력 노드(74a)에 나타나는 제2 전압은 약 0 볼트이다. 메모리 셀들(12a-12N)은 트리거 입력 노드들(trigger input nodes, 16ac-16Nc)로 인가되는 신호들에 따라 각각 같은 방식으로 프로그래밍 되고 작동한다.
일 실시예에서, 출력 드라이버 회로들(76a-76N)은 메모리 셀 출력 신호들(74a-74N)을 각각 입력받아 버퍼 출력 신호들(buffered output signals, 78a-78N)을 각각 제공하도록 연결된다.
몇몇 또다른 대체적인 방식에서, 상기 기입 드라이버 회로(56) 및 독출 드라이버 회로(62)가 사용되지 않을 수 있다. 대신에, 상기 전압(52) 및 전압(54)은 메모리 어레이(50)의 프로그래밍 여부 또는 메모리 어레이(50)의 읽기 여부에 따라 메모리 어레이(50)의 외부로부터 한번에 하나씩 인가되어 VDD 전압 버스(10)에 직접적으로 연결될 수 있다. 다시 설명하지는 않겠지만, 도 3 내지 도 5의 경우에 있어서도 이와 유사한 대체적인 방식이 가능하다.
도 3을 참조하면, 프로그램 가능한 비휘발성 메모리 어레이(120)는 복수의 메모리 셀들(32a-32N)을 포함한다. 상기 메모리 셀들(32a-32N) 은 각각 도 1a와 함께 설명한 메모리 셀(32)에 속하는 종류들이며, 상기 도 1a의 메모리 셀(32)의 인스턴스인 것을 나타내기 위해 추가적인 참조 문자 a 내지 N이 사용되었다. 예를 들면, 메모리 셀(32a)은 도 1a의 메모리 셀(32)의 a 번째 인스턴스이다. 상기 메모리 셀(32a)은 도 1a의 노드들(32a, 32b, 32c, 32d)의 a 번째 인스턴스 노드들(32aa, 32ab, 32ac, 32ad)을 갖는다.
상기 메모리 셀(32a-32N)은 VDD 전압 버스(30, 도 1a 참조)와 VSS 전압 버스(38, 도 1a 참조) 사이에 연결된다. VDD 전압 버스(30) 및 VSS 전압 버스(38)는 모든 메모리 셀들(32a-32N)에 공통된다. 전술한 바와 같이, VDD 전압 버스(30)에 나타나는 전압은 VSS 전압 버스(38)에 나타나는 전압보다 높다.
메모리 셀들(32a-32N)의 안티퓨즈들(34a-34N)은 도 1a에서 도시된 것보다 상세히 도시되었다. 몇몇 반도체 제조 공정에서, 상기 안티퓨즈들(34a-34N)은 각각 P-타입 모스(NMOS) 장치들(124a-124N)에 기생하여 존재하는 측면 PNP 트랜지스터(parasitic lateral PNP transistors, 122a-122N)로서 구현될 수 있다. 그러나, 또 다른 반도체 제조 공정에서, 안티퓨즈들(34a-34N)은 각각 바이폴라 PNP 트랜지스터(122a-122N)로서 구현될 수 있다.
기입 인에이블 신호(write enable signal), 예를 들면 기입 인에이블 노드(write enable node, 32ab) 및 트리거 노드(trigger node, 34ac)에 나타나고 VDD 전압 버스(30)에 나타나는 전압보다 낮은 전압을 갖는 기입 인에이블 신호(126a)는 첫째로 안티퓨즈(34a)를 턴-온 시키고, 그런 다음 VDD 전압 버스(30)와 VSS 전압 버스(38) 사이에 나타나는 전압 차이가 프로그래밍 전압 윈도우 안에 있는 경우 안티퓨즈(34a)를 항복(breakdown) 시키고, 마지막으로 상기 트리거 신호의 인가에 앞서서 안티퓨즈(34a)를 열폭주(thermally runaway)하여 낮은 저항값을 갖도록 비가역적으로 변화시키는 경향이 있다. 이러한 동작 과정 및 프로그래밍 전압 윈도우에 대하여서는 도 6을 참조하여 자세히 후술한다.
VSS 전압 버스(30)는 VSS 기입 드라이버 회로(134)로부터 기입 전압(136)을 수신하기 위해 연결된다. 상기 VSS 전압 버스(30)는 또한 VSS 독출 드라이버 회로(140)로부터 독출 전압(142)을 수신하기 위해 연결된다. 일 실시예에서, 상기 독출 전압(142) 및 기입 전압(136)은 서로 다른 전압일 수 있다. 일 실시예에서, 상기 독출 전압(142)은 상기 기입 전압(136)보다 낮은(즉, 덜 음전압인 또는 절대값이 작은) 전압일 수 있다. 일 실시예에서, 상기 독출 전압(142) 및 기입 전압(136)은 서로 같은 전압일 수 있다. 일 실시예에서, 상기 VDD 전압 버스(30)는 접지되거나 0 볼트(volts)일 수 있다.
일 실시예에서, 상기 기입 전압(136)은 상기 VDD 전압 버스(30)보다 약 10 볼트 낮고, 상기 독출 전압(142)은 상기 VDD 전압 버스(30)보다 약 3 볼트 낮을 수 있다. 일 실시예에서, 기생 PNP 트랜지스터(122a)의 베이스-이미터 기생 다이오드를 통해 상기 기입 인에이블 신호(72a)는 VSS 전압 버스(18)보다 약 0.7 볼트 낮은 수준에서 고정될 수 있다.
어떠한 특정 시간에 대하여서도, 상기 VSS 전압 버스(30)는 상기 전압들(136, 142) 중 단지 하나의 전압만 받는다. 특히 상기 메모리(120)가 프로그래밍되는 동안에 상기 VSS 전압 버스(30)는 기입 전압(136)을 수신하고, 상기 메모리(120)를 읽는 동안에 상기 VSS 전압 버스(38)는 독출 전압(142)을 받는다. 상기 VSS 전압 버스에 나타나는 전압은 기입 노드(Wr, 138) 및 독출 노드(Rd, 144)에서 수신되는 기입 및 독출 신호에 따라 각각 결정된다.
VSS 기입 드라이버 회로(134)는 전압(148)을 수신하도록 연결된다. 상기 전압(148)은 기입 전압(136)과 같거나 유사한 전압이지만, 기입 노드(138)에서 수신되는 기입 신호에 의해 제어되지 않고 지속될 수 있다. 이와 비슷하게, VSS 독출 드라이버 회로(140)는 전압(146)을 수신하도록 연결된다. 상기 전압(146)은 독출 전압(142)과 같거나 유사하지만, 독출 노드(144)에서 수신되는 독출 신호에 의해 제어되지 않고 지속될 수 있다.
도 1a와 함께 전술한 바와 같이, 메모리 셀, 예를 들면 메모리 셀(32a)가 제1 바이너리 상태에서 제2 바이너리 상태로 프로그래밍되는 동안에, 안티퓨즈(34a)는 미리 결정된 전압-진류 신호(126a) 형태의 기입 인에이블 신호를 기입 인에이블 노드(32ab) 및 트리거 노드(34ac)에서 수신한다. VSS 전압 버스(38)에서 나타나는 기입 전압(136)과 함께 상기 미리 결정된 전압(126a) 또는 미리 결정된 전류(126a)에 응답하여, 상기 안티퓨즈(34a)의 제1 노드(34aa)와 제2 노드(34ab) 사이의 저항값은 상대적으로 높은 상기 안티퓨즈(34a)의 초기 저항값보다 더 낮은 프로그래밍 된 저항값으로 비가역적으로 변화한다. 그 후에, 상기 안티퓨즈(34a)의 저항값 변화에 응답하여, 상기 퓨즈(36a)의 제1 노드(36aa)와 제2 노드(36ab) 사이의 저항값은 상기 퓨즈(36a)의 더 낮은 초기 저항값보다도 높고 상기 안티퓨즈(34a)의 더 낮은 프로그래밍 된 저항값보다도 높은 프로그래밍 된 저항값으로 비가역적으로 변화한다(즉, 상기 퓨즈가 나가게 된다). 이에 따라 메모리 셀 출력 노드(32aa)에 나타나는 전압(128a)은 상기 제1 전압에서 상기 제2 전압으로 변화한다.
상기 제1 및 제2 전압들은 상기 독출 전압(142)이 VSS 전압 버스(38)에 나타날 때 생성될 수 있다. 예를 들면, 상기 독출 전압(142)이 -5 볼트이고 VDD 전압 버스(30)에 나타나는 전압이 약 0 볼트인 경우(즉, VDD 전압 버스가 접지되는 경우), 프로그래밍 이전에 상기 출력 노드(128a)에 나타나는 제1 전압은 약 0 볼트이고, 프로그래밍 이후에 상기 출력 노드(128a)에 나타나는 제2 전압은 약 -5 볼트이다. 메모리 셀들(32a-32N)은 트리거 입력 노드들(trigger input nodes, 34ac-34Nc)로 인가되는 신호들에 따라 각각 같은 방식으로 프로그래밍 되고 작동한다.
일 실시예에서, 출력 드라이버 회로들(130a-130N)은 노드들(128a-128N)에서 메모리 셀 출력 신호들을 각각 입력받아 버퍼 출력 신호들(132a-132N)을 각각 제공하도록 연결된다.
도 4를 참조하면, 프로그램 가능한 비휘발성 메모리 어레이(200)는 도 2의 프로그램 가능한 비휘발성 메모리 어레이(50)와 유사하다. 그러나, 상기 메모리 어레이(200)는 도 2의 메모리 셀들(12a-12N) 대신에 도 3의 메모리 셀들(32a-32N)을 포함한다.
VDD 전압 버스(30)는 VDD 기입 드라이버 회로(206)로부터 기입 전압(208)을 수신하기 위해 연결된다. 상기 VDD 전압 버스(30)는 또한 VDD 독출 드라이버 회로(212)로부터 독출 전압(214)을 수신하기 위해 연결된다. 상기 기입 전압(208)은 도 2의 기입 전압(60)과 같거나 유사할 수 있다. 상기 독출 전압(214)은 도 2의 독출 전압(66)과 같거나 유사할 수 있다. 일 실시예에서, 상기 VSS 전압 버스(38)는 접지되거나 0 볼트일 수 있다.
어떠한 특정 시간에 대하여서도, 상기 VDD 전압 버스(30)는 상기 전압들(208, 214) 중 단지 하나의 전압만 받는다. 특히 상기 메모리(200)가 프로그래밍되는 동안에 상기 VDD 전압 버스(30)는 기입 전압(208)을 수신하고, 상기 메모리(200)를 읽는 동안에 상기 VDD 전압 버스(30)는 독출 전압(214)을 받는다. 상기 VDD 전압 버스에 나타나는 전압은 기입 노드(Wr, 210) 및 독출 노드(Rd, 218)에서 수신되는 기입 및 독출 신호에 따라 각각 결정된다.
기입 인에이블 신호, 예를 들면 VDD 전압 버스(30)에 나타나는 전압보다 낮은 전압을 갖는 기입 인에이블 신호(218a)는 안티퓨즈(16a)가 갖는 저항값이 상기 트리거 신호(218a)가 인가되기 이전보다 더 낮은 저항값을 갖게 하는 경향이 있다.
VDD 기입 드라이버 회로(210)는 전압(202)을 수신하도록 연결된다. 상기 전압(202)는 기입 전압(208)과 같거나 또는 유사한 전압이지만, 기입 노드(210)에서 수신되는 기입 신호에 의해 제어되지 않고 지속될 수 있다. 이와 비슷하게, VDD 독출 드라이버 회로(212)는 전압(204)을 수신하도록 연결된다. 상기 전압(204)은 독출 전압(214)과 같거나 유사하지만, 독출 노드(216)에서 수신되는 독출 신호에 의해 제어되지 않고 지속될 수 있다.
일 실시예에서, 출력 드라이버 회로들(222a-222N)은 메모리 셀 출력 신호들(220a-220N)을 입력 받아 버퍼 출력 신호들(224a-224N)을 각각 제공하도록 연결된다.
도 5를 참조하면, 프로그램 가능한 비휘발성 메모리 어레이(270)는 도 3의 프로그램 가능한 비휘발성 메모리 어레이(120)와 유사하다. 그러나, 상기 메모리 어레이(270)는 도 3의 메모리 셀들(32a-32N) 대신에 도 2의 메모리 셀들(12a-12N)을 포함한다.
VSS 전압 버스(18)는 VSS 기입 드라이버 회로(282)로부터 기입 전압(284)을 수신하기 위해 연결된다. 상기 VSS 전압 버스(18)는 또한 VSS 독출 드라이버 회로(288)로부터 독출 전압(290)을 수신하기 위해 연결된다. 상기 기입 전압(284)은 도 3의 기입 전압(136)과 같거나 유사할 수 있다. 상기 독출 전압(290)은 도 3의 독출 전압(142)과 같거나 유사할 수 있다. 일 실시예에서, 상기 VDD 전압 버스(10)는 접지되거나 0 볼트일 수 있다.
어떠한 특정 시간에 대하여서도, 상기 VSS 전압 버스(18)는 상기 전압들(284, 290) 중 단지 하나의 전압만 받는다. 특히 상기 메모리(270)가 프로그래밍되는 동안에 상기 VSS 전압 버스(18)는 기입 전압(284)을 수신하고, 상기 메모리(270)를 읽는 동안에 상기 VSS 전압 버스(18)는 독출 전압(290을 받는다. 상기 VSS 전압 버스에 나타나는 전압은 기입 노드(Wr, 286) 및 독출 노드(Rd, 292)에서 수신되는 기입 및 독출 신호에 따라 각각 결정된다.
기입 인에이블 신호, 예를 들면 VSS 전압 버스(18)에 나타나는 전압보다 높은 전압을 갖는 기입 인에이블 신호(272a)는 안티퓨즈(16a)가 갖는 저항값이 상기 트리거 신호가 인가되기 이전보다 더 낮은 저항값을 갖게 하는 경향이 있다.
VSS 기입 드라이버 회로(282)는 전압(296)을 수신하도록 연결된다. 상기 전압(296)는 기입 전압(284)과 같거나 또는 유사한 전압이지만, 기입 노드(286)에서 수신되는 기입 신호에 의해 제어되지 않고 지속될 수 있다. 이와 비슷하게, VSS 독출 드라이버 회로(288)는 전압(294)을 수신하도록 연결된다. 상기 전압(294)은 독출 전압(290)과 같거나 유사하지만, 독출 노드(292)에서 수신되는 독출 신호에 의해 제어되지 않고 지속될 수 있다.
일 실시예에서, 출력 드라이버 회로들(276a-276N)은 메모리 셀 출력 신호들(274a-274N)을 입력 받아 버퍼 출력 신호들(280a-280N)을 각각 제공하도록 연결된다.
도 6을 참조하면, 그래프(340)는 메모리 셀 출력 노드 전압(memory cell output node voltage)의 범위가 나타나는 수평축과 메모리 셀 전류(memory cell current)의 범위가 나타나는 수직축을 포함한다. 도 2의 메모리 셀(12a)을 예로 들면, 상기 메모리 셀 출력 노드 전압은 노드(12aa)에 나타나는 전압에 상응하며, 상기 메모리 셀 출력 노드 전압은 NMOS FET(70a)의 제1 및 제2 노드(16aa, 16ab) 사이에 나타나는 전압, 즉 드레인-소스(drain-source) 전압과 같다. 상기 메모리 셀 전류는 제1 노드(12ac)에서 제2 노드(12ad)로 흐르는 전류에 상응하며, 상기 전류는 기본적으로 NMOS FET(70a)를 흐르는 드레인 전류와 같다.
지점(350)은, 상기 지점(350)에 해당하는 기입 전압(60, 도 2)이 메모리 셀(12a)에 인가되고 기입 인에이블 신호(72a)가 로우(low, 즉 0 볼트)인 경우의 최대 드레인-소스 항복 전압(maximum drain-source breakdown voltage)에 해당한다. 상기 지점(350)은 "Drain Source Breakdown Voltage with (s)horted to ground gate and (S)horted to ground bulk"를 나타내는 BVdssS로 알려져 있다. 이 경우에, 낮은 임피던스 경로(a low impedance path)가 노드들(16aa, 16ab) 사이에 형성되고 드레인-바디의 접합 애벌랜치 항복(drain-body junction avalanche breakdown)에 기인하여 드레인 전류가 NMOS FET(70a)를 통해 흐르기 시작한다. 따라서, 드레인-소스 항복 전압(350)과 같거나 큰 전압이 메모리 셀, 즉 도 2의 메모리 셀(12a)에 인가되는 경우, 상기 메모리 셀(12a)은 기입 인에이블 신호(72a)와 상관없이 트리거되고(triggered), 안티퓨즈(16a)는 2단자 장치처럼 동작한다. 즉, 만약 도 2의 기입 전압(60)이 드레인-소스 항복 전압(350)보다 충분히 높다면, 메모리 셀(12a)의 원치 않는 프로그래밍이 일어날 것이다.
지점(346)은, 상기 지점(346)에 상응하는 기입 전압(60)이 메모리 셀(12a)에 인가되고 기입 인에이블 신호(72a)가 하이(high)인 경우, 즉 노드들(16aa, 16ab) 사이의 바디-소스 다이오드에 정방향 바이어스가 걸린 경우 얻게 되는 최소 드레인-소스 항복 전압(minimum drain-source breakdown voltage)에 해당한다. 이 경우에, 낮은 임피던스 경로가 노드들(16aa, 16ab) 사이에 형성되고, 드레인-바디의 접합 애벌랜치 항복(drain-body junction avalanche breakdown) 및 기생 드레인-바디-소스 측면 NPN 바이폴라 트랜지스터(the parasitic Drain-Body-Source lateral NPN bipolar transistor)의 활동에 의해 나타나는 증배 인자(multiplication factor)에 기인하여 드레인 전류가 NMOS FET(70a)를 통해 흐르기 시작한다. 따라서, 지점(346)의 전압보다 낮은 전압을 인가하는 것은 상기 메모리 셀에 프로그래밍 효과를 주지 못한다. 상기 지점(346)은 "Drain Source Breakdown Voltage with (s)horted to ground gate and (O)pen bulk"를 나타내는 BVdssO로 알려져 있다. 상술한 두 개의 항복 전압 레벨들(350, 346)은 프로그래밍 윈도우(352)의 경계에 해당한다. 프로그래밍 윈도우(352) 내에 있는 전압, 예를 들면 지점(348)에 해당하는 전압을 인가하는 경우 안티퓨즈는 3단자 장치처럼 동작하고, 이 경우 상기 안티퓨즈는 기입 인에이블 신호(72a)에만 응답하여 퓨즈로서 동작한다.
지점(348)은 드레인 소스 전압이 상기 드레인-소스 항복 전압(350)보다 낮고 도 2의 기입 신호(72a)가 로우(즉, 0 볼트)인 경우에 해당한다. 이 경우에, 안티퓨즈(16a)에는 드레인 전류가 흐르지 않고 메모리 셀(12a)은 프로그래밍 되지 않은 상태로 남아 있는다.
상술한 메모리 셀의 프로그래밍 메커니즘을 설명하기 위해, 퓨즈와 안티퓨즈의 브랜치 전류(branch current) 및 출력 셀 노드의 전압과의 관계를 다음과 같이 설명한다. 상기 퓨즈 및 안티퓨즈에 흐르는 전류가 같기 때문에, 양 구성 요소의 특성 곡선들(characteristic curves)을 교차시킴으로써 도시적인 해(graphical solution)를 얻을 수 있다.
곡선(370)은 프로그래밍 이전에 기입 인에이블 신호(72a)가 로우(low)인 경우, 즉 노드들(16ac, 16ab) 사이에 단락 회로(short circuit)가 존재하는 경우의 도 2의 안티퓨즈(16a)의 특성 곡선에 해당하는 부분들(370a, 370b, 370c, 370d)을 포함한다.
곡선(354)는 안티퓨즈(16a)가 프로그래밍 되기 이전에 기입 인에이블 신호(72a)가 하이(high)이고 상기 기입 인에이블 신호가 FET(16a)의 바디-소스 접합(body-source junction)을 정방향으로 바이어스(forward bias) 시키며 전류가 0이 아닌 경우의 상기 안티퓨즈(16a)의 특성 곡선에 해당하는 부분들(354a, 354b, 354c)을 포함한다.
곡선(358)은 도 2의 안티퓨즈(16a)가 프로그래밍 된 이후에, 상기 드레인(16aa)와 소스(16ab) 사이의 저항값이 낮은(거의 단락 회로인) 경우의 안티퓨즈(16a)의 특성 곡선에 해당한다.
곡선(364)은 도 2의 퓨즈(14a)가 프로그래밍 되기 이전에, 즉 매우 작은 임피던스를 갖는 경우의 특성 곡선에 해당한다.
곡선(367)은 도 2의 퓨즈(14a)가 프로그래밍 된 이후에, 매우 높은 임피던스를 갖는 경우의 특성 곡선에 해당한다.
지점(348)에서 시작하는 통상의 프로그래밍 동작에서, 첫 번째로 기입 인에이블 신호(72a)가 로우(low) 상태로 유지되는 동안 도 2의 기입 전압(60)이 메모리 셀(12a)에(즉, VDD 전압 버스(10)에) 인가된다. 이러한 조건 하에서, 메모리 셀 전류, 즉 퓨즈(14a) 및 안티퓨즈(16a)에 흐르는 전류는 0과 같고 출력 노드(12aa)에 나타나는 전압은 기입 전압(60)과 같다. 이는 곡선 부분(370a) 및 곡선(364)의 교차점에 해당한다.
기입 인에이블 신호(72a)가 인가되는 경우, 상기 프로그래밍 동작이 시작되고 퓨즈(14a)의 특성 곡선이 곡선(364)와 같이 계속 남아 있는 반면 안티퓨즈의 특성 곡선은 곡선(370)에서 곡선(354)로 변화한다. 상기 안티퓨즈(16a)의 변화는 지점(362)에 해당하는 새로운 균형점을 가져 온다.
지점(362)에서 안티퓨즈(16a) 및 트랜지스터(68a)의 전력 소모에 의해 안티퓨즈(16a)의 온도가 상승한다. 안티퓨즈(16a)는 열폭주(thermal runaway, 熱暴走)를 겪게 되고, 그 결과 안티퓨즈(16a)의 특성 곡선이 특성 곡선(354)에서 특성 곡선(358)으로 변화한다. 상기 특성 곡선의 변화는 메모리 셀(12a)을 새로운 균형점(366)으로 가져간다. 상기 균형점에서 높은 메모리 셀 전류값(372)에 도달하게 된다.
상기 높은 메모리 셀 전류값(372)에 도달하여, 상기 퓨즈(14a)는 자신의 능력보다 높은 전력을 소모하도록 강요되어 이에 따라 작동이 되지 않게, 즉 개방되며, 상기 퓨즈의 특성 곡선이 낮은 임피던스의 프로그래밍 되지 않은 특성 곡선(364)에서 매우 높은 임피던스의 프로그래밍 된 특성 곡선(367)으로 변화한다. 따라서, 특성 곡선(367)과 특성 곡선(358)의 교차점에 새로운 균형점(342)이 달성되고, 이는 본질적으로 0의 전류 및 0의 전압을 나타낸다. 결과적으로, 상기 메모리 셀 전류는 퓨즈(14a) 및 안티퓨즈(16a)를 나가게 하면서 멈추게 되고, 프로그래밍 동작이 완료된다.
몇몇 특정한 실시예에서, 상기 높은 드레인 전류값(372)는 약 200 밀리암페어(milliampere, mA)일 수 있다.
상술한 동작은 관련된 소스 저항값이 낮게 유지되는 경우, 즉 VDD 기입 드라이버 회로(56)의 소스 저항값, 퓨즈(14a)의 저항값 및 다른 모든 저항성 상호 연결의 저항값의 합이 충분히 낮게 유지되는 경우 상기 VDD 프로그래밍 윈도우(352) 내의 어떤 기입 전압(60)에 대하여서도 수행될 수 있다.
지점(348)이 프로그래밍 되지 않은 메모리 셀(12a)에 해당한다는 점에 주목하여야 한다. 지점(348)에서, 상기 메모리 셀을 흐르는 전류값은 실질적으로 0에 가깝다. 따라서, 프로그래밍 이전에 상기 메모리 셀(12a)은 매우 높은 저항값을 가지며 매우 작은 전력을 끌어들인다. 한번 메모리 셀(12a)이 프로그래밍 되어 지점(342)에 도달하면, 상기 메모리 셀(12a)을 흐르는 전류값 또한 실질적으로 0에 가깝다는 것도 또한 주목하여야 한다. 따라서, 프로그래밍 이후에, 상기 메모리 셀(12a)은 또한 매우 높은 저항값을 가지며 매우 작은 전력을 끌어들이다.
기입 전압(60)을 먼저 인가하고 그 뒤에 기입 인에이블 신호(72a)를 인가하는 대신에 반대 순서로 인가하는 방법 또한 상기 메모리 셀의 프로그래밍에 이용될 수 있다는 것 또한 주목하여야 한다. 특히, 상기 기입 인에이블 신호(72a)가 먼저 인가될 수 되고, 그에 따라 특성 곡선(354)이 먼저 달성되고 초기 균형점이 지점(342)에 도시된 것처럼 이뤄질 수 있다. 그 후에, 기입 전압(60)이 VDD 전압 버스(10)에 인가되고, 그 결과 FET(16a)가 지점(362)에 도달할 때까지 특성 곡선(354)를 따르게 된다. 그 후에 프로그래밍은 상술한 바와 같이 계속된다.
몇몇 방식에서, 상기 지점(348)에서부터 지점(366)으로의 이행은 약 십 분의 일 마이크로 초 동안에 일어날 수 있고 최종 지점(342)으로의 도달은 기입 인에이블 신호(72a)가 인가된 때로부터 1 마이크로 초 동안에 일어날 수 있다.
일 실시예에서, 지점(350)은 약 12 내지 15 볼트의 범위 내에 있을 수 있고, 지점(346)은 약 7 내지 9 볼트의 범위 내에 있을 수 있으며, 기입 전압(60)보다 약간 낮은 전압의 지점(348)은 약 10 볼트일 수 있다. 일 실시예에서, 지점(366)은 약 200 mA일 수 있다.
일 실시예에서, 상기 안티퓨즈, 예를 들면 도 2의 안티퓨즈(16a)는 약 1 마이크로미터(micrometer)의 게이트 너비 및 약 1 마이크로미터의 게이트 길이를 갖는 씨모스(CMOS) 또는 바이씨모스(BiCMOS) 반도체 공정에 의해 제조될 수 있다.
일 실시예에서, 상기 퓨즈, 예를 들면 도 2의 퓨즈(14a)는 알루미늄 금속 층으로부터 제조될 수 있0고, 약 0.5 옴(ohm, Ω)의 프로그램 되지 않은 저항, 약 1 마이크로미터의 두께, 약 1 마이크로미터의 너비 및 약 5 마이크로 미터의 길이를 가질 수 있다. 일 실시예에서, 상기 기입 드라이버 회로, 예를 들면, 도 2의 기입 드라이버 회로(56)는 약 20 Ω의 출력 저항을 가질 수 있다.
지점(344)는 독출 전압, 예를 들면 프로그래밍 윈도우(354)보다 낮은 도 2의 독출 전압(66)에 해당한다.
그래프(340)의 전압들은 도 2의 메모리 어레이와 관련된 전압들을 나타내고, 유사한 전압들 및 동작이 도 4의 메모리(200)와 관련될 수 있다는 것은 주목할 만한 점이다. 도 3 및 도 5의 메모리들(120, 270)은 VSS 전압 버스들(38, 18)에 인가되는 기입 전압들에 의해 각각 작동하기 때문에, VDD 전압 버스들(30, 10)보다 낮은 전압들이 상기 메모리들에 인가되어야 한다는 것 또한 주목하여야 한다. 그러나, 해당 기술 분야에서 통상의 지식을 가진 자는 그래프(340)를 근거로 적절한 전압들을 구별해 낼 수 있을 것이다.
도 7을 참조하면, 재프로그램 가능한 비휘발성 메모리 셀(a non-volatile re-programmable memory cell, 400)은 제1 노드(404a) 및 제2 노드(404b)를 갖는 제1 퓨즈(404)를 포함한다. 상기 메모리 셀(400)은 또한 트리거 노드(406c), 제1 노드(406a) 및 제2 노드(406b)를 갖는 제1 안티퓨즈(406)를 포함한다. 상기 제1 안티퓨즈(406)의 제1 노드(406a)는 제1 퓨즈(404)의 제2 노드(404b)와 연결된다. 상기 메모리 셀(400)은 또한 제1 노드(414a) 및 제2 노드(414b)를 갖는 제2 퓨즈(414)를 포함한다. 상기 제2 퓨즈(414)의 제1 노드(414a)는 제1 퓨즈(404)의 제2 노드(404b)와 연결된다. 상기 메모리 셀(400)은 또한 트리거 노드(416c), 제1 노드(416a) 및 제2 노드(416b)를 갖는 제2 안티퓨즈(416)를 포함한다. 상기 제2 안티퓨즈(416)의 제1 노드(416a)는 상기 제2 퓨즈(414)의 제2 노드(414b)와 연결된다. 상기 제2 안티퓨즈(416)의 제2 노드(416b)는 상기 제1 퓨즈(404)의 제1 노드(404a)와 연결된다.
1회 재프로그램 가능한 방식에서, 상기 제2 안티퓨즈(416)의 제1 노드(416a) 및 상기 제2 퓨즈(414)의 제2 노드(414b)는 선택적인 메모리 셀 출력 노드(optional memory cell output node, 402x)와 연결된다. 상기 방식의 경우, 제1 프로그래밍(first programming)에서, 기입 전압이 상기 VDD 전압 버스(412)에 인가되고 있는 동안에 제1 기입 인에이블 신호(410)가 제1 기입 인에이블 노드(402b)에 인가되면서, 상기 제1 안티퓨즈(406)는 낮은 저항 상태로 변화하고(안티퓨즈가 나가게 되고), 상기 제1 퓨즈(404)는 높은 저항 상태로 변화하게 된다(퓨즈가 나가게 된다). 제1 재프로그래밍(first re-programming)에서, 기입 전압이 상기 VDD 전압 버스(412)에 인가되고 있는 동안에 제2 기입 인에이블 신호(420)가 제2 기입 인에이블 노드(402e)에 인가되면서, 상기 제2 안티퓨즈(416)는 낮은 저항 상태로 변화하고(안티퓨즈가 나가게 되고), 상기 제2 퓨즈(414)는 높은 저항 상태로 변화하게 된다(퓨즈가 나가게 된다).
상술한 1회 재프로그램 가능한 방식에서, 제3 퓨즈(422) 및 제3 안티퓨즈(424)는 사용되지 않았다는 점에 주목하게 될 것이다. 이러한 방식에서, 동작 중에 독출 전압이 VDD 전압 버스(412)와 VSS 전압 버스(414) 사이에 인가되는 경우, 제1 또는 제2 전압을 갖는 신호(423)가 메모리 셀 출력 노드(402x)에서 나타난다. 상기 제1 및 제2 전압들은 상기 메모리 셀(400)이 프로그래밍 된 경우 또는 재프로그래밍 된 경우의 제1 및 제2 바이너리 상태를 나타낸다.
그러나, 2회 재프로그램 가능한 방식에서, 상기 재프로그램 가능한 비휘발성 메모리 셀(400)은 제1 노드(422a) 및 제2 노드(422b)를 갖는 제3 퓨즈(422)를 또한 포함한다. 이러한 방식에서, 상기 메모리 셀(400)은 트리거 노드(424c), 제1 노드(424a) 및 제2 노드(424b)를 갖는 제3 안티퓨즈(424)를 또한 포함한다. 상기 제3 안티퓨즈(424)의 제1 노드(424a)는 상기 제3 퓨즈(422)의 제2 노드(422b)와 연결된다. 상기 제3 안티퓨즈(424)의 제1 노드(424a) 및 상기 제3 퓨즈(422)의 제2 노드(422b)는 메모리 셀 출력 노드(402a)와 연결된다.
제1 재프로그래밍에 대하여는 이미 논의하였다. 제2 재프로그래밍을 위해, 기입 전압이 VDD 전압 버스(412)에 인가되고 있는 동안에 제3 기입 인에이블 신호(428)가 제3 기입 인에이블 노드(402f)에 인가되면서, 상기 제3 안티퓨즈(424)는 낮은 저항 상태로 변화하고(안티퓨즈가 나가게 되고) 상기 제3 퓨즈(422)는 높은 저항 상태로 변화하게 된다(퓨즈가 나가게 된다).
도시된 모든 퓨즈들 및 안티퓨즈들을 포함하는 실시예에서, 동작 중에 제1 또는 제2 전압을 갖는 신호(430)는 상기 메모리 셀 출력 노드(402a)에 나타나고, 상기 메모리 셀 출력 노드(402x)는 사용되지 않는다. 상기 제1 또는 제2 전압은 독출 전압이 VDD 전압 버스(412)와 VSS 전압 버스(414) 사이에 인가될 때 나타난다. 상기 제1 및 제2 전압들은 상기 메모리 셀(400)이 프로그래밍 되기 이전, 프로그래밍 된 이후, 첫번째로 재프로그래밍 된 이후 및 두 번째로 재프로그래밍 된 이후의 제1 및 제2 바이너리 상태를 나타낸다.
상기 메모리 셀(400)이 한 번 또는 두 번의 재프로그래밍을 허용하는 반면에, 더 많은 퓨즈들 및 더 많은 안티퓨즈들을 포함하는 다른 메모리 셀은 3회 이상의 프로그래밍을 제공할 수 있다는 점을 상기하게 될 것이다.
여기에서 언급된 모든 참조들은 이로써 그것들의 전체에 대한 참조로써 여기에 포함된다.
발명의 선택된 실시예에 대해 설명하였지만, 그것들의 사상을 포함하는 다른 실시예들이 사용될 수 있음은 해당 기술 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 본 발명의 범위는 개시된 실시예에 의해 한정될 것이 아니라 특허 청구항의 기술적 사상 및 범위에 의해 한정되어야 할 것이다.

Claims (27)

  1. 메모리 셀 기입 인에이블 노드(memory cell write enable node) 및 메모리 셀 출력 노드(memory cell output node);
    제1 노드 및 제2 노드를 갖는 퓨즈(fuse); 및
    트리거 노드(trigger node), 제1 노드 및 제2 노드를 갖는 안티퓨즈(antifuse)를 포함하고,
    상기 트리거 노드는 상기 메모리 셀 기입 인에이블 노드와 연결되고,
    상기 안티퓨즈의 제1 노드와 상기 퓨즈의 제2 노드는 상기 메모리 셀 출력 노드와 연결되며,
    상기 퓨즈의 제1 노드와 상기 안티퓨즈의 제2 노드 사이에 독출 전압 차이(read voltage difference)가 인가될 때 상기 메모리 셀 출력 노드에서 나타나는 제1 및 제2 전압은, 제1 및 제2 바이너리 상태(first and second binary states)를 나타내는 메모리 셀.
  2. 제1 항에 있어서, 상기 메모리 셀이 프로그래밍 되기 이전에 초기 상태에서 상기 퓨즈의 제1 노드와 제2 노드 사이에 나타나는 초기 저항값은, 상기 안티퓨즈의 제1 노드와 제2 노드 사이에 나타나는 초기 저항값과 비교하여 더 낮은 것을 특징으로 하는 메모리 셀.
  3. 제2 항에 있어서, 상기 메모리 셀이 프로그래밍 된 이후에 상기 퓨즈의 제1 노드와 제2 노드 사이에 나타나는 프로그래밍 된 저항값은 상기 퓨즈의 초기 저항값과 비교하여 더 높고, 상기 안티퓨즈의 제1 노드와 제2 노드 사이에 나타나는 프로그래밍 된 저항값은 상기 안티퓨즈의 초기 저항값 및 상기 퓨즈의 프로그래밍 된 저항값과 각각 비교하여 더 낮은 것을 특징으로 하는 메모리 셀.
  4. 제3 항에 있어서, 상기 메모리 셀이 프로그래밍 되기 이전에 초기 상태에서 상기 퓨즈의 제1 노드와 상기 안티퓨즈의 제2 노드 사이에 나타나는 저항값은 1메그옴(megohm, ㏁)보다 크고, 상기 메모리 셀이 프로그래밍 된 이후에 상기 퓨즈의 제1 노드와 상기 안티퓨즈의 제2 노드 사이에 나타나는 저항값 또한 1㏁보다 큰 것을 특징으로 하는 메모리 셀.
  5. 제3 항에 있어서, 상기 메모리 셀의 프로그래밍 이전과 이후를 비교할 때, 상기 메모리 셀을 읽는 동안 소모되는 전력은 실질적으로 동일한 것을 특징으로 하는 메모리 셀.
  6. 제3 항에 있어서, 상기 메모리 셀의 프로그래밍 이전과 이후를 비교할 때, 상기 퓨즈의 제1 노드와 상기 안티퓨즈의 제2 노드 사이에 나타나는 저항값은 실질적으로 동일한 것을 특징으로 하는 메모리 셀.
  7. 제3 항에 있어서, 상기 퓨즈의 제1 노드와 상기 안티퓨즈의 제2 노드는 상기 메모리 셀이 프로그래밍 되는 동안에 기입 전압 차이(write voltage difference)를 인가받도록 연결되는 것을 특징으로 하는 메모리 셀.
  8. 제7 항에 있어서, 상기 퓨즈의 제1 노드와 상기 안티퓨즈의 제2 노드는 상기 메모리 셀을 독출하는 동안에 상기 독출 전압 차이를 인가받도록 연결되는 것을 특징으로 하는 메모리 셀.
  9. 제8 항에 있어서, 상기 독출 전압 차이는 상기 기입 전압 차이와 다른 것을 특징으로 하는 메모리 셀.
  10. 제1 항에 있어서,
    상기 메모리 셀이 상기 제1 바이너리 상태에서 상기 제2 바이너리 상태로 프로그래밍 되는 동안에, 미리 결정된 기입 전압(write voltage)이 상기 퓨즈의 제1 노드와 상기 안티퓨즈의 제2 노드 사이에 인가되고,
    상기 안티퓨즈는 미리 결정된 전압-전류 신호(voltage-current signal)를 상기 트리거 노드에서 수신하고,
    상기 미리 결정된 전압-전류 신호에 응답하여 상기 안티퓨즈의 제1 노드와 제2 노드 사이에 나타나는 저항값은 초기의 저항값과 비교하여 더 낮은 프로그래밍 된 저항값으로 비가역적으로 변화하고,
    상기 안티퓨즈의 저항값 변화에 응답하여 상기 퓨즈의 제1 노드와 제2 노드 사이에 나타나는 저항값은 상기 퓨즈의 초기의 저항값 및 상기 안티퓨즈의 프로그래밍 된 저항값과 각각 비교하여 더 높은 프로그래밍 된 저항값으로 비가역적으로 변화하고,
    이에 따라 상기 독출 전압 차이가 상기 퓨즈의 제1 노드와 상기 안티퓨즈의 제2 노드 사이에 인가되는 경우에 상기 메모리 셀 출력 노드에 나타나는 전압은 상기 제1 전압에서 상기 제2 전압으로 변화하는 것을 특징으로 하는 메모리 셀.
  11. 복수의 메모리 셀들을 포함하는 메모리 어레이에 있어서, 상기 복수의 메모리 셀들 각각은,
    대응하는 복수의 메모리 셀 기입 인에이블 노드들(memory cell write enable nodes) 및 대응하는 복수의 메모리 셀 출력 노드들(memory cell output nodes);
    각각 제1 노드 및 제2 노드를 갖는 대응하는 복수의 퓨즈들(fuses); 및
    트리거 노드(trigger node), 제1 노드 및 제2 노드를 갖는 각각의 대응하는 복수의 안티퓨즈들(antifuses)을 포함하고,
    상기 각 안티퓨즈의 트리거 노드는 상기 메모리 셀 기입 인에이블 노드와 연결되고,
    상기 각 퓨즈의 제2 노드와 상기 각 안티퓨즈의 제1 노드는 상기 각 메모리 셀 출력 노드와 연결되며,
    상기 각 퓨즈의 제1 노드와 상기 각 안티퓨즈의 제2 노드 사이에 독출 전압 차이(read voltage difference)가 인가될 때 상기 각 메모리 셀 출력 노드에 나타나는 제1 및 제2 전압은, 상기 각 메모리 셀의 제1 및 제2 바이너리 상태(first and second binary state)를 나타내는 메모리 어레이.
  12. 제11 항에 있어서, 각각의 퓨즈 및 안티퓨즈를 포함하는 복수의 메모리 셀들 중 선택된 메모리 셀이 프로그래밍 되기 이전에 초기 상태에서 상기 각각의 퓨즈의 제1 노드와 제2 노드 사이에 나타나는 초기 저항값은, 상기 각각의 안티퓨즈의 제1 노드와 제2 노드 사이에 나타나는 초기 저항값과 비교하여 더 낮은 것을 특징으로 하는 메모리 어레이.
  13. 제12 항에 있어서, 상기 복수의 메모리 셀들 중 선택된 상기 메모리 셀이 프로그래밍 된 이후에 상기 각각의 퓨즈의 제1 노드와 제2 노드 사이에 나타나는 프로그래밍 된 저항값은 상기 각각의 퓨즈의 초기 저항값과 비교하여 더 높고, 상기 각각의 안티퓨즈의 제1 노드와 제2 노드 사이에 나타나는 프로그래밍 된 저항값은 상기 각각의 안티퓨즈의 초기 저항값 및 상기 각각의 퓨즈의 프로그래밍 된 저항값과 각각 비교하여 더 낮은 것을 특징으로 하는 메모리 어레이.
  14. 제13 항에 있어서, 각각의 퓨즈 및 안티퓨즈를 포함하는 복수의 메모리 셀들 중 선택된 메모리 셀이 프로그래밍 되기 이전에 초기 상태에서 상기 각 퓨즈의 제1 노드와 상기 각 안티퓨즈의 제2 노드 사이에 나타나는 저항값은 1메그옴(megohm, ㏁)보다 크고, 상기 선택된 메모리 셀이 프로그래밍 된 이후에 상기 각 퓨즈의 제1 노드와 상기 각 안티퓨즈의 제2 노드 사이에 나타나는 저항값 또한 1㏁보다 큰 것을 특징으로 하는 메모리 어레이.
  15. 제13 항에 있어서, 상기 복수의 메모리 셀들 중 선택된 메모리 셀의 프로그래밍 이전과 이후를 비교할 때, 상기 메모리 셀을 읽는 동안 소모되는 전력은 실질적으로 동일한 것을 특징으로 하는 메모리 어레이.
  16. 제13 항에 있어서, 상기 복수의 메모리 셀들 중 선택된 메모리 셀의 프로그래밍 이전과 이후를 비교할 때, 상기 각 퓨즈의 제1 노드와 상기 각 안티퓨즈의 제2 노드 사이에 나타나는 저항값은 실질적으로 동일한 것을 특징으로 하는 메모리 어레이.
  17. 제11 항에 있어서, 상기 메모리 어레이가 프로그래밍 되는 동안에 상기 복수의 퓨즈들의 제1 노드와 상기 복수의 안티퓨즈들의 제2 노드 사이 각각에 인가되는 기입 전압 차이(write voltage difference)를 생성하는 기입 드라이버 회로(write driver circuit)를 더 포함하는 것을 특징으로 하는 메모리 어레이.
  18. 제17 항에 있어서, 상기 메모리 어레이를 읽는 동안에 상기 복수의 퓨즈들의 제1 노드와 상기 복수의 안티퓨즈들의 제2 노드 사이 각각에 인가되는 상기 독출 전압 차이를 생성하는 독출 드라이버 회로(read driver circuit)를 더 포함하는 것을 특징으로 하는 메모리 어레이.
  19. 제18 항에 있어서, 상기 독출 전압 차이는 상기 기입 전압 차이와 다른 것을 특징으로 하는 메모리 어레이.
  20. 제11 항에 있어서,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀이 상기 제1 바이너리 상태에서 상기 제2 바이너리 상태로 프로그래밍 되는 동안에, 상기 복수의 퓨즈들의 제1 노드와 상기 복수의 안티퓨즈들의 제2 노드 사이 각각에 기입 전압(write voltage)이 인가되고,
    상기 선택된 메모리 셀 각각은 대응하는 퓨즈 및 안티퓨즈를 포함하며, 상기 각 안티퓨즈는 미리 결정된 전압-전류 신호를 상기 트리거 노드에서 수신하고,
    상기 미리 결정된 전압-전류 신호에 응답하여 상기 각 안티퓨즈의 제1 노드와 제2 노드 사이에 나타나는 저항값은 초기의 저항값과 비교하여 더 낮은 프로그래밍 된 저항값으로 비가역적으로 변화하며,
    상기 각 안티퓨즈의 저항값 변화에 응답하여 상기 각 퓨즈의 제1 노드와 제2 노드 사이에 나타나는 저항값은 상기 각 퓨즈의 초기의 저항값 및 상기 각 안티퓨즈의 프로그래밍 된 저항값과 각각 비교하여 더 높은 프로그래밍 된 저항값으로 비가역적으로 변화하고,
    이에 따라 상기 독출 전압 차이가 상기 퓨즈의 제1 노드와 상기 안티퓨즈의 제2 노드 사이에 인가되는 경우에 상기 선택된 메모리 셀의 메모리 셀 출력 노드에 나타나는 전압은 상기 제1 전압에서 상기 제2 전압으로 변화하는 것을 특징으로 하는 메모리 어레이.
  21. 제1 및 제2 메모리 셀 기입 인에이블 노드들(memory cell write enable nodes) 및 메모리 셀 출력 노드(memory cell output node);
    제1 노드 및 제2 노드를 갖는 제1 퓨즈;
    트리거 노드(trigger node), 제1 노드 및 제2 노드를 갖는 제1 안티퓨즈;
    제1 노드 및 제2 노드를 갖는 제2 퓨즈; 및
    트리거 노드, 제1 노드 및 제2 노드를 갖는 제2 안티퓨즈를 포함하는 메모리 셀에 있어서,
    상기 제1 안티퓨즈의 제1 노드는 상기 제1 퓨즈의 제2 노드와 연결되고, 상기 제1 안티퓨즈의 트리거 노드는 상기 제1 메모리 셀 기입 인에이블 노드와 연결되며,
    상기 제2 퓨즈의 제1 노드는 상기 제1 퓨즈의 제2 노드와 연결되고,
    상기 제2 안티퓨즈의 트리거 노드는 상기 제2 메모리 셀 기입 인에이블 노드와 연결되고, 상기 제2 안티퓨즈의 제1 노드 및 상기 제2 퓨즈의 제2 노드는 상기 메모리 셀 출력 노드와 연결되며,
    제2 안티퓨즈의 제2 노드는 제1 퓨즈의 제1 노드와 연결되고,
    상기 제1 퓨즈의 제1 노드와 상기 제1 안티퓨즈의 제2 노드 사이에 독출 전압 차이(read voltage difference)가 인가될 때 상기 메모리 셀 출력 노드에서 나타나는 제1 및 제2 전압은, 제1 및 제2 바이너리 상태(first and second binary states)를 나타내는 메모리 셀.
  22. 제21 항에 있어서, 프로그래밍 이전에 초기 상태에서 상기 제1 퓨즈의 제1 노드와 제2 노드 사이의 초기 저항값은 상기 제1 안티퓨즈의 제1 노드와 제2 노드 사이에 초기 저항값보다 낮고,
    프로그래밍 이전에 초기 상태에서 상기 제2 퓨즈의 제1 노드와 제2 노드 사이에 초기 저항값은 상기 제2 안티퓨즈의 제1 노드와 제2 노드 사이에 초기 저항값보다 낮은 것을 특징으로 하는 메모리 셀.
  23. 제22 항에 있어서, 상기 메모리 셀이 프로그래밍 되기 이전에 상기 초기 상태에서 제1 퓨즈의 제1 노드와 상기 제1 안티퓨즈의 제2 노드 사이에 나타나는 저항값은 1메그옴(megohm, ㏁)보다 크고, 상기 메모리 셀이 프로그래밍 된 이후에, 상기 메모리 셀이 프로그래밍 된 이후에 상기 제1 퓨즈의 제1 노드와 상기 제1 안티퓨즈의 제2 노드 사이에 나타나는 저항값 또한 1㏁보다 큰 것을 특징으로 하는 메모리 셀.
  24. 제22 항에 있어서, 상기 제1 퓨즈의 제1 노드와 상기 제1 안티퓨즈의 제2 노드는 상기 메모리 셀이 프로그래밍 되는 동안에 기입 전압 차이(write voltage difference)를 인가받도록 연결되는 것을 특징으로 하는 메모리 셀.
  25. 제24 항에 있어서, 상기 제1 퓨즈의 제1 노드와 상기 제1 안티퓨즈의 제2 노드는 상기 메모리 셀을 읽는 동안에 상기 독출 전압 차이를 인가받도록 연결되는 것을 특징으로 하는 메모리 셀.
  26. 제25 항에 있어서, 상기 독출 전압 차이는 상기 기입 전압 차이와 다른 것을 특징으로 하는 메모리 셀.
  27. 제21 항에 있어서,
    상기 메모리 셀이 상기 제1 바이너리 상태에서 상기 제2 바이너리 상태로 프로그래밍 되는 동안, 미리 결정된 기입 전압(write voltage)이 상기 제1 퓨즈의 제1 노드와 상기 제1 안티퓨즈의 제2 노드 사이에 인가되고,
    상기 제1 안티퓨즈는 미리 결정된 제1 전압-전류 신호를 상기 제1 안티퓨즈의 트리거 노드에서 수신하고,
    상기 미리 결정된 제1 전압-전류 신호에 응답하여 상기 제1 안티퓨즈의 제1 노드와 제2 노드 사이에 나타나는 저항값은 초기의 저항값과 비교하여 더 낮은 프로그래밍 된 저항값으로 비가역적으로 변화하고,
    상기 제1 안티퓨즈의 저항값 변화에 응답하여 상기 제1 퓨즈의 제1 노드와 제2 노드 사이에 나타나는 저항값은 상기 제1 퓨즈의 초기의 저항값보다 높고 상기 제1 안티퓨즈의 프로그래밍 된 저항값보다도 높은 프로그래밍 된 저항값으로 비가역적으로 변화하고,
    이에 따라 상기 독출 전압 차이가 상기 제1 퓨즈의 제1 노드와 상기 제1 안티퓨즈의 제2 노드 사이에 인가되는 경우에 상기 제2 퓨즈의 제2 노드에 나타나는 전압은 상기 제1 전압에서 상기 제2 전압으로 변화하며,
    상기 메모리 셀이 상기 제2 바이너리 상태에서 상기 제1 바이너리 상태로 재프로그래밍(re-programming) 되는 동안,
    상기 제2 안티퓨즈는 미리 결정된 제2 전압-전류 신호를 상기 제2 안티퓨즈의 트리거 노드에서 수신하고,
    상기 미리 결정된 제2 전압-전류 신호에 응답하여 상기 제2 안티퓨즈의 제1 노드와 제2 노드 사이에 나타나는 저항값은 초기의 저항값과 비교하여 더 낮은 프로그래밍 된 저항값으로 비가역적으로 변화하고,
    상기 제2 안티퓨즈의 저항값 변화에 응답하여 상기 제2 퓨즈의 제1 노드와 제2 노드 사이에 나타나는 저항값은 상기 제2 퓨즈의 초기의 저항값보다 높고 상기 제2 안티퓨즈의 프로그래밍 된 저항값보다도 높은 프로그래밍 된 저항값으로 비가역적으로 변화하고,
    이에 따라 상기 독출 전압 차이가 상기 제1 퓨즈의 제1 노드와 상기 제1 안티퓨즈의 제2 노드 사이에 인가되는 경우에 상기 제2 퓨즈의 제2 노드에 나타나는 전압은 상기 제2 전압에서 상기 제1 전압으로 변화하는 것을 특징으로 하는 메모리 셀.
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