CN102077299A - 非易失性可编程存储单元和存储阵列 - Google Patents

Abstract

一种非易失性一次可编程存储单元，其串联耦合两端熔丝和三端反熔丝。在非易失性可编程存储阵列中可以包括多个这样的存储单元。还描述了一种能够再编程的非易失性可编程存储单元。

Description

非易失性可编程存储单元和存储阵列

技术领域

本发明总体上涉及存储单元和存储阵列，特别是涉及一种非易失性可编程存储单元和相关存储阵列。

背景技术

集成电路存储单元是一种能够存储预定数量逻辑状态的电路，最常见是两个逻辑状态。基于在没有电源的条件下能够保持或者不能够保持存储状态，存储单元可以被分类为非易失性的或者易失性的。特别地，非易失性(NV)存储单元能够在断电时保持其存储状态。相反地，易失性存储器在断电时丢失其存储状态。

所有集成电路非易失性可编程存储单元包括一个可变元件，该可变元件能够从第一条件(condition)变为第二条件，且甚至在电源被切断时仍保持其第二条件。

上述可变元件从第一条件到第二条件的变化通常被称为对存储单元进行编程。在某些配置中，当可变元件依靠附加支持电路(即，驱动器)而受到特定电压、电流、或者其它电压-电流(电源)条件时，实现编程。一次可编程非易失性存储单元(OTP NV)是非易失性可编程存储单元的一种类型，对它的编程是不可逆的。

在传统的具有多个非易失性可编程存储单元的非易失性可编程存储阵列中，每个存储单元具有特定的地址位置，因此为了唯一编程(即，写)或者读取各个存储单元，需要地址译码电路以及写驱动电路还有读感测电路。

在某些配置中，地址译码电路和读感测电路可以在存储单元间共享。然而，写驱动电路通常不在存储单元间共享，因此，存储阵列中的每个存储单元具有自己的写驱动电路。众所周知，写驱动电路物理上是很大的，因为它们需要在高电流电平具有低电源电阻。因为物理上很大，写驱动电路趋向于限制能够制备到集成电路中的存储阵列中的非易失性可编程存储单元的数量。

在某些传统的具有多个非易失性可编程存储单元的非易失性可编程存储阵列中，由各个读感测电路感测每个存储单元的状态，编程或未编程。

状态检测边缘误差、功耗、存取时间和硅区域约束是影响了读感测电路的设计的所有权衡。对于读感测电路的要求也趋向于限制能够制备于集成电路中的非易失性可编程存储单元的数量。

另外，许多类型的非易失性可编程存储单元根据它们的逻辑状态，获得不同的电流量。因此，传统的具有多个非易失性可编程存储单元的非易失性可编程存储阵列可以根据存储阵列中的存储单元的状态以及它如何被存取或读取，获得不同的电流量。对于某些电子系统，这个变化是不希望有的。

人们希望能有一种非易失性可编程存储单元和相关非易失性可编程存储阵列，它们能够通过传统的集成电路工艺制备，且能够实现高密度的非易失性可编程存储单元，但却具有低操作功耗和高噪声容限状态检测。

发明内容

本发明提供一种非易失性可编程存储单元，其耦合了两端熔丝和三端反熔丝。当非易失性可编程存储单元与非易失性可编程存储阵列中的其它非易失性可编程存储单元组合时，非易失性可编程存储单元能够共享电轨的公共对。因此，非易失性可编程存储阵列仅仅需要单独一个公共写驱动电路和单独一个公共读驱动电路。

此外，在某些实施例中，非易失性可编程存储单元能够利用传统CMOS或者BiCMOS技术使用的普通器件或者结构，它们能提供兼容普通CMOS逻辑电平的存储单元输出信号。高密度的非易失性可编程存储单元能够制备在集成电路中的非易失性可编程存储阵列中。

根据本发明的一个方面，存储单元包括存储单元写允许节点(write enable node)和存储单元输出节点。存储单元还包括具有第一节点和第二节点的熔丝，以及具有触发节点、第一节点和第二节点的反熔丝。触发节点被耦合到存储单元写允许节点。反熔丝的第一节点和熔丝的第二节点被耦合到存储单元输出节点。在存储单元输出节点出现的第一电压和第二电压表示存储单元的第一二元状态和第二二元状态。

根据本发明的另一方面，存储阵列具有多个存储单元。多个存储单元包括对应的多个存储单元写允许节点和对应的多个存储单元输出节点。多个存储单元还包括对应的多个熔丝，每个熔丝具有相应的第一节点和相应的第二节点。多个存储单元还包括对应的多个反熔丝。每个反熔丝具有相应的触发节点、相应的第一节点和相应的第二节点。每个熔丝的触发节点被耦合到多个存储单元写允许节点中的相应的一个。每个熔丝的第二节点和每个反熔丝的第一节点被耦合到多个存储单元输出节点中的相应的一个。在多个存储单元输出节点中的每一个节点出现的相应的第一电压和第二电压表示多个存储单元中的每一个相应节点的相应的第一二元状态和第二二元状态。

根据本发明的另一个方面，存储单元包括第一和第二存储单元写允许节点和存储单元输出节点。存储单元还包括具有第一节点和第二节点的第一熔丝。存储单元还包括具有触发节点、第一节点和第二节点的第一反熔丝。第一反熔丝的第一节点被耦合到第一熔丝的第二节点。第一反熔丝的触发节点被耦合到第一存储单元写允许节点。存储单元还包括具有第一节点和第二节点的第二熔丝。第二熔丝的第一节点被耦合到第一熔丝的第二节点。存储单元还包括具有触发节点、第一节点和第二节点的第二反熔丝。第二反熔丝的触发节点被耦合到第二存储单元写允许节点。第二反熔丝的第一节点和第二熔丝的第二节点被耦合到存储单元输出节点。第二反熔丝的第二节点被耦合到第一熔丝的第一节点。利用这样配置，存储单元可以被编程不止一次。

附图说明

本发明的上述特征，以及本发明自身，从以下附图的详细说明中可以被更全面地理解，其中：

图1是示出了一种类型的非易失性可编程存储单元的框图；

图1A是示出了另一种类型的非易失性可编程存储单元的框图；

图2是示出了非易失性可编程存储阵列的框图，该非易失性可编程存储阵列具有多个图1中所示的类型的非易失性可编程存储单元，且具有单独一个读驱动电路和单独一个写驱动电路；

图3是示出了另一个非易失性可编程存储器的框图，该非易失性可编程存储器具有多个图2中所示的类型的非易失性可编程存储单元，且具有单独一个读驱动电路和单独一个写驱动电路；

图4是示出了另一个非易失性可编程存储器的框图，该非易失性可编程存储器具有多个图2中所示的类型的非易失性可编程存储单元，且具有单独一个读驱动电路和单独一个写驱动电路；

图5是示出了另一个非易失性可编程存储器的框图，该非易失性可编程存储器具有多个图1中所示的类型的非易失性可编程存储单元，且具有单独一个读驱动电路和单独一个写驱动电路；

图6是表示对非易失性可编程存储单元，例如图1的非易失性可编程存储单元进行编程的图表；以及

图7是示出了典型的非易失性可再编程存储单元的框图，该非易失性可再编程存储单元可以被编程接着再编程两次。

具体实施方式

在描述本发明之前，解释一些介绍性的概念和术语。如这里使用的，术语“反熔丝”被用来描述一种器件，该器件通常具有相对高的电阻，例如大于一兆欧姆，且该器件可以被编程为具有相对低的电阻，例如100欧姆。反熔丝以各种形式存在，包括但不限于基于反熔丝的NMOS和PMOS场效应晶体管(FET)。

传统的反熔丝是两端器件，且通过在两端上施加特定电压-电流条件而从高电阻条件变为低电阻条件。例如，齐纳击穿反熔丝(zener zapping antifuse)和氧化层击穿反熔丝就是两端反熔丝的两种传统的类型。应该理解，对于这种两端器件，如果并行放置多个，就没有办法编程特定的反熔丝，而不编程其他的反熔丝。

与传统的反熔丝相反的是，这里所述的反熔丝是三端器件，采用以下结合图6所描述的方式，通过在两端之间施加电压并向“触发节点”施加“写信号”，将其从高电阻条件变为低电阻条件。触发节点实质上耦合到双极晶体管的基极。双极晶体管具有作为基极电位的函数的集电极-发射极击穿电压。

如这里所使用的，术语“熔丝”被用来描述一种器件，该器件通常具有相对低的电阻，例如0.1欧姆，并且该器件可以被编程为具有相对高的电阻，例如，大于一兆欧姆。熔丝以各种形式存在，包括但不限于，金属或者多晶硅熔丝。

参考图1，典型的非易失性可编程存储单元12包括存储单元写允许节点12-2和存储单元输出节点12-1。存储单元还包括具有第一节点14a和第二节点14b的熔丝14。存储单元12还包括具有触发节点16c、第一节点16a和第二节点16b的反熔丝16。触发节点16c被耦合到存储单元写允许节点12-2。反熔丝16的第一节点16a和熔丝14的第二节点14b被耦合到存储单元输出节点12-1。在操作中，具有第一电压和第二电压的信号20出现在存储单元输出节点12-1，特别当在熔丝14的第一节点14a和反熔丝16的第二节点16b之间施加电压差时。第一电压和第二电压表示存储单元12的第一二元状态和第二二元状态。

最初，在编程存储单元12之前，与反熔丝16的第一节点16a和第二节点16b之间的反熔丝16的较高初始电阻相比，在熔丝14的第一节点14a和第二节点14b之间，熔丝14具有较低的初始电阻。

在编程存储单元12之后，与熔丝14的较低初始电阻相比，在熔丝14的第一节点14a和第二节点14b之间，熔丝14具有较高的编程电阻，并且与反熔丝16的较高初始电阻和熔丝14的较高编程电阻相比，在反熔丝16的第一节点16a和第二节点16b之间，反熔丝16具有较低的编程电阻。

在某些实施例中，最初，在对存储单元12进行编程之前，在熔丝14的第一节点14a和反熔丝16的第二节点16b之间的电阻大于大约一兆欧姆，并且，在对存储单元12进行编程之后，在熔丝14的第一节点14a和反熔丝16的第二节点16b之间的电阻也大于大约一兆欧姆。

在某些实施例中，在对存储单元12进行编程之前和之后，在熔丝14的第一节点14a和反熔丝16的第二节点16b之间，存储单元12具有基本相同的电阻。因此，在某些实施例中，在对存储单元12进行编程之前和之后，存储单元12具有基本相同的功耗。

在编程操作中，熔丝14的第一节点14a和反熔丝16的第二节点16b被耦合，以接收VDD电压总线10和VSS电压总线18之间的写电压差。在读操作中，熔丝14的第一节点14a和反熔丝16的第二节点16b被耦合，以接收读电压差。在某些实施例中，读电压差与写电压差不同。

应该理解，当这里描述写电压或者读电压时，假定写电压或者读电压属于VDD电压总线10和VSS电压总线18之间的电压差。在某些实施例中，VSS电压总线18被接地或者接零伏特。

存储单元12的节点12-3被耦合到VDD电压总线10以及熔丝的第一节点14a。存储单元12的节点12-4被耦合到VSS电压总线18和反熔丝16的第二节点16b。在VDD电压总线10上出现的电压比VSS电压总线18上出现的电压要高。

根据以下结合图2-6的讨论，对存储单元12的编程和读取将会更好理解。然而，在将存储单元12从第一二元状态编程到第二二元状态期间，反熔丝16被配置成接收写允许节点12-2的预定电压-电流信号22，该节点被耦合到触发节点16c，并且，响应于预定电压-电流信号22以及VDD电压总线10上(即，在节点12-3和12-4之间)出现的写电压，反熔丝16被配置成不可逆地改变电阻，以使得与反熔丝16的较高初始电阻相比，在反熔丝16的第一节点16a和第二节点16b之间具有较低的编程电阻。此后，响应于反熔丝16改变电阻，熔丝14被配置成不可逆地改变电阻，即熔固(blow)，以使得与熔丝14的较低初始电阻和反熔丝16的较低编程电阻相比，在熔丝14的第一节点14a和第二节点14b之间，具有较高的编程电阻，结果使存储单元输出节点12-1上出现的电压20从第一电压变化为第二电压(当读电压被施加到节点12-3和12-4上时)。为了编程，预定电压-电流信号22高于在VSS电压总线18上出现的电压。

在某些配置中，对应于第一二元状态的第一电压在2到5伏特范围中，对应于第二二元状态的第二电压在0到0.5伏特范围中。

现在参考图1A，另一个典型的非易失性可编程存储单元32包括存储单元写允许节点32-2和存储单元输出节点32-1。存储单元32还包括具有第一节点36a和第二节点36b的熔丝36。存储单元32还包括具有触发节点34c、第一节点34a和第二节点34b的反熔丝34。触发节点34c被耦合到存储单元写允许节点32-2。反熔丝34的第一节点34a和熔丝36的第二节点36b被耦合到存储单元输出节点32-1。在操作中，具有第一电压和第二电压的信号40出现在存储单元输出节点32-1，尤其是当在熔丝36的第一节点36a和反熔丝34的第二节点34b之间施加电压差时。第一电压和第二电压表示存储单元32的第一二元状态和第二二元状态。

最初，在对存储单元32进行编程之前，与反熔丝34的第一节点34a和第二节点34b之间的反熔丝34的较高初始电阻相比，在熔丝36的第一节点36a和第二节点36b之间，熔丝36具有较低的初始电阻。

在对存储单元32进行编程之后，与熔丝36的较低初始电阻相比，熔丝36在熔丝36的第一节点36a和第二节点36b之间具有较高的编程电阻，并且与反熔丝34的较高初始电阻和熔丝36的较高编程电阻相比，在反熔丝34的第一节点34a和第二节点34b之间，反熔丝34具有较低的编程电阻。

在某些实施例中，最初，在对存储单元32进行编程之前，熔丝36的第一节点36a和反熔丝34的第二节点34b之间的电阻大于大约一兆欧姆，并且，在对存储单元32进行编程之后，熔丝36的第一节点36a和反熔丝34的第二节点34b之间的电阻也大于大约一兆欧姆。

在某些实施例中，在对存储单元32进行编程之前和之后，存储单元32在熔丝36的第一节点36a和反熔丝34的第二节点34b之间具有基本相同的电阻。因此，在某些实施例中，在对存储单元32进行编程之前和之后，存储单元32具有基本相同的功耗。

在编程操作中，熔丝36的第一节点36a和反熔丝34的第二节点34b被耦合以接收VDD电压总线30和VSS电压总线38之间的写电压差。在读操作中，熔丝36的第一节点36a和反熔丝34的第二节点34b被耦合以接收读电压差。在某些实施例中，读电压与写电压不同。

应该理解，当这里描述写电压或者读电压时，假定写电压或者读电压与VDD电压总线30和VSS电压总线38之间的电压差有关。在某些实施例中，VSS电压总线38被接地或者接零伏特。

存储单元32的节点32-3被耦合到VDD电压总线30以及反熔丝34的第二节点34b。存储单元32的节点32-4被耦合到VSS电压总线38和熔丝36的第一节点36a。在VDD电压总线30上出现的电压比VSS电压总线38上出现的电压要高。

根据以下结合图2-6的讨论，对存储单元32的编程和读取将会更好理解。然而，在将存储单元32从第一二元状态编程到第二二元状态期间，反熔丝34被配置成在写允许节点32-2接收预定电压-电流信号42，该写允许节点32-2被耦合到触发节点34c，并且，响应于预定电压-电流信号42以及VDD电压总线30上(即，在节点32-3和32-4之间)出现的写电压，反熔丝34被配置成不可逆地改变电阻，以使得与反熔丝34的较高初始电阻相比，在反熔丝34的第一节点34a和第二节点34b之间具有较低的编程电阻。此后，响应于反熔丝34改变电阻，熔丝36被配置成不可逆地改变电阻(即，熔固)，以使得与熔丝36的较低初始电阻和反熔丝34的较低编程电阻相比，在熔丝36的第一节点36a和第二节点36b之间，具有较高的编程电阻，结果使存储单元输出节点32-1上出现的电压40从第一电压变化为第二电压(当读电压被施加到节点32-3和32-4上时)。为了编程，预定电压-电流信号42低于VDD电压总线30上出现的电压。

在某些配置中，对应于第一二元状态的第一电压在0到0.5伏特范围中，对应于第二二元状态的第二电压在2到5伏特范围中。应该认识到，存储单元32的第一二元状态和第二二元状态的电压与图1的存储单元12的第一二元状态和第二二元状态的电压相反。

现在参考图2，非易失性可编程存储阵列50包括多个存储单元12a-12N，每个存储单元都具有以上结合图1所描述的存储单元12的类型，但是具有附加的标记字母a到N，其表示存储单元12的例子。例如，存储单元12a是图1的存储单元12的第a个例子，它具有节点12aa、12ab、12ac和12ad，它们是图1的节点12a、12b、12c和12d的第a个例子。

存储单元12a-12N被耦合在VDD电压总线10(也见图1)和VSS电压总线18(也见图1)之间。VDD电压总线10和VSS电压总线18对于所有存储单元12a-12N是共用的。如上所述，VDD电压总线10上出现的电压高于VSS电压总线18上出现的电压。

存储单元12a-12N的反熔丝16a-16N在图1中有更详细的显示。对于某些半导体制备工艺，反熔丝16a-16N可以被分别实施为存在于任何N型MOS(NMOS)器件70a-70N中的寄生侧向NPN晶体管68a-68N。然而对于其他半导体制备工艺，反熔丝16a-16N可以被分别实施为双极NPN晶体管68a-68N。

写允许信号，例如，出现在写允许节点12ab、从而在触发节点16ac上的写允许信号72a(其电压比VSS电压总线18上出现的电压要高)，趋向于使反熔丝16a首先接通，然后如果VDD电压总线10和VSS电压总线18之间的电压差处于编程电压窗口内，使反熔丝16a击穿，最后，使反熔丝16a热散逸(thermally runaway)，不可逆地变成比施加触发信号之前更低的电阻。该操作和编程电压窗口将结合图6进行更加详细的描述。

VDD电压总线10被耦合以从VDD写驱动电路56接收写电压60。VDD电压总线10还被耦合以从VDD读驱动电路62接收读电压66。在某些实施例中，读电压66和写电压60是不同的电压。在某些实施例中，读电压66比写电压60要低。在某些实施例中，读和写电压66、60是相同的。在某些实施例中，VSS电压总线18被耦合到地或0伏特。

在某些实施例中，写电压60超过VSS电压总线18大约10伏特，且读电压66超过VSS电压总线18大约3伏特。在某些实施例中，通过寄生NPN晶体管68a的基极-发射极二极管，将写允许信号72a钳位在超过VSS电压总线180.7伏特。

在任意特定时间，VDD电压总线10仅仅接收电压60、66之一。特别地，在对存储器50进行编程期间，VDD电压总线10接收写电压60，而在读取存储器50期间，VDD电压总线10接收读电压66。分别根据在写(Wr)节点58和读(Rd)节点64上接收的写和读信号，确定VDD电压总线上出现的电压。

VDD写驱动电路56被耦合以接收电压52，该电压52可以与写电压60相同或相近，但是该电压52可以是连续的，而不受在写节点58上接收的写信号的控制。类似地，VDD读驱动电路62被耦合以接收电压54，该电压54可以与读电压66相同或相近，但是该电压54可以是连续的，而不受在读节点64上接收的读信号的控制。

如结合图1所述，在从第一二元状态到第二二元状态对存储单元，例如存储单元12a进行编程期间，反熔丝16a被配置成接收写允许信号，该写允许信号的形式为在写允许节点12ab上、从而在触发节点16ac上的预定电压-电流信号72a，响应于预定电压72a或者预定电流72a结合在VDD电压总线10上出现的写电压60，反熔丝16a被配置成不可逆地改变电阻，以使得与反熔丝16a的较高初始电阻相比，在反熔丝16a的第一节点16aa和第二节点16ab之间具有较低编程电阻。此后，响应于反熔丝16a改变电阻，熔丝14a被配置成不可逆地改变电阻，即熔固，以使得与熔丝14a的较低初始电阻和反熔丝16a的较低编程电阻相比，在熔丝14a的第一节点14aa和第二节点14ab之间具有较高编程电阻，从而使得在存储单元输出节点12aa上出现的电压20a从第一电压变为第二电压。

第一电压和第二电压可以是当读电压66出现在VDD电压总线10上时的电压。例如，如果读电压66是5伏特，出现在VSS电压总线18上的电压是大约0伏特，即接地，那么出现在输出节点74a上的第一电压，在编程之前，是大约5伏特，且在编程之后出现在输出节点74a上的第二电压是大约0伏特。根据施加到各个触发输入节点16ac-16Nc的信号，存储单元12a-12N中的每一个以同样的方式被编程且以同样的方式工作。

在某些实施例中，输出驱动电路76a-76N被耦合以分别接收存储单元输出信号74a-74N和提供缓冲的输出信号78a-78N。

在某些备选配置中，写驱动电路56和读驱动电路62不被使用。相应地，电压52和电压54从存储阵列50外部接收，一次一个，且电压52和电压54被直接耦合到VDD电压总线10，这依赖于是否发生对存储阵列50的编程，或者是否发生对存储阵列50的读取。也可能存在与以下图3-5中所示的存储阵列相似的备选配置，但是不再赘述了。

现在参考图3，非易失性可编程存储阵列120包括多个存储单元32a-32N，每个存储单元都具有上述结合图1A所描述的存储单元32的类型，但是具有附加的标记字母a到N，其表示存储单元32的例子。例如，存储单元32a是图1A的存储单元32的第a个例子，它具有节点32aa、32ab、32ac和32ad，它们是图1A的节点32a、32b、32c和32d的第a个例子。

存储单元32a-32N被耦合在VDD电压总线30(也见图1A)和VSS电压总线38(也见图1A)之间。VDD电压总线30和VSS电压总线38对于所有存储单元32a-32N是共用的。如上所述，VDD电压总线30上出现的电压高于VSS电压总线38上出现的电压。

存储单元32a-32N的反熔丝34a-34N在图1A中有更详细的显示。对于某些半导体制备工艺，反熔丝34a-34N可以被分别实施为存在于任何P型MOS(PMOS)器件124a-124N中的寄生侧向晶体管122a-122N。然而对于其他半导体制备工艺，反熔丝34a-34N可以被分别实施为双极PNP晶体管122a-122N。

写允许信号，例如，出现在写允许节点32ab、从而在触发节点34ac上的写允许信号126a(其电压比VDD电压总线30上出现的电压要高)，趋向于使反熔丝34a首先接通，然后如果VDD电压总线30和VSS电压总线38之间的电压差处于编程电压窗口内，使反熔丝34a击穿，最后，使反熔丝34a热散逸，不可逆地变成比施加触发信号之前更低的电阻。该操作和编程电压窗口将结合图6进行更加详细的描述。

VSS电压总线30被耦合成从VSS写驱动电路134接收写电压136。VSS电压总线38还被耦合成从VSS读驱动电路140接收读电压142。在某些实施例中，读电压142和写电压136是不同的电压。在某些实施例中，读电压142比写电压136要低(即，负向取值更小(less negative))。在某些实施例中，读和写电压142、136是相同的。在某些实施例中，VDD电压总线30被耦合到地或0伏特。

在某些实施例中，写电压136低于VDD电压总线30大约10伏特，且读电压142低于VDD电压总线30大约3伏特。在某些实施例中，通过寄生PNP晶体管122a的基极-发射极二极管，将写允许信号126a钳位在低于VDD电压总线300.7伏特。

在任意特定时间，VSS电压总线30仅仅接收电压136、142之一。特别地，在对存储器120进行编程期间，VSS电压总线38接收写电压136，以及在读取存储器120期间，VSS电压总线38接收读电压142。分别根据在写(Wr)节点138和读(Rd)节点144上接收的写或读信号，确定VSS电压总线38上出现的电压。

VSS写驱动电路134被耦合成接收电压148，该电压可以与写电压136相同或相近，但是该电压可以是连续的，而不受写节点138上接收的写信号的控制。类似地，VSS读驱动电路40被耦合成接收电压146，该电压可以与读电压142相同或相近，但是该电压可以是连续的，而不受读节点144上接收的读信号的控制。

如结合图1A所述，在从第一二元状态到第二二元状态对存储单元，例如存储单元32a进行编程期间，反熔丝34a被配置成接收写允许信号，该写允许信号的形式为在写允许节点32ab上、从而在触发节点34ac上的预定电压-电流信号126a，响应于预定电压126a或者预定电流126a结合在VSS电压总线38上出现的写电压136，反熔丝34a被配置成不可逆地改变电阻，以使得与反熔丝34a的较高初始电阻相比，在反熔丝34a的第一节点34aa和第二节点34ab之间具有较低编程电阻。此后，响应于反熔丝34a改变电阻，熔丝36a被配置成不可逆地改变电阻，即熔固，以使得与熔丝36a的较低初始电阻相比，在熔丝36a的第一节点36aa和第二节点36ab之间具有较高编程电阻，从而使得在存储单元输出节点32aa上出现的电压128a从第一电压变为第二电压。

第一电压和第二电压可以是当读电压142出现在VSS电压总线38上时产生的电压。例如，如果读电压142是负5伏特，即，出现在VDD电压总线32上的电压是大约0伏特，那么出现在输出节点128a上的第一电压，在编程之前，是大约0伏特，且在编程之后出现在输出节点126a上的第二电压是大约负5伏特。根据施加到各个触发输入节点34ac-34Nc的信号，存储单元32a-32N中的每一个以同样的方式被编程且以同样的方式工作。

在某些实施例中，输出驱动电路130a-130N被耦合成分别在节点128a-128N上接收存储单元输出信号和提供缓冲的输出信号132a-132N。

现在参考图4，非易失性可编程存储阵列200与图2的非易失性可编程存储阵列50相似。然而，存储阵列200包括图3的存储单元32a-32N，而不是图2的存储单元12a-12N。

VDD电压总线30被耦合成从VDD写驱动电路206接收写电压208。VDD电压总线30还被耦合成从VDD读驱动电路212接收读电压214。写电压208可以与图2的写电压60相同或者相近，且读电压214可以与图2的读电压66相同或相近。在某些实施例中，VSS电压总线38被耦合到地或者0伏特。

在任意特定时间，VDD电压总线30仅仅接收电压208、214之一。特别地，在对存储器200进行编程期间，VDD电压总线30接收写电压208，而在读取存储器200期间，VDD电压总线30接收读电压214。分别根据在写(Wr)节点210和读(Rd)节点218上接收的写和读信号，确定VDD电压总线10上出现的电压。

写允许信号，例如写允许信号218a(其电压低于VDD电压总线30上出现的电压)趋向于使得反熔丝16a熔合，成为比施加触发信号218a之前更低的电阻。

VDD写驱动电路210被耦合成接收电压202，其可以与写电压208相同或相近，但是它可以是连续的，而不受在写节点210接收的写信号的控制。类似地，VDD读驱动电路212被耦合成接收电压204，其可以与读电压214相同或相近，但是它可以是连续的，而不受在读节点216接收的读信号的控制。

在某些实施例中，输出驱动电路222a-222N被耦合成分别接收存储单元输出信号220a-220N和提供缓冲的输出信号224a-224N。

现在参考图5，非易失性可编程存储阵列270与图3的非易失性可编程存储阵列120相似。然而，存储阵列270包括图2的存储单元12a-12N，而不是图3的存储单元32a-32N。

VSS电压总线18被耦合成从VSS写驱动电路282接收写电压284。VSS电压总线18还被耦合成从VSS读驱动电路288接收读电压290。写电压284可以与图3的写电压136相同或者相近，且读电压290可以与图3的读电压142相同或相近。在某些实施例中，VDD电压总线10被耦合到地或者0伏特。

在任意特定时间，VSS电压总线18仅仅接收电压284、290之一。特别地，在对存储器270进行编程期间，VSS电压总线18接收写电压284，而在读取存储器270期间，VSS电压总线18接收读电压290。分别根据在写(Wr)节点286和读(Rd)节点292上接收的写和读信号，确定VSS电压总线18上出现的电压。

写允许信号，例如，写允许信号272a(其电压高于VSS电压总线18上出现的电压)趋向于使得反熔丝16a熔合，成为比施加触发信号之前更低的电阻。

VSS写驱动电路282被耦合成接收电压296，该电压296可以与写电压282相同或相近，但是它可以是连续的，而不受在写节点286接收的写信号的控制。类似地，VSS读驱动电路288被耦合成接收电压294，该电压294可以与读电压290相同或相近，但是它可以是连续的，而不受在读节点292接收的读信号的控制。

在某些实施例中，输出驱动电路276a-276N被耦合成分别接收存储单元输出信号274a-274N和提供缓冲的输出信号280a-280N。

现在参考图6，图表340具有横轴和竖轴，该横轴具有以存储单元输出节点电压为单位的刻度，该竖轴具有以存储单元电流为单位的刻度。以图2的存储单元12a为例，存储单元输出节点电压对应于节点12aa上出现的电压，在某些实施例中，该电压与NMOS FET 70a的第一和第二节点16aa、16ab之间的电压，即漏极-源极电压相同。存储单元电流对应于从第一节点12ac流到第二节点12ad的电流，在某些实施例中，该电流实质上与流经NMOS FET 70a的漏极电流相同。

点350对应于最大的漏极-源极击穿电压，此时对应于点350的写电压60(图2)被施加到存储单元12a，并且此时写允许信号72a是低的，即，0伏特。点350被公认为BVdssS，其对应于栅极短接地和主体短接地时的漏极源极击穿电压(Drain Source Breakdown Voltage with(s)horted to ground gate and(S)horted to gound bulk)。在这种条件下，由于漏极-主体节雪崩击穿，在节点16aa和16ab之间形成低阻抗路径，且漏极电流将开始流经NMOS FET 70a。因此，当处于或高于漏极-源极击穿电压350的电压被施加到存储单元，例如图2的12a时，存储单元12a被触发，而不考虑写允许信号72a，导致反熔丝16a(图2)作为两端器件工作。换句话说，如果图2的写电压60(或者更具体而言，如果在写电压60和VSS电压总线18之间的差值)远远大于漏极-源极击穿电压350，将发生对存储单元12a的不期望的编程。

点346对应于最小漏极-源极击穿电压，当对应于点346的写电压60(图2)被施加到存储单元12a上时，以及当写允许信号72a是高的，即在节点16aa和16ab之间前向偏置基极时，获得该最小漏极-源极击穿电压。在这种条件下，由于漏极-主体结雪崩击穿以及寄生漏极-基极-源极侧向NPN双极晶体管的动作所提供的倍增因子，在节点16aa和16ab之间形成低阻抗路径，且漏极电流将开始流经NMOS FET 70a。因此，应用比点346上的电压更低的电压，对于存储单元将不产生编程效果。这个点346被公认为BVdssO，其对应于栅极短接地且主体开路时的漏极源极击穿电压(Drain Source Breakdown Voltage with(s)horted to ground gate and(O)pen bulk)。以上两个所述的击穿电压电平350和346对应于编程窗口352的边界线。在编程窗口352内施加漏极-源极电压，例如对应于点348的电压，使反熔丝作为三端器件工作，它仅仅响应于写允许信号72a来熔合。

点348也在写信号72a(图2)为低(即0伏特)时对应于低于漏极-源极击穿电压350的漏极-源极电压。在这种条件下，没有电流流经反熔丝16a，且存储单元12a保持未编程。

为了描述这里所述的存储单元的编程机制，以下将描述熔丝和反熔丝分路电流及其与输出单元节点上的电压的关系。由于熔丝和反熔丝的电流是相同的，因此通过两个部件的相交特征曲线可以获得图解法。

具有部分370a、370b、370c和370e的曲线370对应于反熔丝16a(图2)在编程前的特征曲线，此时写允许信号72a为低，即节点16ac和16ab之间存在短路。

具有部分354a、354b、354c的曲线354对应于反熔丝16a(图2)在编程前的特征曲线，此时写允许信号72a为高，其以不为零的电流前向偏置FET 16a的主体-源极结。

曲线358对应于反熔丝16a(图2)在已经被编程之后，在反熔丝16a的漏极16aa和源极16ab之间产生低电阻(接近短路)时的特征曲线。

曲线364对应于熔丝14a(图2)在编程前的特征曲线，即，非常低的阻抗。

曲线367对应于熔丝14a(图2)在编程之后、产生非常高的阻抗时的特征曲线。

在普通的编程操作中，在点348开始，写电压60(图2)首先被施加到存储单元12a(图2)(即，施加到VDD电压总线10，图2)，同时写允许信号72a保持低。在这种条件下，存储单元电流，即，流经熔丝14a和反熔丝16a的电流，等于0，并且出现在输出节点12aa上的电压等于写电压60(图2)，对应于曲线部分370a和曲线364的交叉点。

当写允许信号72a(图2)被施加时，编程动作开始，并且反熔丝特征曲线从曲线370变为曲线354，同时熔丝14a的特征曲线保持等于曲线364。反熔丝16a的这种变化产生了对应于点362的新的平衡点。

在点362，反熔丝16a以及晶体管62a(图2)中的功耗使得反熔丝16a的温度升高，其中反熔丝16a开始经历热散逸，使得反熔丝16a的特征曲线从特征曲线354变为特征曲线358。特征曲线的变化使存储单元12a到达新的平衡点366，在该平衡点达到高的存储单元电流值372。

一旦在点366达到高电流值372，熔丝14a就被迫消耗超过其接受能力的功率，从而使其失效，即，被断开，并且使它的特征曲线从低阻抗未编程特征曲线364变为非常高的阻抗编程特征曲线367。因此，在曲线367和358的交叉点达到新的平衡点342，该点实质上表示零电流和零电压。结果，存储单元电流停止熔固熔丝14a和反熔丝16a，以及将完成的编程动作。

在一个特定实施例中，高漏极电流值372大约是200mA。

如果相关源极电阻，即VDD写驱动电路56(图2)的源极电阻加上熔丝14a的电阻以及全部电阻性互连都保持足够低，那么对于在VDD编程窗口352中的任何写电压60(图2)，都可以完成上述操作。

应该理解，点348对应于未编程存储单元12a。在点348，流经存储单元的电流基本上为零。因此，在编程前，存储单元12a具有非常高的电阻，并且消耗非常少的功率。还应该理解，一旦完成了存储单元12a的编程，达到点342，流经存储单元12a的电流基本上也为零。因此，在编程后，存储单元12a也具有非常高的电阻，并且消耗非常少的功率。

还应该理解，除了首先施加写电压348(60，图2)，接着施加写允许信号72a(图2)，反向配置也可以被用来对存储单元进行编程。特别地，写允许信号72a可以被首先施加，从而首先获得特征曲线354，并且使初始平衡点等于如点342所示的平衡点。此后，写电压60可以被施加到图2的VDD写总线10，使得FET 16a跟随特征曲线354，直到它达到点362。接着以上述方式进行编程。

在某些配置中，从点348转化为点366大约是在十分之一微秒内完成的，并且从施加写允许信号72a的大约1微秒中到达最后的点342。

在某些实施例中，点350是在大约12到15伏特的范围内，点346是在大约7到9伏特的范围内，小量低于图2的写电压60的点348是在大约10伏特。在某些实施例中，点366大约是在200mA。

在某些实施例中，反熔丝，例如图2的反熔丝16a是由CMOS或者BiCMOS半导体工艺制造的，具有大约1微米的栅极宽度，大约1微米的栅极长度。

在某些实施例中，熔丝，例如图2的熔丝14a是由铝金属化层制成的，具有大约0.5欧姆的未编程电阻，大约1微米的厚度，大约1微米的宽度，以及大约5微米的长度。在某些配置中，写驱动电路，例如图2的写驱动电路56具有大约20欧姆的输出电阻。

点344对应于读电压，例如，图2的读电压66，低于编程窗口354的电压。

当图表340的电压表示与图2的存储阵列50相关的电压时，应该理解，相似的电压和操作与图4的存储器200相关。还应该理解，由于图3和图5的存储器120和270分别以施加在VSS电压总线38和18上的写电压操作，因此低于VDD电压总线30、10的电压必须被施加给那些存储器。然而，本领域普通技术人员能够根据图表340识别合适的电压。

现在参考图7，非易失性可再编程存储单元400包括具有第一节点404a和第二节点404b的第一熔丝404。存储单元400还包括具有触发节点406c、第一节点406a和第二节点406b的第一反熔丝406。第一反熔丝406的第一节点406a被耦合到第一熔丝404的第二节点404b。存储单元400还包括具有第一节点414a和第二节点414b的第二熔丝414。第二熔丝414的第一节点414a被耦合到第一熔丝404的第二节点404b。存储单元400还包括具有触发节点416c、第一节点416a和第二节点416b的第二反熔丝416。第二反熔丝416的第一节点416a被耦合到第二熔丝414的第二节点414b。第二反熔丝416的第二节点416b被耦合到第一熔丝404的第一节点404a。

在一次可再编程配置中，第二反熔丝416的第一节点416a和第二熔丝414的第二节点414b被耦合到可选存储单元输出节点402x。利用这种配置，当首次编程时，通过在施加写电压到VDD电压总线412的同时施加第一写信号410到第一写允许节点402b，第一反熔丝406被熔合(fused)到低电阻条件，并且第一熔丝404被熔固到高电阻条件。当首次再编程时，通过在施加写电压到VDD电压总线412的同时施加写信号420到第二写允许节点402e，第二反熔丝416被熔合到低电阻条件，并且第二熔丝414被熔固到高电阻条件。

应该理解，在上述一次可再编程配置中，没有使用第三熔丝422和第三反熔丝424。对于这些配置，在操作中，当在VDD电压总线412和VSS电压总线414之间施加写电压时，具有第一或者第二电压的信号432出现在存储单元输出节点402x。第一电压和第二电压表示当经编程以及当经再编程时存储单元400的第一二元状态和第二二元状态。

然而，在两次可再编程配置中，非易失性可再编程存储单元400还包括具有第一节点422a和第二节点422b的第三熔丝422。在这些配置中，存储单元400还可以包括具有触发节点424c、第一节点424a和第二节点424b的第三反熔丝424。第三反熔丝424的第一节点424a被耦合到第三熔丝422的第二节点422b。第三反熔丝424的第一节点424a和第三熔丝422的第二节点422b被耦合到存储单元输出节点402a。

以上论述了第一次再编程。为了实现第二次再编程，通过在施加写电压到VDD电压总线412的同时施加第三写信号428到第三写允许节点402f，第三反熔丝424被熔合到低电阻条件，并且第三熔丝422被熔固到高电阻条件。

对于具有所示的全部熔丝和反熔丝的实施例，在操作中，具有第一或者第二电压的信号430出现在存储单元输出节点402a，并且未使用存储单元输出节点402x。当在VDD电压总线412和VSS电压总线414之间施加读电压时，出现第一或第二电压。第一电压和第二电压表示在编程前、编程时、第一次再编程时，以及在第二次再编程时的存储单元400的第一二元状态和第二二元状态。

当存储单元400被配置成允许一次编程和两次再编程时，应该理解具有更多熔丝和更多反熔丝的其他存储单元可以提供不止三次编程。

这里所引用的所有参考文献都将整体并入本文作为参考。

已经描述了本发明的优选实施例，现在对于本领域普通技术人员而言，也可以采用结合其概念的其他实施例。因此，这些实施例不应被限制为所公开的实施例，而应仅由所附权利要求的精神和范围限制。

Claims (27)

1.一种存储单元，包括：

存储单元写允许节点和存储单元输出节点；

具有第一节点和第二节点的熔丝；以及

具有触发节点、第一节点和第二节点的反熔丝，其中所述触发节点被耦合到所述存储单元写允许节点，其中所述反熔丝的第一节点和所述熔丝的第二节点被耦合到所述存储单元输出节点，其中在所述存储单元输出节点上出现的第一电压和第二电压表示所述存储单元的第一二元状态和第二二元状态。

2.根据权利要求1所述的存储单元，其中最初，在对所述存储单元进了编程之前，与所述反熔丝的第一节点和第二节点之间的所述反熔丝的较高初始电阻相比，所述熔丝在所述熔丝的第一节点和第二节点之间具有较低的初始电阻。

3.根据权利要求2所述的存储单元，其中，在对所述存储单元进行编程之后，与所述熔丝的较低初始电阻相比，所述熔丝在所述熔丝的第一节点和第二节点之间具有较高的编程电阻，并且与所述反熔丝的较高初始电阻和所述熔丝的较高编程电阻相比，所述反熔丝在所述反熔丝的第一节点和第二节点之间具有较低的编程电阻。

4.根据权利要求3所述的存储单元，其中最初，在对所述存储单元进行编程之前，所述熔丝的第一节点和所述反熔丝的第二节点之间的电阻大于大约一兆欧姆，并且其中，在对所述存储单元进行编程之后，所述熔丝的第一节点和所述反熔丝的第二节点之间的电阻也大于大约一兆欧姆。

5.根据权利要求3所述的存储单元，其中在读取所述存储单元期间，在对所述存储单元进行编程之前和之后，所述存储单元具有基本相同的功耗。

6.根据权利要求3所述的存储单元，其中，在对所述存储单元进行编程之前和之后，所述存储单元在所述熔丝的第一节点和所述反熔丝的第二节点之间具有基本相同的电阻。

7.根据权利要求3所述的存储单元，其中在对所述存储单元进行编程期间，所述熔丝的第一节点和所述反熔丝的第二节点被耦合成接收写电压差。

8.根据权利要求7所述的存储单元，其中在读取所述存储单元期间，所述熔丝的第一节点和所述反熔丝的第二节点被耦合成接收读电压差。

9.根据权利要求8所述的存储单元，其中所述读电压差与所述写电压差不同。

10.根据权利要求1所述的存储单元，其中在将所述存储单元从所述第一二元状态编程为所述第二二元状态期间，预定的写电压被施加在所述熔丝的第一节点和所述反熔丝的第二节点之间，所述反熔丝被配置成在所述触发节点接收预定的电压-电流信号，响应于所述预定的电压-电流信号，所述反熔丝被配置成不可逆地改变电阻，以使得与所述反熔丝的较高初始电阻相比，在所述反熔丝的第一节点和第二节点之间具有较低的编程电阻，并且，响应于所述反熔丝改变电阻，所述熔丝被配置成不可逆地改变电阻，以使得与所述熔丝的较低初始电阻和所述反熔丝的较低编程电阻相比，在所述熔丝的第一节点和第二节点之间具有较高的编程电阻，从而使得当读电压被施加到所述熔丝的第一节点和所述反熔丝的第二节点之间时，所述存储单元输出节点上出现的电压从所述第一电压变化为所述第二电压。

11.一种包括多个存储单元的存储阵列，所述多个存储单元包括：

对应的多个存储单元写允许节点和对应的多个存储单元输出节点；

对应的多个熔丝，每个熔丝具有相应的第一节点和相应的第二节点；以及

对应的多个反熔丝，每个反熔丝具有相应的触发节点、相应的第一节点和相应的第二节点，其中每个熔丝的所述触发节点被耦合到所述多个存储单元写允许节点中的相应的一个存储单元写允许节点，其中每个熔丝的第二节点和每个反熔丝的第一节点被耦合到多个存储单元输出节点中的相应的一个存储单元输出节点，其中在所述多个存储单元输出节点中的每一个存储单元输出节点上出现的相应的第一电压和第二电压表示所述多个存储单元中的每个相应的存储单元的相应的第一二元状态和第二二元状态。

12.根据权利要求11所述的存储阵列，其中最初，在对所述多个存储单元中的所选择的具有相应的熔丝和相应的反熔丝的存储单元进行编程之前，与所述相应的反熔丝的第一节点和第二节点之间的所述相应的反熔丝的较高初始电阻相比，所述相应的熔丝在所述相应的熔丝的第一节点和第二节点之间具有较低的初始电阻。

13.根据权利要求12所述的存储阵列，其中，在对所述多个存储单元中的所选择的存储单元进行编程之后，与所述相应的熔丝的较低初始电阻相比，所述相应的熔丝在所述相应的熔丝的第一节点和第二节点之间具有较高的编程电阻，并且与所述相应的反熔丝的较高初始电阻和所述熔丝的较高编程电阻相比，所述相应的反熔丝在所述相应的反熔丝的第一节点和第二节点之间具有较低的编程电阻。

14.根据权利要求13所述的存储阵列，其中最初，在对所述多个存储单元中的所选择的存储单元进行编程之前，在所述相应的熔丝的第一节点和所述相应的反熔丝的第二节点之间的电阻大于大约一兆欧姆，并且其中，在对所选择的存储单元进行编程之后，在所述相应的熔丝的第一节点和所述相应的反熔丝的第二节点之间的电阻也大于大约一兆欧姆。

15.根据权利要求13所述的存储阵列，其中在对所述多个存储单元中的所选择的存储单元进行编程之前和之后，所选择的存储单元具有基本相同的功耗。

16.根据权利要求13所述的存储阵列，其中，在对所述多个存储单元中的所选择的存储单元进行编程之前和之后，所选择的存储单元在所述相应的熔丝的第一节点和所述相应的反熔丝的第二节点之间具有基本相同的电阻。

17.根据权利要求11所述的存储阵列，还包括写驱动电路，该写驱动电路被配置为在对所述存储阵列进行编程期间，在所述多个熔丝中的每一个熔丝的第一节点和所述多个反熔丝中的每一个反熔丝的第二节点之间生成写电压差。

18.根据权利要求17所述的存储阵列，还包括读驱动电路，该读驱动电路被配置为在读取所述存储阵列期间，在所述多个熔丝中的每一个熔丝的第一节点和所述多个反熔丝中的每一个反熔丝的第二节点之间生成读电压差。

19.根据权利要求18所述的存储阵列，其中所述读电压差与所述写电压差不同。

20.根据权利要求11所述的存储阵列，其中在将所述多个存储单元中的所选择的存储单元从所述第一二元状态编程为所述第二二元状态期间，在所述多个熔丝中的每一个熔丝的第一节点和所述多个反熔丝中的每一个反熔丝的第二节点之间施加写电压，其中所述多个存储单元中的所选择的存储单元具有相应的熔丝和相应的反熔丝，所述相应的反熔丝被配置成在所述相应的触发节点接收预定的电压-电流信号，并且，响应于所述预定的电压-电流信号，所述相应的反熔丝被配置成不可逆地改变电阻，以使得与所述相应的反熔丝的较高初始电阻相比，在所述相应的反熔丝的第一节点和第二节点之间具有较低的编程电阻，并且，响应于所述相应的反熔丝改变电阻，所述相应的熔丝被配置成不可逆地改变电阻，以使得与所述相应的熔丝的较低初始电阻和所述反熔丝的较低编程电阻相比，在所述相应的熔丝的第一节点和第二节点之间具有较高的编程电阻，从而使得当读电压被施加到所述熔丝的第一节点和所述反熔丝的第二节点之间时，所述多个存储单元中的所选择的存储单元的存储单元输出节点上出现的电压从所述第一电压变化为所述第二电压。

21.一种存储单元，包括：

第一存储单元写允许节点和第二存储单元写允许节点、和存储单元输出节点；

具有第一节点和第二节点的第一熔丝；

具有触发节点、第一节点和第二节点的第一反熔丝，其中所述第一反熔丝的第一节点被耦合到所述第一熔丝的第二节点，其中所述第一反熔丝的触发节点被耦合到所述第一存储单元写允许节点；

具有第一节点和第二节点的第二熔丝，所述第二熔丝的第一节点被耦合到所述第一熔丝的第二节点；以及

具有触发节点、第一节点和第二节点的第二反熔丝，其中所述第二反熔丝的触发节点被耦合到所述第二存储单元写允许节点，其中所述第二反熔丝的第一节点和所述第二熔丝的第二节点被耦合到所述存储单元输出节点，并且其中所述第二反熔丝的第二节点被耦合到所述第一熔丝的第一节点。

22.根据权利要求21所述的存储单元，其中最初在编程之前，所述第一熔丝在所述第一熔丝的第一节点和第二节点之间具有相对低的初始电阻，最初在编程之前，所述第一反熔丝在所述第一反熔丝的第一节点和第二节点之间具有相对高的初始电阻，最初在编程之前，所述第二熔丝在所述第二熔丝的第一节点和第二节点之间具有相对低的初始电阻，并且最初在编程之前，所述第二反熔丝在所述第二反熔丝的第一节点和第二节点之间具有相对高的初始电阻。

23.根据权利要求22所述的存储单元，其中最初在对所述存储单元进行编程之前，在所述第一熔丝的第一节点和所述第一反熔丝的第二节点之间的电阻大于大约一兆欧姆，并且其中，在对所述存储单元进行编程之后，在所述第一熔丝的第一节点和所述第一反熔丝的第二节点之间的电阻也大于大约一兆欧姆。

24.根据权利要求22所述的存储单元，其中在对所述存储单元进行编程期间，所述第一熔丝的第一节点和所述第一反熔丝的第二节点被耦合成接收写电压差。

25.根据权利要求24所述的存储单元，其中在读取所述存储单元期间，所述第一熔丝的第一节点和所述第一反熔丝的第二节点被耦合成接收读电压差。

26.根据权利要求25所述的存储单元，其中所述读电压差与所述写电压差不同。

27.根据权利要求21所述的存储单元，其中在将所述存储单元从第一二元状态编程为第二二元状态期间，在所述第一熔丝的第一节点和所述第一反熔丝的第二节点之间施加预定的写电压，所述第一反熔丝被配置成在所述第一反熔丝的触发节点接收第一预定的电压-电流信号，并且，响应于所述第一预定的电压-电流信号，所述第一反熔丝被配置成不可逆地改变电阻，以使得与较高初始电阻相比，在所述第一反熔丝的第一节点和第二节点之间具有较低的编程电阻，并且，响应于所述第一反熔丝改变电阻，所述第一熔丝被配置成不可逆地改变电阻，以使得与所述第一熔丝的较低初始电阻和所述第一反熔丝的较低编程电阻相比，在所述第一熔丝的第一节点和第二节点之间具有较高的编程电阻，从而使得当读电压被施加到所述第一熔丝的第一节点和所述第一反熔丝的第二节点之间时，所述第二熔丝的第二节点上出现的电压从第一电压变化为第二电压，并且其中，在将所述存储单元从所述第二二元状态再次编程为所述第一二元状态期间，所述第二反熔丝被配置成在所述第二反熔丝的触发节点接收第二预定的电压-电流信号，并且，响应于所述第二预定的电压-电流信号，所述第二反熔丝被配置成不可逆地改变电阻，以使得与较高初始电阻相比，在所述第二反熔丝的第一节点和第二节点之间具有较低的重新编程电阻，并且，响应于所述第二反熔丝改变电阻，所述第二熔丝被配置成不可逆地改变电阻，以使得与所述第二熔丝的较低初始电阻和所述第二反熔丝的较低编程电阻相比，在所述第二熔丝的第一节点和第二节点之间具有较高的重新编程电阻，从而使得当读电压被施加到所述第一熔丝的第一节点和所述第一反熔丝的第二节点之间时，所述第二熔丝的第二节点上出现的电压从所述第二电压变化为所述第一电压。

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