KR101027304B1 - 저전압 ｃｍｏｓ 밴드갭 레퍼런스 - Google Patents

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Abstract

밴드갭 레퍼런스 발생기는 제 1 레그에 직렬 접속되는 pnp 바이폴라 접합 트랜지스터 내에 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함한다. 밴드갭 레퍼런스 발생기는, PMOS 트랜지스터, NMOS 트랜지스터, 저항기, 및 pnp 바이폴라 접합 트랜지스터로 구성된 제 2 레그를 포함한다. 바이어스 회로는 밴드갭 레퍼런스 발생기의 동작 전압을 낮추기 위해 PMOS 트랜지스터들의 게이트들로 형성된 미러에 바이어스를 제공한다. 제 2 바이어싱 회로는 NMOS 트랜지스터들로 형성된 미러에 바이어스를 제공한다. 시간 기반 및 DC 바이어스 기반 시동 회로 및 방법이 제공된다.
트랜지스터, 저항기, 바이폴라 접합 트랜지스터, 미러

Description

저전압 ＣＭＯＳ 밴드갭 레퍼런스{LOW VOLTAGE CMOS BANDGAP REFERENCE}
도 1은 비휘발성 디지털 멀티레벨 메모리 시스템을 도시하는 블록도.
도 2는 종래의 밴드갭 레퍼런스 발생기를 도시하는 개략도.
도 3은 또 다른 종래의 밴드갭 레퍼런스 발생기를 도시하는 개략도.
도 4는 또 다른 종래의 밴드갭 레퍼런스 발생기를 도시하는 개략도.
도 5는 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 1 실시예에 관한 개략도.
도 6은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 2 실시예에 관한 개략도.
도 7은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 3 실시예에 관한 개략도.
도 8은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 4 실시예에 관한 개략도.
도 9는 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 5 실시예에 관한 개략도.
도 10은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 6 실시예에 관한 개략도.
도 11은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 7 실시예에 관한 개략도.
도 12는 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 8 실시예에 관한 개략도.
도 13은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 트리밍 가능한 저항기를 도시하는 개략도.
도 14는 도 1의 시스템의 밴드갭 레퍼런스 발생기의 트리밍 가능한 저항기를 도시하는 개략도.
도 15는 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 9 실시예에 관한 개략도.
도 16은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 10 실시예에 관한 개략도.
도 17은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 11 실시예에 관한 개략도.
도 18은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 12 실시예에 관한 개략도.
도 19는 도 1의 시스템의 밴드갭 레퍼런스 발생기의 개시 회로를 도시하는 개략도.
도 20은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 13 실시예에 관한 개략도.
도 21은 도 1의 시스템의 밴드갭 레퍼런스 발생기의 제 14 실시예에 관한 개략도.
본 발명은 밴드갭 레퍼런스 발생기들에 관한 것으로, 보다 상세하게는 저전압 CMOS 레퍼런스 발생기에 관한 것이다.
밴드갭 레퍼런스 발생기들은 온도 범위들에 걸쳐 일정 전압 및 전류를 제공한다. 그러나, 종래의 밴드갭 레퍼런스 발생기들은 도 2의 밴드갭 발생기에 대하여 후술되는 바와 같이 높은 전원 전압들을 사용하고, 도 3에 후술되는 밴드갭 레퍼런스 발생기와 같이 보다 높은 전압을 사용하거나, 또는 도 4에 관하여 후술되는 밴드갭 레퍼런스 발생기와 같이 느린 응답을 가진다.
밴드갭 레퍼런스 발생기는 제 1 회로, 제 2 회로 및 고임피던스 제어 회로를 포함한다. 제 1 회로는 제 1 타입의 제 1 MOS 트랜지스터, 제 2 타입의 제 1 MOS 트랜지스터, 제 1 바이폴라 접합 트랜지스터를 포함한다. 제 2 회로는 제 1 타입의 제 2 MOS 트랜지스터, 제 2 타입의 제 2 MOS 트랜지스터, 제 2 바이폴라 접합 트랜지스터를 포함한다. 제 1 및 제 2 회로들은 제 1 및 제 2 바이폴라 접합 트랜지스터들 양단의 전압들의 차를 나타내는 저항기를 통해 전류를 제공하도록 배열된다. 제 1 타입의 MOS 트랜지스터들은 미러로서 배열된다. 고임피던스 제어 회로는 제 1 타입의 제 2 MOS 트랜지스터의 게이트와 소스 사이에 결합된다.
또 다른 양상에서, 밴드갭 레퍼런스 발생기는 제 1 회로, 제 2 회로 및 고임피던스 전압 시프터를 포함한다. 제 1 회로는 제 1 타입의 제 1 MOS 트랜지스터, 제 2 타입의 제 1 MOS 트랜지스터, 제 1 바이폴라 접합 트랜지스터를 포함한다. 제 2 회로는 제 1 타입의 제 2 MOS 트랜지스터, 제 2 타입의 제 2 MOS 트랜지스터, 제 2 바이폴라 접합 트랜지스터를 포함한다. 제 1 및 제 2 회로들은 제 1 및 제 2 바이폴라 접합 트랜지스터들 양단의 전압들의 차를 나타내는 저항기를 통해 전류를 제공하도록 배열된다. 제어 회로는 제 1 타입의 상기 제 2 MOS 트랜지스터의 드레인과 게이트 사이에 결합된다.
본 명세서에서 사용된 바와 같이, 고유 NMOS 트랜지스터는 대략 -0.1 내지 0.3 볼트 범위에서 게이트 임계치를 가지는 고유 저전압 트랜지스터이다.
본 명세서에서 사용된 바와 같이, 기호 VBEx는 트랜지스터 x의 베이스-이미터 양단의 전압이고, 저항 Ry는 저항기 y의 저항이다.
도 1은 비휘발성 디지털 멀티레벨 메모리 시스템(100)을 도시하는 블록도이다.
비휘발성 디지털 멀티레벨 메모리 시스템(100)은 메모리 서브시스템(102), 퓨즈 회로(104), 밴드갭 레퍼런스 발생기(106)를 포함한다.
메모리 서브시스템(102)은 다수의 메모리 셀들(도시되지 않음), 다수의 감지 증폭기(도시되지 않음), 다수의 디코더(도시되지 않음)를 포함한다. 메모리 시스템(102)은 또한 전압 조절기와, 메모리 셀들을 프로그래밍, 판독, 소거 및 검증하기에 적절한 전압들을 제공하는 전원 전압(도시되지 않음)을 또한 포함한다. 메모리 셀들은 데이터 셀들 및 레퍼런스 셀들을 포함한다. 메모리 셀은 멀티레벨 디지털 데이터를 저장한다. 일 실시예에서, 메모리 셀들은 16K행×8K열들로 배열된다. 일 실시예에서, 메모리 어레이는 소스 사이드 주입 플래시 기술을 포함하며, 그것은 핫 전자 프로그래밍, 및 효과적인 주입기 기반 포울러-노드하임 터널링 소거(Fowler-Nordheim tunneling erasure)에 보다 낮은 전력을 사용한다. 프로그래밍은 메모리 셀의 소스에 고 전압을, 그 메모리 셀의 제어 게이트에 바이어스 전압을, 그리고 그 메모리 셀의 드레인에 바이어스 전류를 인가함으로써 행해진다. 소거는 메모리 셀의 제어 게이트에 고 전압을, 메모리 셀의 소스 및/또는 드레인에 낮은 전압을 인가함으로써 행해진다. 검증(감지 또는 판독)은 예를 들면, 소스의 바이어스 전압, 게이트의 바이어스 전압, 드레인의 바이어스 전류(또는 제로 전류)를 감지하는 전압 모드로 그 메모리 셀을 위치시킴으로써 행해지며, 그 드레인의 바이어스 전압은 판독 전압이다. 또 다른 실시예에서, 검증(감지 또는 판독)은, 예를 들면 소스의 저전압, 게이트의 바이어스 전압, 드레인에 결합된 부하(저항성 또는 트랜지스터들)를 감지하는 전류 모드로 메모리 셀을 위치시킴으로서 행해지며, 그 부하의 전압은 판독 전압이다. 일 실시예에서, 어레이 아키텍처는 트란(Tran) 등에 의한 "디지털 비휘발성 메모리 집적 회로 시스템의 어레이 아키텍처 및 동작 방법들("Array Architecture and Operating Methods for Digital Multilevel Nonvolatile Memory Integrated Circuit System")이라는 제목의 미국 특허 제6,282,145호에 개시된 것이며, 그것의 요지는 참고문헌으로 본원 명세서에 포함된다.
퓨즈 회로(104)는 전압들 및 제어 신호들을 설정하는데 사용되는 디지털 데이터를 저장한다. 퓨즈 회로(104)는 제어 신호들을 설정하기 위해 저장된 디지털 데이터를 디코딩하는 제어 로직(도시되지 않음)을 포함한다. 퓨즈 회로(104)는 프로그램, 소거 또는 판독과 같은 동작의 개시 또는 파워 업 시에 출력 고 전압을 설정한다. 출력 고 전압 레벨은 프로그램, 소거 또는 판독에 있어서 상이할 수 있다. 퓨즈는, 예를 들면 비휘발성 메모리(SRAM)계 또는 비휘발성 메모리(플래시 메모리)계 회로일 수 있다.
밴드갭 발생기(106)는 멀티레벨 프로그래밍, 소거 및 감지에 요구되는 프로세스, 온도, 전원 공급(supply)에 걸쳐 정확한 전압 및 전류 레벨 신호들을 제공한다. 밴드갭 발생기(106)는 예를 들면 도 5-12, 도 15-18, 및 도 20-21의 밴드갭 레퍼런스 발생기일 수 있다.
밴드갭 레퍼런스 발생기들은 다음에 기술된다. 우선은, 3개의 종래 밴드갭 레퍼런스 발생기들이 기술된다.
도 2는 종래의 밴드갭 레퍼런스 발생기(180)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(200)는 다수의 PMOS 트랜지스터(202), 통로(204), 다수의 NMOS 트랜지스터들(211, 212), 다수의 pnp 바이폴라 접합 트랜지스터들(221, 223), 다수의 저항기들(231, 233)을 포함한다.
트랜지스터들(202, 211)의 드레인-소스 단자들 및 PNP 바이폴라 접합 트랜지스터(221)의 이미터-콜렉터 접합은, 전원 전압(VDD)와 접지 사이에서 직렬 결합된다. 트랜지스터들(203, 212)의 드레인-소스 단자들, 저항기(231) 및 트랜지스터 (222)의 이미터-콜렉터 단자들은 전원 전압(VDD)와 접지 사이에서 직렬 결합된다. PMOS 트랜지스터(202) 및 다이오드 접속된 PMOS 트랜지스터(203)는 미러를 형성하도록 결합된다. 다이오드 접속된 NMOS 트랜지스터(211) 및 NMOS 트랜지스터(212)의 게이트들은 미러를 형성하도록 결합된다. PMOS 트랜지스터(204), 저항기(233) 및 pnp 바이폴라 접합 트랜지스터(223)는 출력 밴드갭 전압 VBG를 제공하는 출력 단자를 형성하는 PMOS 트랜지스터(204)의 드레인과 직렬 배열된다.
저항기(231)의 전류 I231는:
I231=(VBE221-VBE222)/R231=dVBE/R231=kT/qln(a)
여기서, a는 VBE221 대 VBE222의 이미터 비율이고, kT/q는 열 전압이며, k는 볼츠만 상수(Boltzmann constant)이고, q는 전자 전하이고, T는 켈빈 온도에서의 온도이다.
종래의 밴드갭 레퍼런스 발생기(200)는 2.0볼트 이상의 전원 전압 VDD를 사용한다. 트랜지스터(203), 트랜지스터(212), 직렬 접속된 저항기(231) 및 트랜지스터(222) 양단의 전압 강하는 각각 대략 1볼트, 0.2볼트, 0.8볼트이다.
출력 밴드갭 전압은 다음과 같다.
VBG=VBE223+(R233/R231)dVBE≒1.2volts
도 3은 종래의 밴드갭 레퍼런스 발생기(300)의 개략도이다.
밴드갭 레퍼런스 발생기(300)는 도 2와 관련하여 전술되는 밴드갭 레퍼런스 발생기(200)와 유사한 방법으로 배열되는, 다수의 PMOS 트랜지스터(202, 203), 다수의 NMOS 트랜지스터(211, 211), 다수의 pnp 바이폴라 접합 트랜지스터(221, 222) 및 저항기(231)를 포함하며, 전하 펌프를 또한 포함한다. 전하 펌프(301)는 승압 전압, 예를 들면 최대 2볼트 이상의 전압을 제공한다. 그러나, 밴드갭 레퍼런스 발생기(300)는 전하 펌프(301)때문에 보다 큰 전력을 필요로 한다.
도 4는 종래의 밴드갭 레퍼런스 발생기(400)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(400)는 연산 증폭기(401), 다수의 PMOS 트랜지스터(402, 403), 다수의 pnp 바이폴라 접합 트랜지스터들(421, 422), 저항기(431)를 포함한다. PMOS 트랜지스터(402)의 드레인-소스 단자들 및 pnp 바이폴라 접합 트랜지스터(421)의 이미터-콜렉터 접합은 전원 전압 및 접지 사이에 직렬 결합된다. PMOS 트랜지스터(403)의 드레인-소스 단자들, 저항기(431), pnp 바이폴라 접합 트랜지스터(422)의 이미터-콜렉터 단자들은 전원 전압 및 접지 사이에서 직렬 결합된다. 연산 증폭기(401)는 연산 증폭기(401)의 네거티브 및 포지티브 입력들 각각에 인가되는 PMOS(402, 403)의 드레인들의 전압에 응답하여 PMOS 트랜지스터들(402, 403)의 게이트를 바이어싱한다.
종래의 밴드갭 레퍼런스 발생기(400)는 1.2볼트 이상의 전원 전압 VDD를 사용하지만, 연산 증폭기(401) 때문에 느린 응답을 가진다. 트랜지스터(403) 양단, 저항기(431)와 pnp 바이폴라 접합 트랜지스터(422)의 결합 양단의 전압 강하들은 각각 대략 0.4볼트 및 0.8볼트이다.
본 발명에 따른 밴드갭 레퍼런스 발생기들은 다음에 기술된다. 밴드갭 레퍼런스 발생기(106)(도 1)는 도 5-12, 15-18, 20, 및 21과 관련하여 후술되는 밴드갭 레퍼런스 발생기들일 수 있다.
도 5는 밴드갭 레퍼런스 발생기(500)의 개략도이다.
밴드갭 레퍼런스 발생기(500)는 다수의 PMOS 트랜지스터들(502, 503), 다수의 NMOS 트랜지스터(511, 512), 다수의 pnp 바이폴라 접합 트랜지스터들(521, 522), 저항기(531), 바이어스 제어 회로(540)를 포함한다.
트랜지스터들(502, 511)의 드레인-소스 단자들 및 pnp 바이폴라 접합 트랜지스터(521)의 이미터-콜렉터 단자들은 전압 노드와 접지 사이에서 직렬 결합된다. 트랜지스터들(503, 512)의 드레인-소스 단자들, 저항기(531), 및 pnp 바이폴라 접합 트랜지스터(522)의 이미터-콜렉터 단자들은 전압 노드와 접지 사이에서 직렬 결합된다. PMOS 트랜지스터(503)의 게이트는 PMOS 트랜지스터(502)의 게이트에 결합되어 전류 미러를 형성하게 되고, 바이어스 제어 회로로(540)의 출력에 결합된다. PMOS 트랜지스터(503)의 드레인은 바이어스 제어 회로(540)의 입력에 결합된다. PMOS 트랜지스터(512)의 게이트는 다이오드 접속된 NMOS 트랜지스터(511)의 게이트에 결합되어 전류 미러를 형성하게 된다. (대안적인 실시예들에서, 밴드갭 레퍼런스 발생기(500)는 NMOS 전류 미러 또는 PMOS 전류 미러 중 어느 하나를 포함하지 않는다.) PMOS 트랜지스터(503)의 드레인은 PMOS 트랜지스터들(502, 503)의 게이트를 바이어싱하도록 출력을 시프트하는 바이어스 제어 회로(540)에 결합된다. 바이어스 제어 회로(540)는 밴드갭 레퍼런스 발생기(500)로 하여금 고속 응답으로 저전압에서 동작하게 한다.
바이어스 제어 회로(540)는 바이어스 제어 회로(540)의 입력과 출력 사이에 전압 레벨 시프터(542)와 직렬로 결합되는 버퍼(541)를 포함한다. 버퍼(541)는 PMOS 트랜지스터(503)의 드레인으로부터 고임피던스 입력을 제공한다. PMOS 트랜지스터(503)의 드레인은 다이오드 접속을 피하기 위하여 트랜지스터(503)의 게이트로부터 결합 해제되고, 바이어스 제어 회로(540)는 PMOS 트랜지스터들(502, 503)에 의해 형성되는 미러에 대하여 바이어싱을 제공한다. 접지에서 바이폴라 접합 트랜지스터(522), 미러 NMOS 트랜지스터(512) 및 PMOS 트랜지스터(503)까지의 회로 경로는 전압 임계치 VT 접속 상태에 있지 않다. 따라서, 최소 전원 전압 VDD는 대략 임계 전압 VT에 의해 향상된다. 예시적인 일례로서, 트랜지스터(503), 트랜지스터(512), 및 저항기(531)와 트랜지스터(522) 결합의 양단의 전압 강하들은 각각 0.4볼트, 0.2볼트, 0.8볼트이다. 이러한 예시적인 일례에서, 동작 전원 전압은 1.4볼트 이하이다.
도 6은 밴드갭 레퍼런스 발생기(600)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(600)는 다수의 PMOS 트랜지스터들(602, 603), 다수의 NMOS 트랜지스터들(611, 612), 다수의 pnp 바이폴라 접합 트랜지스터들(621, 622), 및 저항기(631)를 포함하며, 그것은 밴드갭 레퍼런스 발생기(500)(도 5)의 PMOS 트랜지스터들(502, 503), NMOS 트랜지스터들(511, 512), pnp 바이폴라 접합 트랜지스터들(521, 522), 저항기(531) 각각과 유사한 방법으로 배열된다. 밴드갭 레퍼런스 발생기(600)는 PMOS 트랜지스터(503)에 결합되는 바이어스 제어 회로(540)와 유사한 방법으로 PMOS 트랜지스터(603)에 결합되는 바이어스 제어 회로(640)를 더 포함한다. 바이어스 제어 회로(640)는 버퍼(641)와 다수의 저항기들(642, 643)을 포함한다.
버퍼(641)는 PMOS 트랜지스터(603)의 드레인으로부터 고임피던스 입력을 제 공한다. 저항기들(642, 643)은 PMOS 트랜지스터들(602, 603)로 형성된 미러의 게이트들을 바이어싱하는 저항기들(642, 643)간의 전압 분배기를 제공하도록 버퍼(641)의 출력과 접지 사이에서 직렬 결합된다.
바이어스 제어 회로(640)는 저전압에서 고속 응답으로 동작한다.
도 7은 밴드갭 레퍼런스 발생기(700)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(700)는 다수의 PMOS 트랜지스터(702, 703), 다수의 NMOS 트랜지스터(711, 712), 다수의 pnp 바이폴라 접합 트랜지스터들(721, 722), 저항기(731), 다수의 바이어스 제어 회로들(740, 750)을 포함한다.
트랜지스터들(702, 711)의 드레인-소스 단자들 및 pnp 바이폴라 접합 트랜지스터(721)의 이미터-콜렉터는 전압 노드와 접지 사이에 직렬 결합된다. 트랜지스터들(703, 712)의 드레인-소스, 저항기(731), pnp 바이폴라 접합 트랜지스터들(722)의 이미터-콜렉터 단자들은 전압 노드와 접지 사이에 직렬 결합된다. PMOS 트랜지스터들(702, 703)의 게이트들은 미러를 형성하도록 함께 결합되고, 바이어스 제어 회로(740)의 출력에 결합된다. PMOS 트랜지스터(703)의 드레인 단자는 바이어스 제어 회로(740)의 입력에 결합된다. NMOS 트랜지스터(711, 712)의 게이트들은 함께 결합되어 전류 미러를 형성하고, 바이어스 제어 회로(750)의 출력에 결합된다. NMOS 트랜지스터(711)의 드레인 단자는 바이어스 제어 회로(750)의 입력에 결합된다.
바이어스 제어 회로(740)는 바이어스 제어 회로(740)의 입력과 출력 사이에서 전압 레벨 시프터(742)와 직렬 결합되는 버퍼를 포함한다. 바이어스 제어 회로(740)는 전술된 바이어스 제어 회로(540)(도 5)와 유사한 방법으로 동작한다.
바이어스 제어 회로(750)는 바이어스 제어 회로(750)의 입력과 출력 사이에서 전압 레벨 시프터(752)와 직렬 결합되는 버퍼(751)를 포함한다. NMOS 트랜지스터(711)의 드레인은 다이오드 접속을 피하기 위해 NMOS 트랜지스터(711)의 게이트로부터 결합 해제된다. 바이어스 제어 회로(750)는 NMOS 트랜지스터(711) 양단의 전압 강하를 줄이기 위해 적정 전압 시프트를 제공한다.
도 8은 밴드갭 레퍼런스 발생기(800)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(800)는 다수의 PMOS 트랜지스터들(802, 803), 다수의 NMOS 트랜지스터들(811, 812), 다수의 pnp 바이폴라 접합 트랜지스터들(821, 822), 및 저항기(831)를 포함하며, 그것은 밴드갭 레퍼런스 발생기(700)(도 7)의 PMOS 트랜지스터들(702, 703), NMOS 트랜지스터들(711, 712), pnp 바이폴라 접합 트랜지스터들(721, 722), 저항기(731) 각각과 유사한 방법으로 배열된다.
밴드갭 레퍼런스 발생기(800)는 PMOS 트랜지스터(703)(도 7)에 결합되는 바이어스 제어 회로(740)와 유사한 방법으로 PMOS 트랜지스터(803)에 결합되는 바이어스 제어 회로(840)를 더 포함한다. 바이어스 제어 회로(840)는 버퍼(841)와 다수의 저항기들(842, 843)을 포함한다. 버퍼(841)는 PMOS 트랜지스터(803)의 드레인으로부터 고임피던스 입력을 제공한다. 저항기들(842, 843)은 PMOS 트랜지스터들(802, 803)로 형성된 미러의 게이트들을 바이어싱하는 저항기들(842, 843)간의 전압 분배기를 제공하도록 버퍼(841)의 출력과 접지 사이에서 직렬 결합된다.
밴드갭 레퍼런스 발생기(800)는 NMOS 트랜지스터(711)(도 7)에 결합된 제어 회로(750)와 유사한 방법으로 NMOS 트랜지스터(811)에 결합되는 바이어스 제어 회로(850)를 더 포함한다. 바이어스 제어 회로(850)는 버퍼(850)와 다수의 저항기들(852, 853)을 포함한다. 버퍼(851)는 NMOS 트랜지스터(811)의 드레인으로부터 고임피던스를 제공한다. 저항기들(852, 853)은 NMOS 트랜지스터들(811, 812)로 형성된 미러의 게이트들을 바이어싱하기 위한 저항기들(852, 853) 간의 전압 분배기를 제공하도록 전원 전압과 버퍼(851)의 출력 사이에 직렬 결합된다.
도 9는 밴드갭 레퍼런스 발생기(900)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(900)는 다수의 PMOS 트랜지스터들(902, 903), 다수의 NMOS 트랜지스터들(911, 912), 다수의 pnp 바이폴라 접합 트랜지스터들(921, 922), 저항기(931), 다수의 바이어스 제어 회로들(940, 950)을 포함하며, 그것은 밴드갭 레퍼런스 발생기(700)(도 7)의 PMOS 트랜지스터들(702, 703), NMOS 트랜지스터들(711, 712), pnp 바이폴라 접합 트랜지스터들(721, 722), 저항기(731), 바이어스 제어 회로들(740, 750) 각각과 유사한 방법으로 배열된다.
바이어스 제어 회로(940)는 NMOS 트랜지스터(941)와 다수의 저항기들(942, 943)을 포함한다. NMOS 트랜지스터(941)는 PMOS 트랜지스터(903)의 드레인에 결합되는 게이트와, 전원 전압과 저항기(942) 사이에 결합되는 드레인-소스 단자들을 포함한다. 저항기들(942, 943)은 NMOS 트랜지스터(941)의 소스와 접지 사이에 직렬 결합되어, PMOS 트랜지스터들(902, 903)로 형성된 미러의 게이트들을 바이어싱하는 저항기들(942, 943) 사이에 전압 분배기를 제공한다. 일 실시예에서, NMOS 트랜지스터(941)는 고유 NMOS 트랜지스터이다.
바이어스 제어 회로(950)는 PMOS 트랜지스터(951)와 다수의 저항기들(952, 953)을 포함한다. PMOS 트랜지스터(951)는 NMOS 트랜지스터(911)의 드레인에 결합되는 게이트와, 접지와 저항기(952) 사이에 결합되는 드레인-소스 단자들을 포함한다. 저항기들(952, 953)은 PMOS 트랜지스터(951)의 소스와 전원 전압 사이에 직렬 결합되어, NMOS 트랜지스터들(911, 912)로 형성된 미러의 게이트들을 바이어싱하RL 위한 저항기들(952, 953) 사이에 전압 분배기를 제공한다.
미러 NMOS 트랜지스터들(911, 912)의 바이어스 제어 회로(950)는 PMOS에 대하여 표준 임계 전압 VT를 가지는 PMOS 트랜지스터(951)를 포함하며, 예시적인 실시예에서 최소 전원 전압 VDD는 2볼트 이상이다. PMOS 트랜지스터(902) 양단, NMOS 트랜지스터(911) 양단 및 pnp 바이폴라 접합 트랜지스터(921) 양단의 전압 강하들은 각각 1.0볼트, 0.2볼트, 0.8볼트이다. 또 다른 실시예에서, PMOS 트랜지스터(951)는 고유 PMOS 트랜지스터(예를 들면 임계 전압 VT≒-0.1 내지 -0.3볼트)이다.
도 10은 밴드갭 레퍼런스 발생기(1000)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(1000)는 다수의 PMOS 트랜지스터들(1002, 1003), 다수의 NMOS 트랜지스터들(1011, 1012), 다수의 pnp 바이폴라 접합 트랜지스터들(1021, 1022), 저항기(1031), 다수의 바이어스 제어 회로(1040)를 포함하며, 그것은 밴드갭 레퍼런스 발생기(500)(도 5)의 PMOS 트랜지스터들(502, 503), NMOS 트랜지스터들(511, 512), pnp 바이폴라 접합 트랜지스터들(521, 522), 저항기(531), 바이어스 제어 회로(540) 각각과 유사한 방법으로 배열된다.
바이어스 제어 회로(1040)는 NMOS 트랜지스터(1041)와 다수의 저항기들(1042, 1043)을 포함하며, 그것은 밴드갭 레퍼런스 발생기(900)(도 9)의 제어 회로(940)의 각각의 NMOS 트랜지스터(941)와 저항기들(942, 943)과 유사한 방법으로 배열된다.
일 실시예에서, NMOS 트랜지스터들(1011, 1012, 1041)은 고유 NMOS 트랜지스터들이다.
도 11은 밴드갭 레퍼런스 발생기(1100)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(1100)는 다수의 PMOS 트랜지스터(1102, 1103), 다수의 NMOS 트랜지스터(1111, 1112), 다수의 pnp 바이폴라 접합 트랜지스터들(1121, 1122), 저항기(1131), 다수의 바이어스 제어 회로들(1140, 1150)을 포함하며, 그것은 밴드갭 레퍼런스 발생기(700)(도 7)의 PMOS 트랜지스터들(702, 703), NMOS 트랜지스터들(711, 712), pnp 바이폴라 접합 트랜지스터들(721, 722), 저항기(731), 바이어스 제어 회로들(740, 750) 각각과 유사한 방법으로 배열된다. 바이어스 제어 회로(1140)는 NMOS 트랜지스터(1141)와 다수의 저항기들(1142, 1143)을 포함한다. NMOS 트랜지스터(1141)는 PMOS 트랜지스터(1103)의 드레인에 결합되는 게이트와, 전원 전압과 저항기(1142) 사이에 결합되는 드레인-소스 단자들을 포함한다. 저항기들(1142, 1143)은 NMOS 트랜지스터(1141)의 소스와 접지 사이에 직렬 결합되어, PMOS 트랜지스터들(1102, 1103)로 형성된 미러의 게이트들을 바이어싱하기 위한 저항기들(1142, 1143) 사이에 전압 분배기를 제공하게 된다. 바이어스 제어 회로(1150)는 NMOS 트랜지스터(1151)와 다수의 저항기들(1152, 1153)을 포함하며, 그것은 NMOS 트랜지스터(1151)의 게이트가 NMOS 트랜지스터(1111)의 드레인 및 NMOS 트랜지스터들(1111, 1112)에 의해 형성되는 미러의 게이트들을 바이어싱하기 위한 전압 분배기를 형성하는 저항기들(1152, 1153)의 노드에 결합되는 것을 제외하고는, 바이어스 제어 회로(1140)의 각각의 NMOS 트랜지스터(1141) 및 저항기들(1142, 1143)과 유사한 방법으로 배열된다. 일 실시예에서, NMOS 트랜지스터들(1111, 1112, 1141, 1151)은 고유 NMOS 트랜지스터이다. 고유 NMOS 트랜지스터들(1112, 1111)로 형성된 미러에 대하여, 각각의 바이어스 제어 회로(1140, 1150)는 공핍 조건(depletion condition)을 피하는데 사용된다. 따라서, 대응하는 NMOS 트랜지스터들(1111 또는 1112)의 드레인의 전압은 공핍 조건을 피하도록 '게이트 전압 - 임계 전압(Vg-Vt)'보다 크거나 또는 같다.
도 12는 밴드갭 레퍼런스 발생기(1200)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(1200)는 다수의 PMOS 트랜지스터들(1202, 1203, 1204, 1205), 다수의 NMOS 트랜지스터들(1211, 1212, 1213, 1214), 다수의 pnp 바이폴라 접합 트랜지스터들(1221, 1222), 저항기(1231), 다수의 바이어스 제어 회로들(1240, 1250)을 포함한다. 캐스코드 PMOS 트랜지스터(1202, 1204) 및 캐스코드 PMOS 트랜지스터(1211, 1213)의 드레인-소스와, 바이폴라 접합 트랜지스터(1221)의 이미터-콜렉터 단자들은 전압 노드와 접지 사이에 직렬 결합된다. 캐스코드 PMOS 트랜지스터(1203, 1205) 및 캐스코드 NMOS 트랜지스터(1212, 1214)의 드레인-소스 단자들, 저항기(1231), pnp 바이폴라 접합 트랜지스터(1222)의 이미터-콜렉터 단자들은 전압 노드와 접지 사이에 직렬 결합된다. PMOS 트랜지스터들(1202, 1203)의 게이트들은 미러를 형성하도록 함께 결합된다. PMOS 트랜지스터들(1204, 1205)의 게이트는 미러를 형성하도록 함께 결합된다. NMOS 트랜지스터(1211, 1212)의 게이트들은 미러를 형성하도록 함께 결합된다. NMOS 트랜지스터(1213, 1214)의 게이트들은 미러를 형성하도록 함께 결합된다.
바이어스 제어 회로(1240)는 NMOS 트랜지스터(1241), 다수의 저항기들(1242, 1243, 1244)을 포함한다. PMOS 트랜지스터(1205)의 드레인은 NMOS 트랜지스터(1241)의 게이트를 바이어싱한다. 저항기들(1242, 1243, 1244)은 NMOS 트랜지스터(1241)의 소스와 접지 사이에 직렬 결합된다. 일 실시예에서, 저항기들(1242, 1243)은 트리밍 가능한 저항기들이다. 저항기들(1242, 1243)의 가변 저항 단자는 트랜지스터들(1202, 1203)로 형성된 미러와 트랜지스터들(1204, 1205)로 형성된 미러 각각의 게이트들에 결합된다. 또 다른 실시예에서, 저항기들(1242, 1243)은 고정 저항기들이며, 미러들은 각각의 저항기의 단자들 중 하나에 결합된다. 또 다른 실시예에서, 바이어스 제어 회로(1240)는 저항기(1244)를 포함하지 않는다.
바이어스 제어 회로(1250)는 NMOS 트랜지스터들(1251)과, 다수의 저항기들(1252, 1253, 1254)을 포함하며, 그것들은 저항기들(1252, 1253)의 가변 저항 단자가 NMOS 트랜지스터(1211, 1212)로 형성된 미러와 NMOS 트랜지스터(1213, 1214)로 형성된 미러의 게이트들에 각각 결합되는 것을 제외하고는, 바이어스 제어 회로(1240)의 각 NMOS 트랜지스터(1241), 저항기들(1242, 1243, 1244)과 유사한 방법으로 배열된다. 일 실시예에서, 저항기들(1252, 1253)은 트리밍 가능한 저항기들이다. 또 다른 실시예에서, 저항기들(1252, 1253)은 고정 저항기들이며, 미러들은 각 저항기들(1252, 1254)의 단자들 중 하나에 결합된다. 또 다른 실시예에서, 제어 회로(1250)는 저항기(1254)를 포함하지 않는다.
일 실시예에서, NMOS 트랜지스터들(1211, 1212, 1213, 1214, 1241, 1251)은 고유 NMOS 트랜지스터들이다. 밴드갭 레퍼런스 발생기(1200)는 고유 트랜지스터들의 공핍 조건들에 대해 보다 많은 제어를 제공하도록 캐스코딩을 사용할 수 있다.
도 13은 트리밍 가능한 저항기(1300)를 도시하는 개략도이다.
트리밍 가능한 저항기(1300)는 전술된 도 5-12, 후술되는 도 15-21의 실시예에서 저항기들로서 사용될 수 있다. 트리밍 가능한 저항기(1300)는 다수의 저항기들(1302-A 내지 1302-N), 저항기(1304), 다수의 스위칭들(1306-A 내지 1306-N)을 포함한다. 다수의 저항기들(1302-A 내지 1302-N)은 노드(1308)와 노드(1310) 사이에서 직렬 결합된다. 다수의 스위치들(1306-A 내지 1306-N)은 각 저항기의 단자들을 선택적으로 단락시키기 위하여 각각의 저항기들(1302-A 내지 1302-N)과 병렬 결합된다.
저항기(1300)는 스위치(1306)를 개방 또는 폐쇄시킴으로써 단자들(1308, 1310) 간의 저항을 조절하도록 트리밍가능하다. 트리밍 가능한 저항기(1300)는 저항기(531)(도 5), 저항기(631)(도 6), 저항기(731)(도 7), 저항기(831)(도 8), 저항기(931)(도 9), 저항기(1031)(도 10), 저항기(1131)(도 11), 저항기들(1631, 1643, 1644, 1652, 1653, 1654)(도 16), 저항기들(1731, 1743, 1743, 1744, 1753, 1754)(도 17), 저항기들(1831, 1842, 1843, 1844, 1852, 1853, 1854)(도 18), 저항기들(2031, 2042, 2043, 2044, 2052, 2053, 2054)(도 20), 저항기들(2131, 2142, 2143, 2144, 2152, 2153, 2154, 2160, 2173)(도 21)로 사용될 수 있다. 주목되는 실시예들에 사용되는 저항기(1300)는, 예를 들면 처리 코너를 보상하거나 또는 소망 치를 출력하기 위해 바이어스 레벨을 조절하는데 사용될 수 있다. 대안적인 실시예에서, 도 12 및 도 15의 트리밍 가능한 저항기들은 트리밍 가능한 저항기(1300)로 대체될 수 있다.
일 실시예에서, 스위치들(1306)은 CMOS 트랜지스터들이다. 또 다른 실시예에서, 저항기(1300)는 저항기(1304)를 포함하지 않는다.
도 14는 트리밍 가능한 저항기(1400)를 도시하는 개략도이다.
트리밍 가능한 저항기(1400)는 다수의 저항기들(1402-A 내지 1402-N), 저항기(1404), 다수의 스위치들(1406-A 내지 1406-N)을 포함한다. 다수의 저항기들(1402-A 내지 1402-N) 및 저항기(1404)는 노드(1408)와 노드(1410) 사이에서 직렬 결합되어, 저항기들(1402)의 단자들의 공통 노드들로 형성된 다수의 전압 분배기 노드들을 형성하게 된다. 다수의 스위치들(1406-A 내지 1406-N)은 노드(1412)에 분배 전압을 선택적으로 제공하도록 각 저항기들(1402-A 내지 1402-N)의 단자와 노드(1412) 사이에 결합된다.
저항기(1400)는 단자들(1408, 1412) 사이와 단자들(1410, 1412) 사이의 저항을 조절하도록 트리밍 가능하다. 트리밍 가능한 저항기(1400)는 도 12 및 도 15에 기술되는 실시예에서 저항기들로 사용될 수 있다. 저항기(1400)는 저항기(1300) 대신으로 사용될 수 있다. 저항기(1400)는 예를 들면, 처리 코너를 보상하거나 또는 원하는 값을 출력하도록 바이어스 레벨을 조절하는데 사용될 수 있다.
일 실시예에서, 스위치들(1406)은 CMOS 트랜지스터들이다. 또 다른 실시예에서, 저항기(1400)는 저항기(1404)를 포함하지 않는다.
도 15는 파워 다운 회로를 갖는 밴드갭 레퍼런스 발생기(1500)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(1500)는, 다수의 PMOS 트랜지스터들(1502 내지 1505), 다수의 NMOS 트랜지스터들(1511 내지 1514), 다수의 pnp 바이폴라 접합 트랜지스터들(1521, 1522), 저항기(1531), 다수의 바이어스 제어 회로들(1540, 1550)을 포함하며, 그것들은 밴드갭 레퍼런스 발생기(1200)(도 12)의 각각의 PMOS 트랜지스터들(1202 내지 1205), NMOS 트랜지스터들(1211 내지 1214), 다수의 pnp 바이폴라 접합 트랜지스터들(1221, 1222), 저항기(1231), 다수의 바이어스 제어 회로들(1240, 1250)과 유사한 방법으로 배열된다. 밴드갭 레퍼런스 발생기(1500)는 밴드갭 레퍼런스 발생기(1500)의 파워 다운 및 파워 업을 제어하는 회로를 포함한다. 바이어스 제어 회로(1540)는 NMOS 트랜지스터(1541), 다수의 저항기들(1542, 1544)을 포함하며, 그것들은 바이서스 제어 회로(1540)가 NMOS 트랜지스터(1545) 및 PMOS 트랜지스터(1546)를 더 포함하는 것을 제외하고는 바이어스 제어 회로(1240)(도 12)의 NMOS 트랜지스터(1241) 및 저항기들(1242 내지 1244)와 유사한 방법으로 배열된다. NMOS 트랜지스터(1545)의 드레인-소스는 반전된 파워 다운 신호(PDB)에 응답하여 저항기들(1542, 1543, 1544)로 형성된 전압 분배기를 접지시키도록 저항기(1544)와 접지 사이에 결합된다. PMOS 트랜지스터(1546)의 드레인-소스 단자들은, 로우 상태인 반전된 파워 다운(PDP) 신호에 응답하여 게이트들을 풀업하도록 PMOS 트랜지스터(1502, 1503)로 형성된 미러의 게이트들을 결합한다. 바이어스 제어 회로(1550)는 NMOS 트랜지스터(1551), 다수의 저항기들(1552 내지 1554)을 포함하며, 그것들은 바이어스 제어 회로(1540)가 NMOS 트랜지스터(1555)를 더 포함하는 것을 제외하고는 바이어스 제어 회로(1250)(도 12)의 저항기들(1252 내지 1254) 및 NMOS 트랜지스터(1251)와 유사한 방법으로 배열된다. NMOS 트랜지스터(1555)의 드레인-소스 단자는 반전된 파워 다운 신호(PDB)에 응답하여 저항기들(1552-1554)로 형성된 전압 분배기를 접지시키도록 저항기(1554)와 접지 사이에 결합된다.
도 16은 밴드갭 레퍼런스 발생기(1600)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(1600)는 바이어스 제어 회로들을 위한 파워 다운을 포함한다. 밴드갭 레퍼런스 발생기(1600)는 다수의 PMOS 트랜지스터(1602 내지 1605), 다수의 NMOS 트랜지스터들(1611 내지 1614), 다수의 pnp 바이폴라 접합 트랜지스터들(1621, 1622), 저항기(1631), 다수의 바이어스 제어 회로들(1640, 1650)을 포함하며, 그것들은 밴드갭 레퍼런스(1300)와 유사한 방법으로 배열된다. 바이어스 제어 회로(1640)는 NMOS 트랜지스터(1641), 다수의 저항기들(1642 내지 1644), NMOS 트랜지스터(1645), PMOS 트랜지스터(1646)를 포함한다. 바이어스 제어 회로(1640)는 저항기들(1642, 1643)이 고정 저항기들이고, PMOS 트랜지스터들(1602, 1603)과 PMOS 트랜지스터들(1604, 1605)로 형성된 미러들의 게이트의 바이어싱은 저항기들(1642, 1643)에 의해 바이어싱되는 것을 제외하고는, 제어 회로(1340)(도 13)와 유사한 방법으로 배열된다. 바이어스 제어 회로(1650)는 NMOS 트랜지스터(1651), 다수의 저항기들(1652 내지 1654), NMOS 트랜지스터들(1655)을 포함하며, 그것들은 저항기들(1652, 1653)이 트리밍 가능하지 않다는 것을 제외하고는, 바이어스 제어 회로(1350)(도 13)와 유사한 방법으로 배열된다. 다른 실시예에서, 저항기들(1642, 1643, 1652, 1653)은 트리밍 가능하다.
밴드갭 레퍼런스 발생기(1600)는 pnp 바이폴라 접합 트랜지스터(1622)의 이미터-콜렉터 단자들과 병렬 결합되는 스위치(1600)를 더 포함한다. 스위치(1660)는 저항기(1631)를 통하는 전류가 다음과 같이 되도록 파워 업 동안에 폐쇄될 수 있다:
I1631=VBE1621/R1631
스위치(1660)는 DVBE/R1631 또는 VBE1621/R1631와 같은 NMOS 트랜지스터(1614)로부터의 전류들을 동적으로 샘플링하도록 pnp 바이폴라 접합 트랜지스터(1622)를 선택적으로 단락시키기 위해 동적으로 개방 및 폐쇄될 수 있다. 스위치(1660)와 같은 스위치는 도면 5-12, 15, 17-18, 및 20-21의 밴드갭 레퍼런스 발생기들에 포함될 수 있다.
도 17은 밴드갭 레퍼런스 발생기(1700)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(1700)는 바이어스 제어 회로들의 자기 바이어스를 포함한다. 밴드갭 레퍼런스 발생기(1700)는 다수의 PMOS 트랜지스터들(1702 내지 1705), 다수의 NMOS 트랜지스터들(1711 내지 1714), 다수의 pnp 바이폴라 접합 트랜지스터들(1721, 1722), 저항기(1731), 다수의 바이어스 제어 회로들(1740, 1750)을 포함하며, 그것들은 밴드갭 레퍼런스(1300)(도 13)와 유사한 방법으로 배열된다. 바이어스 제어 회로(1740)는 NMOS 트랜지스터(1741), 다수의 저항기들(1742 내지 1744), 전류원(1745)을 포함한다. 전류원(1745)은 제어 회로에 대하여 바이어스를 제공한다. 바이어스 제어 회로(1750)는 NMOS 트랜지스터(1751), 다수의 저항기들(1752 내지 1754), 및 전류원(1755)을 포함한다. 전류원(1755)은 제어 회로를 위해 바이어스를 제공한다.
도 18은 밴드갭 레퍼런스 발생기(1800)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(1800)는 밴드갭 레퍼런스 발생기(1800)의 시동을 보조하도록 파워 업 시에 바이어싱을 가능하게 하는 지연을 제공한다. 밴드갭 레퍼런스 발생기(1800)는 다수의 PMOS 트랜지스터(1802 내지 1805), 다수의 NMOS 트랜지스터들(1811 내지 1814), 다수의 pnp 바이폴라 접합 트랜지스터들(1821, 1822), 저항기(1831), 다수의 바이어스 제어 회로들(1840, 1850)을 포함하며, 그것들은 밴드갭 레퍼런스(1700)(도 17)의 각각의 PMOS 트랜지스터들(1702 내지 1705), NMOS 트랜지스터들(1711 내지 1714), pnp 바이폴라 접합 트랜지스터들(1721, 1722), 저항기(1731), 다수의 바이어스 제어 회로들(1740, 1750)과 유사한 방법으로 배열된다. 밴드갭 레퍼런스 발생기(1800)는 바이어스 제어 회로들(1840, 1850)을 바이어싱하는 바이어싱 회로(1860)를 또한 포함한다.
바이어스 제어 회로(1840)는 NMOS 트랜지스터(141), 다수의 저항기들(1842 내지 1844), NMOS 트랜지스터(1845), PMOS 트랜지스터(1846)를 포함하며, 그것들은 트랜지스터(1845)가 바이어스 제어 회로(1860)에 의해 바이어싱되는 것을 제외하고는, 밴드갭 레퍼런스 발생기(1600)(도 16)의 바이어스 제어 회로(1640)의 각각의 NMOS 트랜지스터(1641), 다수의 저항기들(1642 내지 1644), NMOS 트랜지스터(1645)와 유사한 방법으로 배열된다. 트랜지스터(1846)의 드레인-소스 단자들은 밴드갭 레퍼런스 발생기(1800)의 시동을 보조하도록 회로로 하여금 짧은 지연을 가능하게끔 하기 위해 반전된 인에이블 지연(ENCLYB) 신호에 응답하여 단자들을 단락시키도록 트랜지스터(1845)의 드레인-소스 단자들에 병렬 결합된다. 바이어싱 회로(1860)는 다수의 PMOS 트랜지스터들(1861, 1862) 및 NMOS 트랜지스터(1863)를 포함한다. PMOS 트랜지스터(1861, 1862)의 드레인-소스 단자들과 다이오드 접속된 NMOS 트랜지스터(1863)는 전압 노드와 접지 사이에 결합된다. 저항기(1842)는 PMOS 트랜지스터들(1802, 1803, 1861)의 게이트들에 바이어스 전압(VBP)을 제공한다. 저항기(1843)는 캐스코드 PMOS 트랜지스터들(1804, 1805, 1862)에 바이어스 전압(VBPCAS)을 제공한다. NMOS 트랜지스터(1863)의 드레인은 바이어스 제어 회로(1840)의 NMOS 트랜지스터(1845)에 바이어스 전압(VBN)을 제공한다.
바이어스 제어 회로(1850)는 NMOS 트랜지스터(1851), 다수의 저항기들(1852 내지 1854), 다수의 NMOS 트랜지스터들(1855, 1856)을 포함한다. NMOS 트랜지스터(1851), 저항기들(1852 내지 1854), NMOS 트랜지스터(1855)는 밴드갭 레퍼런스 발생기(1600)(도 16)의 각각의 NMOS 트랜지스터(1651), 다수의 저항기들(1652-1654), NMOS 트랜지스터들(1655)과 유사한 방법으로 배열된다. NMOS 트랜지스터(1855)는 바이어싱 회로(1861)의 NMOS 트랜지스터(1863)로부터 바이어스 전압에 의해 바이어싱된다.
도 19는 DC 시동 회로(1900)를 도시하는 개략도이다.
DC 시동 회로(1900)는 바이어스 전압(VBP)에 바이어싱 전류를 제공함으로써 발생기(1800)의 시동에 도움이 되도록 도 18의 밴드갭 레퍼런스 발생기(1800), 또는 도 5-12, 15-17, 및 20-21의 밴드갭 레퍼런스 발생기들에 사용될 수 있다. DC 시동 회로(1900)는 다수의 PMOS 트랜지스터들(1902, 1903), 다수의 NMOS 트랜지스터들(1911, 1912, 1913)을 포함한다. 게이트-접지된 PMOS 트랜지스터들(1902, 1903)의 드레인-소스 단자들 및 다이오드 접속된 NMOS 트랜지스터(1911)의 드레인-소스 단자들은 전압 노드와 접지 사이에 결합된다. NMOS 트랜지스터(1912)의 드레인-소스 단자들은 NMOS 트랜지스터(1911)의 드레인-소스 단자들에 결합되고, 바이어싱 회로(1800)(도 18)와 같은 바이어싱 회로로부터의 바이어스 전압(VBN)에 의해 바이어싱된다. NMOS 트랜지스터(1913)의 드레인-소스 단자들은 바이어스 전압(VBP)과 접지 사이에 결합되고, PMOS 트랜지스터(1903)에 의해 바이어싱된다. NMOS 트랜지스터(1913)는 바이어스 전압(VBN)이 NMOS 트랜지스터(1913)를 턴오프함으로써 시작 전류(Istart)를 턴오프할 정도로 충분히 높을 때까지 밴드갭을 바이어싱하도록 시작 전류(Istart)를 제공한다. 저항기들(1911, 1912, 1913)의 비율은 바이어스 레벨을 조절하도록 트리밍 가능하다. 이러한 실시예에서, 저항기들은 고정될 수 있다. 시동 회로(1900)가 밴드갭 레퍼런스 발생기(1800)(도 18)에 있어서 사용되는 실시예에서, NMOS 트랜지스터(1845)는 바이어싱 회로(1860)를 이용하여 NMOS 트랜지스터(1841) 및 저항기들(1842, 1843, 1844)에 자기 바이어스를 제공한다. 바이어싱 회로(1860)에 의해 제공되는 바이어스는 PMOS 트랜지스터(1803, 1805)에서 미러잉함으로써 그 자체(DVBE/R 발생기)로부터 유도된다. 그러나, DVBE/R과 VBE/R 간의 크로스 바이어스가 사용될 수 있다. 이러한 경우에, 회로(1860)와 동일한 바이어스 발생기는 NMOS 트랜지스터(1841) 및 저항기들(1842, 1843, 1844)에 인가되는 바이어스 전류를 발생하도록 VBE/R 발생기에 사용된다. 이러한 전류는 NMOS 트랜지스터(1845)로 전류를 대신하거나, 또는 그것과 병행할 수 있다. 동일하게는, 이러한 테크닉은 바이어스 제어 회로(1850)에 사용될 수 있다. 동일하게는, 이러한 크로스 바이어싱은 VBE/R 발생기에 사용될 수 있다.
도 20은 밴드갭 레퍼런스 발생기(2000)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(2000)는 다수의 PMOS 트랜지스터(2002 내지 2005), 다수의 NMOS 트랜지스터들(2011 내지 2014), 다수의 pnp 바이폴라 접합 트랜지스터들(2021, 2022), 저항기(2031), 다수의 바이어스 제어 회로들(2040, 2050)을 포함하며, 그것들은 밴드갭 레퍼런스(1700)(도 17)의 각각의 PMOS 트랜지스터들(1702 내지 1705), NMOS 트랜지스터들(1711 내지 1714), pnp 바이폴라 접합 트랜지스터들(1721, 1722), 저항기(1731), 다수의 바이어스 제어 회로들(1740, 1750)과 유사한 방법으로 배열된다. 밴드갭 레퍼런스 발생기(2000)는 저항기(2031) 및 바이폴라 접합 트랜지스터(2022)의 이미터-콜렉터 단자들로 형성된 직렬 회로와 병렬 결합된 저항기(2060)를 더 포함한다. pnp 접합 트랜지스터(2022)와 저항기(2031)와 관련하여 저항기(2060)는 포지티브 온도 보상 전류{IR2031=(VBE2021-VBE2022)/R2031=1/R2031*kT/qln(a)} 및 네거티브 온도 보상 전류 {IR2060=VBE2021/R2061}를 결함으로써 제로 온도 보상 전류 IREFF를 형성한다. 일 실시예에서, 저항기(2060)는 비-제로 온도 계수를 가지며 가중 레퍼런스 전류 IREF는 저항기(2060)의 저항을 변경함으로써 보상하도록 포지티브 또는 네거티브 온도 계수로 형성될 수 있다.
바이어스 제어 회로(2040)는 NMOS 트랜지스터(2041), 다수의 저항기들(2042 내지 2044), 전류원(2045)을 포함하며, 그것은 밴드갭 레퍼런스 발생기(1700)(도 17)의 바이어스 제어 회로(1740)의 각각의 트랜지스터(1741), 저항기(1742 내지 1744), 전류원(1745)과 유사한 방법으로 배열된다. 바이어스 제어 회로(2050)는 NMOS 트랜지스터(2051), 다수의 저항기들(2052 내지 2054), 전류원(2055)을 포함하며, 그것들은 밴드갭 레퍼런스 발생기(1700)의 바이어스 제어 회로(1750)의 각각의 트랜지스터(1751), 저항기(1752 내지 1754), 전류원(1755)과 유사한 방법으로 배열된다. 바이어스 제어 회로(2040, 2050)는 전술된 밴드갭 레퍼런스 발생기(1700)(도 17)의 바이어스 제어 회로(1740, 1750)와 유사한 방법으로 기능을 한다.
도 21은 밴드갭 레퍼런스 발생기(2100)를 도시하는 개략도이다.
밴드갭 레퍼런스 발생기(2100)는 제로 온도 계수 전류 IREF 및 제로 온도 계수 전압 VBG를 제공한다. 밴드갭 레퍼런스 발생기(2100)는 다수의 PMOS 트랜지스터(2102 내지 2105), 다수의 NMOS 트랜지스터들(2111 내지 2114), 다수의 pnp 바이폴라 접합 트랜지스터들(2121, 2122), 저항기(2131), 다수의 바이어스 제어 회로(2140, 2150), 저항기(2160)를 포함하며, 그것들은 밴드갭 레퍼런스 발생기(2000)(도 20)의 각각의 PMOS 트랜지스터들(2002 내지 2005), NMOS 트랜지스터들(2011 내지 2014), 다수의 pnp 바이폴라 접합 트랜지스터들(2021, 2022), 저항기(2031), 다수의 바이어스 제어 회로들(2040, 2050)과 유사한 방법으로 배열된다.
바이어스 제어 회로(2140)는 NMOS 트랜지스터(2141), 다수의 저항기들(2142-2144), 전류원(2145)을 포함하며, 그것들은 밴드갭 레퍼런스 발생기(2000)(도 20)의 바이어스 제어 회로(2040)의 각각의 트랜지스터(2041), 저항기들(2042 내지 2044), 전류원(2045)과 유사한 방법으로 배열된다. 바이어스 제어 회로(2150)는 NMOS 트랜지스터들(2151), 다수의 저항기들(2152-2154), 전류원(2155)을 포함하며, 그것들은 밴드갭 레퍼런스 발생기(2000)(도 20)의 바이어스 제어 회로(2050)의 각각의 NMOS 트랜지스터들(2051), 다수의 저항기들(2052 내지 2054), 전류원(2055)과 유사한 방법으로 배열된다.
배드갭 레퍼런스 발생기(2100)는, 다수의 PMOS 트랜지스터(2171, 2172), 저항기(2173)로 구성된 출력 회로(2170)를 또한 포함한다. PMOS 트랜지스터(2171, 2172)의 드레인-소스 단자들 및 저항기(2173)는 전압 노드와 접지 사이에 직렬 결합되고, PMOS 트랜지스터(2172)의 드레인에서 밴드갭 전압 VBG을 발생한다. PMOS 트랜지스터들(2171, 2172)의 게이트들은 저항기들(2142, 2413)에 각각 결합되고, 각각의 PMOS 트랜지스터들(2102, 2104)와 함께 미러를 형성한다.
상기 기술에서, 본 발명의 바람직한 실시예에만이 도시되고, 기술되고 있지만, 본 발명은 다양한 다른 결합들 및 환경들에 사용 가능하며, 본 명세서에서 표현되고 있듯이 발명의 개념 범위 내에서 변경들 또는 수정들이 가능하다는 것을 이해하게 된다.
저전압을 사용하는 밴드갭 레퍼런스 발생기를 구성할 수 있다.

Claims (47)

  1. 밴드갭 레퍼런스 발생기(bandgap reference generator)에 있어서,
    제 1 전류 경로가 제 1 MOS 트랜지스터 및 제 1 바이폴라 접합 트랜지스터(bipolar junction transistor)를 통과하고, 제 2 전류 경로가 제 2 MOS 트랜지스터, 저항기, 및 제 2 바이폴라 접합 트랜지스터를 통과하는 2개의 전류 경로들을 갖는 전류 미러 회로(current mirror circuit)로서, 상기 저항기를 통한 전류는 상기 제 1 및 제 2 바이폴라 접합 트랜지스터들의 양단 전압들의 차를 표시하는, 상기 전류 미러 회로; 및
    상기 제 2 MOS 트랜지스터의 드레인(drain)과 게이트(gate) 사이에 결합되는 고 임피던스 제어 회로를 포함하는, 밴드갭 레퍼런스 발생기.
  2. 제 1 항에 있어서,
    상기 저항기는 트리밍 가능한(trimmable), 밴드갭 레퍼런스 발생기.
  3. 밴드갭 레퍼런스 발생기에 있어서,
    제 1 전류 경로가 제 1 MOS 트랜지스터 및 제 1 바이폴라 접합 트랜지스터를 통과하고, 제 2 전류 경로가 제 2 MOS 트랜지스터, 저항기, 및 제 2 바이폴라 접합 트랜지스터를 통과하는 2개의 전류 경로들를 갖는 전류 미러 회로로서, 상기 저항기를 통한 전류는 상기 제 1 및 제 2 바이폴라 접합 트랜지스터들의 양단 전압들의 차를 표시하는 상기 전류 미러 회로; 및
    상기 제 2 MOS 트랜지스터의 드레인과 게이트 사이에 결합되는 고 임피던스 전압 시프터(shifter)를 포함하는, 밴드갭 레퍼런스 발생기.
  4. 제 3 항에 있어서,
    상기 저항기는 트리밍 가능한, 밴드갭 레퍼런스 발생기.
  5. 밴드갭 레퍼런스 발생기에 있어서,
    제 1 타입의 제 1 MOS 트랜지스터, 제 2 타입의 제 1 MOS 트랜지스터, 및 제 1 바이폴라 접합 트랜지스터를 포함하는 제 1 회로;
    제 1 타입의 제 2 MOS 트랜지스터, 제 2 타입의 제 2 MOS 트랜지스터, 저항기, 및 제 2 바이폴라 접합 트랜지스터를 포함하는 제 2 회로로서, 상기 제 1 및 제 2 회로들은 상기 제 1 및 제 2 바이폴라 접합 트랜지스터들의 양단 전압들의 차를 나타내는 저항기를 통해 전류를 제공하도록 배열되고, 상기 제 1 타입의 MOS 트랜지스터들은 미러와 같이 배열되는, 상기 제 2 회로; 및
    상기 제 1 타입의 제 2 MOS 트랜지스터의 드레인과 게이트 사이에 결합되는 고 임피던스 제어 회로를 포함하는, 밴드갭 레퍼런스 발생기.
  6. 밴드갭 레퍼런스 발생기에 있어서,
    제 1 타입의 제 1 MOS 트랜지스터, 제 2 타입의 제 1 MOS 트랜지스터, 및 제 1 바이폴라 접합 트랜지스터를 포함하는 제 1 회로;
    제 1 타입의 제 2 MOS 트랜지스터, 제 2 타입의 제 2 MOS 트랜지스터, 저항기, 및 제 2 바이폴라 접합 트랜지스터를 포함하는 제 2 회로로서, 상기 제 1 및 제 2 회로들은 상기 제 1 및 제 2 바이폴라 접합 트랜지스터들의 양단 전압들의 차를 나타내는 저항기를 통해 전류를 제공하도록 배열되고, 상기 제 1 타입의 MOS 트랜지스터들은 미러와 같이 배열되는, 상기 제 2 회로;
    상기 제 1 타입의 제 2 MOS 트랜지스터의 드레인과 게이트 사이에 결합되는 고 임피던스 제어 회로; 및
    상기 제 2 회로에서 포지티브(positive) 온도 및 네거티브(negative) 온도 계수 전류들을 주기적으로 샘플링하는 샘플링 스위치를 포함하는, 밴드갭 레퍼런스 발생기.
  7. 제 6 항에 있어서,
    상기 전류는 상기 저항기를 통해 트리밍 가능한, 밴드갭 레퍼런스 발생기.
  8. 밴드갭 레퍼런스 발생기에 있어서,
    제 1 타입의 제 1 MOS 트랜지스터, 제 2 타입의 제 1 MOS 트랜지스터, 및 제 1 바이폴라 접합 트랜지스터를 포함하는 제 1 회로;
    제 1 타입의 제 2 MOS 트랜지스터, 제 2 타입의 제 2 MOS 트랜지스터, 저항기, 및 제 2 바이폴라 접합 트랜지스터를 포함하는 제 2 회로로서, 상기 제 1 및 제 2 회로들은 상기 제 1 및 제 2 바이폴라 접합 트랜지스터들의 양단 전압들의 차를 나타내는 저항기를 통해 전류를 제공하도록 배열되고, 상기 제 1 타입의 MOS 트랜지스터들은 미러와 같이 배열되는, 상기 제 2 회로; 및
    상기 제 1 타입의 제 2 MOS 트랜지스터의 드레인과 게이트 사이에 결합되는 고 임피던스 전압 시프터를 포함하는, 밴드갭 레퍼런스 발생기.
  9. 제 8 항에 있어서,
    상기 전압 시프팅은 트리밍 가능한, 밴드갭 레퍼런스 발생기.
  10. 밴드갭 레퍼런스 발생기에 있어서,
    제 1 타입의 제 1 MOS 트랜지스터, 제 2 타입의 제 1 MOS 트랜지스터, 및 제 1 바이폴라 접합 트랜지스터를 포함하는 제 1 회로;
    제 1 타입의 제 2 MOS 트랜지스터, 제 2 타입의 제 2 MOS 트랜지스터, 저항기, 및 제 2 바이폴라 접합 트랜지스터를 포함하는 제 2 회로로서, 상기 제 1 및 제 2 회로들은 상기 제 1 및 제 2 바이폴라 접합 트랜지스터들의 양단 전압들의 차를 나타내는 저항기를 통해 전류를 제공하도록 배열되고, 상기 제 1 타입의 MOS 트랜지스터들은 미러와 같이 배열되는, 상기 제 2 회로; 및
    상기 제 2 타입의 제 1 MOS 트랜지스터의 드레인과 게이트 사이에 결합되는 고 임피던스 전압 시프터를 포함하는, 밴드갭 레퍼런스 발생기.
  11. 밴드갭 레퍼런스 발생기에 있어서,
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하는 게이트를 포함하는 제 1 타입의 제 1 MOS 트랜지스터로서, 상기 제 1 단자는 전압 노드에 결합되는, 상기 제 1 타입의 제 1 MOS 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 1 MOS 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 1 MOS 트랜지스터의 제 2 단자와 상기 게이트에 결합되는, 상기 제 2 타입의 제 1 MOS 트랜지스터;
    상기 제 2 타입의 제 1 MOS 트랜지스터의 상기 제 2 단자에 결합된 이미터(emitter), 접지 노드에 결합된 콜렉터(collector), 및 상기 콜렉터에 결합된 베이스(base)를 포함하는 제 1 바이폴라 접합 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하는 게이트를 포함하는 제 1 타입의 제 2 MOS 트랜지스터로서, 상기 제 1 단자는 상기 전압 노드에 결합되고, 상기 게이트는 상기 제 1 타입의 제 1 MOS 트랜지스터의 게이트에 결합되는, 상기 제 1 타입의 제 2 MOS 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 2 MOS 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 2 MOS 트랜지스터의 제 2 단자에 결합되고, 상기 게이트는 상기 제 2 타입의 제 1 MOS 트랜지스터의 게이트에 결합되는, 상기 제 2 타입의 제 2 MOS 트랜지스터;
    제 1 단자가 상기 제 2 타입의 제 2 MOS 트랜지스터의 제 2 단자에 결합되는, 상기 제 1 및 제 2 단자들을 포함하는 제 1 저항기;
    상기 제 1 저항기의 제 2 단자에 결합되는 이미터, 상기 접지 노드에 결합되는 콜렉터, 상기 콜렉터에 결합되는 베이스를 포함하는 제 2 바이폴라 접합 트랜지스터; 및
    상기 제 1 타입의 제 2 MOS 트랜지스터의 상기 제 2 단자에 결합되는 입력과 상기 제 1 타입의 제 2 MOS 트랜지스터의 게이트에 결합되는 출력을 포함하는 제어 회로를 포함하는, 밴드갭 레퍼런스 발생기.
  12. 제 11 항에 있어서,
    상기 제어 회로는 상기 제 1 타입의 제 1 및 제 2 트랜지스터들을 바이어싱(biase)하는, 밴드갭 레퍼런스 발생기.
  13. 제 11 항에 있어서,
    상기 제어 회로는 전압 레벨 시프터를 포함하는, 밴드갭 레퍼런스 발생기.
  14. 제 13 항에 있어서,
    상기 제어 회로는 상기 제어 회로의 입력에 결합되는 버퍼를 포함하고, 상기 전압 레벨 시프터는 상기 제어 회로의 출력에 결합되는, 밴드갭 레퍼런스 발생기.
  15. 제 11 항에 있어서,
    상기 콜렉터에 대한 상기 이미터를 선택적으로 단락시키도록 상기 제 2 바이폴라 접합 트랜지스터의 상기 콜렉터와 상기 이미터 사이에 결합되는 스위치를 더 포함하는, 밴드갭 레퍼런스 발생기.
  16. 제 11 항에 있어서,
    상기 제어 회로는 상기 제어 회로의 입력에 결합되는 입력과 출력을 가지는 버퍼, 상기 버퍼의 출력에 결합되는 제 1 단자와 상기 제어 회로의 출력에 결합되는 제 2 단자를 포함하는 제 2 저항기, 및 상기 제 2 저항기의 제 2 단자에 결합되는 제 1 단자와 접지 노드에 결합되는 제 2 단자를 포함하는 제 3 저항기를 포함하는, 밴드갭 레퍼런스 발생기.
  17. 제 11 항에 있어서,
    상기 제어 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 3 트랜지스터로서, 상기 제 1 단자는 또 다른 전압 노드에 결합되고, 상기 게이트는 상기 제어 회로의 입력에 결합되는, 상기 제 2 타입의 제 3 트랜지스터를 포함하며,
    상기 제어 회로는 또한 상기 제 2 타입의 제 3 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 제어 회로의 출력에 결합되는 제 2 단자를 포함하는 제 2 저항기와, 상기 제 2 저항기의 제 2 단자에 결합되는 제 1 단자 및 접지 노드에 결합되는 제 2 단자를 포함하는 제 3 저항기를 더 포함하는, 밴드갭 레퍼런스 발생기.
  18. 밴드갭 레퍼런스 발생기에 있어서,
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 1 MOS 트랜지스터로서, 상기 제 1 단자는 전압 노드에 결합되는, 상기 제 1 타입의 제 1 MOS 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 1 MOS 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 1 MOS 트랜지스터의 제 2 단자에 결합되는, 상기 제 2 타입의 제 1 MOS 트랜지스터;
    상기 제 2 타입의 제 1 MOS 트랜지스터의 상기 제 2 단자에 결합된 이미터, 접지 노드에 결합된 콜렉터, 및 상기 콜렉터에 결합된 베이스를 포함하는 제 1 바이폴라 접합 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 2 MOS 트랜지스터로서, 상기 제 1 단자는 상기 전압 노드에 결합되고, 상기 게이트는 상기 제 1 타입의 제 1 MOS 트랜지스터의 게이트에 결합되는, 상기 제 1 타입의 제 2 MOS 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 2 MOS 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 2 MOS 트랜지스터의 제 2 단자와 상기 제 2 타입의 제 1 MOS 트랜지스터의 게이트에 결합되는, 상기 제 2 타입의 제 2 MOS 트랜지스터;
    제 1 단자가 상기 제 2 타입의 제 2 MOS 트랜지스터의 제 2 단자에 결합되는, 상기 제 1 및 제 2 단자들을 포함하는 제 1 저항기;
    상기 제 1 저항기의 제 2 단자에 결합되는 이미터, 상기 접지 노드에 결합되는 콜렉터, 및 상기 콜렉터에 결합되는 베이스를 포함하는 제 2 바이폴라 접합 트랜지스터;
    상기 제 2 타입의 제 1 MOS 트랜지스터의 상기 제 1 단자에 결합되는 입력과 상기 제 2 타입의 제 1 MOS 트랜지스터의 상기 게이트에 결합되는 출력을 포함하는 제 1 제어 회로; 및
    상기 제 1 타입의 제 2 MOS 트랜지스터의 상기 제 2 단자에 결합되는 입력과 상기 제 1 타입의 제 2 MOS 트랜지스터의 상기 게이트에 결합되는 출력을 포함하는 제 2 제어 회로를 포함하는, 밴드갭 레퍼런스 발생기.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 제어 회로들은 각각 전압 레벨 시프터를 포함하는, 밴드갭 레퍼런스 발생기.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 제어 회로들은 각각 버퍼를 포함하는, 밴드갭 레퍼런스 발생기.
  21. 제 18 항에 있어서,
    상기 콜렉터에 대한 상기 이미터를 선택적으로 단락시키도록 상기 제 2 바이폴라 접합 트랜지스터의 이미터와 콜렉터 사이에 결합되는 스위치를 더 포함하는, 밴드갭 레퍼런스 발생기.
  22. 제 18 항에 있어서,
    상기 제 1 제어 회로는 상기 제 1 제어 회로의 입력에 결합되는 입력과 출력을 가지는 제 1 버퍼와, 상기 제 1 버퍼의 출력에 결합되는 제 1 단자 및 상기 제 1 제어 회로의 출력에 결합되는 제 2 단자를 포함하는 제 2 저항기와, 상기 제 2 저항기의 제 2 단자에 결합되는 제 1 단자 및 또 다른 전압 노드에 결합되는 제 2 단자를 포함하는 제 3 저항기를 포함하고,
    상기 제 2 제어 회로는 상기 제 2 제어 회로의 입력에 결합되는 입력과 출력을 가지는 제 2 버퍼와, 상기 제 2 버퍼의 출력에 결합되는 제 1 단자 및 상기 제 2 제어 회로의 출력에 결합되는 제 2 단자를 포함하는 제 4 저항기와, 상기 제 4 저항기의 제 2 단자에 결합되는 제 1 단자 및 접지 노드에 결합되는 제 2 단자를 포함하는 제 5 저항기를 포함하는, 밴드갭 레퍼런스 발생기.
  23. 제 18 항에 있어서,
    상기 제 1 제어 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 3 트랜지스터로서, 상기 제 2 단자는 접지 노드에 결합되고, 상기 게이트는 상기 제 1 제어 회로의 입력에 결합되는, 상기 제 1 타입의 제 3 트랜지스터; 상기 제 1 타입의 제 3 트랜지스터의 제 1 단자에 결합되는 제 1 단자 및 상기 제 1 제어 회로의 상기 출력에 결합되는 제 2 단자를 포함하는 제 2 저항기; 및 상기 제 2 저항기의 제 2 단자에 결합되는 제 1 단자 및 또 다른 전압 노드에 결합되는 제 2 단자를 포함하는 제 3 저항기를 포함하고,
    상기 제 2 제어 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 3 트랜지스터로서, 상기 제 1 단자는 또 다른 전압 노드에 결합되고, 상기 게이트는 상기 제 2 제어 회로의 상기 입력에 결합되는, 상기 제 2 타입의 제 3 트랜지스터; 상기 제 2 타입의 제 3 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 제 2 제어 회로의 상기 출력에 결합되는 제 2 단자를 포함하는 제 4 저항기; 및 상기 제 4 저항기의 제 2 단자에 결합되는 제 1 단자 및 접지 노드에 결합되는 제 2 단자를 포함하는 제 5 저항기를 포함하는, 밴드갭 레퍼런스 발생기.
  24. 제 18 항에 있어서,
    상기 제 1 제어 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 3 트랜지스터로서, 상기 제 1 단자는 또 다른 전압 노드에 결합되고, 상기 게이트는 상기 제 1 제어 회로의 입력에 결합되는, 상기 제 2 타입의 제 3 트랜지스터; 상기 제 2 타입의 제 3 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 제 1 제어 회로의 상기 출력에 결합되는 제 2 단자를 가지는 제 2 저항기; 및 상기 제 2 저항기의 제 2 단자에 결합되는 제 1 단자 및 접지 노드에 결합되는 제 2 단자를 가지는 제 3 저항기를 포함하고,
    상기 제 2 제어 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 4 트랜지스터로서, 상기 제 1 단자는 상기 또 다른 전압 노드에 결합되고, 상기 게이트는 상기 제 2 제어 회로의 입력에 결합되는, 상기 제 2 타입의 제 4 트랜지스터; 상기 제 2 타입의 제 4 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 제 2 제어 회로의 상기 출력에 결합되는 제 2 단자를 포함하는 제 4 저항기; 상기 제 4 저항기의 제 2 단자에 결합되는 제 1 단자 및 접지 노드에 결합되는 제 2 단자를 포함하는 제 5 저항기를 포함하는, 밴드갭 레퍼런스 발생기.
  25. 밴드갭 레퍼런스 발생기에 있어서,
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 1 트랜지스터로서, 상기 제 1 단자는 전압 노드에 결합되는, 상기 제 1 타입의 제 1 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 2 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 1 트랜지스터의 제 2 단자에 결합되는, 상기 제 1 타입의 제 2 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 1 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 2 트랜지스터의 제 2 단자에 결합되는, 상기 제 2 타입의 제 1 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하는 게이트를 포함하는 제 2 타입의 제 2 트랜지스터로서, 상기 제 1 단자는 상기 제 2 타입의 제 1 트랜지스터의 제 2 단자에 결합되는, 상기 제 2 타입의 제 2 트랜지스터;
    상기 제 2 타입의 제 2 저항기의 제 2 단자에 결합되는 이미터, 접지 노드에 결합되는 콜렉터, 및 상기 콜렉터에 결합되는 베이스를 포함하는 제 1 바이폴라 접합 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 3 트랜지스터로서, 상기 제 1 단자는 상기 전압 노드에 결합되고,상기 게이트는 상기 제 1 타입의 제 1 트랜지스터의 게이트에 결합되는, 상기 제 1 타입의 제 3 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 4 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 3 트랜지스터의 상기 제 2 단자에 결합되고, 상기 게이트는 상기 제 1 타입의 제 2 트랜지스터의 게이트에 결합되는, 상기 제 1 타입의 제 4 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하는 게이트를 포함하는 제 2 타입의 제 3 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 4 트랜지스터의 제 2 단자에 결합되고, 상기 게이트는 상기 제 2 타입의 제 1 트랜지스터의 게이트에 결합되는, 상기 제 2 타입의 제 3 트랜지스터;
    채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하는 게이트를 포함하는 제 2 타입의 제 4 트랜지스터로서, 상기 제 1 단자는 상기 제 2 타입의 제 3 트랜지스터의 상기 제 2 단자에 결합되고, 상기 게이트는 상기 제 2 타입의 제 2 트랜지스터의 게이트에 결합되는, 상기 제 2 타입의 제 4 트랜지스터;
    제 1 단자가 상기 제 2 타입의 제 4 트랜지스터의 제 2 단자에 결합되는, 상기 제 1 및 제 2 단자를 포함하는 제 1 저항기;
    상기 제 1 저항기의 제 2 단자에 결합되는 이미터, 상기 접지 노드에 결합되는 콜렉터, 상기 콜렉터에 결합되는 베이스를 포함하는 제 2 바이폴라 접합 트랜지스터;
    상기 제 2 타입의 제 1 트랜지스터의 제 1 단자에 결합되는 제 1 입력, 상기 제 2 타입의 제 1 트랜지스터의 게이트에 결합되는 제 1 출력, 상기 제 2 타입의 제 2 트랜지스터의 게이트에 결합되는 제 2 출력을 포함하는 제 1 제어 회로; 및
    상기 제 1 타입의 제 4 트랜지스터의 제 2 단자에 결합되는 제 1 입력, 상기 제 1 타입의 제 3 트랜지스터의 게이트에 결합되는 제 1 출력, 상기 제 1 타입의 제 4 트랜지스터의 게이트에 결합되는 제 2 출력을 포함하는 제 2 제어 회로를 포함하는, 밴드갭 레퍼런스 발생기.
  26. 제 25 항에 있어서,
    상기 제 1 제어 회로는, 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 5 트랜지스터로서, 상기 제 1 단자는 전압 노드에 결합되고, 상기 게이트는 상기 제어 회로의 제 1 입력에 결합되는, 상기 제 2 타입의 제 5 트랜지스터; 상기 제 2 타입의 제 5 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 제 1 제어 회로의 상기 제 1 출력에 결합되는 제 2 단자를 포함하는 제 2 저항기; 상기 제 2 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 제 1 제어 회로의 제 2 출력에 결합되는 제 2 단자를 가지는 제 3 저항기; 및 상기 제 3 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 접지 노드에 결합되는 제 2 단자를 포함하는 제 4 저항기를 포함하고,
    상기 제 2 제어 회로는, 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널의 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 6 트랜지스터로서, 상기 제 1 단자는 상기 전압 노드에 결합되고, 상기 게이트는 상기 제 2 제어 회로의 제 1 출력에 결합되는, 상기 제 2 타입의 제 6 트랜지스터; 상기 제 2 타입의 제 6 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 제 2 제어 회로의 상기 제 1 출력에 결합되는 제 2 단자를 포함하는 제 5 저항기; 상기 제 5 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 제 2 제어 회로의 제 2 출력에 결합되는 제 2 단자를 포함하는 제 6 저항기; 및 상기 제 6 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 접지 노드에 결합되는 제 2 단자를 가지는 제 7 저항기를 포함하는, 밴드갭 레퍼런스 발생기.
  27. 제 25 항에 있어서,
    상기 콜렉터에 대한 상기 이미터를 선택적으로 단락시키도록 상기 제 2 바이폴라 접합 트랜지스터의 상기 콜렉터와 상기 이미터 사이에 결합되는 스위치를 더 포함하는, 밴드갭 레퍼런스 발생기.
  28. 제 25 항에 있어서,
    상기 제 1 제어 회로는, 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 5 트랜지스터로서, 상기 제 1 단자는 전압 노드에 결합되고, 상기 게이트는 상기 제어 회로의 제 1 입력에 결합되는, 상기 제 2 타입의 제 5 트랜지스터; 상기 제 2 타입의 제 5 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 제 1 제어 회로의 상기 제 1 출력에 결합되는 제 2 단자를 포함하는 제 2 저항기; 상기 제 2 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 제 1 제어 회로의 제 2 출력에 결합되는 제 2 단자를 포함하는 제 3 저항기; 상기 제 3 저항기의 제 2 단자에 결합되는 제 1 단자 및 제 2 단자를 포함하는 제 4 저항기; 및 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 6 트랜지스터로서, 상기 제 2 단자는 접지 노드에 결합되고, 상기 제 1 단자는 상기 제 4 저항기의 제 2 단자에 결합되며, 상기 게이트는 인에이블 신호 노드에 결합되는, 상기 제 2 타입의 제 6 트랜지스터를 포함하고,
    상기 제 2 제어 회로는, 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 7 트랜지스터로서, 상기 제 1 단자는 상기 전압 노드에 결합되고, 상기 게이트는 상기 제 2 제어 회로의 제 1 입력에 결합되는, 상기 제 2 타입의 제 7 트랜지스터; 상기 제 2 타입의 제 6 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 제 2 제어 회로의 상기 제 1 출력에 결합되는 제 2 단자를 포함하는 제 5 저항기; 상기 제 5 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 제 2 제어 회로의 제 2 출력에 결합되는 제 2 단자를 포함하는 제 6 저항기; 상기 제 6 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 접지 노드에 결합되는 제 2 단자를 포함하는 제 7 저항기; 및 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하는 게이트를 포함하는 제 2 타입의 제 8 트랜지스터로서, 상기 제 2 단자는 상기 접지 노드에 결합되고, 상기 제 1 단자는 상기 제 7 저항기의 제 2 단자에 결합되며, 상기 게이트는 상기 인에이블 신호 노드에 결합되는, 상기 제 2 타입의 제 8 트랜지스터를 포함하는, 밴드갭 레퍼런스 발생기.
  29. 제 28 항에 있어서,
    상기 제 2 제어 회로는, 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 5 트랜지스터로서, 상기 제 1 단자는 상기 전압 노드에 결합되고, 상기 제 2 단자는 상기 제 2 제어 회로의 제 1 출력에 결합되며, 상기 게이트는 상기 인에이블 신호 노드에 결합되는, 상기 제 2 타입의 제 5 트랜지스터를 더 포함하는, 밴드갭 레퍼런스 발생기.
  30. 제 28 항에 있어서,
    상기 인에이블 신호 노드는 파워 다운(power down) 신호 노드인, 밴드갭 레퍼런스 발생기.
  31. 제 28 항에 있어서,
    상기 제 1 및 제 2 제어 회로는 파워 다운 회로를 포함하는, 밴드갭 레퍼런스 발생기.
  32. 제 31 항에 있어서,
    상기 제 1 및 제 2 제어 회로들을 바이어싱하기 위한 바이어싱 회로를 더 포함하는, 밴드갭 레퍼런스 발생기.
  33. 제 28 항에 있어서,
    상기 제 1 제어 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 9 트랜지스터로서, 상기 제 1 단자는 상기 제 2 타입의 제 6 트랜지스터의 제 1 단자에 결합되고, 상기 제 2 단자는 상기 제 2 타입의 제 6 트랜지스터의 제 2 단자에 결합되는, 상기 제 2 타입의 제 9 트랜지스터를 포함하고,
    상기 제 2 제어 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 10 트랜지스터로서, 상기 제 1 단자는 상기 제 2 타입의 제 8 트랜지스터의 제 1 단자에 결합되고, 상기 제 2 단자는 상기 제 2 타입의 제 8 트랜지스터의 제 2 단자에 결합되는, 상기 제 2 타입의 제 10 트랜지스터를 더 포함하고,
    상기 밴드갭 레퍼런스 발생기는 상기 제 2 타입의 제 9 트랜지스터 및 제 10 트랜지스터를 바이어싱하기 위한 바이어싱 회로를 더 포함하는, 밴드갭 레퍼런스 발생기.
  34. 제 33 항에 있어서,
    상기 바이어싱 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 5 트랜지스터로서, 상기 제 1 단자는 전압 노드에 결합되고, 상기 게이트는 제 1 타입의 제 1 트랜지스터의 게이트에 결합되는, 상기 제 1 타입의 제 5 트랜지스터; 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하는 게이트를 포함하는 제 1 타입의 제 6 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 1 트랜지스터의 제 2 단자에 결합되고, 상기 게이트는 상기 제 1 타입의 제 2 트랜지스터의 게이트에 결합되는, 상기 제 1 타입의 제 6 트랜지스터; 및 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 11 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 6 트랜지스터의 제 2 단자에 결합되고, 상기 제 2 단자는 상기 접지 노드에 결합되며, 상기 게이트는 상기 제 2 타입의 제 9 및 제 10 트랜지스터의 게이트들에 결합되는, 상기 제 2 타입의 제 11 트랜지스터를 포함하는, 밴드갭 레퍼런스 발생기.
  35. 제 32 항에 있어서,
    시동 전류를 제공하기 위해 시동 회로를 더 포함하는, 밴드갭 레퍼런스 발생기.
  36. 제 35 항에 있어서,
    상기 시동 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하는 게이트를 포함하는 제 1 타입의 제 7 트랜지스터로서, 상기 제 1 단자는 상기 전압 노드에 결합되고, 상기 게이트는 상기 접지 노드에 결합되는, 상기 제 1 타입의 제 7 트랜지스터; 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 8 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 7 트랜지스터의 제 2 단자에 결합되고, 상기 게이트는 상기 접지 노드에 결합되는, 상기 제 1 타입의 제 8 트랜지스터; 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 11 트랜지스터로서, 상기 제 2 단자는 상기 접지 노드에 결합되고, 상기 제 1 단자는 상기 제 1 타입의 제 8 트랜지스터의 제 2 단자 결합되며, 상기 게이트는 상기 제 1 단자에 결합되는, 상기 제 2 타입의 제 11 트랜지스터; 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 13 트랜지스터로서, 상기 제 1 단자는 상기 제 2 타입의 제 11 트랜지스터의 제 1 단자에 결합되고, 상기 제 2 단자는 상기 제 2 타입의 제 11 트랜지스터의 제 2 단자에 결합되며, 상기 게이트는 상기 제 2 타입의 제 11 트랜지스터의 제 1 단자에 결합되는, 상기 제 2 타입의 제 13 트랜지스터; 및 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널 내 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 14 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 1 트랜지스터의 게이트에 결합되고, 상기 제 2 단자는 접지 노드에 결합되며, 상기 게이트는 상기 제 2 타입의 제 11 트랜지스터의 제 1 단자에 결합되는, 상기 제 2 타입의 제 14 트랜지스터를 포함하는, 밴드갭 레퍼런스 발생기.
  37. 제 28 항에 있어서,
    상기 콜렉터에 대한 상기 이미터를 선택적으로 단락시키도록 상기 제 2 바이폴라 접합 트랜지스터의 상기 콜렉터와 상기 이미터 사이에 결합되는 스위치를 더 포함하는, 밴드갭 레퍼런스 발생기.
  38. 제 37 항에 있어서,
    상기 스위치는 상기 제 2 타입의 제 4 MOS 트랜지스터의 전류들을 샘플링하도록 동적으로 개방 및 폐쇄되는, 밴드갭 레퍼런스 발생기.
  39. 제 28 항에 있어서,
    상기 제 1 제어 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널의 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 5 트랜지스터로서, 상기 제 1 단자는 상기 전압 노드에 결합되고, 상기 게이트는 상기 제 1 제어 회로의 제 1 입력에 결합되는, 상기 제 2 타입의 제 5 트랜지스터; 상기 제 2 타입의 제 5 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 제 1 제어 회로의 제 1 출력에 결합되는 제 2 단자를 포함하는 제 2 저항기; 상기 제 2 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 제 1 제어 회로의 제 2 출력에 결합되는 제 2 단자를 포함하는 제 3 저항기; 상기 제 3 저항기의 제 2 단자에 결합되는 제 1 단자 및 제 2 단자를 포함하는 제 4 저항기; 및 상기 제 4 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 접지 노드에 결합되는 제 2 단자를 포함하는 제 1 전류원을 포함하며,
    상기 제 2 제어 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널의 전류를 제어하기 위한 게이트를 포함하는 제 2 타입의 제 6 트랜지스터로서, 상기 제 1 단자는 상기 전압 노드에 결합되고, 상기 게이트는 상기 제 2 제어 회로의 제 1 출력에 결합되는, 상기 제 2 타입의 제 6 트랜지스터; 상기 제 2 타입의 제 6 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 제 2 제어 회로의 제 1 출력에 결합되는 제 2 단자를 포함하는 제 5 저항기; 상기 제 5 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 제 2 제어 회로의 제 2 출력에 결합되는 제 2 단자를 포함하는 제 6 저항기; 상기 제 6 저항기의 제 2 단자에 결합되는 제 1 단자 및 제 2 단자를 포함하는 제 7 저항기; 및 상기 제 7 저항기의 제 2 단자에 결합되는 제 1 단자 및 상기 접지 노드에 결합되는 제 2 단자를 포함하는 제 2 전류원을 포함하는, 밴드갭 레퍼런스 발생기.
  40. 제 39 항에 있어서,
    상기 제 2 바이폴라 접합 트랜지스터의 상기 이미터에 결합되는 제 1 단자와 상기 제 2 바이폴라 접합 트랜지스터의 상기 콜렉터에 결합되는 제 2 단자를 포함하는 제 8 저항기를 더 포함하는, 밴드갭 레퍼런스 발생기.
  41. 제 40 항에 있어서,
    출력 회로를 더 포함하는, 밴드갭 레퍼런스 발생기.
  42. 제 41 항에 있어서,
    상기 출력 회로는 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널의 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 5 트랜지스터로서, 상기 제 1 단자는 상기 전압 노드에 결합되고, 상기 게이트는 상기 제 1 타입의 제 1 트랜지스터의 게이트에 결합되는, 상기 제 1 타입의 제 5 트랜지스터; 채널로 그 사이가 이격된 제 1 및 제 2 단자들과 상기 채널의 전류를 제어하기 위한 게이트를 포함하는 제 1 타입의 제 6 트랜지스터로서, 상기 제 1 단자는 상기 제 1 타입의 제 5 트랜지스터의 제 2 단자에 결합되고, 상기 게이트는 상기 제 1 타입의 제 2 트랜지스터의 게이트에 결합되는, 상기 제 1 타입의 제 6 트랜지스터; 출력 노드를 형성하기 위해 상기 제 1 타입의 제 6 트랜지스터의 제 2 단자에 결합되는 제 1 단자 및 상기 접지 노드에 결합되는 제 2 단자를 포함하는 제 9 저항기를 포함하는, 밴드갭 레퍼런스 발생기.
  43. 시스템에 있어서,
    메모리 어레이;
    퓨즈 회로; 및
    제 11 항의 밴드갭 레퍼런스 발생기를 포함하는, 시스템.
  44. 시스템에 있어서,
    메모리 어레이;
    퓨즈 회로; 및
    제 5 항의 밴드갭 레퍼런스 발생기를 포함하는, 시스템.
  45. 시스템에 있어서,
    메모리 어레이;
    퓨즈 회로; 및
    제 6 항의 밴드갭 레퍼런스 발생기를 포함하는, 시스템.
  46. 시스템에 있어서,
    메모리 어레이;
    퓨즈 회로; 및
    제 8 항의 밴드갭 레퍼런스 발생기를 포함하는, 시스템.
  47. 시스템에 있어서,
    메모리 어레이;
    퓨즈 회로; 및
    제 10 항의 밴드갭 레퍼런스 발생기를 포함하는, 시스템.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4792034B2 (ja) 2005-08-08 2011-10-12 スパンション エルエルシー 半導体装置およびその制御方法
US7411443B2 (en) * 2005-12-02 2008-08-12 Texas Instruments Incorporated Precision reversed bandgap voltage reference circuits and method
CN1987710B (zh) * 2005-12-23 2010-05-05 深圳市芯海科技有限公司 一种电压调整装置
US7728574B2 (en) 2006-02-17 2010-06-01 Micron Technology, Inc. Reference circuit with start-up control, generator, device, system and method including same
US7808307B2 (en) * 2006-09-13 2010-10-05 Panasonic Corporation Reference current circuit, reference voltage circuit, and startup circuit
US20080129271A1 (en) * 2006-12-04 2008-06-05 International Business Machines Corporation Low Voltage Reference System
US20080157746A1 (en) * 2006-12-29 2008-07-03 Mediatek Inc. Bandgap Reference Circuits
US8169387B2 (en) * 2007-09-14 2012-05-01 Ixys Corporation Programmable LED driver
CN101482761B (zh) * 2008-01-09 2010-09-01 辉芒微电子（深圳）有限公司 基准源启动电路
CN101488755B (zh) * 2008-01-14 2010-12-29 盛群半导体股份有限公司 Cmos串联比较器、单端coms反相器及其各自的控制方法
US8018197B2 (en) * 2008-06-18 2011-09-13 Freescale Semiconductor, Inc. Voltage reference device and methods thereof
US7859918B1 (en) * 2009-10-12 2010-12-28 Xilinx, Inc. Method and apparatus for trimming die-to-die variation of an on-chip generated voltage reference
CN101763136A (zh) * 2009-11-09 2010-06-30 天津南大强芯半导体芯片设计有限公司 一种非对称带隙基准电路
CN102148051B (zh) * 2010-02-10 2015-05-27 上海华虹宏力半导体制造有限公司 存储器和灵敏放大器
CN101814829B (zh) * 2010-04-22 2015-09-16 上海华虹宏力半导体制造有限公司 电荷泵电路的参考电压产生电路及电荷泵电路
US8497714B2 (en) * 2011-01-14 2013-07-30 Infineon Technologies Austria Ag System and method for driving a switch transistor
TWI435201B (zh) * 2011-03-07 2014-04-21 Realtek Semiconductor Corp 產生啟動重置訊號之訊號產生裝置
FR2975512B1 (fr) * 2011-05-17 2013-05-10 St Microelectronics Rousset Procede et dispositif de generation d'une tension de reference ajustable de bande interdite
CN102854913B (zh) * 2011-06-28 2015-11-25 比亚迪股份有限公司 一种带隙基准电压源电路
US9092044B2 (en) * 2011-11-01 2015-07-28 Silicon Storage Technology, Inc. Low voltage, low power bandgap circuit
CN104697658B (zh) * 2013-12-10 2017-08-08 展讯通信（上海）有限公司 一种传感器电路
JP6242274B2 (ja) * 2014-04-14 2017-12-06 ルネサスエレクトロニクス株式会社 バンドギャップリファレンス回路及びそれを備えた半導体装置
US9342089B2 (en) * 2014-04-25 2016-05-17 Texas Instruments Deutschland Gmbh Verification of bandgap reference startup
EP4212983A1 (en) * 2015-05-08 2023-07-19 STMicroelectronics S.r.l. Circuit arrangement for the generation of a bandgap reference voltage
US9431094B1 (en) * 2016-01-04 2016-08-30 Micron Technology, Inc. Input buffer
CN105955386A (zh) * 2016-05-12 2016-09-21 西安电子科技大学 超低压cmos阈值带隙基准电路
CN105955388A (zh) * 2016-05-26 2016-09-21 京东方科技集团股份有限公司 一种基准电路
KR102347178B1 (ko) * 2017-07-19 2022-01-04 삼성전자주식회사 기준 전압 회로를 포함하는 단말 장치
JP6413005B2 (ja) * 2017-11-06 2018-10-24 ルネサスエレクトロニクス株式会社 半導体装置及び電子システム
US10673321B2 (en) 2017-11-27 2020-06-02 Marvell Asia Pte., Ltd. Charge pump circuit with built-in-retry
US11137788B2 (en) * 2018-09-04 2021-10-05 Stmicroelectronics International N.V. Sub-bandgap compensated reference voltage generation circuit
CN109634346B (zh) * 2018-12-20 2020-12-18 上海贝岭股份有限公司 带隙基准电压电路
KR20210064497A (ko) 2019-11-25 2021-06-03 삼성전자주식회사 밴드갭 기준 전압 생성 회로
CN113934252B (zh) * 2020-07-13 2022-10-11 瑞昱半导体股份有限公司 用于能隙参考电压电路的降压电路
CN112181036B (zh) * 2020-08-21 2022-01-11 成都飞机工业（集团）有限责任公司 一种用于抗辐射场景的电压和电流基准电路
CN112783252B (zh) * 2020-12-23 2021-12-10 杭州晶华微电子股份有限公司 半导体装置以及半导体集成电路
JP7563590B2 (ja) 2021-05-14 2024-10-08 富士電機株式会社 集積回路および半導体モジュール
CN114050715B (zh) * 2021-08-16 2024-07-16 西安鼎芯微电子有限公司 一种带恒流功能的高压启动电路
CN114578886B (zh) * 2022-05-06 2022-07-12 成都市安比科技有限公司 一种偏置电流可编程电路
CN115390616B (zh) * 2022-10-25 2023-01-03 太景科技(南京)有限公司 一种偏置装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6529066B1 (en) * 2000-02-28 2003-03-04 National Semiconductor Corporation Low voltage band gap circuit and method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593208A (en) * 1984-03-28 1986-06-03 National Semiconductor Corporation CMOS voltage and current reference circuit
US5132556A (en) * 1989-11-17 1992-07-21 Samsung Semiconductor, Inc. Bandgap voltage reference using bipolar parasitic transistors and mosfet's in the current source
US5900772A (en) * 1997-03-18 1999-05-04 Motorola, Inc. Bandgap reference circuit and method
US6150872A (en) * 1998-08-28 2000-11-21 Lucent Technologies Inc. CMOS bandgap voltage reference
US6507179B1 (en) * 2001-11-27 2003-01-14 Texas Instruments Incorporated Low voltage bandgap circuit with improved power supply ripple rejection

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6529066B1 (en) * 2000-02-28 2003-03-04 National Semiconductor Corporation Low voltage band gap circuit and method

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Publication number Publication date
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