JP2005196738A - 低電圧ｃｍｏｓバンドギャップ基準 - Google Patents

低電圧ｃｍｏｓバンドギャップ基準 Download PDF

Info

Publication number
JP2005196738A
JP2005196738A JP2004320934A JP2004320934A JP2005196738A JP 2005196738 A JP2005196738 A JP 2005196738A JP 2004320934 A JP2004320934 A JP 2004320934A JP 2004320934 A JP2004320934 A JP 2004320934A JP 2005196738 A JP2005196738 A JP 2005196738A
Authority
JP
Japan
Prior art keywords
coupled
terminal
type
transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004320934A
Other languages
English (en)
Other versions
JP2005196738A5 (ja
JP4724407B2 (ja
Inventor
Hieu Van Tran
ヴァン トラン ヒュー
Tam Huu Tran
フー トラン タム
Vishal Sarin
サリン ヴィシャル
Anh Ly
ライ アン
Nianglamching Hangzo
ハンゾー ニアンラムチン
Sang T Nguyen
タン ニューイェン サン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of JP2005196738A publication Critical patent/JP2005196738A/ja
Publication of JP2005196738A5 publication Critical patent/JP2005196738A5/ja
Application granted granted Critical
Publication of JP4724407B2 publication Critical patent/JP4724407B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Control Of Electrical Variables (AREA)
  • Amplifiers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 低電圧、低電力で、迅速な応答を持つバンドギャップ基準生成器を提供する。
【解決手段】 バンドギャップ基準生成器を、第一の回路、第二の回路、及びハイインピーダンス制御回路から構成する。第一の回路は、第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含むようにする。第二の回路を、第一の形式の第二のMOSトランジスタ、第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタから構成する。第一及び第二の回路を、抵抗器を通る、第一及び第二のバイポーラ接合間の電位差を示す電流を提供するように配置する。第一の形式のMOSトランジスタをミラー配置する。第一の形式の第二のMOSトランジスタのゲートとドレインとの間に、ハイインピーダンス制御回路を結合する。
【選択図】 図５

Description

本発明は、バンドギャップ基準生成器に関するものであり、特に、低電圧CMOSバンドギャップ基準生成器に関するものである。
バンドギャップ基準生成器は、温度域にわたって、定電圧及び定電流を提供する。しかしながら、従来のバンドギャップ基準生成器は、図2のバンドギャップ基準生成器について以下に説明するように高い供給電圧を使用し、図3において以下に説明するバンドギャップ基準生成器のようなより高い電力を使用する、又は図4と組み合わせて以下に説明するバンドギャップ基準生成器のような緩慢な応答を持つ。
(要約)
バンドギャップ基準生成器は、第一の回路、第二の回路、及びハイインピーダンス制御回路から構成される。第一の回路は、第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含む。第二の回路は、第一の形式の第二のMOSトランジスタ、第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタから構成される。第一及び第二の回路は、抵抗器を通る、第一及び第二のバイポーラ接合間の電位差を示す電流を提供するように、配置される。第一の形式のMOSトランジスタは、ミラー配置される。第一の形式の第二のMOSトランジスタのゲートとドレインとの間に、ハイインピーダンス制御回路が結合される。
もう一つの側面としては、バンドギャップ基準生成器は、第一の回路、第二の回路、及びハイインピーダンス電圧シフターから構成される。第一の回路は、第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含む。第二の回路は、第一の形式の第二のMOSトランジスタ、第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタから構成される。第一及び第二の回路は、抵抗器を通る、第一及び第二のバイポーラ接合トランジスタ間の電位差を示す電流を提供するように、配置される。第一の形式の前記第二のMOSトランジスタのドレインとゲートとの間に、ハイインピーダンス電圧シフターが結合される。
(詳細な説明)
ここで使用するとき、ネイティブなNMOSトランジスタは、ほぼ-0.1から0.3ボルトの範囲内のゲートスレッショルドを持つネイティブな低電圧トランジスタである。
ここで使用するとき、記号VBExはトランジスタxのベース−エミッタ間の電圧であり、抵抗Ryは抵抗器yの抵抗である。
図1は、不揮発性デジタル多重レベルメモリーシステム100を示すブロック図である。
不揮発性デジタル多重レベルメモリーシステム100は、メモリーサブシステム102、ヒューズ回路104、及びバンドギャップ基準生成器106から構成される。
メモリーサブシステム102は、複数のメモリーセル(示されていない)、複数のセンスアンプ(示されていない)、及び複数のデコーダー(示されていない)から構成される。メモリーサブシステム102はまた、メモリーセルのプログラミング、読み取り、消去、及び検証に適切な電圧を供給するための電圧調整器及び電圧供給(示されていない)から構成される。メモリーセルは、データセル、及び参照セルを含むことができる。メモリーセルは、多値デジタルデータを格納することができる。一実施形態では、メモリーセルは、横16K縦8Kで配置される。一実施形態では、メモリー配置はソース側注入フラッシュ技術を含むが、これは熱電子プログラミング、及び効率的なインジェクターベースのファウラーノルドハイムのトンネル消去に、より低電力を使用する。プログラミングは、メモリーセルのソースに高電圧を加え、メモリーセルの制御ゲートにバイアス電圧を加え、メモリーセルのドレインにバイアス電流を加えることにより行われる。消去は、メモリーセルの制御ゲートに高電圧を加え、メモリーセルのソース及び/又はドレインに低電圧を加えることにより行われる。検証(検出又は読み取り)は、メモリーセルを電圧モード検出の状態で配置することによって行われ、例えばソース上のバイアス電圧、ゲート上のバイアス電圧、ドレイン上のバイアス電流(又はゼロ電流)であり、かつドレイン上の電圧は読み出し電圧である。もう1つの実施形態では、検証(検出又は読み取り)は、メモリーセルを電流モード検出の状態で配置することによって行われ、例えばソース上の低電圧、ゲート上のバイアス電圧、ドレインに結合される負荷(抵抗又はトランジスタ)であり、かつ負荷上の電圧は読み出し電圧である。一実施形態では、そのアレイアーキテクチャは、Tran他による「デジタル多重レベル不揮発性メモリ集積回路システムのためのアレイアーキテクチャ及び操作方法」という名称の米国特許6,282,145号で開示されるものであり、この内容は引用により本出願に組み入れられる。
フューズ回路104は、電圧及び制御信号をセットするのに使用するデジタルデータを格納する。フューズ回路104は、制御信号をセットするために格納されたデジタルデータをデコードする制御ロジック(示されていない)を含む。フューズ回路104は、起動時、又はプログラム、消去、又は読み取りのような動作の開始時の、出力の高電圧レベルをセットすることができる。出力の高電圧レベルは、プログラム、消去、又は読み取りによって異なるとすることができる。このフューズは、例えば、揮発性メモリ(SRAM)ベース、又は不揮発性メモリ(フラッシュメモリ)ベースの回路であるとすることができる。
バンドギャップ生成器106は、多重レベルのプログラミング、消去、及び検出に必要とされるような処理、温度、及び電源にわたって、正確な電圧及び電流のレベル信号を提供する。バンドギャップ生成器106は、例えば、図5〜12、図15〜18、及び図20〜21のバンドギャップ基準生成器とすることができる。
バンドギャップ基準生成器を、次で説明する。まず初めに、3つの従来のバンドギャップ基準生成器を説明する。
図2は、従来のバンドギャップ基準生成器200を示す概略図である。
バンドギャップ基準生成器200は、204を通る複数のPMOSトランジスタ202、複数のNMOSトランジスタ211及び212、223を通る複数のpnpバイポーラ接合トランジスタ221、及び複数の抵抗器231及び233から構成される。
電源電圧(VDD)とグラウンドの間に、トランジスタ202及び211のドレイン−ソース端子、及びPNPバイポーラ接合トランジスタ221のエミッタ−コレクタ接合が直列に結合される。電源電圧(VDD)とグラウンドの間に、トランジスタ203及び212のドレイン−ソース端子、抵抗器231、及びトランジスタ222のエミッタ−コレクタ端子が直列に結合される。PMOSトランジスタ202、及びダイオード接続PMOSトランジスタ203は、ミラーを形成するように結合される。ダイオード接続NMOSトランジスタ211のゲート、及びNOSトランジスタ212は、ミラーを形成するように結合される。PMOSトランジスタ204、抵抗器233、及びpnpバイポーラ接合トランジスタ223は直列に配置され、PMOSトランジスタ204のドレインは、出力バンドギャップ電圧VBGを提供する出力端子を形成する。
抵抗器231の電流I231は、
Figure 2005196738
ここで、aはVBE221対VBE222のエミッタ比、kT/qは、kがボルツマン定数、qが電子の電荷、Tがケルビン温度である場合の熱電圧である。
従来のバンドギャップ基準生成器200は、2.0ボルトより大きい電源電圧VDDを使用する。トランジスタ203、トランジスタ212、及び、直列接続された抵抗器231及びトランジスタ222間の電圧降下は、それぞれ、ほぼ1ボルト、0.2ボルト、及び0.8ボルトである。
出力バンドギャップ電圧は、
Figure 2005196738
図3は、従来のバンドギャップ基準生成器300の概略図である。
バンドギャップ基準生成器300は、図2と組み合わせて上で説明したバンドギャップ基準生成器200と同様な手法で配置される、複数のPMOSトランジスタ202及び203、複数のNMOSトランジスタ211及び212、複数のpnpバイポーラ接合トランジスタ221及び222、及び抵抗器231から構成され、さらに、電荷ポンプ301から構成される。電荷ポンプ301は、ブースト電圧、例えば最小の2Vより上の電圧を提供する。しかしながら、バンドギャップ基準生成器300は、電荷ポンプ301のため、より多くの電力を必要とする。
図4は、従来のバンドギャップ基準生成器400を示す概略図である。
バンドギャップ基準生成器400は、オペアンプ401、複数のPMOSトランジスタ402及び403、複数のpnpバイポーラ接合トランジスタ421及び422、及び抵抗器431から構成される。電源電圧とグラウンドの間に、PMOSトランジスタ402のドレイン−ソース端子、及びpnpバイポーラ接合トランジスタ421のエミッタ−コレクタ接合が直列に結合される。電源電圧とグラウンドの間に、PMOSトランジスタ403のドレイン−ソース端子、抵抗器431、及びpnpバイポーラ接合トランジスタ422のエミッタ−コレクタ端子が直列に結合される。オペアンプ401は、それぞれオペアンプ401の負及び正の入力に加えられるPMOSトランジスタ402及び403のドレイン上の電圧に応じて、PMOSトランジスタ402及び403のゲートにバイアスをかける。
従来のバンドギャップ基準生成器400は、1.2ボルトより大きい電源電圧VDDを使用するが、しかしそれは、オペアンプ401のため、緩慢な応答を持つ。トランジスタ403間、及び抵抗器431及びpnpバイポーラ接合トランジスタ422の組み合わせ間の電圧降下は、それぞれ、ほぼ0.4ボルト、及び0.8ボルトである。
本発明におけるバンドギャップ基準生成器は、次に説明する。バンドギャップ基準生成器106(図1)は、図5〜12、図15〜18、及び図20〜21と組み合わせて以下で説明するバンドギャップ基準生成器とすることができる。
図5は、バンドギャップ基準生成器500の概略図である。
バンドギャップ基準生成器500は、複数のPMOSトランジスタ502及び503、複数のNMOSトランジスタ511及び512、複数のpnpバイポーラ接合トランジスタ521及び522、抵抗器531、及びバイアス制御回路540から構成される。
電圧波節とグラウンドの間に、トランジスタ502及び511のドレイン−ソース端子、及びpnpバイポーラ接合トランジスタ521のエミッタ−コレクタ端子が直列に結合される。電圧波節とグラウンドの間に、トランジスタ503及び512のドレイン−ソース端子、抵抗器531、及びpnpバイポーラ接合トランジスタ522のエミッタ−コレクタ端子が直列に結合される。PMOSトランジスタ503のゲートは、電流ミラーを形成するようにPMOSトランジスタ502のゲートに結合され、かつバイアス制御回路540の出力に結合される。PMOSトランジスタ503のドレインは、バイアス制御回路540の入力に結合される。NMOSトランジスタ512のゲートは、電流ミラーを形成するように、ダイオード接続NMOSトランジスタ511のゲートに結合される。(代替の実施形態では、バンドギャップ基準生成器500は、NMOS電流ミラー、又はPMOS電流ミラーのいずれかを含まない)。PMOSトランジスタ503のドレインは、PMOSトランジスタ502及び503のゲートにバイアスをかけるように出力をシフトするバイアス制御回路540に結合される。バイアス制御回路540は、バンドギャップ基準生成器500が低電圧で高速応答を持つように動作することを可能にする。
バイアス制御回路540は、バイアス制御回路540の入力と出力の間に、バッファ541が電圧レベルシフター542と直列に結合される。バッファ541は、PMOSトランジスタ503のドレインからのハイインピーダンス入力を提供する。PMOSトランジスタ503のドレインは、ダイオード接続を避けるため、トランジスタ503のゲートから切り離され、バイアス制御回路540は、PMOSトランジスタ502及び503によって形成されるミラーのためのバイアスを提供する。バイポーラ接合トランジスタ522、ミラーNMOSトランジスタ512、及びPMOSトランジスタ503を通るグラウンドからの回路パスは、電圧スレッショルドVT接続ではない。従って、最小電源電圧VDDは、ほぼスレッショルド電圧VTによって増大される。説明例として、トランジスタ503間、トランジスタ512間、及び、抵抗器531及びトランジスタ522の組み合わせ間の電圧降下は、それぞれ、0.4ボルト、0.2ボルト、及び0.8ボルトである。この説明例では、動作電源電圧は1.4ボルトより低い。
図6は、バンドギャップ基準生成器600を示す概略図である。
バンドギャップ基準生成器600は、バンドギャップ基準生成器500(図5)のPMOSトランジスタ502及び503、NMOSトランジスタ511及び512、pnpバイポーラ接合トランジスタ521及び522、及び抵抗器531とそれぞれ同様な手法で配置される、複数のPMOSトランジスタ602及び603、複数のNMOSトランジスタ611及び612、複数のpnpバイポーラ接合トランジスタ621及び622、及び抵抗器631から構成される。バンドギャップ基準生成器600は、さらに、PMOSトランジスタ503に結合されるバイアス制御回路540と同様な手法で、バイアス制御回路640がPMOSトランジスタ603に結合される。バイアス制御回路640は、バッファ641、及び複数の抵抗器642及び643から構成される。
バッファ641は、PMOSトランジスタ603のドレインからのハイインピーダンス入力を提供する。PMOSトランジスタ602及び603で形成されるミラーのゲートにバイアスをかけるため抵抗器642と643の間に電圧分配器を提供するように、バッファ641の出力とグラウンドとの間に、抵抗器642及び643が直列に結合される。
バイアス制御回路640は、低電圧で高速応答を持つように作動する。
図7は、バンドギャップ基準生成器700を示す概略図である。
バンドギャップ基準生成器700は、複数のPMOSトランジスタ702及び703、複数のNMOSトランジスタ711及び712、複数のpnpバイポーラ接合トランジスタ721及び722、抵抗器731、及び複数のバイアス制御回路740及び750から構成される。
電圧波節とグラウンドの間に、トランジスタ702及び711のドレイン−ソース端子、及びpnpバイポーラ接合トランジスタ721のエミッタ−コレクタ端子が直列に結合される。電圧波節とグラウンドの間に、トランジスタ703及び712のドレイン−ソース端子、抵抗器731、及びpnpバイポーラ接合トランジスタ722のエミッタ−コレクタ端子が直列に結合される。PMOSトランジスタ702及び703のゲートは、ミラーを形成するように１つに結合され、かつバイアス制御回路740の出力に結合される。PMOSトランジスタ703のドレイン端子は、バイアス制御回路740の入力に結合される。NMOSトランジスタ711及び712のゲートは、電流ミラーを形成するように1つに結合され、かつバイアス制御回路750の出力に結合される。NMOSトランジスタ711のドレイン端子は、バイアス制御回路750の入力に結合される。
バイアス制御回路740は、バイアス制御回路740の入力と出力の間に、バッファ741が電圧レベルシフター742と直列に結合される。バイアス制御回路740は、上で説明したバイアス制御回路540(図5)と同様な手法で作動する。
バイアス制御回路750は、そのバイアス制御回路750の入力と出力の間に、バッファ751が電圧レベルシフター752と直列に結合される。NMOSトランジスタ711のドレインは、ダイオード接続を避けるため、NMOSトランジスタ711のゲートから切り離される。バイアス制御回路750は、NMOSトランジスタ711間の電圧降下を減らすため、適切な電圧シフトを提供する。
図8は、バンドギャップ基準生成器800を示す概略図である。
バンドギャップ基準生成器800は、バンドギャップ基準生成器700(図7)のPMOSトランジスタ702及び703、NMOSトランジスタ711及び712、pnpバイポーラ接合トランジスタ721及び722、及び抵抗器731とそれぞれ同様な手法で配置される、複数のPMOSトランジスタ802及び803、複数のNMOSトランジスタ811及び812、複数のpnpバイポーラ接合トランジスタ821及び822、及び抵抗器831から構成される。
バンドギャップ基準生成器800は、PMOSトランジスタ703(図7)に結合されるバイアス制御回路740と同様な手法で、PMOSトランジスタ803に結合されるバイアス制御回路840から、さらに構成される。バイアス制御回路840は、バッファ841及び複数の抵抗器842及び843から構成される。バッファ841は、PMOSトランジスタ803のドレインからのハイインピーダンス入力を提供する。PMOSトランジスタ802及び803で形成されるミラーのゲートにバイアスをかけるため抵抗器842と843の間に電圧分配器を提供するように、バッファ841の出力とグラウンドの間に、抵抗器842及び843が直列に結合される。
さらに、バンドギャップ基準生成器800は、NMOSトランジスタ711(図7)に結合される制御回路750と同様な手法で、バイアス制御回路850がNMOSトランジスタ811に結合される。バイアス制御回路850は、バッファ851及び複数の抵抗器852及び853から構成される。バッファ851は、NMOSトランジスタ811のドレインからのハイインピーダンス入力を提供する。NMOSトランジスタ811及び812で形成されるミラーのゲートにバイアスをかけるため抵抗器852と853の間に電圧分配器を提供するように、バッファ851の出力と電源電圧の間に、抵抗器852及び853が直列に結合される。
図9は、バンドギャップ基準生成器900を示す概略図である。
バンドギャップ基準生成器900は、バンドギャップ基準生成器700(図7)のそれぞれのPMOSトランジスタ702及び703、NMOSトランジスタ711及び712、pnpバイポーラ接合トランジスタ721及び722、抵抗器731、及びバイアス制御回路740及び750と同様な手法で配置される、複数のPMOSトランジスタ902及び903、複数のNMOSトランジスタ911及び912、複数のpnpバイポーラ接合トランジスタ921及び922、抵抗器931、及び複数のバイアス制御回路940及び950から構成される。
バイアス制御回路940は、NMOSトランジスタ941、及び複数の抵抗器942及び943から構成される。NMOSトランジスタ941は、ゲートがPMOSトランジスタ903のドレインに結合され、電源電圧と抵抗器942の間にドレイン−ソース端子が結合される。PMOSトランジスタ902及び903で形成されるミラーのゲートにバイアスをかけるため抵抗器942と943の間に電圧分配器を提供するように、NMOSトランジスタ941のソースとグラウンドの間に、抵抗器942及び943が直列に結合される。一実施形態では、NMOSトランジスタ941は、ネイティブなNMOSトランジスタである。
バイアス制御回路950は、PMOSトランジスタ951、及び複数の抵抗器952及び953から構成される。PMOSトランジスタ951は、ゲートがNMOSトランジスタ911のドレインに結合され、及び抵抗器952とグラウンドの間にドレイン−ソース端子が結合される。NMOSトランジスタ911及び912で形成されるミラーのゲートにバイアスをかけるため抵抗器952と953の間に電圧分配器を提供するように、電源電圧とPMOSトランジスタ951のソースの間に、抵抗器952及び953が直列に結合される。
ミラーNMOSトランジスタ911及び912のためのバイアス制御回路950は、PMOSにおける標準スレッショルド電圧VTを持つPMOSトランジスタ951を含み、例証の実施形態では、最小電源電圧VDDは2ボルトより大きい。PMOSトランジスタ902間、NMOSトランジスタ間911、及びpnpバイポーラ接合トランジスタ921間の電圧降下は、それぞれ1.0ボルト、0.2ボルト、及び0.8ボルトである。もう一つの実施形態では、PMOSトランジスタ951は、ネイティブなPMOSトランジスタ(例えば、スレッショルド電圧VT≒-0.1〜0.3V)である。
図10は、バンドギャップ基準生成器1000を示す概略図である。
バンドギャップ基準生成器1000は、バンドギャップ基準生成器500(図5を見よ)のPMOSトランジスタ502及び503、NMOSトランジスタ511及び512、pnpバイポーラ接合トランジスタ521及び522、抵抗器531、及び制御回路540とそれぞれ同様な手法で配置される、複数のPMOSトランジスタ1002及び1003、複数のNMOSトランジスタ1011及び1012、複数のpnpバイポーラトランジスタ1021及び1022、抵抗器1031、及びバイアス制御回路1040から構成される。
バイアス制御回路1040は、バンドギャップ基準生成器900(図9を見よ)の制御回路940のNMOSトランジスタ941、及び抵抗器942及び943とそれぞれ同様な手法で配置される、NMOSトランジスタ1041、及び複数の抵抗器1042及び1043から構成される。
一実施形態では、NMOSトランジスタ1011、1012、及び1041は、ネイティブなNMOSトランジスタである。
図11は、バンドギャップ基準生成器1100を示す概略図である。
バンドギャップ基準生成器1100は、バンドギャップ基準生成器700(図7を見よ)のPMOSトランジスタ702及び703、NMOSトランジスタ711及び712、pnpバイポーラ接合トランジスタ721及び722、抵抗器731、及びバイアス制御回路740及び750とそれぞれ同様な手法で配置される、複数のPMOSトランジスタ1102及び1103、複数のNMOSトランジスタ1111及び1112、複数のpnpバイポーラ接合トランジスタ1121及び1122、抵抗器1131、及び複数のバイアス制御回路1140及び1150から構成される。バイアス制御回路1140は、NMOSトランジスタ1141、及び複数の抵抗器1142及び1143から構成される。NMOSトランジスタ1141は、ゲートがPMOSトランジスタ1103のドレインに結合され、電源電圧と抵抗器1142の間にドレイン−ソース端子が結合される。PMOSトランジスタ1102及び1103で形成されるミラーのゲートにバイアスをかけるため抵抗器1142と1143の間に電圧分配器を提供するように、NMOSトランジスタ1141のソースとグラウンドの間に、抵抗器1142及び1143が直列に結合される。NMOSトランジスタ1151のゲートがNMOSトランジスタ1111のドレインに結合されること、及び、NMOSトランジスタ1111及び1112によって形成されるミラーのゲートにバイアスをかけるための電圧分配器を抵抗器1152及び1153の接続点が形成することを除いて、バイアス制御回路1150は、バイアス制御回路1140のNMOSトランジスタ1141、及び抵抗器1142及び1143とそれぞれ同様な手法で、NMOSトランジスタ1151、及び複数の抵抗器1152及び1153が配置される。一実施形態では、NMOSトランジスタ1111、1112、1141、及び1151は、ネイティブなNMOSトランジスタである。ネイティブなNMOSトランジスタ1112及び1111で形成されるミラーにおいて、それぞれのバイアス制御回路1140及び1150は、空乏状態を避けるために使用される。従って、該当するNMOSトランジスタ1111又は1112のドレイン上の電圧は、空乏状態を避けるため、ゲート電圧−スレッショルド電圧(Vg-Vt)より大きい、又は等しい。
図12は、バンドギャップ基準生成器1200を示す概略図である。
バンドギャップ基準生成器1200は、トランジスタが縦続に配置される。バンドギャップ基準生成器1200は、複数のPMOSトランジスタ1202、1203、1204、及び1205、複数のNMOSトランジスタ1211、1212、1213、及び1214、複数のpnpバイポーラ接合トランジスタ1221及び1222、抵抗器1231、及び複数のバイアス制御回路1240及び1250から構成される。電圧波節とグラウンドの間に、縦続PMOSトランジスタ1202及び1204、及び縦続NMOSトランジスタ1211及び1213のドレイン−ソース端子、及びバイポーラ接合トランジスタ1221のエミッタ−コレクタ端子が直列に結合される。電圧波節とグラウンドの間に、縦続PMOSトランジスタ1203及び1205、及び縦続NMOSトランジスタ1212及び1214のドレイン−ソース端子、抵抗器1231、及び、pnpバイポーラ接合トランジスタ1222のエミッタ−コレクタ端子が直列に結合される。PMOSトランジスタ1202及び1203のゲートは、ミラーを形成するように１つに結合される。PMOSトランジスタ1204及び1205のゲートは、ミラーを形成するように１つに結合される。NMOSトランジスタ1211及び1212のゲートは、ミラーを形成するように１つに結合される。NMOSトランジスタ1213及び1214のゲートは、ミラーを形成するように１つに結合される。
バイアス制御回路1240は、NMOSトランジスタ1241、及び複数の抵抗器1242、1243、及び1244から構成される。PMOSトランジスタ1205のドレインは、NMOSトランジスタ1241のゲートにバイアスをかける。NMOSトランジスタ1241のソースとグラウンドの間に、抵抗器1242、1243、及び1244が直列に結合される。一実施形態では、抵抗器1242及び1243はトリマー抵抗器である。抵抗器1242及び1243の可変抵抗端子は、それぞれ、トランジスタ1202及び1203で形成されるミラー、及びトランジスタ1204及び1205で形成されるミラーのゲートに結合される。もう1つの実施形態では、抵抗器1242及び1243は固定抵抗器であり、ミラーはそれぞれの抵抗器の端子の1つに結合される。もう1つの実施形態では、バイアス制御回路1240は、抵抗器1244を含まない。
抵抗器1252及び1253の可変抵抗端子が、NMOSトランジスタ1211及び1212によって形成されるミラー、及びNMOSトランジスタ1213及び1214によって形成されるミラーのゲートにそれぞれ結合されることを除いて、バイアス制御回路1250は、バイアス制御回路1240のNMOSトランジスタ1241、及び抵抗器1242、1243、及び1244とそれぞれ同様な手法で、NMOSトランジスタ1251、及び複数の抵抗器1252、1253、及び1254が配置される。一実施形態では、抵抗器1252及び1253はトリマー抵抗器である。もう1つの実施形態では、抵抗器1252及び1253は固定抵抗器であり、ミラーはそれぞれの抵抗器1252及び1254の端子の1つに結合される。もう1つの実施形態では、制御回路1250は、抵抗器1254を含まない。
一実施形態では、NMOSトランジスタ1211、1212、1213、1214、1241、及び1251は、ネイティブなNMOSトランジスタである。バンドギャップ基準生成器1200は、ネイティブなNMOSトランジスタの空乏状態に対するより大きな制御を提供するために、カスケーディングを使用することができる。
図13は、トリマー抵抗器1300を示す概略図である。
トリマー抵抗器1300は、上で説明した図5〜12及び以下に説明する図15〜21の実施形態で、抵抗器として使用することができる。トリマー抵抗器1300は、1302-Nを通る複数の抵抗器1302-A、抵抗器1304、及び1306-Nを通る複数のスイッチ1306-Aから構成される。接続点1308と接続点1310の間に、1302-Nを通る複数の抵抗器1302−A、及び抵抗器1304が直列に結合される。1306-Nを通る複数のスイッチ1306-Aは、それぞれの抵抗器の端子を選択的に短絡するために、1302-Nを通るそれぞれの抵抗器1302-Aと並列に結合される。
抵抗器1300は、スイッチ1306を開閉することにより、端子1308と1310の間の抵抗を調節するために、可変である。トリマー抵抗器1300は、抵抗器531(図5)、抵抗器631(図6)、抵抗器731(図7)、抵抗器831(図8)、抵抗器931(図9)、抵抗器1031(図10)、抵抗器1131(図11)、抵抗器1631、1643、1644、1652、1653、及び1654(図16)、抵抗器1731、1742、1743、1744、1753、及び1754(図17)、抵抗器1831、1842、1843、1844、1852、1853、及び1854(図18)、抵抗器2031、2042、2043、2044、2052、2053、2054、及び2060(図20)、抵抗器2131、2142、2143、2144、2152、2153、2154、2160、及び2173(図21)として使用することができる。示した実施形態で使用される抵抗器1300は、例えば処理危機を補償するように、又は望まれる値を出力するように、バイアスレベルを調節するのに使用することができる。代替の実施形態では、図12及び15のトリマー抵抗器は、トリマー抵抗器1300で置き換えることができる。
一実施形態では、スイッチ1306はCMOSトランジスタである。もう1つの実施形態では、抵抗器1300は、抵抗器1304を含まない。
図14は、トリマー抵抗器1400を示す概略図である。
トリマー抵抗器1400は、1402-Nを通る複数の抵抗器1402-A、抵抗器1404、及び1406-Nを通る複数のスイッチ1406-Aから構成される。抵抗器1402の端子の共通接続点で形成される複数の電圧分配器接続点を形成するように、接続点1408と接続点1410の間に、1402-Nを通る複数の抵抗器1402-A、及び抵抗器1404が直列に結合される。接続点1412に選択的に分配電圧を提供するように、1402-Nを通るそれぞれの抵抗器1402-Aの端子と接続点1412の間に、1406-Nを通る複数のスイッチ1406-Aが結合される。
抵抗器1400は、端子1408と1412の間、及び端子1410と1412の間の抵抗を調節するために可変である。トリマー抵抗器1400は、図12及び15で説明する実施形態の抵抗器として使用することができる。抵抗器1400は、抵抗器1300の代わりに使用することができる。抵抗器1400は、例えば処理危機を補償するように、又は望まれる値を出力するように、バイアスレベルを調節するために使用することができる。
一実施形態では、スイッチ1406はCMOSトランジスタである。もう1つの実施形態では、抵抗器1400は抵抗器1404を含まない。
図15は、パワーダウン回路を持つバンドギャップ基準生成器1500を示す概略図である。
バンドギャップ基準生成器1500は、バンドギャップ基準生成器1200(図12)の1205を通るPMOSトランジスタ1202、1214を通るNMOSトランジスタ1211、pnpバイポーラ接合トランジスタ1211及び1222、抵抗器1231、及びバイアス制御回路1240及び1250とそれぞれ同様な手法で、1505を通る複数のPMOSトランジスタ1502、1514を通る複数のNMOSトランジスタ1511、複数のpnpバイポーラ接合トランジスタ1521及び1522、抵抗器1531、及び複数のバイアス制御回路1540及び1550が配置される。バンドギャップ基準生成器1500は、そのバンドギャップ基準生成器1500のパワーダウン及びパワーアップを制御するための回路を含む。バイアス制御回路1540がさらにNMOSトランジスタ1545及びPMOSトランジスタ1546から構成されることを除いて、バイアス制御回路1540は、バイアス制御回路1240(図12)のNMOSトランジスタ1241及び1244を通る抵抗器1242と同様な手法で、NMOSトランジスタ1541、及び複数の抵抗器1542及び1544が配置される。反転したパワーダウン信号(PDB)を受けて抵抗器1542、1543、及び1544で形成される電圧分配器を接地するように、抵抗器1544とグラウンドの間に、NMOSトランジスタ1545のドレイン−ソース端子が結合される。PMOSトランジスタ1546のドレイン−ソース端子は、ローである反転したパワーダウン信号(PDB)を受けてPMOSトランジスタ1502及び1503で形成されるミラーのゲートを引き上げるように、そのゲートに結合する。バイアス制御回路1540がさらにNMOSトランジスタ1555から構成されることを除いて、バイアス制御回路1550は、バイアス制御回路1250(図12)のNMOSトランジスタ1251及び1254を通る抵抗器1252と同様な手法で、NMOSトランジスタ1551、1554を通る複数の抵抗器1552が配置される。反転したパワーダウン信号(PDB)を受けて1554を通る抵抗器1552で形成される電圧分配器を接地するように、抵抗器1554とグラウンドの間に、NMOSトランジスタ1555のドレイン−ソース端子が結合される。
図16は、バンドギャップ基準生成器1600を示す概略図である。
バンドギャップ基準生成器1600は、バイアス制御回路のためのパワーダウンを含む。バンドギャップ基準生成器1600は、バンドギャップ基準生成器1300と同様な手法で、1605を通る複数のPMOSトランジスタ1602、1614を通る複数のNMOSトランジスタ1611、複数のpnpバイポーラ接合トランジスタ1621及び1622、抵抗器1631、及び複数のバイアス制御回路1640及び1650が配置される。バイアス制御回路1640は、NMOSトランジスタ1641、1644を通る複数の抵抗器1642、NMOSトランジスタ1645、及びPMOSトランジスタ1646から構成される。抵抗器1642及び1643が固定抵抗器であること、及びPMOS回路1602及び1603によって形成されるミラーのゲートにバイアスをかけること、及びPMOSトランジスタ1604及び1605が抵抗器1642及び1643からの分配電圧によってバイアスをかけられることを除いて、バイアス制御回路1640は、バイアス制御回路1340(図13)と同様な手法で配置される。抵抗器1652及び1653が可変でないことを除いて、バイアス制御回路1650は、バイアス制御回路1350(図13)と同様な手法で、NMOSトランジスタ1651、1654を通る複数の抵抗器1652、及びNMOSトランジスタ1655が配置される。代替の実施形態では、抵抗器1642、1643、1652、及び1653は可変である。
バンドギャップ基準生成器1600は、pnpバイポーラ接合トランジスタ1622のエミッタ−コレクタ端子と並列に、スイッチ1660が結合される。スイッチ1660は、抵抗器1631を通る電流がI1631＝VBE1621/R1631であるように、パワーアップの間閉じることができる。
DVBE/R1631又はVBE1621/R1631であるNMOSトランジスタ1614からの電流を動的にサンプリングするために、pnpバイポーラ接合トランジスタ1622を選択的に短絡するように、スイッチ1660を動的に開閉することができる。スイッチ1660と同様なスイッチは、図5〜12、図15、図17〜18、及び図20〜21のバンドギャップ基準生成器内に含まれることができる。
図17は、バンドギャップ基準生成器1700を示す概略図である。
バンドギャップ基準生成器1700は、バイアス制御回路のためのセルフバイアスを含む。バンドギャップ基準生成器1700は、バンドギャップ基準生成器1300(図13)と同様な手法で、1705を通る複数のPMOSトランジスタ1702、1714を通る複数のNMOSトランジスタ1711、複数のpnpバイポーラ接合トランジスタ1721及び1722、抵抗器1731、及び複数のバイアス制御回路1740及び1750が配置される。バイアス制御回路1740は、NMOSトランジスタ1741、1744を通る複数の抵抗器1742、及び電流源1745から構成される。電流源1745は、制御回路のためのバイアスを提供する。バイアス制御回路1750は、NMOSトランジスタ1751、1754を通る複数の抵抗器1752、及び電流源1755から構成される。電流源1755は、制御回路1750のためのバイアスを提供する。
図18は、バンドギャップ基準生成器1800を示す概略図である。
バンドギャップ基準生成器1800は、このバンドギャップ基準生成器1800の起動を支援するために、パワーアップ時のバイアスをかけることの遅延したイネーブルを提供する。バンドギャップ基準生成器1800は、バンドギャップ基準生成器1700(図17)のそれぞれの1705を通るPMOSトランジスタ1702、1714を通るNMOSトランジスタ1711、pnpバイポーラ接合トランジスタ1721及び1722、抵抗器1731、及びバイアス制御回路1740及び1750と同様な手法で、1805を通る複数のPMOSトランジスタ1802、1814を通る複数のNMOSトランジスタ1811、複数のpnpバイポーラ接合トランジスタ1821及び1822、抵抗器1831、及び複数のバイアス制御回路1840及び1850が配置される。バンドギャップ基準生成器1800は、バイアス制御回路1840及び1850にバイアスをかけるためのバイアスをかける回路1860から、さらに構成される。
トランジスタ1845がバイアス制御回路1860によってバイアスをかけられることを除いて、バイアス制御回路1840は、バンドギャップ基準生成器1600(図16)のバイアス制御回路1640のそれぞれのトランジスタ1641、1644を通る抵抗器1642、及びトランジスタ1645と同様な手法で、NMOSトランジスタ1841、1844を通る複数の抵抗器1842、複数のNMOSトランジスタ1845及び1846が配置される。短い遅延がバンドギャップ基準生成器1800の起動を支援するための回路をイネーブルにするための反転したイネーブル遅延信号(ENDLYB)を受けて端子を短絡するように、トランジスタ1846のドレイン−ソース端子は、トランジスタ1845のドレイン−ソース端子に並列に結合される。バイアスをかける回路1860は、複数のPMOSトランジスタ1861及び1862、及びNMOSトランジスタ1863から構成される。電圧波節とグラウンドの間に、PMOSトランジスタ1861及び1862のドレイン−ソース端子、及びダイオード接続NMOSトランジスタ1863が結合される。抵抗器1842は、PMOSトランジスタ1802、1803、及び1861のゲートに、バイアス電圧(VBP)を提供する。抵抗器1843は、縦続PMOSトランジスタ1804、1805、及び1862にバイアス電圧(VBPCAS)を提供する。NMOSトランジスタ1863のドレインは、バイアス制御回路1840のNMOSトランジスタ1845にバイアス電圧(VBN)を提供する。
バイアス制御回路1850は、NMOSトランジスタ1851、1854を通る複数の抵抗器1852、複数のNMOSトランジスタ1855及び1856から構成される。NMOSトランジスタ1851、1854を通る抵抗器1852、NMOSトランジスタ1855は、バンドギャップ基準生成器1600(図16)のバイアス制御回路1650のそれぞれのNMOSトランジスタ1651、1654を通る抵抗器1652、及びNMOSトランジスタ1655と同様な手法で配置される。NMOSトランジスタ1855は、バイアスをかける回路1860のNMOSトランジスタ1863からのバイアス電圧(VBN)によって、バイアスをかけられる。
図19は、直流起動回路1900を示す概略図である。
直流起動回路1900は、バイアス電圧(VBP)にバイアス電流を与えることにより生成器1800の起動を支援するために、図18のバンドギャップ基準生成器1800で使用することができる、又は図5〜12、図15〜17、及び図20〜21のバンドギャップ基準生成器でも使用することができる。直流起動回路1900は、複数のPMOSトランジスタ1902及び1903、及び複数のNMOSトランジスタ1911、1912、及び1913から構成される。電圧波節とグラウンドの間に、ゲート接地PMOSトランジスタ1902及び1903のドレイン−ソース端子、及びダイオード接続NMOSトランジスタ1911のドレイン−ソース端子が結合される。NMOSトランジスタ1912のドレイン−ソース端子は、NMOSトランジスタ1911のドレイン−ソース端子に並列に結合され、バイアスをかける回路1860(図18)のようなバイアスをかける回路からのバイアス電圧(VBN)によりバイアスをかけられる。バイアス電圧(VBP)とグラウンドの間に、NMOSトランジスタ1913のドレイン−ソース端子が結合され、PMOSトランジスタ1903のドレインによってバイアスがかけられる。NMOSトランジスタ1913は、そのNMOSトランジスタ1913をオフすることにより起動電流(Istart)を止めるのに充分なほどバイアス電圧(VBN)が高くなるまで、バンドギャップにバイアスをかけるため、起動電流(Istart)を提供する。トランジスタ1911、1912、1913の比率は、バイアスレベルを調節するために可変とすることができる。このような実施形態では、抵抗器は固定とすることができる。バンドギャップ基準生成器1800(図18)で起動回路1900を使用する実施形態では、NMOSトランジスタ1845は、バイアスをかける回路1860を使って、NMOSトランジスタ1841、及び抵抗器1842、1843及び1844にセルフバイアスを提供する。バイアスをかける回路1860により提供されるバイアスは、PMOSトランジスタ1803及び1805でのミラーリングによりそれ自身(DVBE/R生成器)から引き出される。しかしながら、DVBE/RとVBE/R間のクロスバイアス生成器を使用することもできる。この場合、NMOSトランジスタ1841、及び抵抗器1842、1843及び1844に加えられるバイアス電流をVBE/R生成器が生成するために、回路1860と同様なバイアス生成器を使用する。この電流は、NMOSトランジスタ1845の電流に取って代わることができる、またはそれと並列にすることができる。同様に、この技術はバイアス制御回路1850において使用することができる。同様に、このクロスバイアスはVBE/R生成器で使用することができる。
図20は、バンドギャップ基準生成器2000を示す概略図である。
バンドギャップ基準生成器2000は、バンドギャップ基準生成器1700(図17)のそれぞれの1705を通るPMOSトランジスタ1702、1714を通るNMOSトランジスタ1711、pnpバイポーラ接合トランジスタ1721及び1722、抵抗器1731、及びバイアス制御回路1740及び1750と同様な手法で、2005を通る複数のPMOSトランジスタ2002、2014を通る複数のNMOSトランジスタ2011、複数のpnpバイポーラ接合トランジスタ2021及び2022、抵抗器2031、複数のバイアス制御回路2040及び2050が配置される。バンドギャップ基準生成器2000は、抵抗器2031及びバイポーラ接合トランジスタ2022のエミッタ−コレクタ端子で形成される一連の回路と、抵抗器2060が並列に結合される。pnpバイポーラ接合トランジスタ2022と組み合わせた抵抗器2060、及び抵抗器2031は、正温度補償型電流{IR2031=(VBE2021-VBE2022)/R2031=1/R2031*kT/q ln(a)}及び負温度補償型電流{IR2060=VBE2021/R2061}を合成することにより、ゼロ温度係数電流IREFを形成する。一実施形態では、抵抗器2060は非ゼロ温度係数を持ち、重み付き基準電流IREFは、抵抗器2060の抵抗を変化させることによって補償するように正又は負の温度係数で形成することができる。
バイアス制御回路2040は、バンドギャップ基準生成器1700(図17)のバイアス制御回路1740のそれぞれのトランジスタ1741、1744を通る抵抗器1742、及び電流源1745と同様な手法で、NMOSトランジスタ2041、2044を通る複数の抵抗器2042、及び電流源2045が配置される。バイアス制御回路2050は、バンドギャップ基準生成器1700のバイアス制御回路1750のNMOSトランジスタ1751、1754を通る抵抗器1752、電流源1755と同様な手法で、NMOSトランジスタ2051、2054を通る複数の抵抗器2052、及び電流源2055が配置される。バイアス制御回路2040及び2050は、上で説明したバンドギャップ基準生成器1700(図17)のバイアス制御回路1740及び1750と同様な手法で機能する。
図21は、バンドギャップ基準生成器2100を示す概略図である。
バンドギャップ基準生成器2100は、ゼロ温度係数電流IREF、及びゼロ温度係数電圧VBGを提供する。バンドギャップ基準生成器2100は、バンドギャップ基準生成器2000(図20)のそれぞれの2005を通るPMOSトランジスタ2002、2014を通るNMOSトランジスタ2011、pnpバイポーラ接合トランジスタ2021及び2022、抵抗器2031、バイアス制御回路2040及び2050、及び抵抗器2060と同様な手法で、2105を通る複数のPMOSトランジスタ2102、2114を通る複数のNMOSトランジスタ2111、複数のpnpバイポーラ接合トランジスタ2121及び2122、抵抗器2131、複数のバイアス制御回路2140及び2150、及び抵抗器2160が配置される。
バイアス制御回路2140は、バンドギャップ基準生成器2000(図20)のバイアス制御回路2040のそれぞれのトランジスタ2041、2044を通る抵抗器2042、及び電流源2045と同様な手法で、NMOSトランジスタ2141、2144を通る複数の抵抗器2142、及び電流源2145が配置される。バイアス制御回路2150は、バンドギャップ基準生成器2000(図20)のバイアス制御回路2050のNMOSトランジスタ2051、2054を通る抵抗器2052、及び電流源2055とそれぞれ同様な手法で、NMOSトランジスタ2151、2154を通る複数の抵抗器2152、及び電流源2155が配置される。
バンドギャップ基準生成器2100は、複数のPMOSトランジスタ2171及び2172、及び抵抗器2173から構成される、出力回路2170からさらに構成される。電圧波節とグラウンドの間に、PMOSトランジスタ2171及び2172のドレイン−ソース端子、及び抵抗器2173が直列に結合され、PMOSトランジスタ2172のドレイン上にバンドギャップ電圧(VBG)を生成する。PMOSトランジスタ2171及び2172のゲートは、抵抗器2142及び2143にそれぞれ結合され、かつ、それぞれのPMOSトランジスタ2102及び2104と共にミラーを形成する。
本開示では、本発明のより好ましい実施形態のみ示しかつ説明しているが、しかし、本発明は、様々な他の組み合わせ及び環境で使用することが可能であり、ここで表すような技術的範囲内で変える又は変更することが可能であることが理解される。
不揮発性デジタル多重レベルメモリーシステムを示すブロック図である。 従来のバンドギャップ基準生成器を示す概略図である。 もう一つの従来のバンドギャップ基準生成器を示す概略図である。 さらにもう一つの従来のバンドギャップ基準生成器を示す概略図である。 図1のシステムのバンドギャップ基準生成器の第一の実施形態の概略図である。 図1のシステムのバンドギャップ基準生成器の第二の実施形態の概略図である。 図1のシステムのバンドギャップ基準生成器の第三の実施形態の概略図である。 図1のシステムのバンドギャップ基準生成器の第四の実施形態の概略図である。 図1のシステムのバンドギャップ基準生成器の第五の実施形態の概略図である。 図1のシステムのバンドギャップ基準生成器の第六の実施形態の概略図である。 図1のシステムのバンドギャップ基準生成器の第七の実施形態の概略図である。 図1のシステムのバンドギャップ基準生成器の第八の実施形態の概略図である。 図1のシステムのバンドギャップ基準生成器のトリマー抵抗器を示す概略図である。 図1のシステムのバンドギャップ基準生成器のトリマー抵抗器を示す概略図である。 図1のシステムのバンドギャップ基準生成器の第九の実施形態を示す概略図である。 図1のシステムのバンドギャップ基準生成器の第十の実施形態の概略図である。 図1のシステムのバンドギャップ基準生成器の第十一の実施形態を示す概略図である。 図1のシステムのバンドギャップ基準生成器の第十二の実施形態を示す概略図である。 図1のシステムのバンドギャップ基準生成器の起動回路を示す概略図である。 図1のシステムのバンドギャップ基準生成器の第十三の実施形態を示す概略図である。 図1のシステムのバンドギャップ基準生成器の第十四の実施形態を示す概略図である。

Claims (47)

  1. 第一のMOSトランジスタ及び第一のバイポーラ接合トランジスタを通る第一の電流パスと、第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを通る第二の電流パスとの２つの電流パスを有する電流ミラー回路を備え、前記抵抗器を通る電流が前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示すようになっており、
    前記第二のMOSトランジスタのドレインとゲートの間にハイインピーダンス制御回路が結合された、
    ことを特徴とするバンドギャップ基準生成器。
  2. 前記抵抗器が可変である、請求項1記載のバンドギャップ。
  3. 第一のMOSトランジスタ及び第一のバイポーラ接合トランジスタを通る第一の電流パスと、第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを通る第二の電流パスとの2つの電流パスを有する電流ミラー回路を備え、前記抵抗器を通る電流が、前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示すようになっており、
    前記第二のMOSトランジスタのドレインとゲートの間にハイインピーダンス電圧シフターが結合された、
    ことを特徴とするバンドギャップ基準生成器。
  4. 前記抵抗器が可変である、請求項3記載のバンドギャップ。
  5. 第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含む第一の回路と、
    前記第一の形式の第二のMOSトランジスタ、前記第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを備える第二の回路と、
    を備え、前記第一及び第二の回路は、前記抵抗器を通る、前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示す電流を提供するように配置されており、前記第一の形式の前記MOSトランジスタがミラー配置されており、
    前記第一の形式の前記第二のMOSトランジスタのドレインとゲートの間にハイインピーダンス制御回路が結合された、
    ことを特徴とするバンドギャップ基準生成器。
  6. 第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含む第一の回路と、
    第一の形式の第二のMOSトランジスタ、前記第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを備える第二の回路と、
    を備え、前記第一及び第二の回路は、前記抵抗器を通る、前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示す電流を提供するように配置されており、前記第一の形式の前記MOSトランジスタがミラー配置されており、
    前記第一の形式の前記第二のMOSトランジスタのドレインとゲートの間にハイインピーダンス制御回路が結合され、
    前記第二の回路における正温度係数及び負温度係数の電流を周期的にサンプリングするサンプリングスイッチが設けられた、
    ことを特徴とするバンドギャップ基準生成器。
  7. 前記電流が前記抵抗器を通して可変である、請求項6記載のバンドギャップ。
  8. 第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含む第一の回路と、
    第一の形式の第二のMOSトランジスタ、前記第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを備える第二の回路と、
    を備え、前記第一及び第二の回路が、前記抵抗器を通る前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示す電流を提供するように配置されており、前記第一の形式の前記MOSトランジスタがミラー配置されており、
    前記第一の形式の前記第二のMOSトランジスタのドレインとゲートの間にハイインピーダンス電圧シフターが結合された、
    ことを特徴とするバンドギャップ基準生成器。
  9. 前記電圧シフトが可変である、
    請求項8記載のバンドギャップ。
  10. 第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含む第一の回路と、
    第一の形式の第二のMOSトランジスタ、前記第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを備える第二の回路と、
    を備え、前記第一及び第二の回路は、前記抵抗器を通る前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示す電流を提供するように配置されており、前記第一の形式の前記MOSトランジスタがミラー配置されており、
    前記第二の形式の前記第一のMOSトランジスタのドレインとゲートの間にハイインピーダンス電圧シフターが結合された、
    ことを特徴とするバンドギャップ基準生成器。
  11. 間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が電圧波節に結合されている、第一の形式の第一のMOSトランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第一のMOSトランジスタの前記第二の端子、及び前記ゲートに結合されている、第二の形式の第一のMOSトランジスタと、
    エミッタが前記第二の形式の前記第一のMOSトランジスタの前記第二の端子に結合され、コレクタがグラウンド接続点に結合され、ベースが前記コレクタに結合された、第一のバイポーラ接合トランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第一の形式の前記第一のMOSトランジスタの前記ゲートに結合されている、前記第一の形式の第二のMOSトランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第二のMOSトランジスタの前記第二の端子に結合されており、前記ゲートが前記第二の形式の前記第一のMOSトランジスタの前記ゲートに結合されている、前記第二の形式の第二のMOSトランジスタと、
    第一及び第二の端子を含み、前記第一の端子は前記第二の形式の前記第二のMOSトランジスタの前記第二の端子に結合されている、第一の抵抗器と、
    エミッタが前記第一の抵抗器の前記第二の端子に結合され、コレクタが前記グラウンド接続点に結合され、ベース前記コレクタに結合された、第二のバイポーラ接合トランジスタと、
    入力が前記第一の形式の前記第二のMOSトランジスタの前記第二の端子に結合され、出力が前記第一の形式の前記第二のMOSトランジスタの前記ゲートに結合された制御回路と、
    を備えることを特徴とするバンドギャップ基準生成器。
  12. 前記制御回路が、前記第一の形式の前記第一及び第二のトランジスタにバイアスをかける、
    請求項11記載のバンドギャップ基準生成器。
  13. 前記制御回路が電圧レベルシフターを備える、
    請求項11記載のバンドギャップ基準生成器。
  14. 前記制御回路は前記制御回路の前記入力に結合されるバッファを備え、かつ前記電圧レベルシフターは前記制御回路の前記出力に結合される、
    請求項13記載のバンドギャップ基準生成器。
  15. さらに、前記コレクタへの前記エミッタを選択的に短絡するために、前記第二のバイポーラ接合トランジスタの前記エミッタと前記コレクタの間にスイッチが結合された、
    請求項11記載のバンドギャップ基準生成器。
  16. 前記制御回路が、前記制御回路の前記入力に結合される入力を持ちかつ出力を持つバッファを備え、第一の端子が前記バッファの前記出力に結合され、第二の端子が前記制御回路の前記出力に結合された第二の抵抗器を備え、第一の端子が前記第二の抵抗器の前記第二の端子に結合され、第二の端子がグラウンド接続点に結合された第三の抵抗器を備える、
    請求項11記載のバンドギャップ基準生成器。
  17. 前記制御回路が、間にチャネルを持つように離して置かれる第一及び第二の端子、及び前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第三のトランジスタを備え、前記第一の端子は他の電圧波節に結合され、前記ゲートは前記制御回路の前記入力に結合され、
    前記制御回路が、第一の端子が前記第二の形式の前記第三のトランジスタの前記第二の端子に結合され、第二の端子が前記制御回路の前記出力に結合された第二の抵抗器をさらに備え、
    第一の端子が前記第二の抵抗器の前記第二の端子に結合され、第二の端子がグラウンド接続点に結合された第三の抵抗器を備える、
    請求項11記載のバンドギャップ基準生成器。
  18. 間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が電圧波節に結合されている、第一の形式の第一のMOSトランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が前記第一の形式の前記第一のMOSトランジスタの前記第二の端子に結合されている、第二の形式の第一のMOSトランジスタと、
    エミッタが前記第二の形式の前記第一のMOSトランジスタの前記第二の端子に結合され、コレクタがグラウンド接続点に結合され、ベースが前記コレクタに結合された、第一のバイポーラ接合トランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が前記電圧波節に結合されており、前記ゲートが前記第一の形式の前記第一のMOSトランジスタの前記ゲートに結合されている、前記第一の形式の第二のMOSトランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が前記第一の形式の前記第二のMOSトランジスタの前記第二の端子、及び前記第二の形式の前記第一のMOSトランジスタの前記ゲートに結合されている、前記第二の形式の第二のMOSトランジスタと、
    第一及び第二の端子を含み、前記第一の端子は前記第二の形式の前記第二のMOSトランジスタの前記第二の端子に結合されている第一の抵抗器と、
    エミッタが前記第一の抵抗器の前記第二の端子に結合され、コレクタが前記グラウンド接続点に結合され、ベースが前記コレクタに結合された、第二のバイポーラ接合トランジスタと、
    入力が前記第二の形式の前記第一のMOSトランジスタの前記第一の端子に結合され、出力が前記第二の形式の前記第一のMOSトランジスタの前記ゲートに結合された第一の制御回路と、
    入力が前記第一の形式の前記第二のMOSトランジスタの前記第二の端子に結合され、出力が前記第一の形式の前記第二のMOSトランジスタの前記ゲートに結合された第二の制御回路と、
    を備えることを特徴とするバンドギャップ基準生成器。
  19. 前記第一及び第二の制御回路は双方とも電圧レベルシフターを備える、
    請求項18記載のバンドギャップ基準生成器。
  20. 前記第一及び第二の制御回路は双方ともバッファを備える、
    請求項19記載のバンドギャップ基準生成器。
  21. さらに、前記コレクタへの前記エミッタを選択的に短絡するために、前記第二のバイポーラ接合トランジスタのエミッタとコレクタの間にスイッチが結合された、
    請求項18記載のバンドギャップ基準生成器。
  22. 前記第一の制御回路は、前記第一の制御回路の前記入力に結合される入力を持ちかつ出力を有する第一のバッファと、第一の端子が前記第一のバッファの前記出力に結合され、第二の端子が前記第一の制御回路の前記出力に結合された第二の抵抗器と、第一の端子が前記第二の抵抗器の前記第二の端子に結合され、第二の端子が他の電圧波節に結合された第三の抵抗器とを備え、
    前記第二の制御回路は、前記第二の制御回路の前記入力に結合される入力を持ちかつ出力を有する第二のバッファと、第一の端子が前記第二のバッファの前記出力に結合され、第二の端子が前記第二の制御回路の前記出力に結合された第四の抵抗器と、第一の端子が前記第四の抵抗器の前記第二の端子に結合され、第二の端子がグラウンド接続点に結合された第五の抵抗器とを備える、
    請求項18記載のバンドギャップ基準生成器。
  23. 前記第一の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子及び前記チャネル内の電流を制御するためのゲートとを含み、前記第二の端子がグラウンド接続点に結合され、前記ゲートが前記第一の制御回路の前記入力に結合された前記第一の形式の第三のトランジスタと、第一の端子が前記第一の形式の前記第三のトランジスタの前記第一の端子に結合され、第二の端子が前記第一の制御回路の前記出力に結合された第二の抵抗器と、第一の端子が前記第二の抵抗器の前記第二の端子に結合され、第二の端子が他の電圧波節に結合された第三の抵抗器とを備え、
    前記第二の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子及び前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が他の電圧波節に結合され、前記ゲートが前記第二の制御回路の前記入力に結合された前記第二の形式の第三のトランジスタと、第一の端子が前記第二の形式の前記第三のトランジスタの前記第二の端子に結合され、第二の端子が前記第二の制御回路の前記出力に結合された第四の抵抗器と、第一の端子が前記第四の抵抗器の前記第二の端子に結合され、第二の端子がグラウンド接続点に結合された第五の抵抗器とを備える、
    請求項18記載のバンドギャップ基準生成器。
  24. 前記第一の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第三のトランジスタを備え、前記第一の端子は他の電圧波節に結合されており、前記ゲートは前記第一の制御回路の前記入力に結合され、第一の端子が前記第二の形式の前記第三のトランジスタの前記第二の端子に結合され、第二の端子が前記第一の制御回路の前記出力に結合された第二の抵抗器を備え、第一の端子が前記第二の抵抗器の前記第二の端子に結合され、第二の端子が前記グラウンド接続点に結合された第三の抵抗器を備え、
    前記第二の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第四のトランジスタを備え、前記第一の端子は前記他の電圧波節に結合され、前記ゲートは前記第二の制御回路の前記入力に結合され、第一の端子が前記第二の形式の前記第四のトランジスタの前記第二の端子に結合され、第二の端子が前記第二の制御回路の前記出力に結合された第四の抵抗器を備え、第一の端子が前記第四の抵抗器の前記第二の端子に結合され、第二の端子が前記グラウンド接続点に結合された第五の抵抗器を備える、
    請求項18記載のバンドギャップ基準生成器。
  25. 間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は電圧波節に結合されている、第一の形式の第一のトランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第一のトランジスタの前記第二の端子に結合されている、前記第一の形式の第二のトランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第二のトランジスタの前記第二の端子に結合されている、第二の形式の第一のトランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第二の形式の前記第一のトランジスタの前記第二の端子に結合されている、前記第二の形式の第二のトランジスタと、
    エミッタが前記第二の形式の前記第二のトランジスタの前記第二の端子に結合され、コレクタがグラウンド接続点に結合され、ベースが前記コレクタに結合された、第一のバイポーラ接合トランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第一の形式の前記第一のトランジスタの前記ゲートに結合されている、前記第一の形式の第三のトランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第三のトランジスタの前記第二の端子に結合されており、前記ゲートは前記第一の形式の前記第二のトランジスタの前記ゲートに結合されている、前記第一の形式の第四のトランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第四のトランジスタの前記第二の端子に結合されており、前記ゲートは前記第二の形式の前記第一のトランジスタの前記ゲートに結合されている、前記第二の形式の第三のトランジスタと、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含み、前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第二の形式の前記第三のトランジスタの前記第二の端子に結合されており、前記ゲートは前記第二の形式の前記第二のトランジスタの前記ゲートに結合されている、前記第二の形式の第四のトランジスタと、
    第一及び第二の端子を含み、前記第一の端子は前記第二の形式の前記第四のトランジスタの前記第二の端子に結合されている、第一の抵抗器と、
    エミッタが前記第一の抵抗器の前記第二の端子に結合され、コレクタが前記グラウンド接続点に結合され、ベースが前記コレクタに結合された、第二のバイポーラ接合トランジスタと、
    第一の入力が前記第二の形式の前記第一のトランジスタの前記第一の端子に結合され、第一の出力が前記第二の形式の前記第一のトランジスタの前記ゲートに結合され、第二の出力が前記第二の形式の前記第二のトランジスタの前記ゲートに結合された、第一の制御回路と、
    第一の入力が前記第一の形式の前記第四のトランジスタの前記第二の端子に結合され、第一の出力が前記第一の形式の前記第三のトランジスタの前記ゲートに結合され、第二の出力が前記第一の形式の前記第四のトランジスタの前記ゲートに結合された、第二の制御回路と、
    を備えることを特徴とするバンドギャップ基準生成器。
  26. 前記第一の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第五のトランジスタを備え、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第一の制御回路の前記第一の入力に結合されており、第一の端子が前記第二の形式の前記第五のトランジスタの前記第二の端子に結合され、第二の端子が前記第一の制御回路の前記第一の出力に結合された第二の抵抗器を備え、第一の端子が前記第二の抵抗器の前記第二の端子に結合され、第二の端子が前記第一の制御回路の前記第二の出力に結合された第三の抵抗器を備え、第一の端子が前記第三の抵抗器の前記第二の端子に結合され、第二の端子が前記グラウンド接続点に結合された第四の抵抗器を備え、
    前記第二の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第六のトランジスタを備え、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第二の制御回路の前記第一の入力に結合されており、第一の端子が前記第二の形式の前記第六のトランジスタの前記第二の端子に結合され、第二の端子が前記第二の制御回路の前記第一の出力に結合された第五の抵抗器を備え、第一の端子が前記第五の抵抗器の前記第二の端子に結合され、第二の端子が前記第二の制御回路の前記第二の出力に結合された第六の抵抗器を備え、第一の端子が前記第六の抵抗器の前記第二の端子に結合され、第二の端子が前記グラウンド接続点に結合された第七の抵抗器を備える、
    請求項25記載のバンドギャップ基準生成器。
  27. 前記コレクタへの前記エミッタを選択的に短絡するために、前記第二のバイポーラ接合トランジスタの前記エミッタと前記コレクタの間にスイッチが結合された、
    をさらに備える請求項25記載のバンドギャップ基準生成器。
  28. 前記第一の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第五のトランジスタを備え、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第一の制御回路の前記第一の入力に結合されており、第一の端子が前記第二の形式の前記第五のトランジスタの前記第二の端子に結合され、第二の端子が前記第一の制御回路の前記第一の出力に結合された第二の抵抗器を備え、第一の端子が前記第二の抵抗器の前記第二の端子に結合され、第二の端子が前記第一の制御回路の前記第二の出力に結合された第三の抵抗器を備え、第一の端子が前記第三の抵抗器の前記第二の端子に結合され、第二の端子を含む第四の抵抗器を備え、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第六のトランジスタを備え、前記第二の端子は前記グラウンド接続点に結合されており、前記第一の端子は前記第四の抵抗器の前記第二の端子に結合されており、前記ゲートはイネーブルな信号接続点に結合されており、
    前記第二の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第七のトランジスタを備え、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第二の制御回路の前記第一の入力に結合されており、第一の端子が前記第二の形式の前記第六のトランジスタの前記第二の端子に結合され、第二の端子が前記第二の制御回路の前記第一の出力に結合された第五の抵抗器を備え、第一の端子が前記第五の抵抗器の前記第二の端子に結合され、第二の端子が前記第二の制御回路の前記第二の出力に結合された第六の抵抗器を備え、第一の端子が前記第六の抵抗器の前記第二の端子に結合され、第二の端子を含む第七の抵抗器を備え、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第八のトランジスタを備え、前記第二の端子は前記グラウンド接続点に結合されており、前記第一の端子は前記第七の抵抗器の前記第二の端子に結合されており、前記ゲートは前記イネーブルの信号接続点に結合されている、
    請求項25記載のバンドギャップ基準生成器。
  29. 前記第二の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第五のトランジスタをさらに備え、前記第一の端子は前記電圧波節に結合されており、前記第二の端子は前記第二の制御回路の前記第一の出力に結合されており、前記ゲートは前記イネーブルの信号接続点に結合されている、
    請求項28記載のバンドギャップ基準生成器。
  30. 前記イネーブルの信号接続点はパワーダウン信号接続点である、
    請求項28記載のバンドギャップ基準生成器。
  31. 前記第一及び第二の制御回路はパワーダウン回路を含む、
    請求項28記載のバンドギャップ基準生成器。
  32. 前記第一及び第二の制御回路にバイアスをかけるためのバイアスをかける回路、
    をさらに備える請求項31記載のバンドギャップ基準生成器。
  33. 前記第一の制御回路は、間にチャネルを持つように離して置かれる前記第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第九のトランジスタを備え、前記第一の端子は前記第二の形式の前記第六のトランジスタの前記第一の端子に結合されており、前記第二の端子は前記第二の形式の前記第六のトランジスタの前記第二の端子に結合されており、
    前記第二の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第十のトランジスタをさらに備え、前記第一の端子は前記第二の形式の前記第八のトランジスタの前記第一の端子に結合されており、前記第二の端子は前記第二の形式の前記第八のトランジスタの前記第二の端子に結合されており、
    前記第二の形式の前記第九及び第十のトランジスタにバイアスをかけるためのバイアスをかける回路、
    をさらに備える請求項28記載のバンドギャップ基準生成器。
  34. 前記バイアスをかける回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第一の形式の第五のトランジスタを備え、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第一の形式の前記第一のトランジスタの前記ゲートに結合されており、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第一の形式の第六のトランジスタを備え、前記第一の端子は前記第一の形式の前記第五のトランジスタの前記第二の端子に結合されており、前記ゲートは前記第一の形式の前記第二のトランジスタの前記ゲートに結合されており、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第十一のトランジスタを備え、前記第一の端子は前記第一の形式の前記第六のトランジスタの前記ゲート及び前記第二の端子に結合されており、前記第二の端子は前記グラウンド接続点に結合されており、前記ゲートは前記第二の形式の前記第九及び第十のトランジスタの前記ゲートに結合されている、
    請求項33記載のバンドギャップ基準生成器。
  35. 起動電流を提供する起動回路をさらに備える、
    請求項32記載のバンドギャップ基準生成器。
  36. 前記起動回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第一の形式の第七のトランジスタを備え、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記グラウンド接続点に結合されており、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第一の形式の第八のトランジスタを備え、前記第一の端子は前記第一の形式の前記第七のトランジスタの前記第二の端子に結合されており、前記ゲートは前記グラウンド接続点に結合されており、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第十一のトランジスタを備え、前記第二の端子は前記グラウンド接続点に結合されており、前記第一の端子は前記第一の形式の前記第八のトランジスタの前記第二の端子に結合されており、前記ゲートは前記第一の端子に結合されており、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第十三のトランジスタを備え、前記第一の端子は前記第二の形式の前記十一のトランジスタの前記第一の端子に結合されており、前記第二の端子は前記第二の形式の前記第十一のトランジスタの前記第二の端子に結合されており、前記ゲートは前記第二の形式の前記第十一のトランジスタの前記第一の端子に結合されており、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第十四のトランジスタを備え、前記第一の端子は前記第一の形式の前記第一のトランジスタの前記ゲートに結合されており、前記第二の端子は前記グラウンド接続点に結合されており、前記ゲートは前記第二の形式の前記第十一のトランジスタの前記第一の端子に結合されている、
    請求項35記載のバンドギャップ基準生成器。
  37. 前記コレクタへの前記エミッタを選択的に短絡するために、前記第二のバイポーラ接合トランジスタの前記エミッタと前記コレクタの間にスイッチが結合された、
    をさらに備える請求項28記載のバンドギャップ基準生成器。
  38. 前記スイッチは、前記第二の形式の前記第四のMOSトランジスタ内の電流をサンプリングするために、動的に開閉される、
    請求項37記載のバンドギャップ基準生成器。
  39. 前記第一の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第五のトランジスタを備え、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第一の制御回路の前記第一の入力に結合されており、
    第一の端子が前記第二の形式の前記第五のトランジスタの前記第二の端子に結合され、第二の端子が前記第一の制御回路の前記第一の出力に結合された第二の抵抗器を備え、
    第一の端子が前記第二の抵抗器の前記第二の端子に結合され、第二の端子が前記第一の制御回路の前記第二の出力に結合された第三の抵抗器を備え、
    第一の端子が前記第三の抵抗器の前記第二の端子に結合され、第二の端子を含む第四の抵抗器を備え、
    第一の端子が前記第四の抵抗器の前記第二の端子に結合され、第二の端子が前記グラウンド接続点に結合された第一の電流源を備え、
    前記第二の制御回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第二の形式の第六のトランジスタを備え、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第二の制御回路の前記第一の入力に結合されており、
    第一の端子が前記第二の形式の前記第六のトランジスタの前記第二の端子に結合され、第二の端子が前記第二の制御回路の前記第一の出力に結合された第五の抵抗器を備え、
    第一の端子が前記第五の抵抗器の前記第二の端子に結合され、第二の端子が前記第二制御回路の前記第二の出力に結合された第六の抵抗器を備え、
    第一の端子が前記第六の抵抗器の前記第二の端子に結合され、第二の端子を含む第七の抵抗器を備え、
    第一の端子が前記第七の抵抗器の前記第二の端子に結合され、第二の端子が前記グラウンド接続点に結合された第二の電流源を備える、
    請求項28記載のバンドギャップ基準生成器。
  40. 第一の端子が前記第二のバイポーラ接合トランジスタの前記エミッタに結合され、第二の端子が前記第二のバイポーラ接合トランジスタの前記コレクタに結合された第八の抵抗器、
    をさらに備える請求項39記載のバンドギャップ基準生成器。
  41. 出力回路をさらに備える請求項40記載のバンドギャップ基準生成器。
  42. 前記出力回路は、間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第一の形式の第五のトランジスタを備え、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第一の形式の前記第一のトランジスタの前記ゲートに結合されており、
    間にチャネルを持つように離して置かれる第一及び第二の端子を含みかつ前記チャネル内の電流を制御するためのゲートを含む前記第一の形式の第六のトランジスタを備え、前記第一の端子は前記第一の形式の前記第五のトランジスタの前記第二の端子に結合されており、前記ゲートは前記第一の形式の前記第二のトランジスタの前記ゲートに結合されており、
    第一の端子が出力ノードを形成するように前記第一の形式の前記第六のトランジスタの前記第二の端子に結合され、第二の端子が前記グラウンド接続点に結合された第九の抵抗器を備える、
    請求項41記載のバンドギャップ基準生成器。
  43. メモリーアレイと、
    フューズ回路と、
    請求項11記載のバンドギャップ基準生成器と、
    を備えることを特徴とするシステム。
  44. メモリーアレイと、
    フューズ回路と、
    請求項5記載のバンドギャップ基準生成器と、
    を備えることを特徴とするシステム。
  45. メモリーアレイと、
    フューズ回路と、
    請求項6記載のバンドギャップ基準生成器と、
    を備えることを特徴とするシステム。
  46. メモリーアレイと、
    フューズ回路と、
    請求項8記載のバンドギャップ基準生成器と、
    を備えることを特徴とするシステム。
  47. メモリーアレイと、
    フューズ回路と、
    請求項10記載のバンドギャップ基準生成器と、
    を備えることを特徴とするシステム。
JP2004320934A 2003-12-29 2004-11-04 低電圧ｃｍｏｓバンドギャップ基準 Active JP4724407B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/748,540 US6943617B2 (en) 2003-12-29 2003-12-29 Low voltage CMOS bandgap reference
US10/748540 2003-12-29

Publications (3)

Publication Number Publication Date
JP2005196738A true JP2005196738A (ja) 2005-07-21
JP2005196738A5 JP2005196738A5 (ja) 2007-12-20
JP4724407B2 JP4724407B2 (ja) 2011-07-13

Family

ID=34700916

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004320934A Active JP4724407B2 (ja) 2003-12-29 2004-11-04 低電圧ｃｍｏｓバンドギャップ基準

Country Status (5)

Country Link
US (1) US6943617B2 (ja)
JP (1) JP4724407B2 (ja)
KR (1) KR101027304B1 (ja)
CN (1) CN100530021C (ja)
TW (1) TWI345689B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008032606A1 (fr) * 2006-09-13 2008-03-20 Panasonic Corporation Circuit de courant de référence, circuit de tension de référence et circuit de mise en marche
CN102594100A (zh) * 2011-01-14 2012-07-18 英飞凌科技奥地利有限公司 用于驱动开关晶体管的系统和方法
JP2015203945A (ja) * 2014-04-14 2015-11-16 ルネサスエレクトロニクス株式会社 電流生成回路、それを備えたバンドギャップリファレンス回路及び半導体装置
JP2018018561A (ja) * 2017-11-06 2018-02-01 ルネサスエレクトロニクス株式会社 半導体装置及び電子システム
WO2022239563A1 (ja) * 2021-05-14 2022-11-17 富士電機株式会社 集積回路および半導体モジュール

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007017926A1 (ja) * 2005-08-08 2007-02-15 Spansion Llc 半導体装置およびその制御方法
US7411443B2 (en) * 2005-12-02 2008-08-12 Texas Instruments Incorporated Precision reversed bandgap voltage reference circuits and method
CN1987710B (zh) * 2005-12-23 2010-05-05 深圳市芯海科技有限公司 一种电压调整装置
US7728574B2 (en) 2006-02-17 2010-06-01 Micron Technology, Inc. Reference circuit with start-up control, generator, device, system and method including same
US20080129271A1 (en) * 2006-12-04 2008-06-05 International Business Machines Corporation Low Voltage Reference System
US20080157746A1 (en) * 2006-12-29 2008-07-03 Mediatek Inc. Bandgap Reference Circuits
US8169387B2 (en) * 2007-09-14 2012-05-01 Ixys Corporation Programmable LED driver
CN101482761B (zh) * 2008-01-09 2010-09-01 辉芒微电子（深圳）有限公司 基准源启动电路
CN101488755B (zh) * 2008-01-14 2010-12-29 盛群半导体股份有限公司 Cmos串联比较器、单端coms反相器及其各自的控制方法
US8018197B2 (en) * 2008-06-18 2011-09-13 Freescale Semiconductor, Inc. Voltage reference device and methods thereof
US7859918B1 (en) * 2009-10-12 2010-12-28 Xilinx, Inc. Method and apparatus for trimming die-to-die variation of an on-chip generated voltage reference
CN101763136A (zh) * 2009-11-09 2010-06-30 天津南大强芯半导体芯片设计有限公司 一种非对称带隙基准电路
CN102148051B (zh) * 2010-02-10 2015-05-27 上海华虹宏力半导体制造有限公司 存储器和灵敏放大器
CN101814829B (zh) * 2010-04-22 2015-09-16 上海华虹宏力半导体制造有限公司 电荷泵电路的参考电压产生电路及电荷泵电路
TWI435201B (zh) 2011-03-07 2014-04-21 Realtek Semiconductor Corp 產生啟動重置訊號之訊號產生裝置
FR2975512B1 (fr) * 2011-05-17 2013-05-10 St Microelectronics Rousset Procede et dispositif de generation d'une tension de reference ajustable de bande interdite
CN102854913B (zh) * 2011-06-28 2015-11-25 比亚迪股份有限公司 一种带隙基准电压源电路
US9092044B2 (en) 2011-11-01 2015-07-28 Silicon Storage Technology, Inc. Low voltage, low power bandgap circuit
CN104697658B (zh) * 2013-12-10 2017-08-08 展讯通信（上海）有限公司 一种传感器电路
US9342089B2 (en) * 2014-04-25 2016-05-17 Texas Instruments Deutschland Gmbh Verification of bandgap reference startup
EP4212983A1 (en) * 2015-05-08 2023-07-19 STMicroelectronics S.r.l. Circuit arrangement for the generation of a bandgap reference voltage
US9431094B1 (en) * 2016-01-04 2016-08-30 Micron Technology, Inc. Input buffer
CN105955386A (zh) * 2016-05-12 2016-09-21 西安电子科技大学 超低压cmos阈值带隙基准电路
CN105955388A (zh) * 2016-05-26 2016-09-21 京东方科技集团股份有限公司 一种基准电路
KR102347178B1 (ko) * 2017-07-19 2022-01-04 삼성전자주식회사 기준 전압 회로를 포함하는 단말 장치
US10673321B2 (en) 2017-11-27 2020-06-02 Marvell Asia Pte., Ltd. Charge pump circuit with built-in-retry
US11137788B2 (en) * 2018-09-04 2021-10-05 Stmicroelectronics International N.V. Sub-bandgap compensated reference voltage generation circuit
CN109634346B (zh) * 2018-12-20 2020-12-18 上海贝岭股份有限公司 带隙基准电压电路
KR20210064497A (ko) 2019-11-25 2021-06-03 삼성전자주식회사 밴드갭 기준 전압 생성 회로
CN113934252B (zh) * 2020-07-13 2022-10-11 瑞昱半导体股份有限公司 用于能隙参考电压电路的降压电路
CN112181036B (zh) * 2020-08-21 2022-01-11 成都飞机工业（集团）有限责任公司 一种用于抗辐射场景的电压和电流基准电路
CN112783252B (zh) * 2020-12-23 2021-12-10 杭州晶华微电子股份有限公司 半导体装置以及半导体集成电路
CN114578886B (zh) * 2022-05-06 2022-07-12 成都市安比科技有限公司 一种偏置电流可编程电路
CN115390616B (zh) * 2022-10-25 2023-01-03 太景科技(南京)有限公司 一种偏置装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03186910A (ja) * 1989-11-17 1991-08-14 Samsung Semiconductor Inc Ｃｍｏｓバンドギャップ電圧基準回路
JPH10260746A (ja) * 1997-03-18 1998-09-29 Motorola Inc バンドギャップ基準回路およびその方法
JP2000089844A (ja) * 1998-08-28 2000-03-31 Lucent Technol Inc Ｃｍｏｓバンドギャップ電圧基準
US6507179B1 (en) * 2001-11-27 2003-01-14 Texas Instruments Incorporated Low voltage bandgap circuit with improved power supply ripple rejection
US6529066B1 (en) * 2000-02-28 2003-03-04 National Semiconductor Corporation Low voltage band gap circuit and method

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593208A (en) * 1984-03-28 1986-06-03 National Semiconductor Corporation CMOS voltage and current reference circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03186910A (ja) * 1989-11-17 1991-08-14 Samsung Semiconductor Inc Ｃｍｏｓバンドギャップ電圧基準回路
JPH10260746A (ja) * 1997-03-18 1998-09-29 Motorola Inc バンドギャップ基準回路およびその方法
JP2000089844A (ja) * 1998-08-28 2000-03-31 Lucent Technol Inc Ｃｍｏｓバンドギャップ電圧基準
US6529066B1 (en) * 2000-02-28 2003-03-04 National Semiconductor Corporation Low voltage band gap circuit and method
US6507179B1 (en) * 2001-11-27 2003-01-14 Texas Instruments Incorporated Low voltage bandgap circuit with improved power supply ripple rejection

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008032606A1 (fr) * 2006-09-13 2008-03-20 Panasonic Corporation Circuit de courant de référence, circuit de tension de référence et circuit de mise en marche
US7808307B2 (en) 2006-09-13 2010-10-05 Panasonic Corporation Reference current circuit, reference voltage circuit, and startup circuit
JP4787877B2 (ja) * 2006-09-13 2011-10-05 パナソニック株式会社 基準電流回路、基準電圧回路、およびスタートアップ回路
CN102594100A (zh) * 2011-01-14 2012-07-18 英飞凌科技奥地利有限公司 用于驱动开关晶体管的系统和方法
JP2015203945A (ja) * 2014-04-14 2015-11-16 ルネサスエレクトロニクス株式会社 電流生成回路、それを備えたバンドギャップリファレンス回路及び半導体装置
US9891650B2 (en) 2014-04-14 2018-02-13 Renesas Electronics Corporation Current generation circuit, and bandgap reference circuit and semiconductor device including the same
JP2018018561A (ja) * 2017-11-06 2018-02-01 ルネサスエレクトロニクス株式会社 半導体装置及び電子システム
WO2022239563A1 (ja) * 2021-05-14 2022-11-17 富士電機株式会社 集積回路および半導体モジュール

Also Published As

Publication number Publication date
US6943617B2 (en) 2005-09-13
TWI345689B (en) 2011-07-21
KR101027304B1 (ko) 2011-04-06
CN100530021C (zh) 2009-08-19
CN1637678A (zh) 2005-07-13
US20050140428A1 (en) 2005-06-30
KR20050069872A (ko) 2005-07-05
JP4724407B2 (ja) 2011-07-13
TW200522372A (en) 2005-07-01

Similar Documents

Publication Publication Date Title
JP4724407B2 (ja) 低電圧ｃｍｏｓバンドギャップ基準
KR101800601B1 (ko) 전류 또는 전압을 생성하는 회로들 및 방법들
US7583070B2 (en) Zero power start-up circuit for self-bias circuit
JP3417630B2 (ja) 半導体集積回路装置とフラッシュメモリ及び不揮発性記憶装置
US6841982B2 (en) Curved fractional CMOS bandgap reference
JP2823822B2 (ja) ほぼ一定の基準電流を発生するための電流発生器回路
US5253201A (en) Writing control circuit employed in non-volatile semiconductor memory device
JP3139542B2 (ja) 参照電圧発生回路
US7825698B2 (en) Method and apparatus for systematic and random variation and mismatch compensation for multilevel flash memory operation
US20040245975A1 (en) High voltage shunt regulator for flash memory
US6026023A (en) Non-volatile semiconductor memory
JP2001229687A (ja) 電圧レギュレータ回路および半導体メモリ装置
US6734719B2 (en) Constant voltage generation circuit and semiconductor memory device
US6906956B2 (en) Band-gap voltage reference
JP2006133916A (ja) 基準電圧回路
US7583107B2 (en) Sense amplifier circuit for low voltage applications
US6525966B1 (en) Method and apparatus for adjusting on-chip current reference for EEPROM sensing
Srinivasan et al. A compact programmable CMOS reference with±40μV accuracy
Negut et al. Analog Floating Gate approach for programmable current mirrors and current sources
KR20020056204A (ko) 플래쉬 메모리 소자의 포스트 프로그램 검증 회로
KR100525914B1 (ko) 파워업 리셋 회로
JP2002150786A (ja) 不揮発性半導体記憶装置
Eng Generation of analog voltages to improve flash memory read speed
JPH06119069A (ja) 基準電圧発生回路
JPH0629551A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071102

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071102

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101004

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101224

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110322

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110411

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140415

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4724407

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250