JPH0629551A

JPH0629551A - 半導体記憶装置

Info

Publication number: JPH0629551A
Application number: JP20722592A
Authority: JP
Inventors: Atsuo Omiya; 厚生近江谷; Masaru Kaneko; 優金子; Kenichi Ishibashi; 謙一石橋; Masaru Iwabuchi; 勝岩渕
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 1992-07-11
Filing date: 1992-07-11
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】読み出し動作電圧範囲を拡大できる半導体記
憶装置を提供する。【構成】電源電圧の上昇に対して一定のレベルにレベ
ルクランプされたワード線の選択レベルに対して低いし
きい値電圧か高いしきい値電圧かを持つようにされた記
憶素子がワード線とデータ線の交点にマトリックス配置
されてなるメモリアレイからのメモリ電流をセンスする
回路として、ソース入力の増幅ＭＯＳＦＥＴと、この増
幅ＭＯＳＦＥＴのドレインと電源電圧との間に設けら
れ、ゲートに電源電圧を基準にしたほぼ一定電圧が供給
されるＰチャンネル型負荷ＭＯＳＦＥＴを用いる。【効果】Ｐチャンネル型負荷ＭＯＳＦＥＴのゲート，
ソース間電圧が一定にされているから、電源電圧ＶＣＣ
の上昇に無関係にほぼ一定の電圧−電流特性を用いて正
確にメモリ電流を識別することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えばＥＰＲＯＭ（イレーザブル＆プログラマブル
・リード・オンリー・メモリ）に利用して有効な技術に
関するものである。

【０００２】

【従来の技術】ＥＰＲＯＭに関しては、例えば１９９０
年アイ・エス・エス・シー・シー・ダイジェストオブ
テクニカルペーパーズ，第５６頁（ＩＳＳＣＣ DIG
EST OFTHCHNICAL PAPERS P.56）がある。

【０００３】

【発明が解決しようとする課題】このようなＥＰＲＯＭ
では、メモリセルはワード線の選択レベルに対して低い
しきい値電圧か高いしきい値電圧かを持つようにされ
る。このとき、ワード線の選択レベルが電源電圧の上昇
に伴い上昇したのでは、メモリセルが高いしきい値電圧
を持つようにされたにもかかわらず、ワード線の選択レ
ベルの上昇にともないメモリ電流を流すようにされてし
まう。このため、ワード線には選択レベルが一定レベル
以上に高くならないようにレベルクランプ回路が設けら
れる。

【０００４】センスアンプの初段増幅回路として、ソー
ス入力の増幅ＭＯＳＦＥＴと、この増幅ＭＯＳＦＥＴに
直列に挿入されたＰチャンネル型負荷ＭＯＳＦＥＴが用
いられる。このＰチャンネル型負荷ＭＯＳＦＥＴのゲー
トは、回路の接地点に接続されることによって定常的に
オン状態にされる。このＰチャンネル型ＭＯＳＦＥＴ
は、図５の電流−電圧特性図に示すようなゲート，ソー
ス間電圧ＶＧＳをパラメータとする特性曲線を持つ。例
えば、比較的小さなゲート，ソース間電圧のもとでは、
メモリ電流Ｉ１が流れると、上記特性曲線上の交点ｂに
対応した比較的大きなドレイン，ソース間電圧ＶＤＳＢ
を持つようにされる。これに対して、メモリ電流が０な
ら原点ａに対応して理論的にはドレイン，ソース間電圧
は０になる。このようなメモリ電流に対応してＶＣＣ−
ＶＤＳＢのようなロウレベルと、ＶＣＣ−０のようなハ
イレベルのセンス出力を形成する。

【０００５】しかしながら、上記のようにＰチャンネル
型ＭＯＳＦＥＴのゲートに接地電位を供給したのでは、
ゲートとソース間電圧ＶＧＳは電源電圧ＶＣＣに対応し
た電圧となる。このゲート，ソース間電圧ＶＧＳが電源
電圧ＶＣＣの上昇に伴って大きくなると、飽和領域に対
応したドレイン電流が大きくなる。したがって、ワード
線のクランプ作用によって、記憶素子の低いしきい値電
圧に対応したメモリ電流がＩ１やＩ２のように比較的小
さな一定電流に制限されるため、ドレイン，ソース間電
圧ＶＤＳＣのように小さなレベルになってしまう。この
ようにドレイン，ソース間電圧ＶＤＳＣのように小さな
電圧しか得られないときには、記憶素子の高いしきい値
電圧に対応したメモリ電流が０か小さな電流しか流れな
いときのドレイン，ソース間電圧との差が小さくなり、
読み出しが行われる記憶素子のメモリ電流の大小の識別
が困難になってしまう。

【０００６】この発明の目的は、読み出し動作電圧範囲
を拡大できる半導体記憶装置を提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電源電圧の上昇に対して一
定のレベルにレベルクランプされたワード線の選択レベ
ルに対して低いしきい値電圧か高いしきい値電圧かを持
つようにされた記憶素子がワード線とデータ線の交点に
マトリックス配置されてなるメモリアレイからのメモリ
電流をセンスする回路として、ソース入力の増幅ＭＯＳ
ＦＥＴと、この増幅ＭＯＳＦＥＴのドレインと電源電圧
との間に設けられ、ゲートに電源電圧を基準にしたほぼ
一定電圧が供給されるＰチャンネル型負荷ＭＯＳＦＥＴ
を用いる。

【０００８】

【作用】上記した手段によれば、Ｐチャンネル型負荷Ｍ
ＯＳＦＥＴのゲート，ソース間電圧が一定にされている
から、電源電圧ＶＣＣの上昇に無関係にほぼ一定の電圧
−電流特性を用いて正確にメモリ電流を識別することが
できる。

【０００９】

【実施例】図１には、この発明に係るＥＰＲＯＭの一実
施例であるメモリアレイ部と主要な周辺回路の回路図が
示されている。同図の各回路素子は、特に制限されない
が、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技
術によって、１個の単結晶シリコンのような半導体基板
上において形成される。同図において、ＰチャンネルＭ
ＯＳＦＥＴは、そのチャンネル（バックゲート）部に矢
印が付加されることによってＮチャンネルＭＯＳＦＥＴ
と区別される。このことは他の図面においても同様であ
る。

【００１０】特に制限されないが、集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、電源電圧ＶＣＣ
に結合される。ただし、高電圧回路であれば、それに対
応するＰチャンネルＭＯＳＦＥＴが形成されるＮ型ウェ
ル領域は、外部から与えられる高電圧ＶＰＰ、内部発生
高電圧等に接続される。

【００１１】集積回路は、単結晶Ｎ型シリコンからなる
半導体基板上に形成してもよい。この場合、Ｎチャンネ
ルＭＯＳＦＥＴと不揮発性記憶素子はＰ型ウェル領域に
形成され、ＰチャンネルＭＯＳＦＥＴはＮ型基板上に形
成される。なお、この発明において、ＭＯＳＦＥＴは絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味
で用いている。

【００１２】上記メモリアレイとして、代表として例示
的に８つのメモリセルＭ１〜Ｍ８がが例示的に示されて
いる。すなわち、例示的に示されているコントロールゲ
ートとフローティングゲートを有するスタックドゲート
構造のメモリセル（不揮発性メモリ素子…ＭＯＳＦＥＴ
Ｍ１〜Ｍ８）と、ワード線Ｗ０〜Ｗｍ及びデータ線Ｄ
０、Ｄ１〜Ｄｊ、Ｄｊ＋１によりメモリアレイが構成さ
れている。

【００１３】上記例示的に示されているメモリアレイに
おいて、同じ行に配置されたメモリセルＭ１とＭ２及び
Ｍ５とＭ６（Ｍ３とＭ４及びＭ７とＭ８）のコントロー
ルゲートは、それぞれ対応するワード線Ｗ０（Ｗｍ）に
接続される。ワード線Ｗ０，Ｗｍは、ワードドライバを
構成するレベル変換回路ＬＶＣ０，ＬＶＣｍにより駆動
される。アドレスデコーダ回路ＤＥＣの出力がロウレベ
ルにされると、カット用ＭＯＳＦＥＴＱ１を通してロウ
レベルが伝えられてＮチャンネル型ＭＯＳＦＥＴＱ３は
オフ状態に、Ｐチャンネル型ＭＯＳＦＥＴＱ２はオン状
態となり、高電圧ＶＰＰがワード線Ｗ０に伝えられる。
上記アドレスデコーダ回路ＤＥＣの出力信号がハイレベ
ルのときには、カット用ＭＯＳＦＥＴＱ１を通してＮチ
ャンネル型ＭＯＳＦＥＴＱ３はオン状態にし、ワード線
Ｗ０を回路の接地電位のようなロウレベルに低下させ
る。このロウレベルにより帰還用のＰチャンネル型ＭＯ
ＳＦＥＴＱ４がオン状態となって、入力信号を高電圧Ｖ
ＰＰまで高くするので、Ｐチャンネル型ＭＯＳＦＥＴＱ
２をオフ状態にすることができる。このような入力信号
の上昇に伴いカット用ＭＯＳＦＥＴＱ１がオフ状態にな
るため、高電圧ＶＰＰから電源電圧ＶＣＣで動作してハ
イレベルの出力信号を形成しているデコーダ回路ＤＥＣ
向かって直流電流が流れるのが防止される。読み出し動
作のときには、ＶＰＰはＶＣＣに切り替えられる。

【００１４】読み出し動作において、電源電圧ＶＣＣの
上昇によりワード線の選択レベルが上昇したのでは、相
対的に高いしきい値電圧を持つようにされたメモリセル
の情報電荷が失われた結果になってしまう。そこで、上
記レベル変換回路ＬＶＣ０，ＬＶＣｍの出力信号は、例
示的に示されているデプレッション型ＭＯＳＦＥＴＱ
９，Ｑ１０を介して対応するワード線Ｗ０，Ｗｍに伝え
られる。このデプレッション型ＭＯＳＦＥＴＱ９，Ｑ１
０のゲートには、制御信号ＰＲＯＧが供給される。この
信号ＰＲＯＧは、書き込み動作のとのにはＶＰＰに対応
した比較的高い電圧にされるので、上記のようなレベル
変換回路ＬＶＣ０，ＬＶＣｍ等で形成されたＶＰＰに対
応した高電圧をワード線Ｗ０，Ｗｍ等に伝えることがで
きる。この信号ＰＲＯＧは、読み出し動作のとのには回
路の接地電位に対応した０Ｖにされる。これにより、レ
ベル変換回路ＬＶＣ０，ＬＶＣｍ等により電源電圧ＶＣ
Ｃに対応した選択レベルが出力されるにもかかわらず、
ワード線Ｗ０，Ｗｍの選択レベルはこれらデプレッショ
ン型ＭＯＳＦＥＴＱ９，Ｑ１０のしきい値電圧により制
限される。

【００１５】上記メモリアレイにおいて、同じ列に配置
されたメモリセルＭ１，Ｍ３とＭ２とＭ４ドレインは、
それぞれ対応するデータ線Ｄ０とＤ１に接続され、メモ
リセルＭ５，Ｍ７とＭ６とＭ８ドレインは、それぞれ対
応するデータ線ＤｊとＤｊ＋１に接続されている。メモ
リセルＭ１〜Ｍ８のソースは、共通ソース線ＣＳに接続
される。

【００１６】特に制限されないが、８ビット（あるいは
１６ビット等）のような複数ビットの単位での書き込み
／読み出しを行うため、上記メモリアレイは、合計で８
組（あるいは１６組等）のように複数組設けられるよう
構成される。同図には、そのうちの１ビット分の回路が
示されている。

【００１７】上記１つのメモリアレイを構成する各デー
タ線Ｄ０〜Ｄｊ＋１は、図示しないＹ系デコーダによっ
て形成された選択信号Ｙ０，Ｙ１〜Ｙｊ，Ｙｊ＋１を受
けるＹゲートを構成するカラム（列）選択スイッチＭＯ
ＳＦＥＴＱ２０，Ｑ２１〜Ｑ２４，Ｑ２５を介して、共
通データ線ＣＤに接続される。共通データ線ＣＤは、書
き込み負荷回路ＷＡ０の出力端子に接続される。この書
き込み負荷回路ＷＡ０は、８ビット構成のデータ端子に
対応した外部端子Ｄ０〜Ｄ７のうち、対応するＤ０端子
から入力される書込み信号を受ける書込み用のデータ入
力バッファの出力信号Ｄｉを受けるＭＯＳＦＥＴＱ１５
及び制御信号ＰＲＯＧを受けるＭＯＳＦＥＴＱ１７から
なる直列回路から構成され、高電圧端子ＶＰＰの電圧を
書き込みデータＤｉに対応して共通データ線ＣＤに伝え
る。

【００１８】上記共通データ線ＣＤには、スイッチＭＯ
ＳＦＥＴＱ１１を介してセンスアンプＳＡ０の入力段回
路の入力端子に結合される。入力段の増幅動作を行うＭ
ＯＳＦＥＴＱ１２，Ｑ１３と、その制御用インバータ回
路Ｎ１，Ｎ２とＣＭＯＳインバータ回路Ｎ３とで構成さ
れる回路をセンスアンプＳＡ０と呼ぶ事とする。上記Ｍ
ＯＳＦＥＴＱ１１は、制御信号ＰＲＯＧを受けるインバ
ータ回路Ｎ１の出力信号によって制御され、書き込み動
作のときにはオフ状態にされる。これにより、書き込み
時のおける共通データ線ＣＤの比較的高い電位がセンス
アンプＳＡ０の入力に供給されることを防いでいる。

【００１９】読み出し動作において、共通データ線ＣＤ
に読み出されたメモリセルの記憶レベルは、読み出し時
にオン状態にされるＭＯＳＦＥＴＱ１１を通して、その
ソースが接続されたＮチャンネル型の増幅ＭＯＳＦＥＴ
Ｑ１２のソースに供給される。この増幅ＭＯＳＦＥＴＱ
１２のドレインと電源電圧端子ＶＣＣとの間には、電圧
発生回路ＶＧＣにより形成されたゲート電圧ＶＧがゲー
トに供給されたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１
３が設けられる。上記負荷ＭＯＳＦＥＴＱ１３から、増
幅ＭＯＳＦＥＴＱ１２を介して選択されたメモリセルの
メモリ電流が流れるようにされる。

【００２０】上記増幅ＭＯＳＦＥＴＱ１２の感度を高く
するため、特に制限されないが、読み出し入力信号は反
転増幅回路として作用するインバータ回路Ｎ２の入力に
供給される。反転増幅回路としてのインバータ回路Ｎ２
の出力信号は、上記増幅ＭＯＳＦＥＴＱ１２のゲートに
供給される。このようなインバータ回路Ｎ２の挿入によ
って、ゲートに与えられるバイアス電圧が大きくされる
ので増幅ＭＯＳＦＥＴＱ１２の感度が高くなる。

【００２１】図６には、本発明が適用されたＥＰＲＯＭ
の一実施例の全体のブロック図が示されている。同図に
おいて、複数のワード線と、これらのワード線と交差す
るように配置された複数のデータ線と、ワード線とデー
タ線との各交差部に設けられた前記のようなメモリセル
Ｍがマトリックス配置されてメモリアレイ（又はメモリ
マット）ＭＡが構成される。メモリアレイＭＡにおい
て、前記図１と同様に横方向にワード線が延長するよう
配置され、ワード線にはメモリセルのコントロールゲー
トが結合される。また、縦方向にデータ線（又はビット
線あるいはディジット線とも呼ばれる場合がある。）と
ソース線が延長するよう配置される。これらのデータ線
とソース線には、メモリセルのドレインとソースがそれ
ぞれに対応して共通に接続される。

【００２２】ＡＤＢは、アドレスバッファであり、外部
端子を介して供給される外部アドレス信号Ａ０〜Ａｉを
受けて、Ｘ系のアドレス信号に応じた内部アドレス信号
ａｘとＹ系のアドレス信号に応じた内部アドレス信号ａ
ｙを形成する。ＸＤＣは、Ｘ系デコーダであり、上記ア
ドレスバッファＡＤＢにより形成された内部アドレス信
号ａｘをデコードして、この内部アドレス信号ａｘに従
ったワード線を選択する。

【００２３】ＹＤＣはＹ系デコーダであり、上記アドレ
スバッファＡＤＢにより形成された内部アドレス信号ａ
ｙをデコードして、内部アドレス信号ａｙに従ったデー
タ線を選択する。メモリアレイＭＡに設けられる複数の
データ線のうちの上記内部アドレス信号ａｙによって指
示された１本のデータ線を、共通データ線に結合させる
ＹゲートＹＧが設けられている。このＹゲートＹＧは、
上記Ｙ系デコーダＹＤＣにより形成されたデータ線選択
信号を受けて、上記１本のデータ線をそれに対応した共
通データ線に接続させる。

【００２４】このようにして、メモリアレイにおいて、
上記外部から供給されるアドレス信号Ａ０〜Ａｉに対応
したＸ系の内部アドレス信号ａｘとＹ系の内部アドレス
信号ａｙに従った１本のワード線と１本のデータ線が選
択され、この選択されたワード線とデータ線との交差部
に設けられたメモリセルが選択される。すなわち、選択
されたワード線及びデータ線に結合されたメモリセル
が、メモリアレイ内の複数のメモリセルから選択され
る。

【００２５】１回のメモリアクセスにより複数個のメモ
リセルを選択するようにする場合、言い換えるならば、
複数ビットのデータの書き込み／読み出しを行うように
する場合、上記のようなメモリアレイＭＡが複数個設け
られる。特に制限されないが、この実施例では８ビット
の単位でのデータの書き込み／読み出しが行われるよう
にされる。このときには、上記のようなメモリアレイＭ
ＡとＹゲートＹＧが８個設けられるが、同図には１つの
メモリアレイＭＡとＹゲートＹＧが代表として例示的に
示されている。

【００２６】本実施例においては、上記のように８個か
らなるそれぞれのメモリアレイＭＡから選択されたメモ
リセルに対して、ほゞ同時に書き込み動作あるいは読み
出し動作が行われる。すなわち、８ビット単位で情報の
書き込みあるいは読み出し動作が行われる。そのため
に、本実施例のＥＰＲＯＭには、８個の外部入出力端子
Ｄ０〜Ｄ７が設けられており、８個のメモリアレイＭＡ
とそれに対応する外部入出力端子Ｄ０〜Ｄ７との間に、
データ入力バッファとデータ出力バッファからなる入出
力回路ＩＯＢ、読み出し系の回路としてセンスアンプＳ
Ａ、書き込み系の回路として書き込み負荷回路ＷＡが設
けられている。これらのセンスアンプＳＡと書き込み負
荷回路ＷＡは、上記のような８個からなるメモリアレイ
ＭＡ及びＹゲートＹＧに応じて８個ずつ用意されて、そ
れぞれが外部入出力端子Ｄ０〜Ｄ７に対応している。す
なわち、同図のセンスアンプＳＡや書き込み負荷回路Ｗ
Ａ等は、８個の単位回路から構成されている。

【００２７】同図において、ＣＬＧは制御回路であり、
外部端子ＣＥＢ、ＯＥＢ及び、ＷＥＢと高電圧ＶＰＰに
供給される外部信号あるいは電圧と、上記内部回路から
の信号に応答して一連の動作に必要なタイミング信号を
形成する。例えば、制御回路ＣＬＧは、書き込みと読み
出し動作の制御のために、入出力回路ＩＯＢに信号線Ｉ
ＯＣを通して制御信号を送出することの他、センスアン
プＳＡと書き込み負荷回路ＷＡに制御信号ＰＲＯＧを供
給する。

【００２８】端子ＣＥＢはチップイネーブル信号が入力
される制御用入力端子であり、ＯＥＢはアウトプットイ
ネーブル信号が入力される制御用入力端子であり、ＷＥ
Ｂはライトイネーブル信号が入力される制御用入力端子
である。また、ＶＣＣは、各回路に約５Ｖのような電源
電圧ＶＣＣを供給するための外部端子であり、ＧＮＤは
各回路ブロックに回路の接地電位０Ｖを供給するための
外部端子である。ＶＰＰは、書き込み時に１２Ｖのよう
な高電圧が入力される高電圧端子である。

【００２９】図２には、電圧発生回路ＶＧＣの一実施例
の回路図が示されている。この電圧発生回路ＶＧＣは、
前記図１のセンスアンプＳＡに設けられた負荷ＭＯＳＦ
ＥＴＱ１３のゲートに供給されるゲート電圧ＶＧを発生
させる。Ｎチャンネル型ＭＯＳＦＥＴＱ３のゲートとド
レインは電源電圧ＶＣＣに接続される。このＭＯＳＦＥ
ＴＱ３のソースはＭＯＳＦＥＴＱ４のゲートに供給され
る。ＭＯＳＦＥＴＱ４のドレインは電源電圧ＶＣＣに接
続され、そのソースから電源電圧ＶＣＣを基準にした定
電圧ＶＧ（＝ＶＣＣ−２Ｖth）を出力する。ここで、２
ＶthはＭＯＳＦＥＴＱ３とＱ４の合成しきい値電圧であ
る。

【００３０】この実施例の電圧発生回路ＶＧＣは、上記
のように電源電圧ＶＣＣを基準にした定電圧ＶＧを形成
してＰチャンネル型ＭＯＳＦＥＴＱ１３を駆動する。こ
の構成では、電源電圧ＶＣＣの上昇に無関係にＰチャン
ネル型ＭＯＳＦＥＴＱ１３のゲート，ソース間電圧がほ
ぼ一定になる。それ故、図５の特性図において、負荷Ｍ
ＯＳＦＥＴＱ１３のゲート，ソース間電圧ＶＧＳが一定
であるので、メモリ電流が流れるとドレイン，ソース間
電圧がＶＤＳＢのような比較的大きな電圧を次段のＣＭ
ＯＳインバータ回路に出力することができる。なお、メ
モリ電流が流れないときには、ａ点のようにほぼドレイ
ン，ソース間電圧がほぼ０Ｖとなる。

【００３１】図３には、電圧発生回路ＶＧＣの他の一実
施例の回路図が示されている。この電圧発生回路ＶＧＣ
は、ＭＯＳＦＥＴＱ３，Ｑ４のソースにそれぞれ抵抗Ｒ
１，Ｒ２が設けられる。このような抵抗Ｒ１，Ｒ２の挿
入によって、電源電圧ＶＣＣが低いとき、電圧発生回路
ＶＧＣの出力がハイインピーダンス状態になるのを防
ぐ。すなわち、電源電圧ＶＣＣが２Ｖth以下のときでも
負荷ＭＯＳＦＥＴＱ１３を安定にオン状態にできる。例
えば、上記のようなＭＯＳＦＥＴを３個以上のＮ個接続
して、ＶＣＣ−Ｎ・Ｖthのような定電圧ＶＧを出力する
ときには、電源電圧ＶＣＣが低い領域で出力電圧ＶＧが
ハイインピーダンス状態になってしまうのを防ぐもので
ある。このように電源電圧ＶＣＣが低いときには、それ
に応じて負荷ＭＯＳＦＥＴのゲート，ソース間電圧を低
くなるから、前記のような不都合が生じない。

【００３２】図４には、電圧発生回路ＶＧＣの更に他の
一実施例の回路図が示されている。この実施例では、電
圧発生回路ＶＧＣでの定常的な消費電流の発生を防止す
るために、スイッチＳＷが設けられる。このスイッチＳ
Ｗは、例えばＰチャンネル型のスイッチＭＯＳＦＥＴ等
により簡単に構成できる。このスイッチＳＷをセンスア
ンプが動作状態にされる読み出しモードのときにのみオ
ン状態にするものである。これにより、電圧発生回路Ｖ
ＧＣのＭＯＳＦＥＴＱ３と抵抗Ｒ１及びＭＯＳＦＥＴＱ
４と抵抗Ｒ２を通して定常的に直流電流が流れるのを防
止することができるものである。

【００３３】上記抵抗Ｒ１，Ｒ２は、前記のように電源
電圧ＶＣＣが低いときに、負荷ＭＯＳＦＥＴＱ１３に回
路の接地電位のようなロウレベルを与えるものである。
それ故、その抵抗値は比較的大きく形成でき、これによ
り上記のようなスイッチＳＷを設けなくとも、そこに流
れる直流電流が全体の消費電流に比べて無視できる程度
に低くできる。

【００３４】上記の実施例から得られる作用効果は、下
記の通りである。すわなち、（１）電源電圧の上昇に対して一定のレベルにレベル
クランプされたワード線の選択レベルに対して低いしき
い値電圧か高いしきい値電圧かを持つようにされた記憶
素子がワード線とデータ線の交点にマトリックス配置さ
れてなるメモリアレイからのメモリ電流をセンスする回
路として、ソース入力の増幅ＭＯＳＦＥＴと、この増幅
ＭＯＳＦＥＴのドレインと電源電圧との間に設けられ、
ゲートに電源電圧を基準にしたほぼ一定電圧が供給され
るＰチャンネル型負荷ＭＯＳＦＥＴを用いることによ
り、電源電圧ＶＣＣの上昇に無関係なほぼ一定の電圧−
電流特性によりメモリ電流を正確に識別することができ
るという効果が得られる。

【００３５】（２）上記（１）により、動作電圧範囲
の広い半導体記憶装置を得ることができるという効果が
得られる。

【００３６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
記憶素子としては、ＥＰＲＯＭに用いられるスタックド
ゲート構造のＭＯＳトランジスタの他、書き込み動作も
トンネル現象を用いるＦＬＯＴＯＸ型の不揮発性記憶素
子や記憶ＭＯＳＦＥＴのチャンネル領域に選択的な不純
物の導入により書き込みが行われるマスクＲＯＭ等のよ
うにワード線の選択レベルに対して、高いしきい値電圧
か低いしきい値電圧かを持つようにされたメモリセルで
あれば何であってもよい。負荷ＭＯＳＦＥＴのゲート電
圧ＶＧを形成する回路は、前記のように電源電圧ＶＣＣ
を基準にした定電圧を発生させるものであれば何であっ
てもよい。例えば、前記のようなダーリントン形態のＭ
ＯＳＦＥＴを用いるもの他、ゲートとドレインが接続さ
れたダイオード形態のＭＯＳＦＥＴを複数個直列形態に
接続するとともに、抵抗等を接続してバイアス電流を流
すようにするもの、あるいはＰＮ接合ダイオード、ショ
ットキーダイオード等の順方向電圧を利用する等、種々
の実施例形態を採ることができる。この発明に係る半導
体記憶装置は、マイクロコンピュータ等のようなディジ
タル半導体集積回路装置に内蔵されてもよい。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電源電圧の上昇に対して一
定のレベルにレベルクランプされたワード線の選択レベ
ルに対して低いしきい値電圧か高いしきい値電圧かを持
つようにされた記憶素子がワード線とデータ線の交点に
マトリックス配置されてなるメモリアレイからのメモリ
電流をセンスする回路として、ソース入力の増幅ＭＯＳ
ＦＥＴと、この増幅ＭＯＳＦＥＴのドレインと電源電圧
との間に設けられ、ゲートに電源電圧を基準にしたほぼ
一定電圧が供給されるＰチャンネル型負荷ＭＯＳＦＥＴ
を用いることにより、電源電圧ＶＣＣの上昇に無関係な
ほぼ一定の電圧−電流特性によりメモリ電流を正確に識
別することができる。

【図面の簡単な説明】

【図１】この発明に係るＥＰＲＯＭの一実施例を示すメ
モリアレイ部と主要な周辺回路の回路図である。

【図２】その電圧発生回路の一実施例を示す回路図であ
る。

【図３】その電圧発生回路の他の一実施例を示す回路図
である。

【図４】その電圧発生回路の更に他の一実施例を示す回
路図である。

【図５】この発明を説明するための負荷ＭＯＳＦＥＴの
電圧−電流特性図である。

【図６】この発明に係るＥＰＲＯＭの一実施例を示す全
体ブロック図である。

【符号の説明】

ＤＥＣ…デコーダ回路、ＶＧＣ…電圧発生回路、ＳＡ
（ＳＡ０）…センスアンプ、ＷＡ（ＷＡ０）…書き込み
負荷回路、ＭＡ…メモリアイレ、ＡＤＢ…アドレスバッ
ファ、ＸＤＣ…Ｘ系デコーダ、ＹＤＣ…Ｙ系デコーダ、
ＹＧ…Ｙゲート、ＩＯＢ…入出力回路、ＣＬＧ…制御回
路。

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115 8728−4ＭＨ０１Ｌ 27/10 ４３４ (72)発明者石橋謙一東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者岩渕勝東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内

Claims

【特許請求の範囲】

【請求項１】電源電圧の上昇に対して一定のレベルに
レベルクランプされたワード線の選択レベルに対して低
いしきい値電圧か高いしきい値電圧かを持つようにされ
た記憶素子がワード線とデータ線の交点にマトリックス
配置されてなるメモリアレイと、上記記憶素子に対して
読み出し電流を供給する初段増幅回路であって、ソース
入力の増幅ＭＯＳＦＥＴと、この増幅ＭＯＳＦＥＴのド
レインと電源電圧との間に設けられ、ゲートに電源電圧
を基準にしたほぼ一定電圧が供給されるＰチャンネル型
負荷ＭＯＳＦＥＴとを備えてなることを特徴とする半導
体記憶装置。
【請求項２】上記記憶素子は、フローティングゲート
に電荷が注入されるか否かにより低いしきい値電圧か高
いしきい値電圧かを持つようにされるスタックドゲート
構造の不揮発性記憶素子であることを特徴とする請求項
１の半導体記憶装置。
【請求項３】上記Ｐチャンネル型負荷ＭＯＳＦＥＴの
ゲートに一定電圧を供給する回路は、複数からなるＭＯ
ＳＦＥＴのゲート，ソース間電圧の加算する回路により
形成されるものであることを特徴とする請求項１又は請
求項２の半導体記憶装置。