CN1637678A - 低电压cmos带隙基准发生器 - Google Patents

低电压cmos带隙基准发生器 Download PDF

Info

Publication number
CN1637678A
CN1637678A CNA2004100941694A CN200410094169A CN1637678A CN 1637678 A CN1637678 A CN 1637678A CN A2004100941694 A CNA2004100941694 A CN A2004100941694A CN 200410094169 A CN200410094169 A CN 200410094169A CN 1637678 A CN1637678 A CN 1637678A
Authority
CN
China
Prior art keywords
resistor
grid
transistor
raceway groove
control circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100941694A
Other languages
English (en)
Other versions
CN100530021C (zh
Inventor
H·V·特兰
T·H·特兰
V·萨林
A·利
N·汉佐
S·T·阮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of CN1637678A publication Critical patent/CN1637678A/zh
Application granted granted Critical
Publication of CN100530021C publication Critical patent/CN100530021C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Control Of Electrical Variables (AREA)
  • Amplifiers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种带隙基准发生器，包括第一支路中串联连接的PMOS晶体管、NMOS晶体管以及pnp双极结型晶体管。该带隙基准发生器包括第二支路，该第二支路包含PMOS晶体管、NMOS晶体管、电阻器和pnp双极结型晶体管。偏置电路给PMOS晶体管的栅极形成的电流镜提供偏置，以降低带隙基准发生器的工作电压。第二偏置电路可以给NMOS晶体管形成的电流镜提供偏置。提供了基于时间和基于DC偏置的启动电路和方法。

Description

低电压CMOS带隙基准发生器
技术领域
本发明涉及带隙基准发生器(bandgap reference generator)，特别涉及低电压CMOS带隙基准发生器。
背景技术
带隙基准发生器在温度范围内提供恒定的电压和电流。然而，常规的带隙基准发生器使用高电源电压，例如下面图2中描述的带隙基准发生器；使用更高功率，例如下面图3中介绍的带隙基准发生器；或者具有慢响应，例如下面结合图4介绍的带隙基准发生器。
发明内容
带隙基准发生器包括第一电路、第二电路、以及高阻抗控制电路。第一电路包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管。第二电路包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管。排列第一和第二电路以提供流过所述电阻器的电流，该电流指示出第一和第二结型晶体管上的电压差。第一类型的MOS晶体管被排列成电流镜。高阻抗控制电路连接在第一类型的第二MOS晶体管的栅极和漏极之间。
在另一情况中，带隙基准发生器包括第一电路、第二电路以及高阻抗电压移位器。第一电路包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管。第二电路包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管。排列第一和第二电路以提供流过电阻器的电流，该电流指示出第一和第二双极结型晶体管上的电压差。该高阻抗电压移位器连接在所述第一类型的第二MOS晶体管的栅极和漏极之间。
附图说明
图1示出了非易失数字多级存储器系统的方框图。
图2示出了常规的带隙基准发生器的示意图。
图3示出了另一常规的带隙基准发生器的示意图。
图4示出了另一常规的带隙基准发生器的示意图。
图5示出了图1系统中的带隙基准发生器的第一实施例的示意图。
图6示出了图1系统中的带隙基准发生器的第二实施例的示意图。
图7示出了图1系统中的带隙基准发生器的第三实施例的示意图。
图8示出了图1系统中的带隙基准发生器的第四实施例的示意图。
图9示出了图1系统中的带隙基准发生器的第五实施例的示意图。
图10示出了图1系统中的带隙基准发生器的第六实施例的示意图。
图11示出了图1系统中的带隙基准发生器的第七实施例的示意图。
图12示出了图1系统中的带隙基准发生器的第八实施例的示意图。
图13示出了图1系统中的带隙基准发生器的可修整式电阻器(trimmable resistor)的示意图。
图14示出了图1系统中的带隙基准发生器的可修整式电阻器的示意图。
图15示出了图1系统中的带隙基准发生器的第九实施例的示意图。
图16示出了图1系统中的带隙基准发生器的第十实施例的示意图。
图17示出了图1系统中的带隙基准发生器的第十一实施例的示意图。
图18示出了图1系统中的带隙基准发生器的第十二实施例的示意图。
图19示出了图1系统中的带隙基准发生器的启动电路的示意图。
图20示出了图1系统中的带隙基准发生器的第十三实施例的示意图。
图21示出了图1系统中的带隙基准发生器的第十四实施例的示意图。
具体实施方式
这里所使用的原生(native)NMOS晶体管为栅极阈值电压近似为-0.1到0.3伏的原生低电压晶体管。
这里所使用的符号VBEx为晶体管x的基极-发射极电压，电阻Ry为电阻器y的电阻。
图1示出了非易失数字多级存储器系统100的方框图。
非易失数字多级存储器系统100包括存储器子系统102、熔丝电路104以及带隙发生器106。
存储器子系统102包括多个存储器单元(未示出)、多个读出放大器(未示出)以及多个译码器(未示出)。存储器子系统102还包括电压调节器和电压源(未示出)，用于提供适合于编程、读取、擦除和检验存储单元的电压。存储单元可以包括数据单元和基准单元。存储单元可以存储多级数字数据。在一个实施例中，存储单元排列成16K行×8K列。在一个实施例中，存储阵列包括源侧注入闪存技术，该技术在基于热电子编程和高效注入器的Fowler-Nordbeim隧穿擦除中使用较低的功率。通过将高电压施加到存储单元的源极、偏置电压施加到存储单元的控制栅极以及偏置电流施加到存储单元的漏极上，从而完成编程。通过将高电压施加到存储单元的控制栅极和将低电压施加到存储单元的源和/或漏极，从而完成擦除。通过将存储单元设置为电压模式感测，例如偏置电压施加在源极、偏置电压施加在栅极、偏置电流(或零电流)施加在漏极，从而完成检验(感测或读取)，并且漏极上的电压为读出电压。在另一实施例中，通过将存储单元设置为电流模式感测，例如低电压施加到源极、偏置电压施加在栅极、负载(阻性或晶体管)连接到漏极，从而完成检验(感测或读取)，并且负载上的电压为读出电压。在一个实施例中，阵列结构在Tran等人题目为“ArrayArchitecture and Operating Methods for Digital Multilevel Nonvola-tile Memory Integrated Circuit System”的美国专利No.6,282,145中公开，其主题内容在此引入作为参考。
熔丝电路104存储了用于设置电压和控制信号的数字数据。熔丝电路104包括控制逻辑(未示出)，该控制逻辑译码所存储的数字数据以设置控制信号。熔丝电路104可以在上电或在如编程、擦除或读取操作开始时设置输出高电压电平。对于编程、擦除或读取，输出高电压电平可能不同。该熔丝可能是例如基于易失存储器(SRAM)的电路或基于非易失存储器(闪存)的电路。
带隙发生器106为多级编程、擦除和感测在工艺和温度范围内提供了准确的电压和电流电平信号以及所需要的电源。带隙发生器106例如可以是图5-12、15-18以及20-21的带隙基准发生器。
下面介绍带隙基准发生器。首先，介绍三个常规的带隙基准发生器。
图2示出了常规的带隙基准发生器200的示意图。
带隙基准发生器200包括多个PMOS晶体管202到204、多个NMOS晶体管211和212、多个pnp双极结型晶体管221到223以及多个电阻器231和233。
晶体管202和211的漏极-源极端和PNP双极结型晶体管221的发射极-集电极结串联连接在电源电压(VDD)和地之间。晶体管203和212的漏极-源极端、电阻器231以及晶体管222的发射极-集电极端串联连接在电源电压(VDD)和地之间。PMOS晶体管202与连接二极管的PMOS晶体管203连接以形成电流镜。连接二极管的NMOS晶体管211和NMOS晶体管212的栅极连接形成电流镜。PMOS晶体管204、电阻器233和pnp双极结型晶体管223串联排列，PMOS晶体管204的漏极形成提供输出带隙电压VBG的输出端。
电阻器231中的电流I231为：
I231＝(VBE221-VBE222)/R231＝dVBE/R231＝kT/qIn(a)
其中a为VBE221与VBE222的发射极比率，kT/q为热电压，其中k为玻耳兹曼常数，q为电子电荷，T为开氏温度。
常规的带隙基准发生器200使用大于2.0伏的电源电压VDD。晶体管203上、晶体管212上以及串联连接的电阻器231和晶体管222上的电压降分别约1伏、0.2伏以及0.8伏。
输出带隙电压为：
VBG＝VBE223+(R233/R231)dVBE≈1.2伏
图3示出了常规的带隙基准发生器300的示意图。
带隙基准发生器300包括与以上结合图2介绍的带隙基准发生器200的类似方式排列的多个PMOS晶体管202和203、多个NMOS晶体管211和211、多个pnp双极结型晶体管211和222、以及电阻器231，还包括电荷泵301。电荷泵301提供升高电压，例如高于最小2伏的电压。然而，由于电荷泵301，带隙基准发生器300需要更多的电能。
图4示出了常规的带隙基准发生器400的示意图。
带隙基准发生器400包括运算放大器401、多个PMOS晶体管402和403、多个pnp双极结型晶体管421和422以及电阻器431。PMOS晶体管402的漏极-源极端和pnp双极结型晶体管421的发射极-集电极结串联连接在电源电压和地之间。PMOS晶体管403的漏极-源极端、电阻器431以及pnp双极结型晶体管422的发射极-集电极端串联连接在电源电压和地之间。响应于分别施加到运算放大器401的负和正输入的PMOS晶体管402和403的漏极上的电压，运算放大器401使PMOS晶体管402和403的栅极偏置。
常规的带隙基准发生器400使用大于1.2伏的电源电压VDD，但是由于运算放大器401，其响应慢。晶体管403上、以及电阻器431和pnp双极结型晶体管422组合上的电压降分别约0.4伏和0.8伏。
下面介绍根据本发明的带隙基准发生器。带隙发生器106(图1)可以是下面结合图5-12、15-18以及20-21介绍的带隙基准发生器。
图5示出了带隙基准发生器500的示意图。
带隙基准发生器500包括多个PMOS晶体管502和503、多个NMOS晶体管511和512、多个pnp双极结型晶体管521和522、电阻器531以及偏置控制电路540。
晶体管502和511的漏极-源极端和pnp双极结型晶体管521的发射极-集电极结串联连接在电压节点和地之间。晶体管503和512的漏极-源极端、电阻器531以及pnp双极结型晶体管522的发射极-集电极端串联连接在电压节点和地之间。PMOS晶体管503的栅极连接到PMOS晶体管502的栅极形成电流镜，并连接到偏置控制电路540的输出。PMOS晶体管503的漏极连接到偏置控制电路540的输入。NMOS晶体管512的栅极连接到连接有二极管的NMOS晶体管511的栅极以形成电流镜。(在备选的实施例中，带隙基准发生器500既不包括NMOS电流镜也不包括PMOS电流镜)。PMOS晶体管503的漏极连接到偏置控制电路540，该偏置控制电路540使输出转移以偏置PMOS晶体管502和503的栅极。偏置控制电路540使带隙基准发生器500可以在低电压下以快响应工作。
偏置控制电路540包括在偏置控制电路540的输入和输出之间的与电压电平移位器542串联连接的缓冲器541。缓冲器541提供由PMOS晶体管503的漏极输入的高阻抗。PMOS晶体管503的漏极与晶体管503的栅极去耦合以避免二极管连接，偏置控制电路540为由PMOS晶体管502和503形成的电流镜提供偏置。由地穿过双极结型晶体管522、电流镜NMOS晶体管512和PMOS晶体管503的电流路径不是电压阈值VT连接。因此最小电源电压VDD被提高大约阈值电压VT。作为示例性的例子，晶体管503上、晶体管512上、以及电阻器531和晶体管522组合上的电压降分别为0.4伏、0.2伏以及0.8伏。在该示例性例子中，工作电源电压小于1.4伏。
图6示出了带隙基准发生器600的示意图。
带隙基准发生器600包括分别以与带隙基准发生器500(图5)的PMOS晶体管502和503、NMOS晶体管511和512、pnp双极结型晶体管521和522、电阻器531类似的方式排列的多个PMOS晶体管602和603、多个NMOS晶体管611和612、多个pnp双极结型晶体管621和622、以及电阻器631。带隙基准发生器600还包括以与连接到PMOS晶体管503的偏置控制电路540类似的方式连接到PMOS晶体管603的偏置控制电路640。偏置控制电路640包括缓冲器641和多个电阻器642和643。
缓冲器641从PMOS晶体管603的漏极提供高阻抗输入。电阻器642和643串联连接在缓冲器641的输出和地之间，以提供电阻器642和643之间的分压器，用于偏置PMOS晶体管602和603形成的电流镜的栅极。
偏置控制电路640在低电压下以快响应工作。
图7示出了带隙基准发生器700的示意图。
带隙基准发生器700包括多个PMOS晶体管702和703、多个NMOS晶体管711和712、多个pnp双极结型晶体管721和722、电阻器731以及多个偏置控制电路740和750。
晶体管702和711的漏极-源极端和pnp双极结型晶体管721的发射极-集电极端串联连接在电压节点和地之间。晶体管703和712的漏极-源极端、电阻器731以及pnp双极结型晶体管722的发射极-集电极端串联连接在电压节点和地之间。PMOS晶体管702和703的栅极连接在一起形成电流镜，并连接到偏置控制电路740的输出。PMOS晶体管703的漏极端连接到偏置控制电路740的输入。NMOS晶体管711和712的栅极连接在一起形成电流镜并连接到偏置控制电路750的输出。NMOS晶体管711的漏极端连接到偏置控制电路750的输入。
偏置控制电路740包括在偏置控制电路740的输入和输出之间与电压电平移位器742串联连接的缓冲器741。偏置控制电路740以类似于以上介绍的偏置控制电路540(图5)的方式工作。
偏置控制电路750包括在偏置控制电路750的输入和输出之间与电压电平移位器752串联连接的缓冲器751。NMOS晶体管711的漏极与NMOS晶体管711的栅极去耦合以避免二极管连接。偏置控制电路750提供适当的电压转移以降低NMOS晶体管711上的电压降。
图8示出了带隙基准发生器800的示意图。
带隙基准发生器800包括分别以类似于带隙基准发生器700(图7)的PMOS晶体管702和703、NMOS晶体管711和712、pnp双极结型晶体管721和722、电阻器731的方式排列的多个PMOS晶体管802和803、多个NMOS晶体管811和812、多个pnp双极结型晶体管821和822、以及电阻器831。
带隙基准发生器800还包括与连接到PMOS晶体管703的偏置控制电路740(图7)类似的方式连接到PMOS晶体管803的偏置控制电路840。偏置控制电路840包括缓冲器841和多个电阻器842和843。缓冲器841从PMOS晶体管803的漏极提供高阻抗输入。电阻器842和843串联连接在缓冲器841的输出和地之间，以提供电阻器842和843之间的分压器，用于偏置PMOS晶体管802和803形成的电流镜的栅极。
带隙基准发生器800还包括与连接到NMOS晶体管711的控制电路750(图7)类似的方式连接到NMOS晶体管811的偏置控制电路850。偏置控制电路850包括缓冲器851和多个电阻器852和853。缓冲器851从NMOS晶体管811的漏极提供高阻抗输入。电阻器852和853串联连接在缓冲器851的输出和电源电压之间，以提供电阻器852和853之间的分压器，用于偏置PMOS晶体管811和812形成的电流镜的栅极。
图9示出了带隙基准发生器900的示意图。
带隙基准发生器900包括以与带隙基准发生器700(图7)的PMOS晶体管702和703、NMOS晶体管711和712、pnp双极结型晶体管721和722、电阻器731以及偏置控制电路740和750分别类似的方式排列的多个PMOS晶体管902和903、多个NMOS晶体管911和912、多个pnp双极晶体管921和922、电阻器931以及多个偏置控制电路940和950。
偏置控制电路940包括NMOS晶体管941和多个电阻器942和943。NMOS晶体管941包括连接到PMOS晶体管903漏极的栅极以及连接在电源电压和电阻器942之间的漏极-源极端。电阻器942和943串联连接在NMOS晶体管941的源极和地之间以提供电阻器942和943之间的分压器，用于偏置PMOS晶体管902和903形成的电流镜的栅极。在一个实施例中，NMOS晶体管941为原生NMOS晶体管。
偏置控制电路950包括PMOS晶体管951和多个电阻器952和953。PMOS晶体管951包括连接到NMOS晶体管911漏极的栅极以及连接在电阻器952和地之间的漏极-源极端。电阻器952和953串联连接在电源电压和PMOS晶体管951的源极之间以提供电阻器952和953之间的分压器，用于偏置NMOS晶体管911和912形成的电流镜的栅极。
用于电流镜NMOS晶体管911和912的偏置控制电路950包括具有用于PMOS的标准阈值电压VT的PMOS晶体管951，在一个示例性实施例中，最小电源电压VDD大于2伏。PMOS晶体管902上、NMOS晶体管911上以及pnp双极结型晶体管921上的电压降分别为1.0伏、0.2伏以及0.8伏。在另一实施例中，PMOS晶体管951为原生PMOS晶体管(例如，阈值电压VT≈-0.1到-0.3V)。
图10示出了带隙基准发生器1000的示意图。
带隙基准发生器1000包括以与带隙基准发生器500(图5)的PMOS晶体管502和503、NMOS晶体管511和512、pnp双极结型晶体管521和522、电阻器531以及控制电路540分别类似的方式排列的多个PMOS晶体管1002和1003、多个NMOS晶体管1011和1012、多个pnp双极晶体管1021和1022、电阻器1031以及偏置控制电路1040。
偏置控制电路1040包括以与带隙基准发生器900(图9)的NMOS晶体管941和电阻器942和943分别类似的方式排列的NMOS晶体管1041和多个电阻器1042和1043。
在一个实施例中，NMOS晶体管1011、1012和1041为原生NMOS晶体管。
图11示出了带隙基准发生器1100的示意图。
带隙基准发生器1100包括以与带隙基准发生器700(图7)的PMOS晶体管702和703、NMOS晶体管711和712、pnp双极结型晶体管721和722、电阻器731以及偏置控制电路740和750分别类似的方式排列的多个PMOS晶体管1102和1103、多个NMOS晶体管1111和1112、多个pnp双极结型晶体管1121和1122、电阻器1131以及多个偏置控制电路1140和1150。偏置控制电路1140包括NMOS晶体管1141和多个电阻器1142和1143。NMOS晶体管1141包括连接到PMOS晶体管1103漏极的栅极以及连接在电源电压和电阻器1142之间的漏极-源极端。电阻器1142和1143串联连接在NMOS晶体管1141的源极和地之间，以提供电阻器1142和1143之间的分压器，用于偏置PMOS晶体管1102和1103形成的电流镜的栅极。除了NMOS晶体管1151的栅极连接到NMOS晶体管1111的漏极和电阻器1152与1153的节点形成分压器用于偏置由NMOS晶体管1111和1112形成的电流镜的栅极之外，偏置控制电路1150包括分别以与偏置控制电路1140的NMOS晶体管1141和电阻器1142和1143类似的方式排列的NMOS晶体管1151和多个电阻器1152和1153。在一个实施例中，NMOS晶体管1111、1112、1141和1151为原生NMOS晶体管。对于由原生NMOS晶体管1112和1111形成的电流镜，各偏置控制电路1140和1150用于避免耗尽情况。由此，对应的NMOS晶体管1111或1112的漏极上的电压大于或等于栅极电压减去阈值电压(Vg-Vt)以避免耗尽情况。
图12示出了带隙基准发生器1200的示意图。
带隙基准发生器1200包括级联(cascode)排列的晶体管。带隙基准发生器1200包括多个PMOS晶体管1202、1203、1204以及1205、多个NMOS晶体管1211、1212、1213以及1214、多个pnp双极结型晶体管1221和1222、电阻器1231以及多个偏置控制电路1240和1250。级联PMOS晶体管1202和1204与级联的NMOS晶体管1211和1213的漏极-源极端以及双极结型晶体管1221的发射极-集电极端串联连接在电压节点和地之间。级联的PMOS晶体管1203和1205与级连的NMOS晶体管1212和1214的漏极-源极端、电阻器1231、以及pnp双极结型晶体管1222的发射极-集电极端串联连接在电压节点和地之间。PMOS晶体管1202和1203的栅极连接在一起形成电流镜。PMOS晶体管1204和1205的栅极连接在一起形成电流镜。NMOS晶体管1211和1212的栅极连接在一起形成电流镜。NMOS晶体管1213和1214的栅极连接在一起形成电流镜。
偏置控制电路1240包括NMOS晶体管1241和多个电阻器1242、1243和1244。PMOS晶体管1205的漏极使NMOS晶体管1241的栅极偏置。电阻器1242、1243和1244串联连接在NMOS晶体管1241的源极和地之间。在一个实施例中，电阻器1242和1243为可修整式电阻器。电阻器1242和1243的可变电阻端分别连接到晶体管1202和1203形成的电流镜的栅极以及由晶体管1204和1205形成的电流镜的栅极。在另一实施例中，电阻器1242和1243为固定电族器，并且所述电流镜连接到各电阻器的其中一个端。在另一实施例中，偏置控制电路1240不包括电阻器1244。
除了电阻器1252和1253的可变电阻端分别连接到由NMOS晶体管1211和1212形成的电流镜的栅极以及由NMOS晶体管1213和1214形成的电流镜的栅极之外，偏置控制电路1250包括分别以与偏置控制电路1240的NMOS晶体管1241和电阻器1242、1243以及1244类似的方式排列的NMOS晶体管1251和多个电阻器1252、1253和1254。在一个实施例中，电阻器1252和1253为可修整式电阻器。在另一实施例中，电阻器1252和1253为固定电阻器，并且该电流镜连接到各个电阻器1252和1254的其中一个端。在另一实施例中，控制电路1250不包括电阻器1254。
在一个实施例中，NMOS晶体管1211、1212、1213、1214、1241和1251为原生NMOS晶体管。带隙基准发生器1200可以使用cascoding以更好地控制原生NMOS晶体管的耗尽条件。
图13示出了可修整式电阻器1300的示意图。
可修整式电阻器1300可以用作以上介绍的图5-12的以及以下介绍的图15-21的实施例中的电阻器。可修整式电阻器1300包括多个电阻器1302-A～1302-N、电阻器1304以及多个开关1306-A～1306-N。多个电阻器1302-A～1302-N和电阻器1304串联连接在节点1308和节点1310之间。多个开关1306-A～1306-N分别与电阻器1302-A～1302-N并联连接，以选择性地使得各电阻器的端短路。
通过打开或闭合开关1306，电阻器1300是可修整的，以调节端1308和1310之间的电阻。可修整式电阻器1300可以用作电阻器531(图5)、电阻器631(图6)、电阻器731(图7)、电阻器831(图8)、电阻器931(图9)、电阻器1031(图10)以及电阻器1131(图11)。电阻器1631、1643、1644、1652、1653和1654(图16)、电阻器1731、1742、1743、1744、1753和1754(图17)，电阻器1831、1842、1843、1844、1852、1853和1854(图18)，电阻器2031、2042、2043、2044、2052、2053、2054和2060(图20)，电阻器2131、2142、2143、2144、2152、2153、2154、2160和2173(图21)。用在上述实施例中的电阻器1300可以调节偏置电平，例如用于补偿工艺困难(process corner)或输出需要的值。在可选实施例中，图12和15中的可修整式电阻器可以用可修整式电阻器1300代替。
在一个实施例中，开关1306为CMOS晶体管。在另一实施例中，电阻器1300不包括电阻器1304。
图14示出了可修整式电阻器1400的示意图。
可修整式电阻器1400包括多个电阻器1402-A～1402-N、电阻器1404以及多个开关1406-A～1406-N。多个电阻器1402-A～1402-N和电阻器1404串联连接在节点1408和节点1410之间，形成多个由电阻器1402的端的公共节点形成的分压器节点。多个开关1406-A～1406-N分别连接在电阻器1402-A～1402-N的一个端与节点1412之间，以选择性地给节点1412提供分压。
电阻器1400是可修整的，以调节端1408和1412之间、端1410和1412之间的电阻。可修整式电阻器1400可以用作在图12和15中介绍的实施例中的电阻器。电阻器1400可以代替电阻器1300。电阻器1400可用于调节偏置电平，例如补偿工艺困难或输出需要的值。
在一个实施例中，开关1406为CMOS晶体管。在另一实施例中，电阻器1400不包括电阻器1404。
图15示出了具有断电电路的带隙基准发生器1500的示意图。
带隙基准发生器1500包括分别与带隙基准发生器1200(图12)的PMOS晶体管1502到1505、NMOS晶体管1211到1214、pnp双极结型晶体管1221和1222、电阻器1231以及偏置控制电路1240和1250以类似方式排列的多个PMOS晶体管1502～1505、多个NMOS晶体管1511～1514、多个pnp双极结型晶体管1521和1522、电阻器1531以及多个偏置控制电路1540和1550。带隙基准发生器1500包括用于控制带隙基准发生器1500的断电和上电的电路。偏置控制电路1540除了包括分别与偏置控制电路1240(图12)的NMOS晶体管1241和电阻器1242～1244以类似方式排列的NMOS晶体管1541和多个电阻器1542和1544之外，偏置控制电路1540还包括NMOS晶体管1545和PMOS晶体管1546。NMOS晶体管1545的漏极-源极端连接在电阻器1544和地之间，以响应于反相断电信号(PDB)使晶体管1542、1543和1544形成的分压器接地。PMOS晶体管1546的漏极-源极端连接PMOS晶体管1502和1503形成的电流镜的栅极，以响应低的反相断电信号(PDP)来上拉栅极。偏置控制电路1550除了包括以与偏置控制电路1250(图12)的NMOS晶体管1251和电阻器1252到1254类似的方式排列的NMOS晶体管1551和多个电阻器1552～1554之外，偏置控制电路1540还包括NMOS电阻器1555。NMOS晶体管1555的漏极-源极端连接在电阻器1554和地之间，以响应反相断电信号(PDB)使晶体管1552到1554形成的分压器接地。
图16示出了带隙基准发生器1600的示意图。
带隙基准发生器1600包括用于偏置控制电路的断电。带隙基准发生器1600包括以与带隙基准发生器1300类似方式排列的多个PMOS晶体管1602到1605、多个NMOS晶体管1611到1614、多个pnp双极结型晶体管1621和1622、电阻器1631以及多个偏置控制电路1640和1650。偏置控制电路1640包括NMOS晶体管1641、多个电阻器1642到1644、NMOS晶体管1645、PMOS晶体管1646。除了电阻器1642和1643为固定电阻器并且通过来自电阻器1642和1643的分压来偏置由PMOS电路1602和1603以及PMOS晶体管1604和1605形成的电流镜的栅极之外，偏置控制电路1640的排列方式与偏置控制电路1340(图13)类似。除了电阻器1652和1653是不可修整的之外，偏置控制电路1650包括以与偏置控制电路1350(图13)类似的方式排列的NMOS晶体管1651、多个电阻器1652到1654以及NMOS晶体管1655。在一个可选实施例中，电阻器1642、1643、1652以及1653是可修整的。
带隙基准发生器1600还包括与pnp双极结型晶体管1622的发射极-集电极端并联连接的开关1660。上电期间可以闭合开关1660，由此流过电阻器1631的电流为：
I1631＝VBE1621/R1631
开关1660可以动态地打开和闭合以选择性地短路pnp双极结型晶体管1622，从而动态地将来自NMOS晶体管1614的电流采样为DVBE/R1631或VBE1621/R1631。可以在图5-12、15、17-18以及20-21的带隙基准发生器中包括类似于开关1660的开关。
图17示出了带隙基准发生器1700的示意图。
带隙基准发生器1700包括用于偏置控制电路的自偏置。带隙基准发生器1700包括以与带隙基准发生器1300(图13)类似的方式排列的多个PMOS晶体管1702到1705、多个NMOS晶体管1711到1714、多个pnp双极结型晶体管1721和1722、电阻器1731以及多个偏置控制电路1740和1750。偏置控制电路1740包括NMOS晶体管1741、多个电阻器1742到1744和电流源1745。电流源1745提供用于该控制电路的偏置。偏置控制电路1750包括NMOS晶体管1751、多个电阻器1752到1754以及电流源1755。电流源1755提供用于该控制电路1750的偏置。
图18示出了带隙基准发生器1800的示意图。
带隙基准发生器1800在上电时提供了一种延迟的偏置使能，以有助于带隙基准发生器1800的启动。带隙基准发生器1800包括与带隙基准发生器1700(图17)的各PMOS晶体管1702到1705、NMOS晶体管1711到1714、pnp双极结型晶体管1721和1722、电阻器1731以及偏置控制电路1740和1750以分别类似方式排列的多个PMOS晶体管1802～1805、多个NMOS晶体管1811～1814、多个pnp双极结型晶型晶体管1821和1822、电阻器1831以及多个偏置控制电路1840和1850。带隙基准发生器1800还包括用于偏置控制电路1840和1850的偏置电路1860。
除了晶体管1845由偏置控制电路1860偏置之外，偏置控制电路1840包括与带隙基准发生器1600(图16)的偏置控制电路1640的各晶体管1641、电阻器1642到1644以及晶体管1645以类似方式排列的NMOS晶体管1841、多个电阻器1842到1844以及多个NMOS晶体管1845和1846。晶体管1846的漏极-源极端与晶体管1845的漏极-源极端并联连接，响应于反向使能延迟(ENDLYB)信号以短路所述端，来使能用于短暂延迟的电路，以助于带隙基准发生器1800的启动。偏置电路1860包括多个PMOS晶体管1861和1862以及NMOS晶体管1863。PMOS晶体管1861和1862以及连接二极管的NMOS晶体管1863的漏极-源极端连接在电压节点和地之间。电阻器1842向PMOS晶体管1802、1803和1861的栅极提供偏置电压(VBP)。电阻器1843向级联的PMOS晶体管1804、1805以及1862提供偏置电压(VBPCAS)。NMOS晶体管1863的漏极向偏置控制电路1840的NMOS晶体管1845提供偏置电压(VBN)。
偏置控制电路1850包括NMOS晶体管1851、多个电阻器1852到1854以及多个NMOS晶体管1855和1856。分别与带隙基准发生器1600(图16)的偏置控制电路1650的NMOS晶体管1651、电阻器1652到1654以及NMOS晶体管1655以类似方式排列的NMOS晶体管1851、多个电阻器1852到1854以及多个NMOS晶体管1855和1856。通过来自偏置电路1861的NMOS晶体管1863的偏置电压(VBN)偏置NMOS晶体管1855。
图19示出了DC启动电路1900的示意图。
通过提供用于偏置电压(VBP)的偏置电流、或图5-12、15-17以及20-21的带隙基准发生器，DC启动电路1900可以与图18的带隙基准发生器1800一起使用，以帮助发生器1800的启动。DC启动电路1900包括多个PMOS晶体管1902和1903、以及多个NMOS晶体管1911、1912和1913。栅极接地的PMOS晶体管1902和1903的漏极-源极端、与连接二极管的NMOS晶体管1911的漏极-源极端被连接在电压节点和地之间。NMOS晶体管1912的漏极-源极端并联连接到NMOS晶体管1911的漏极-源极端，并通过来自偏置电路如偏置电路1800(图18)的偏置电压(VBN)而被偏置。NMOS晶体管1913的漏极-源极端连接在偏置电压(VBP)和地之间，并通过PMOS晶体管1903的漏极而被偏置。NMOS晶体管1913提供启动电流(Istart)以偏置带隙，直到偏置电压(VBN)足够高以通过使NMOS晶体管1913截止而关断启动电流(Istart)。可修整晶体管1911、1912以及1913的比例以调节偏置电平。在该实施例中，电阻器可以是固定的。在启动电路1900与带隙基准发生器1800(图18)一起使用的实施例中，NMOS晶体管1845使用偏置电路1860为NMOS晶体管1841和电阻器1842、1843和1844提供自偏置。由偏置电路1860提供的偏置是通过从PMOS晶体管1803和1805的镜面反射而从其自身(DVBE/R发生器)获得的。然而，可以使用DVBE/R和VBE/R发生器之间的交叉偏置(cross bias)。此时，将类似于电路1860的偏置发生器用于VBE/R发生器，以产生将被施加到NMOS晶体管1841和电阻器1842、1843和1844的偏置电流。该电流可以代替NMOS晶体管1845或其并联部件的电流。类似地，该技术可以用于偏置控制电路1850。类似地，该交叉偏置可以用于VBE/R发生器。
图20示出了带隙基准发生器2000的示意图。
带隙基准发生器2000包括与带隙基准发生器1700(图17)的PMOS晶体管1702到1705、NMOS晶体管1711到1714、pnp双极结型晶体管1721和1722、电阻器1731以及偏置控制电路1740和1750以分别类似方式排列的多个PMOS晶体管2002～2005、多个NMOS晶体管2011～2014、多个pnp双极结型晶体管2021和2022、电阻器2031以及多个偏置控制电路2040和2050。带隙基准发生器2000还包括与由电阻器2031和双极结型晶体管2022的发射极-集电极端形成的串联电路并联连接的电阻器2060。与pnp双极结型晶体管2022和电阻器2031结合的电阻器2060通过结合正温度补偿电流{IR2031＝(VBE2021-VBE2022)/R2031＝1/R2031*kT/qIn(a)}和负温度补偿电流{IR2060＝VBE2021/R2061}形成零温度系数电流IREF。在一个实施例中，电阻器2060具有非零温度系数，并且加权(weighted)参考电流IREF可以由正或负温度系数形成，以通过改变电阻器2060的电阻来进行补偿。
偏置控制电路2040包括与带隙基准发生器1700(图17)的偏置控制电路1740的晶体管1741、电阻器1742到1744以及电流源1745分别以类似方式排列的NMOS晶体管2041、多个电阻器2042到2044以及电流源2045。偏置控制电路2050包括与带隙基准发生器1700的偏置控制电路1750的NMOS晶体管1751、电阻器1752到1754以及电流源1755以类似方式排列的NMOS晶体管2051、多个电阻器2052到2054以及电流源2055。偏置控制电路2040和2050的作用类似于以上介绍的带隙基准发生器1700(图17)的偏置控制电路1740和1750的作用。
图21示出了带隙基准发生器2100的示意图。
带隙基准发生器2100提供零温度系数电流IREF和零温度系数电压VBG。带隙基准发生器2100包括与带隙基准发生器2000(图20)的PMOS晶体管2002到2005、NMOS晶体管2011到2014、pnp双极结型晶体管2021和2022、电阻器2031以及偏置控制电路2040和2050以分别类似方式排列的多个PMOS晶体管2102～2105、多个NMOS晶体管2111～2114、多个pnp双极结型晶体管2121和2122、电阻器2131、多个偏置控制电路2140和2150以及电阻器2160。
偏置控制电路2140包括分别与带隙基准发生器2000(图20)的偏置控制电路2040的晶体管2041、电阻器2042到2044以及电流源2045以类似方式排列的NMOS晶体管2141、多个电阻器2142到2144以及电流源2145。偏置控制电路2150包括分别与带隙基准发生器2000(图20)的偏置控制电路2050的NMOS晶体管2051、电阻器2052到2054以及电流源2055以类似方式排列的NMOS晶体管2151、多个电阻器2152到2154以及电流源2155。
带隙基准发生器2100还包括含有多个PMOS晶体管2171和2172以及电阻器2173的输出电路2170。PMOS晶体管2171和2172的漏极-源极端以及电阻器2173串联连接在电压节点和地之间，并在PMOS晶体管2172的漏极上产生带隙电压(VBG)。PMOS晶体管2171和2172的栅极分别连接到电阻器2142和2143，并分别与PMOS晶体管2102和2104形成电流镜。
在本公开中，仅示出和介绍了本发明的优选实施例，但是应该理解本发明可以用于各种其它组合和情况，并且可以在此所述的本发明概念的范围内进行修改或改变。

Claims (47)

1.一种带隙基准发生器，包括：
具有两个电流通路的电流镜电路，第一电流通路流过第一MOS晶体管和第一双极结型晶体管；第二电流通路流过第二MOS晶体管、电阻器和第二双极结型晶体管，其中流过所述电阻器的电流表示第一和第二双极结型晶体管上的电压差；以及
连接在所述第二MOS晶体管的漏极和栅极之间的高阻抗控制电路。
2.根据权利要求1的带隙基准发生器，其中电阻器是可修整的。
3.一种带隙基准发生器，包括：
具有两个电流通路的电流镜电路，第一电流通路流过第一MOS晶体管和第一双极结型晶体管；第二电流通路流过第二MOS晶体管、电阻器和第二双极结型晶体管，其中流过所述电阻器的电流表示第一和第二双极结型晶体管上的电压差；以及
连接在所述第二MOS晶体管的漏极和栅极之间的高阻抗电压移位器。
4.根据权利要求3的带隙基准发生器，其中该电阻器是可修整的。
5.一种带隙基准发生器，包括：
包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管的第一电路；
包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管的第二电路，放置第一和第二电路，以提供流过该电阻器、表示第一和第二双极结型晶体管上的电压差的电流，放置第一类型的MOS晶体管作为电流镜；以及
连接在所述第一类型的第二MOS晶体管的漏极和栅极之间的高阻抗控制电路。
6.一种带隙基准发生器，包括：
包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管的第一电路；
包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管的第二电路，放置第一和第二电路，以提供流过该电阻器、表示第一和第二双极结型晶体管上的电压差的电流，放置第一类型的MOS晶体管作为电流镜；
连接在所述第一类型的第二MOS晶体管的漏极和栅极之间的高阻抗控制电路；以及
在所述第二电路中周期性的采样正温度和负温度系数电流的采样开关。
7.根据权利要求6的带隙基准发生器，其中流过电阻器的电流是可修整的。
8.一种带隙基准发生器，包括：
包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管的第一电路；
包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管的第二电路，放置第一和第二电路，以提供流过所述电阻器、表示第一和第二双极结型晶体管上的电压差的电流，放置第一类型的MOS晶体管作为电流镜；以及
连接在所述第一类型的第二MOS晶体管的漏极和栅极之间的高阻抗电压移位器。
9.根据权利要求8的带隙基准发生器，其中电压移位是可修整的。
10.一种带隙基准发生器，包括：
包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管的第一电路；
包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管的第二电路，放置第一和第二电路，以提供流过电阻器、表示第一和第二双极结型晶体管上的电压差的电流，放置第一类型的MOS晶体管作为电流镜；以及
连接在所述第二类型的第一MOS晶体管的漏极和栅极之间的高阻抗电压移位器。
11.一种带隙基准发生器，包括：
第一类型的第一MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到电压节点；
第二类型的第一MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到所述第一类型的第一MOS晶体管的第二端和所述栅极；
第一双极结型晶体管，包括连接到第二类型的第一MOS晶体管的第二端的发射极，包括连接到地节点的集电极，并且包括连接到所述集电极的基极；
第一类型的第二MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到所述电压节点，所述栅极连接到第一类型的第一MOS晶体管的栅极；
第二类型的第二MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第二MOS晶体管的第二端，所述栅极连接到第二类型的第一MOS晶体管的栅极；
第一电阻器，包括第一和第二端，所述第一端连接到第二类型的第二MOS晶体管的第二端；
第二双极结型晶体管，包括连接到第一电阻器的第二端的发射极，包括连接到所述地节点的集电极，并且包括连接到所述集电极的基极；以及
控制电路，包括连接到第一类型的第二MOS晶体管的第二端的输入和连接到第一类型的第二MOS晶体管的栅极的输出。
12.根据权利要求11的带隙基准发生器，其中控制电路偏置所述第一类型的第一和第二晶体管。
13.根据权利要求11的带隙基准发生器，其中控制电路包括电压电平移位器。
14.根据权利要求13的带隙基准发生器，其中控制电路包括连接到所述控制电路的输入的缓冲器，并且所述电压电平移位器连接到所述控制电路的输出。
15.根据权利要求11的带隙基准发生器，还包括连接在第二双极结型晶体管的发射极和集电极之间的开关，以选择性地使所述发射极到所述集电极短路。
16.根据权利要求11的带隙基准发生器，其中控制电路包括：缓冲器，具有连接到该控制电路的输入的输入，并具有输出；第二电阻器，具有连接到缓冲器的输出的第一端、和连接到控制电路的输出的第二端；并且包括第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到地节点的第二端。
17.根据权利要求11的带隙基准发生器，其中控制电路包括：第二类型的第三晶体管，具有其间被沟道分开的第一和第二端、以及用于控制所述沟道中的电流的栅极，所述第一端连接到另一个电压节点，并且所述栅极连接到控制电路的输入；第二电阻器，具有连接到第二类型的第三晶体管的第二端的第一端、和连接到该控制电路的输出的第二端；并且包括第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到地节点的第二端。
18.一种带隙基准发生器，包括：
第一类型的第一MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到电压节点；
第二类型的第一MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到所述第一类型的第一MOS晶体管的第二端；
第一双极结型晶体管，包括连接到第二类型的第一MOS晶体管的第二端的发射极，包括连接到地节点的集电极，并且包括连接到所述集电极的基极；
第一类型的第二MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制在所述沟道中的电流的栅极，所述第一端连接到所述电压节点，所述栅极连接到第一类型的第一MOS晶体管的栅极；
第二类型的第二MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制在所述沟道中的电流的栅极，所述第一端连接到第一类型的第二MOS晶体管的第二端、和第二类型的第一MOS晶体管的栅极；
第一电阻器，包括第一和第二端，所述第一端连接到第二类型的第二MOS晶体管的第二端；
第二双极结型晶体管，包括连接到第一电阻器的第二端的发射极，包括连接到所述地节点的集电极，并且包括连接到所述集电极的基极；
第一控制电路，包括连接到第二类型的第一MOS晶体管的第一端的输入、和连接到第二类型的第一MOS晶体管的栅极的输出；以及
第二控制电路，包括连接到第一类型的第二MOS晶体管的第二端的输入、和连接到第一类型的第二MOS晶体管的栅极的输出。
19.根据权利要求18的带隙基准发生器，其中每个第一和第二控制电路都包括电压电平移位器。
20.根据权利要求19的带隙基准发生器，其中每个第一和第二控制电路都包括缓冲器。
21.根据权利要求18的带隙基准发生器，还包括连接在第二双极结型晶体管的发射极和集电极之间的开关，以选择性地使所述发射极到所述集电极短路。
22.根据权利要求18的带隙基准发生器，
其中第一控制电路包括：第一缓冲器，具有连接到第一控制电路的输入的输入、并具有输出；第二电阻器，具有连接到第一缓冲器的输出的第一端、和连接到第一控制电路的输出的第二端；并且包括第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到另一个电压节点的第二端，
其中第二控制电路包括：第二缓冲器，具有连接到第二控制电路的输入的输入、并具有输出；第四电阻器，具有连接到第二缓冲器的输出的第一端、和连接到第二控制电路的输出的第二端；并且包括第五电阻器，具有连接到第四电阻器的第二端的第一端、和连接到地节点的第二端。
23.根据权利要求18的带隙基准发生器，
其中第一控制电路包括：第一类型的第三晶体管，具有其间被沟道分开的第一和第二端、以及用于控制所述沟道中的电流的栅极，所述第二端连接到地节点，所述栅极连接到第一控制电路的输入；第二电阻器，具有连接到第一类型的第三晶体管的第一端的第一端、和连接到第一控制电路的输出的第二端；并且包括第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到另一个电压节点的第二端，
第二控制电路包括：第二类型的第三晶体管，具有其间被沟道分开的第一和第二端、以及用于控制所述沟道中的电流的栅极，所述第一端连接到另一个电压节点，所述栅极连接到该第二控制电路的输入；第四电阻器，具有连接到第二类型的第三晶体管的第二端的第一端、和连接到第二控制电路的输出的第二端；并且包括第五电阻器，具有连接到第四电阻器的第二端的第一端、和连接到地节点的第二端。
24.根据权利要求18的带隙基准发生器，其中第一控制电路包括：第二类型的第三晶体管，具有其间被沟道分开的第一和第二端以及用于控制在所述沟道中的电流的栅极，所述第一端连接到另一个电压节点，所述栅极连接到该第一控制电路的输入；第二电阻器，具有连接到第二类型的第三晶体管的第二端的第一端、和连接到第一控制电路的输出的第二端；并且包括第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到地节点的第二端，
第二控制电路包括：第二类型的第四晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到所述另一个电压节点，并且所述栅极连接到第二控制电路的输入；第四电阻器，具有连接到第二类型的第四晶体管的第二端的第一端、和连接到第二控制电路的输出的第二端；并且包括第五电阻器，具有连接到第四电阻器的第二端的第一端、和连接到所述地节点的第二端。
25.一种带隙基准发生器，包括：
第一类型的第一晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制在所述沟道中的电流的栅极，所述第一端连接到电压节点；
第一类型的第二晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第一晶体管的第二端；
第二类型的第一晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第二晶体管的第二端；
第二类型的第二晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到第二类型的第一晶体管的第二端；
第一双极结型晶体管，包括连接到第二类型的第二晶体管的第二端的发射极，包括连接到地节点的集电极，并且包括连接到所述集电极的基极；
第一类型的第三晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到所述电压节点，所述栅极连接到第一类型的第一晶体管的栅极；
第一类型的第四晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第三晶体管的第二端，所述栅极连接到第一类型的第二晶体管的栅极；
第二类型的第三晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第四晶体管的第二端，所述栅极连接到第二类型的第一晶体管的栅极；
第二类型的第四晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到第二类型的第三晶体管的第二端，所述栅极连接到第二类型的第二晶体管的栅极；
第一电阻器，包括第一和第二端，所述第一端连接到第二类型的第四晶体管的第二端；
第二双极结型晶体管，包括连接到第一电阻器的第二端的发射极，包括连接到地节点的集电极，并且包括连接到所述集电极的基极；
第一控制电路，包括连接到第二类型的第一晶体管的第一端的第一输入，包括连接到第二类型的第一晶体管的栅极的第一输出，并且包括连接到第二类型的第二晶体管的栅极的第二输出；以及
第二控制电路，包括连接到第一类型的第四晶体管的第二端的第一输入，包括连接到第一类型的第三晶体管的栅极的第一输出，包括连接到第一类型的第四晶体管的栅极的第二输出。
26.根据权利要求25的带隙基准发生器，其中第一控制电路包括：第二类型的第五晶体管，具有其间被沟道分开的第一和第二端以及用于控制在所述沟道中的电流的栅极，所述第一端连接到所述电压节点，所述栅极连接到第一控制电路的第一输入；第二电阻器，具有连接到第二类型的第五晶体管的第二端的第一端、和连接到第一控制电路的第一输出的第二端；第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到第一控制电路的第二输出的第二端；并且包括第四电阻器，具有连接到第三电阻器的第二端的第一端、和连接到地节点的第二端，
其中第二控制电路包括：第二类型的第六晶体管，具有其间被沟道分开的第一和第二端以及用于控制在所述沟道中的电流的栅极，所述第一端连接到电压节点，所述栅极连接到第二控制电路的第一输入；第五电阻器，具有连接到第二类型的第六晶体管的第二端的第一端、和连接到第二控制电路的第一输出的第二端；第六电阻器，具有连接到第五电阻器的第二端的第一端、和连接到第二控制电路的第二输出的第二端；并且包括第七电阻器，具有连接到第六电阻器的第二端的第一端、和连接到地节点的第二端。
27.根据权利要求25的带隙基准发生器，还包括连接在第二双极结型晶体管的发射极和集电极之间的开关，以选择性地使得所述发射极到所述集电极短路。
28.根据权利要求25的带隙基准发生器，其中第一控制电路包括：第二类型的第五晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到所述电压节点，所述栅极连接到第一控制电路的第一输入；第二电阻器，具有连接到第二类型的第五晶体管的第二端的第一端、和连接到第一控制电路的第一输出的第二端；第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到第一控制电路的第二输出的第二端；第四电阻器，具有连接到第三电阻器的第二端的第一端，并具有第二端；并且包括第二类型的第六晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第二端连接到地节点，所述第一端连接到第四电阻器的第二端，所述栅极连接到使能信号节点，
其中第二控制电路包括：第二类型的第七晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到所述电压节点，所述栅极连接到第二控制电路的第一输入；第五电阻器，具有连接到第二类型的第六晶体管的第二端的第一端、和连接到第二控制电路的第一输出的第二端；第六电阻器，具有连接到第五电阻器的第二端的第一端、和连接到第二控制电路的第二输出的第二端；第七电阻器，包括具有连接到第六电阻器的第二端的第一端、并且具有第二端；第二类型的第八晶体管，具有其间被沟道分开的第一和第二端、以及用于控制所述沟道中的电流的栅极，所述第二端连接到地节点，所述第一端连接到第七电阻器的第二端，并且所述栅极连接到使能信号节点。
29.根据权利要求28的带隙基准发生器，其中第二控制电路还包括：第二类型的第五晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到电压节点，所述第二端连接到第二控制电路的第一输出，所述栅极连接到所述使能信号节点。
30.根据权利要求28的带隙基准发生器，其中使能信号节点是断电信号节点。
31.根据权利要求28的带隙基准发生器，其中第一和第二控制电路包括断电电路。
32.根据权利要求31的带隙基准发生器，还包括用来偏置第一和第二控制电路的偏置电路。
33.根据权利要求28的带隙基准发生器，其中第一控制电路包括：第二类型的第九晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到第二类型的第六晶体管的第一端，所述第二端连接到第二类型的第六晶体管的第二端，第二控制电路还包括第二类型的第十晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到第二类型的第八晶体管的第一端，所述第二端连接到所述第二类型的第八晶体管的第二端，
该带隙基准发生器还包括用来偏置第二类型的第九和第十晶体管的偏置电路。
34.根据权利要求33的带隙基准发生器，其中偏置电路包括：第一类型的第五晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到电压节点，所述栅极连接到第一类型的第一晶体管的栅极；第一类型的第六晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第五晶体管的第二端，所述栅极连接到第一类型的第二晶体管的栅极；并且包括第二类型的第十一晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第六晶体管的所述栅极和所述第二端，所述第二端连接到地节点，所述栅极连接到第二类型的第九和第十晶体管的栅极。
35.根据权利要求32的带隙基准发生器，还包括提供启动电流的启动电路。
36.根据权利要求35的带隙基准发生器，其中启动电路包括：第一类型的第七晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到电压节点，所述栅极连接到地节点；第一类型的第八晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第七晶体管的第二端，所述栅极连接到地节点；第二类型的第十一晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第二端连接到地节点，所述第一端连接到第一类型的第八晶体管的第二端，所述栅极连接到所述第一端；第二类型的第十三晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到第二类型的第十一晶体管的第一端，所述第二端连接到第二类型的第十一晶体管的第二端，所述栅极连接到第二类型的第十一晶体管的第一端；还包括第二类型的第十四晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第一晶体管的栅极，所述第二端连接到所述地节点，所述栅极连接到第二类型的第十一晶体管的第一端。
37.根据权利要求28的带隙基准发生器，还包括连接在第二双极结型晶体管的发射极和集电极之间的开关，以选择性地使得所述发射极到所述集电极短路。
38.根据权利要求37的带隙基准发生器，其中开关动态地开和关，以采样在第二类型的第四MOS晶体管中的电流。
39.根据权利要求28的带隙基准发生器，其中第一控制电路包括：第二类型的第五晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到电压节点，所述栅极连接到第一控制电路的第一输入；第二电阻器，具有连接到第二类型的第五晶体管的第二端的第一端、和连接到第一控制电路的第一输出的第二端；第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到第一控制电路的第二输出的第二端；第四电阻器，具有连接到第三电阻器的第二端的第一端、并且具有第二端；并且包括第一电流源，具有连接到第四电阻器的第二端的第一端、和连接到地节点的第二端，
其中第二控制电路包括：第二类型的第六晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到所述电压节点，所述栅极连接到第二控制电路的第一输入；第五电阻器，具有连接到第二类型的第六晶体管的第二端的第一端、和连接到第二控制电路的第一输出的第二端；第六电阻器，具有连接到第五电阻器的第二端的第一端、和连接到第二控制电路的第二输出的第二端；第七电阻器，具有连接到第六电阻器的第二端的第一端、并且具有第二端；并且包括第二电流源，具有连接到第七电阻器的第二端的第一端、和连接到地节点的第二端。
40.根据权利要求39的带隙基准发生器，还包括第八电阻器，具有连接到第二双极结型晶体管的发射极的第一端、和连接到第二双极结型晶体管的集电极的第二端。
41.根据权利要求40的带隙基准发生器，还包括输出电路。
42.根据权利要求41的带隙基准发生器，其中输出电路包括：第一类型的第五晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到电压节点，所述栅极连接到第一类型的第一晶体管的栅极；第一类型的第六晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第五晶体管的第二端，所述栅极连接到第一类型的第二晶体管的栅极；并且包括第九电阻器，具有连接到第一类型的第六晶体管的第二端的第一端以形成输出节点、并且具有连接到地节点的第二端。
43.一种系统，包括：
存储器阵列；
熔丝电路；以及
根据权利要求11的带隙基准发生器。
44.一种系统，包括：
存储器阵列；
熔丝电路；以及
根据权利要求5的带隙基准发生器。
45.一种系统，包括：
存储器阵列；
熔丝电路；以及
根据权利要求6的带隙基准发生器。
46.一种系统，包括：
存储器阵列；
熔丝电路；以及
根据权利要求8的带隙基准发生器。
47.一种系统，包括：
存储器阵列；
熔丝电路；以及
根据权利要求10的带隙基准发生器。
CNB2004100941694A 2003-12-29 2004-12-29 低电压cmos带隙基准发生器 Active CN100530021C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/748,540 US6943617B2 (en) 2003-12-29 2003-12-29 Low voltage CMOS bandgap reference
US10/748540 2003-12-29

Publications (2)

Publication Number Publication Date
CN1637678A true CN1637678A (zh) 2005-07-13
CN100530021C CN100530021C (zh) 2009-08-19

Family

ID=34700916

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100941694A Active CN100530021C (zh) 2003-12-29 2004-12-29 低电压cmos带隙基准发生器

Country Status (5)

Country Link
US (1) US6943617B2 (zh)
JP (1) JP4724407B2 (zh)
KR (1) KR101027304B1 (zh)
CN (1) CN100530021C (zh)
TW (1) TWI345689B (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1987710B (zh) * 2005-12-23 2010-05-05 深圳市芯海科技有限公司 一种电压调整装置
CN101211193B (zh) * 2006-12-29 2010-06-02 联发科技股份有限公司 带隙基准电路与其启动方法
CN101763136A (zh) * 2009-11-09 2010-06-30 天津南大强芯半导体芯片设计有限公司 一种非对称带隙基准电路
CN101814829A (zh) * 2010-04-22 2010-08-25 上海宏力半导体制造有限公司 电荷泵电路的参考电压产生电路及电荷泵电路
CN101482761B (zh) * 2008-01-09 2010-09-01 辉芒微电子（深圳）有限公司 基准源启动电路
CN101336400B (zh) * 2005-12-02 2010-09-01 德州仪器公司 精确反向带隙电压参考电路及方法
CN101488755B (zh) * 2008-01-14 2010-12-29 盛群半导体股份有限公司 Cmos串联比较器、单端coms反相器及其各自的控制方法
CN102148051A (zh) * 2010-02-10 2011-08-10 上海宏力半导体制造有限公司 存储器和灵敏放大器
CN104697658A (zh) * 2013-12-10 2015-06-10 展讯通信（上海）有限公司 一种传感器电路
CN104977957A (zh) * 2014-04-14 2015-10-14 瑞萨电子株式会社 电流产生电路和包括其的带隙基准电路及半导体器件
CN112783252A (zh) * 2020-12-23 2021-05-11 杭州晶华微电子股份有限公司 半导体装置以及半导体集成电路
CN113934252A (zh) * 2020-07-13 2022-01-14 瑞昱半导体股份有限公司 用于能隙参考电压电路的降压电路
CN114578886A (zh) * 2022-05-06 2022-06-03 成都市安比科技有限公司 一种偏置电流可编程电路

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4792034B2 (ja) * 2005-08-08 2011-10-12 スパンション エルエルシー 半導体装置およびその制御方法
US7728574B2 (en) * 2006-02-17 2010-06-01 Micron Technology, Inc. Reference circuit with start-up control, generator, device, system and method including same
JP4787877B2 (ja) * 2006-09-13 2011-10-05 パナソニック株式会社 基準電流回路、基準電圧回路、およびスタートアップ回路
US20080129271A1 (en) * 2006-12-04 2008-06-05 International Business Machines Corporation Low Voltage Reference System
US8169387B2 (en) * 2007-09-14 2012-05-01 Ixys Corporation Programmable LED driver
US8018197B2 (en) * 2008-06-18 2011-09-13 Freescale Semiconductor, Inc. Voltage reference device and methods thereof
US7859918B1 (en) * 2009-10-12 2010-12-28 Xilinx, Inc. Method and apparatus for trimming die-to-die variation of an on-chip generated voltage reference
US8497714B2 (en) * 2011-01-14 2013-07-30 Infineon Technologies Austria Ag System and method for driving a switch transistor
TWI435201B (zh) * 2011-03-07 2014-04-21 Realtek Semiconductor Corp 產生啟動重置訊號之訊號產生裝置
FR2975512B1 (fr) * 2011-05-17 2013-05-10 St Microelectronics Rousset Procede et dispositif de generation d'une tension de reference ajustable de bande interdite
CN102854913B (zh) * 2011-06-28 2015-11-25 比亚迪股份有限公司 一种带隙基准电压源电路
US9092044B2 (en) * 2011-11-01 2015-07-28 Silicon Storage Technology, Inc. Low voltage, low power bandgap circuit
US9342089B2 (en) * 2014-04-25 2016-05-17 Texas Instruments Deutschland Gmbh Verification of bandgap reference startup
EP4212983A1 (en) * 2015-05-08 2023-07-19 STMicroelectronics S.r.l. Circuit arrangement for the generation of a bandgap reference voltage
US9431094B1 (en) * 2016-01-04 2016-08-30 Micron Technology, Inc. Input buffer
CN105955386A (zh) * 2016-05-12 2016-09-21 西安电子科技大学 超低压cmos阈值带隙基准电路
CN105955388A (zh) * 2016-05-26 2016-09-21 京东方科技集团股份有限公司 一种基准电路
KR102347178B1 (ko) * 2017-07-19 2022-01-04 삼성전자주식회사 기준 전압 회로를 포함하는 단말 장치
JP6413005B2 (ja) * 2017-11-06 2018-10-24 ルネサスエレクトロニクス株式会社 半導体装置及び電子システム
US10673321B2 (en) 2017-11-27 2020-06-02 Marvell Asia Pte., Ltd. Charge pump circuit with built-in-retry
US11137788B2 (en) * 2018-09-04 2021-10-05 Stmicroelectronics International N.V. Sub-bandgap compensated reference voltage generation circuit
CN109634346B (zh) * 2018-12-20 2020-12-18 上海贝岭股份有限公司 带隙基准电压电路
KR20210064497A (ko) 2019-11-25 2021-06-03 삼성전자주식회사 밴드갭 기준 전압 생성 회로
CN112181036B (zh) * 2020-08-21 2022-01-11 成都飞机工业（集团）有限责任公司 一种用于抗辐射场景的电压和电流基准电路
JPWO2022239563A1 (zh) * 2021-05-14 2022-11-17
CN115390616B (zh) * 2022-10-25 2023-01-03 太景科技(南京)有限公司 一种偏置装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593208A (en) * 1984-03-28 1986-06-03 National Semiconductor Corporation CMOS voltage and current reference circuit
US5132556A (en) * 1989-11-17 1992-07-21 Samsung Semiconductor, Inc. Bandgap voltage reference using bipolar parasitic transistors and mosfet's in the current source
US5900772A (en) * 1997-03-18 1999-05-04 Motorola, Inc. Bandgap reference circuit and method
US6150872A (en) * 1998-08-28 2000-11-21 Lucent Technologies Inc. CMOS bandgap voltage reference
US6529066B1 (en) * 2000-02-28 2003-03-04 National Semiconductor Corporation Low voltage band gap circuit and method
US6507179B1 (en) * 2001-11-27 2003-01-14 Texas Instruments Incorporated Low voltage bandgap circuit with improved power supply ripple rejection

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101336400B (zh) * 2005-12-02 2010-09-01 德州仪器公司 精确反向带隙电压参考电路及方法
CN1987710B (zh) * 2005-12-23 2010-05-05 深圳市芯海科技有限公司 一种电压调整装置
CN101211193B (zh) * 2006-12-29 2010-06-02 联发科技股份有限公司 带隙基准电路与其启动方法
CN101482761B (zh) * 2008-01-09 2010-09-01 辉芒微电子（深圳）有限公司 基准源启动电路
CN101488755B (zh) * 2008-01-14 2010-12-29 盛群半导体股份有限公司 Cmos串联比较器、单端coms反相器及其各自的控制方法
CN101763136A (zh) * 2009-11-09 2010-06-30 天津南大强芯半导体芯片设计有限公司 一种非对称带隙基准电路
CN102148051B (zh) * 2010-02-10 2015-05-27 上海华虹宏力半导体制造有限公司 存储器和灵敏放大器
CN102148051A (zh) * 2010-02-10 2011-08-10 上海宏力半导体制造有限公司 存储器和灵敏放大器
CN101814829B (zh) * 2010-04-22 2015-09-16 上海华虹宏力半导体制造有限公司 电荷泵电路的参考电压产生电路及电荷泵电路
CN101814829A (zh) * 2010-04-22 2010-08-25 上海宏力半导体制造有限公司 电荷泵电路的参考电压产生电路及电荷泵电路
CN104697658A (zh) * 2013-12-10 2015-06-10 展讯通信（上海）有限公司 一种传感器电路
CN104697658B (zh) * 2013-12-10 2017-08-08 展讯通信（上海）有限公司 一种传感器电路
CN104977957A (zh) * 2014-04-14 2015-10-14 瑞萨电子株式会社 电流产生电路和包括其的带隙基准电路及半导体器件
US9891650B2 (en) 2014-04-14 2018-02-13 Renesas Electronics Corporation Current generation circuit, and bandgap reference circuit and semiconductor device including the same
CN104977957B (zh) * 2014-04-14 2018-04-27 瑞萨电子株式会社 电流产生电路和包括其的带隙基准电路及半导体器件
CN108536207A (zh) * 2014-04-14 2018-09-14 瑞萨电子株式会社 电流产生电路和包括其的带隙基准电路及半导体器件
CN113934252A (zh) * 2020-07-13 2022-01-14 瑞昱半导体股份有限公司 用于能隙参考电压电路的降压电路
CN113934252B (zh) * 2020-07-13 2022-10-11 瑞昱半导体股份有限公司 用于能隙参考电压电路的降压电路
CN112783252A (zh) * 2020-12-23 2021-05-11 杭州晶华微电子股份有限公司 半导体装置以及半导体集成电路
CN112783252B (zh) * 2020-12-23 2021-12-10 杭州晶华微电子股份有限公司 半导体装置以及半导体集成电路
CN114578886A (zh) * 2022-05-06 2022-06-03 成都市安比科技有限公司 一种偏置电流可编程电路

Also Published As

Publication number Publication date
US6943617B2 (en) 2005-09-13
JP4724407B2 (ja) 2011-07-13
JP2005196738A (ja) 2005-07-21
KR101027304B1 (ko) 2011-04-06
TW200522372A (en) 2005-07-01
US20050140428A1 (en) 2005-06-30
CN100530021C (zh) 2009-08-19
KR20050069872A (ko) 2005-07-05
TWI345689B (en) 2011-07-21

Similar Documents

Publication Publication Date Title
CN1637678A (zh) 低电压cmos带隙基准发生器
CN1167986C (zh) 低功率基准电压电路
CN1758176A (zh) 温度稳定的参考电压电路
CN1081825C (zh) 半导体集成电路器件
CN1210636C (zh) 温度特性补偿装置
CN1085438C (zh) 参考电压生成电路
US7583070B2 (en) Zero power start-up circuit for self-bias circuit
US6841982B2 (en) Curved fractional CMOS bandgap reference
CN1745354A (zh) 浮动栅参考电压生成器的输出电压补偿电路和方法
CN1991319A (zh) 温度检测电路和温度检测方法
US20040245975A1 (en) High voltage shunt regulator for flash memory
CN1023623C (zh) 用于半导体存储器的传感放大器驱动电路
US8471537B2 (en) Low power high voltage regulator for non-volatile memory device
CN1581008A (zh) 采用cmos技术中电流模式技术的精确电压/电流参考电路
CN1760681A (zh) 电压检测电路
CN1898620A (zh) 电压发生电路和半导体集成电路器件
KR101358930B1 (ko) 전압 디바이더 및 이를 포함하는 내부 전원 전압 발생 회로
CN1808323A (zh) 自我补偿的电压调节器、升压电路及其电压调节方法
US9484809B2 (en) Apparatus and methods for low voltage high PSRR systems
CN1928766A (zh) 参考电压产生电路、半导体集成电路及其装置
JP4703406B2 (ja) 基準電圧発生回路および半導体集積装置
CN1754228A (zh) 差分双浮动栅电路和编程方法
CN1087520C (zh) 中间电压发生电路
CN1505046A (zh) 控制内电压电平的内部电压发生电路和基准电压发生电路
CN1476169A (zh) 低电源电压下亦可产生稳定恒流的半导体集成电路器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant