CN1167986C - 低功率基准电压电路 - Google Patents

Abstract

本发明的带隙基准电压电路产生的恒定电压不受电源电压和制作工艺变化的影响。其中，恒压源单元提供恒定电压，第一电流镜反射流过恒压源单元的第一电流，产生第二电流，第二电流镜受控于恒定电压，反射第二电流产生第三电流，并将其输出到输出节点。基准电压单元连到输出节点，基准电压提供给输出节点。基准电压单元包括至少一个PMOS晶体管和至少一个NMOS晶体管，彼此串联或并联。同时执行确定PMOS晶体管和NMOS晶体管门限电压的离子注入工艺。

Description

低功率基准电压电路

技术领域

本发明涉及一种半导体集成电路，尤其涉及一种带隙(bandgap)基准电压电路，用于在半导体集成电路中提供恒定的基准电压。

背景技术

带隙基准电压电路用于半导体集成电路中以产生恒定的基准电压。在使用带隙基准电压电路的半导体集成电路中，半导体集成电路的运行精度取决于提供恒定的基准电压的带隙基准电压电路的能力。因此，需要带隙基准电压电路稳定地产生恒定的基准电压。引起从带隙基准电压电路输出的基准电压波动的因素有几个。例如，常见的因素是温度变化。

上述情况已由本领域技术人员所广泛熟知，Allen/Holberg的“CMOS模拟电路设计(CMOS Analog Circuit Design)”一书的596至599页中公开了一种用于提供恒定的基准电压而不受温度变化影响的传统CMOS带隙基准电压电路。1986年5月13日授予D.A.KERTH的美国专利No.4,588,941中公开了另一种传统的CMOS带隙基准电压电路。

但是，在传统的带隙基准电压电路中，基准电压可随着电源电压和半导体集成电路制造工艺的变化而波动。

发明内容

为了解决上述和其他问题，本发明的目的是提供一种带隙基准电压电路，它产生恒定的基准电压，并且不受到电源电压和半导体集成电路制造工艺的变化的影响。

因此，为了说实现上述和其他目的，本发明提供了一种带隙基准电压电路，包括：恒压源单元，用于产生恒定电压；第一电流镜像电路，用于反射流过恒压源单元的第一电流，以产生第二电流；和第二电流镜像电路，其由来自恒压源单元的恒定电压控制，用于反射第二电流，以产生第三电流。本发明的带隙基准电压电路还包括基准电压单元，它从第二电流镜像电路接收第三电流，用于产生基准电压到输出节点。基准电压单元包括至少一个PMOS晶体管和至少一个NMOS晶体管。同时执行用于确定PMOS晶体管和NOMS晶体管的门限电压的离子注入处理。

本发明的带隙基准电压电路还可包括连接在输出节点和基准电压单元之间的电阻。

根据本发明的带隙基准电压电路的优选实施例，基准电压单元包括至少一个PMOS晶体管和至少一个NOMS晶体管，它们在输出节点和接地电压之间彼此串联或并联。恒压源单元包括：PMOS晶体管，其源极连接到电源电压；和电阻，其一端连接到PMOS晶体管的漏极，而另一端连接到PMOS晶体管的栅极，其中从PMOS晶体管的漏极输出恒定电压。第一电流镜像电路包括：第一NMOS晶体管，其漏极连接到恒压源单元，而源极连接到接地电压；和第二NMOS晶体管，其漏极和栅极共同连接到第一NMOS晶体管的栅极和第二电流镜像电路，而其源极连接到接地电压。第二电流镜像电路包括：第一PMOS晶体管，其源极连接到电源电压，其漏极连接到第一电流镜像电路，而其栅极连接到恒压源单元；和第二PMOS晶体管，其源极连接到电源电压，其漏极连接到输出节点，而其栅极连接到恒压源单元。

根据本发明的另一实施例，基准电压单元包括至少一个PMOS晶体管和至少一个NMOS晶体管，它们彼此在电源电压和输出节点之间串联或并联。恒压源单元包括：NMOS晶体管，其源极连接到接地电压；和电阻，其一端连接到NMOS晶体管的漏极，而另一端连接到NMOS晶体管的栅极，其中从NMOS晶体管的漏极输出恒定电压。第一电流镜像电路包括：第一PMOS晶体管，其漏极连接到恒压源单元，而其源极连接到电源电压；和第二PMOS晶体管，其漏极和栅极共同连接到第一PMOS晶体管的栅极和第二电流镜像电路，而其源极连接到电源电压。第二电流镜像电路包括：第一NMOS晶体管，其源极连接到电源电压，其漏极连接到第一电流镜像电路，而其栅极连接到恒压源单元；和第二NMOS晶体管，其源极连接到电源电压，其漏极连接到输出节点，而其栅极连接到恒压源单元。

附图说明

参照附图对本发明优选实施例的详细描述，本发明的上述目的和优点将变得更加清楚，附图中：

图1是本发明第一实施例的带隙基准电压电路的电路图；

图2是本发明第二实施例的带隙基准电压电路的电路图；

图3是本发明第三实施例的带隙基准电压电路的电路图；

图4是本发明第四实施例的带隙基准电压电路的电路图；

图5是用来解释杂质离子注入的MOS晶体管的垂直剖面图；

图6是表示根据杂质离子浓度变化PMOS晶体管的门限电压和NMOS晶体管门限电压变化的曲线；

图7是表示根据PMOS晶体管门限电压和NMOS晶体管门限电压之差、基准电压单元各端之间的电压V_COM特性对应于NMOS晶体管门限电压增量ΔVtn的曲线；及

图8是表示根据PMOS晶体管门限电压增量ΔVtp和NMOS晶体管门限电压增量ΔVtn之比值(n)、基准电压单元各端之间的电压V_COM特性对应于NMOS晶体管门限电压增量ΔVtn的曲线。

具体实施方式

下面，将参照附图来描述本发明的优选实施例。但是，本发明的实施例可以修改成其他各种形式，本发明的范围不能解释为由实施例限定。这些实施例用来为本领域技术人员更完整地解释本发明。附图中的相同标号表示相同的部件。在以下的描述中将电流镜像电路简称为电流镜。

参照图1，第一实施例的带隙基准电压电路包括恒压源单元10、第一电流镜12、第二电流镜14和基准电压单元16。

恒压源单元10包括：PMOS晶体管M1，其源极连接到电源电压VDD；和电阻R1，其一端连接到PMOS晶体管M1的漏极，而另一端连接到PMOS晶体管M1的栅极。电流i1流过PMOS晶体管M1和电阻R1。从PMOS晶体管M1的漏极输出恒定电压Vs。因此，尽管电源电压VDD发生变化，恒定电压Vs仍保持恒定。

第一电流镜12包括NMOS晶体管M3和M4，它反射电流i3以产生电流i4。电流i3和i4分别流过NMOS晶体管M3和M4。电流i3是流过恒压源单元10的电流。换言之，第一电流镜12将流过恒压源单元10的电流反射成电流i4。NMOS晶体管M3的漏极连接到电阻R1的另一端，其源极连接到接地电压VSS。NMOS晶体管M4的漏极和栅极共同连接到第二电流镜14和NMOS晶体管M3的栅极，其源极连接到接地电压VSS。

第二电流镜14包括PMOS晶体管M2和M5，它受恒定电压Vs的控制，并反射流过PMOS晶体管M2的电流i2，以产生流过PMOS晶体管M5的电流i5。电流i2是被加到第一电流镜12的NMOS晶体管M4并由此流过的电流。换言之，第二电流镜14将流过第一电流镜12的NMOS晶体管M4的电流反射成电流i5，电流i5经输出节点O输出。PMOS晶体管M2的源极连接到电源电压VDD，其栅极连接到恒定电压Vs，而其漏极连接到第一电流镜12的NMOS晶体管M4的漏极。PMOS晶体管M5的源极被连接到电源电压VDD，其栅极连接到恒定电压Vs，其漏极连接到输出节点O，基准电压V_REF由该输出节点O输出。

基准电压单元16连接在输出节点O和接地电压VSS之间，以将基准电压V_REF提供给输出节点O。基准电压单元16包括至少一个PMOS晶体管MP和至少一个NMOS晶体管MN，它们彼此串联在输出节点O和接地电压VSS之间。PMOS晶体管MP的源极连接到输出节点O。NMOS晶体管MN的漏极和栅极共同连接到PMOS晶体管MP的漏极和栅极。NMOS晶体管MN的源极连接到接地电压VSS。

但是，基准电压单元16中PMOS晶体管MP和NMOS晶体管MN的门限电压可由于制作工艺的变化而波动，因此基准电压单元16的两端之间的电压V_COM也可波动。为了防止基准电压单元16的两端之间的电压V_COM由于制作工艺的变化而波动，制作工艺期间，同时执行用于确定基准电压单元16中PMOS晶体管MP和NMOS晶体管MN的门限电压的离子注入工艺。

本发明第一实施例的带隙基准电压电路还可包括电阻R2，该电阻连接在输出节点O和基准电压单元16之间。

下面将描述为何本发明第一实施例的带隙基准电压电路的输出，即基准电压V_REF不受电源电压VDD变化的影响。

首先，当PMOS晶体管M1、M2和M5以及NMOS晶体管M3和M4工作在弱反转区，并且忽略这些晶体管的通道长调制效应时，由如下方程表示晶体管M1至M5中每个的电流公式：

PMOS晶体管M1的电流公式由下面的方程1表示：

i1-S1.ip.exp{q.|Vgs1|/(np.k.T)}

                                ...(1)

PMOS晶体管M2的电流公式由下面的方程2表示：

i2-S2.ip.exp{q.|Vgs2|/(np.k.T)}

                                ...(2)

NMOS晶体管M3的电流公式由下面的方程3表示：

i3-S3.in.exp{q.|Vgs3|/(nn.k.T)}

                                ...(3)

NMOS晶体管M4的电流公式由下面的方程4表示：

i4-S4.in.exp{q.|Vgs4|/(nn.k.T)}    ...(4)

pMOS晶体管M5的电流公式由下面的方程2表示：

i5＝S5.ip.exp{q.|Vgs5|/(np.k.T)}    …(5)

在方程1至5中，S1至S5分别表示晶体管M1至M5的宽高比，ip表示对应于PMOS晶体管制作工艺的参数，in表示对应于NMOS晶体管制作工艺的参数，Vgs1至Vgs2分别表示晶体管M1至M5的栅极和源极之间的电压，np表示PMOS晶体管的亚阈值斜率系数(subthrehold slop factor)，nn表示NMOS晶体管的亚阈值斜率系数，q表示电荷，k表示玻尔兹曼(Boltzmann)常数，T表示温度。

电阻R1两端之间的电压V_R1由下面的方程6表示：

V_R1＝|Vgs1-Vgs2|                         …(6)

当从方程1和2计算出Vgs1和Vgs2，并将其代入方程6时，由下面的方程7表示V_R1：

V_R1＝(np.k.T/q).In{(S2/i2).(i1/S1)}      …(7)

由于电流i1和i3相同，电流i2和i4相同，并且NMOS晶体管M3和M4构成电流镜，即Vgs3等于Vgs4，得到下面的方程8：

(i1/i2)＝(i3/i4)＝(S3/S4)                …(8)

将方程8代入方程7，则由下面的方程9表示V_R1：

V_R1＝(np.k.T/q).In{(S2/S4).(S3/S1)}      …(9)

当将方程9代入i1＝V_R1/R1时，i1由下面的方程10表示：

i1＝(np.k.T/q/R1).In{(S2/S4).(S3/S1)}    …(10)

将方程10代入由方程8得到的方程i2＝(S4/S3)·i1，则I2由下面的方程11表示：

i2＝(S4/S3).(np.k.T/q/R1).In{(S2/S4).(S3/S1)}    …(11)

由于PMOS晶体管M2和M5构成电流镜，即Vgs2等于Vgs5，方程2和5形成如下方程12：

i5＝(S5/S2).i2                       …(12)

将方程11代入方程12，则得到由如下方程13表示I5：

i5＝(S4/S3).(S5/S2).(np.k.T/q/R1).In{(S2/S4).(S3/S1)}    …(13)

参照方程13，i5不包括与电源电压VDD相关的参数，因此当确定了晶体管M1至M5的宽高比S1到S5时，得到不受电源电压VDD的变化影响的恒定值。

基准电压V_REF由下面的方程14表述：

V_REF＝i5.R2+V_COM                            …(14)

由于如上所述i5为恒定值并且不受电源电压VDD变化的影响，并假设V_COM为恒定(V_COM可随制作工艺的变化而发生变化，这将在说明书后面部分予以描述)，因此，V_REF也将保持恒定而不受电源电压VDD的变化影响。

当考虑PMOS晶体管M1、M2和M5及NMOS晶体管M3和M4的通道长调制效应时，电流i5和电源电压VDD之间的关系描述如下。

当电源电压VDD增大时，电流i1随NMOS晶体管M3的漏极和源极之间的电压Vds3的增大而增大。当电流i1增大时，PMOS晶体管M1的源极和栅极之间的电压|Vgs1|以及电阻R1两端之间的电压V_R1增大。由于Vgs1是i1的对数函数而V_R1是i1的线性函数，因此，V_R1的增量大于|Vgs1|的增量。因此，PMOS晶体管M2的源极和栅极之间的电压|Vgs2|以及PMOS晶体管M5的源极和栅极之间的电压|Vgs5|减小。

与此同时，当电源电压VDD增大时，PMOS晶体管M5的源极和漏极之间的电压Vds5增大。因此，可产生通道长度调制效应。但是，当电源电压VDD增大时，如上所述电压|Vgs5|同时减小。因此，通道长度调制效应的影响得到补偿，从而电流i5基本上不受电源电压变化的影响。亦即，电流i5保持恒定而不受电源电压VDD变化的影响，从而基准电压V_REF保持恒定而不受电源电压VDD变化的影响。

下面将描述本发明第一实施例的带隙基准电压电路的输出，即基准电压V_REF如何不受制作工艺变化的影响。

当基准电压单元16中的PMOS晶体管MP和NMOS晶体管MN工作在饱和区内时，晶体管MP和MN的电流公式表述如下。

PMOS晶体管MP的电流公式由下面的方程15表述：

i5＝βp/2(Vdsp-|Vtp|)²                     …(15)

其中βp表示PMOS晶体管MP的跨导参数，Vdsp表示PMOS晶体管MP的漏极和源极之间的电压，Vtp表示PMOS晶体管MP的门限电压。

NMOS晶体管MN的电流公式由下面的方程16表示：

i5＝βn/2.(Vdsn-Vtn)²                        …(16)

其中βn表示NMOS晶体管MN的跨导参数，Vdsn表示NMOS晶体管MN的漏极和源极之间的电压，Vtn表示NMOS晶体管MN的门限电压。

基准电压单元16两端之间的电压V_COM由下面的方程17表示：

V_COM＝Vdsp+Vdsn                    …(17)

从方程15和16得到Vdsp和Vdsn，并将其代入方程17，得到由下面的方程18表示的V_COM：

$V_{\mathrm{COM}}=\left|\mathrm{Vtp}\right|+\sqrt{2.i5/\mathrm{\βp}}+\mathrm{Vtn}+\sqrt{2.i5/\mathrm{\βn}}----\left(18\right)$

其中Vtn、Vtp、βp和βn随制作工艺的变化而发生波动。具体地讲，Vtn和Vtp对V_COM的波动产生很大影响。因此，如上所述，在本发明第一实施例的带隙基准电压电路中，在执行制作工艺的同时，还执行用于确定PMOS晶体管MP和NMOS晶体管MN的门限电压的离子注入工艺，以减小PMOS晶体管MP和NMOS晶体管MN的门限电压之和Vtn+Vtp的波动。

参照图5，图5表示MOS晶体管的垂直剖面图，下面将详细描述如何将基准电压V_REF保持在恒定值。

MOS晶体管的门限电压由制作工艺的几个参数来确定，但影响门限电压变化的最大因素是MOS晶体管栅极通道53和56的杂质离子注入浓度。在一般的COMS制作工艺中，单独地执行NMOS晶体管栅极通道56的杂质离子注入和PMOS晶体管栅极通道53的杂质离子注入，以控制Vtn和Vtp的值。在这种情况下，Vtn和Vtp之间不关联。

另一方面，当同时执行用于确定NMOS晶体管和PMOS晶体管的门限电压的离子注入工艺，即对NMOS晶体管栅极通道56的离子注入工艺和对PMOS晶体管栅极通道53的离子注入工艺时，根据杂质离子注入浓度变化形成Vtn和Vtp之间的关联。

在图5中，标号50表示P基片。标号52表示PMOS晶体管的源极或漏极区域。标号54表示PMOS晶体管的栅极区域。标号55表示NMOS晶体管的源极或漏极区域。标号57表示NMOS晶体管的栅极区域。

例如，当将诸如硼的杂质离子同时注入到图5所示NMOS晶体管的栅极通道56和PMOS晶体管的栅极通道53时，NMOS晶体管的栅极通道56的受主浓度增大，PMOS晶体管的栅极通道53的施主浓度减小。因此，NMOS晶体管的门限电压Vtn增大，而PMOS晶体管的门限电压Vtp减小，如图6所示。当由于离子注入浓度的变化而使门限电压从目标点A变化到目标点B时，NMOS晶体管的门限电压从Vn改变成Vn+ΔVtn，PMOS晶体管的门限电压从Vp改变成Vp-ΔVtp。因此，PMOS晶体管和NMOS晶体管的门限电压之和基本保持在恒定值。因此，V_COM也保持在恒定值。V_REF保持在恒定值而不受制作工艺变化的影响。

图2是本发明第二实施例的带隙基准电压电路的电路图。

参照图2，除了基准电压单元26之外，第二实施例的带隙基准电压电路的结构与第一实施例的结构相同。

基准电压单元26连接在输出节点O和接地电压VSS之间，基准电压V_REF由输出节点O输出。基准电压单元26包括至少一个PMOS晶体管MP2和至少一个NMOS晶体管MN2，它们彼此并联在输出节点O和接地电压VSS之间。

PMOS晶体管MP2的源极连接到输出节点O，而其栅极和漏极共同连接到接地电压VSS。NMOS晶体管MN2的栅极和漏极共同连接到输出节点O，其源极连接到接地电压VSS。

在本发明第二实施例的带隙基准电压电路中，与第一实施例一样，在制作工艺中同时执行用于确定基准电压单元26中PMOS晶体管MP2和NMOS晶体管MN2的门限电压的离子注入工艺，以防止基准电压单元26两端之间电压V_COM随制作工艺的变化而产生波动。

这里，根据与第一实施例相同的原理，基准电压V_REF，即第二实施例的带隙基准电压电路的输出保持在恒定值而不受电源电压VDD变化的影响。这里省略对第一实施例中所述的原理的描述。

下面将描述本发明第二实施例的带隙基准电压电路的基准电压V_REF如何不受制作工艺变化的影响。

当基准电压单元26中的PMOS晶体管MP2和NMOS晶体管MN2工作在饱和区内时，晶体管MP2和MN2的电流公式表示如下。

PMOS晶体管MP2的电流公式由下面的方程19表示：

i6＝βp/2.(V_COM-|Vtp|)²                      …(19)

其中βp表示PMOS晶体管MP2的跨导参数，V_COM表示PMOS晶体管MP2的漏极和源极之间的电压，Vtp表示PMOS晶体管MP2.的门限电压。

NMOS晶体管MN2的电流公式由下面的方程20表示：

i7＝βn/2.(V_COM-Vtn)²                  …(20)

其中βn表示NMOS晶体管MN2的跨导参数，V_COM表示NMOS晶体管MN2的漏极和源极之间的电压，Vtn表示NMOS晶体管MN2的门限电压。

PMOS晶体管M5的电流i5由下面的方程21表示：

i5＝i6+i7                              …(21)

将方程19和20代入方程21，得到由下面的方程22表示的I5：

i5＝βp/2.(V_COM-|Vtp|)²+βn/2.(V_COM-Vtn)²    …(22)

从方程22得到V_COM，并由下面的方程23表示：

$V_{\mathrm{COM}}=(\mathrm{\βn}.\mathrm{Vtn}+\mathrm{\βp}.|\mathrm{Vtp}\left|\right)/(\mathrm{\βn}+\mathrm{\βp})+$

$\sqrt{2.i5/(\mathrm{\βn}+\mathrm{\βp})-\mathrm{\βn}.\mathrm{\βp}.{(\mathrm{Vth}-|\mathrm{Vtp}\left|\right)}^2/{(\mathrm{\βn}+\mathrm{\βp})}^2}\·\·\·\left(23\right)$

当NMOS晶体管MN2的门限电压Vtn表示为Vn+ΔVtn时，PMOS晶体管MP2的门限电压|Vtp|表示为Vp-ΔVtp，并且ΔVtp/ΔVtn等于n，则可将V_COM由方程24表示如下：

$(\mathrm{\βn}.\mathrm{Vn}+\mathrm{\βp}.\mathrm{Vp}|)/(\mathrm{\βn}+\mathrm{\βp})+(\mathrm{\βn}+\mathrm{\βp})+(\mathrm{\βn}-n.\mathrm{\βp})/(\mathrm{\βn}+\mathrm{\βp}).$

$\sqrt{2.i5/(\mathrm{\βn}+\mathrm{\βp})-\mathrm{\βn}.\mathrm{\βp}.{(\mathrm{Vn}-\mathrm{Vp}+\mathrm{\ΔVtn}+n.\mathrm{\ΔVtn})}^2/{(\mathrm{\βn}+\mathrm{\βp})}^2}\·\·\·\left(24\right)$

其中Vn表示NMOS晶体管MN2的门限电压Vtn的目标值，ΔVtn表示基于注入到NMOS晶体管MN2的栅极通道的杂质的杂质离子浓度的变化门限电压Vtn的变化量，Vp表示PMOS晶体管MP2的门限电压Vtp的目标值，ΔVtp表示基于注入到PMOS晶体管MP2的栅极通道的杂质的杂质离子浓度的变化门限电压Vtp的变化量。当确定NMOS晶体管MN2的栅极宽度和栅极长度的值以及PMOS晶体管MP2的栅极宽度和栅极长度的值从而使βn/βp可等于n时，V_COM可由下面的方程25表示：

$V_{\mathrm{COM}}=(\mathrm{\βn}.\mathrm{Vn}+\mathrm{\βp}.|\mathrm{Vp}\left|\right)/(\mathrm{\βn}+\mathrm{\βp})+$

$\sqrt{2.i5/(\mathrm{\βn}+\mathrm{\βp})-\mathrm{\βn}.\mathrm{\βp}.{(\mathrm{Vn}-\mathrm{Vp}+\mathrm{\ΔVtn}+n.\mathrm{Vtn})}^2/{(\mathrm{\βn}+\mathrm{\βp})}^2}$

$=(n.\mathrm{Vn}+\mathrm{Vp})/(1+n)+$

$\sqrt{2.i5/\mathrm{\βp}/(n+1)-n.{(\mathrm{\ΔVtn}-[\mathrm{Vp}-\mathrm{Vn}]/[1+n\left]\right)}^2}\·\·\·\left(25\right)$

图7是基于Vp和Vn之差，V_COM相对于ΔVtn的特性曲线。当ΔVtn等于(Vp-Vn)/(1+n)时，V_COM具有最大值。当确定杂质离子浓度以使Vp和Vn变得相同时，由下面的方程26表示V_COM：

$V_{\mathrm{COM}}=\mathrm{Vn}+\sqrt{2.i5/\mathrm{\βp}/(n+1)-n.{\left(\mathrm{\ΔVtn}\right)}^2}\·\·\·\left(26\right)$

图8是基于ΔVtp和ΔVtn之比(n)，V_COM相对于ΔVtn的特性曲线。

因此，在第二实施例的带隙基准电压电路中，当ΔVtn/ΔVtp等于n时，确定NMOS晶体管MN2的栅极宽度和栅极长度以及PMOS晶体管MP2的栅极宽度和栅极长度，从而使βn/βp等于n，并且确定杂质离子浓度以便使NMOS晶体管MN2的门限可等于PMOS晶体管MP2的门限。以此方式，改善了V_COM对门限电压变化的依赖性。因此，基准电压V_REF基本上不受制作工艺变化的影响。

图3是本发明第三实施例的带隙基准电压电路的电路图。

参照图3，与第一实施例一样，第三实施例的带隙基准电压电路包括恒压源单元30、第一和第二电流镜32和34、及基准电压单元36。将第三实施例的带隙基准电压电路与第一实施例的带隙基准电压电路相比较，第一实施例的PMOS晶体管被NMOS晶体管替代，第一实施例中的NMOS晶体管被PMOS晶体管替代，第一实施例的电源电压VDD由接地电压VSS替代，而第一实施例的接地电压VSS由电源电压VDD替代。

恒压源单元30包括：NMOS晶体管M33，其源极连接到接地电压VSS，和电阻R31，其一端连接到NMOS晶体管M33的漏极，而另一端连接到NMOS晶体管M33的栅极。从NMOS晶体管M33的漏极输出恒定电压Vs。因此，尽管电源电压VDD发生变化，恒定电压Vs仍保持恒定。

第一电流镜32包括PMOS晶体管M31和M32，并将流过恒压源单元30的电流，即流过PMOS晶体管M31的电流，反射为流过PMOS晶体管M32的电流。换言之，第一电流镜32反射流过PMOS晶体管M31的电流，以产生流过PMOS晶体管M32的电流。PMOS晶体管M31的漏极连接到电阻R31的另一端，其源极连接到电源电压VDD。PMOS晶体管M32的漏极和栅极共同连接到PMOS晶体管M31的栅极和第二电流镜34，其源极连接到电源电压VDD。

第二电流镜34包括受控于恒定电压Vs的NMOS晶体管M34和M35，并对流过第一电流镜32的PMOS晶体管M32的电流(即流过NMOS晶体管M34的电流)执行反射操作，以产生流过NMOS晶体管M35的电流。换言之，第二电流镜34反射流过NMOS晶体管M34的电流，以产生流过NMOS晶体管M35的电流，并将所产生的电流输出到输出节点O。NMOS晶体管M34的源极连接到接地电压VSS，其栅极连接到恒定电压Vs，而其漏极连接到第一电流镜32中PMOS晶体管M32的漏极。NMOS晶体管M35的源极连接到接地电压VSS，其栅极连接到恒定电压Vs，而其漏极连接到输出节点O，基准电压VPEF经该输出节点O输出。

基准电压单元36连接到在输出节点O和电源电压VDD之间，以将基准电压V_REF提供给输出节点O。基准电压单元36包括至少一个PMOS晶体管MP3和至少一个NMOS晶体管MN3，它们彼此串联在输出节点O和电源电压VDD之间。NMOS晶体管MN3的源极连接到输出节点O，其漏极和栅极共同连接到PMOS晶体管MP3的漏极和栅极，PMOS晶体管MP3的源极连接到电源电压VDD。

类似于第一实施例，在第三实施例中，在制作工艺中同时执行用于确定PMOS晶体管MP3和NMOS晶体管MN3的门限电压的离子注入工艺，以防止基准电压单元36两端之间的电压V_COM受到制作工艺变化的影响。本发明第三实施例的带隙基准电压电路还可包括电阻R32，它连接在输出节点O和基准电压单元36之间。

根据与第一实施例中所述的相同原理，第三实施例的带隙基准电压电路的输出，即基准电压V_REF，保持在恒定值而不受电源电压VDD和制作工艺变化的影响。由于该原理已在第一实施例中得到描述，这里省略。

图4是本发明第四实施例的带隙基准电压电路的电路图。

参照图4，除了基准电压单元46之外，第四实施例的带隙基准电压电路与第三实施例的带隙基准电压电路相同。

基准电压单元46连接在电源电压VDD和输出节点O之间，基准电压V_REF由输出节点O输出。基准电压单元46包括至少一个PMOS晶体管MP4和至少一个NMOS晶体管MN4，它们彼此并联连接在输出节点O和电源电压VDD之间。

PMOS晶体管MP4的源极连接到电源电压VDD，其栅极和漏极共同连接到电源电压VDD。NMOS晶体管MN4的栅极和漏极共同连接到电源电压VDD，而其源极连接到输出节点O。

类似于第一实施例，在第四实施例的带隙基准电压电路中，在制作工艺中同时执行由于确定PMOS晶体管MP4和NMOS晶体管MN4的门限电压的离子注入工艺，以防止基准电压单元46两端之间的电压V_COM受到制作工艺变化的影响。

根据与第一实施例中所述相同的原理，第四实施例的带隙基准电压电路的输出，即基准电压V_REF，保持在保持在恒定值而不受电源电压VDD和制作工艺变化的影响。

如上所述，本发明的带隙基准电压电路产生恒定的基准电压而不受电源电压VDD和/或制作工艺变化的影响。

应注意的是，尽管以描述了本发明的优选实施例，但本领域内的技术人员根据前述内容能够进行各种修改和变化。因此，应理解，可对落入由所附权利要求限定的本发明范围和宗旨的特定实施例进行各种修改。

Claims (19)

1.一种基准电压电路，包括：

恒压源单元，用于产生恒定电压；

第一电流镜像电路，连接到恒压源单元提供恒定电压的那个端子以外的一个端子，用于反射流过所述恒压源单元的第一电流，以产生第二电流；

第二电流镜像电路，连接到第一电流镜像电路的输出端，其受控于来自所述恒压源单元的所述恒定电压，用于反射所述第二电流，以产生第三电流；

基准电压单元，连接到第二电流镜像电路的输出端，用于响应于所述第三电流而产生基准电压，所述基准电压单元包括一个PMOS晶体管和一个NMOS晶体管，其中同时执行用于确定PMOS晶体管和NOMS晶体管的门限电压的离子注入处理；和

输出节点，连接到所述基准电压单元，用于输出所述基准电压。

2.如权利要求1所述的基准电压电路，还包括至少一个电阻，它连接在所述输出节点和所述基准电压单元之间。

3.如权利要求1所述的基准电压电路，其中所述PMOS和NMOS晶体管彼此串联在所述输出节点和接地电压之间。

4.如权利要求3所述的基准电压电路，其中所述PMOS晶体管的源极连接到所述输出节点，其栅极和漏极彼此相连，所述NMOS晶体管的源极连接到所述接地电压，其栅极和漏极共同连接到所述PMOS晶体管的漏极。

5.如权利要求1所述基准电压电路，其中所述PMOS和NMOS晶体管彼此并联连接在所述输出节点和接地电压之间。

6.如权利要求5所述的基准电压电路，其中所述PMOS晶体管的源极连接到所述输出节点，栅极和漏极共同连接到所述接地电压，所述NMOS晶体管的源极连接到所述接地电压，而其栅极和漏极共同连接到所述PMOS晶体管的源极。

7.如权利要求1所述基准电压电路，其中所述恒压源单元包括：

至少一个晶体管；

至少一个电阻，与所述至少一个晶体管串联耦合，其中所述至少一个晶体管响应于所述至少一个电阻两端之间的电压而操作；及

节点，位于所述至少一个晶体管和所述至少一个电阻之间，用于输出所述恒定电压。

8.如权利要求7所述的基准电压电路，其中所述至少一个晶体管是至少一个NMOS晶体管，其源极连接到接地电压，其漏极连接到所述节点；所述至少一个电阻的一端连接到所述节点，而另一端连接到所述NMOS晶体管的栅极。

9.如权利要求1所述的基准电压电路，其中所述PMOS晶体管的源极连接到电源电压，漏极连接到所述输出节点，并且所述至少一个电阻的一端连接到所述输出节点，而另一端连接到所述PMOS晶体管的栅极。

10.如权利要求1所述的基准电压电路，其中所述第一电流镜像电路包括：

至少一个第一晶体管，其连接到所述恒压源单元；和

至少一个第二晶体管，其连接到所述第二电流镜像电路；

其中所述第一和第二晶体管并联耦合，并形成电流镜像电路。

11.如权利要求10所述基准电压电路，其中所述第一晶体管是第一NMOS晶体管，其漏极连接到所述恒压源单元，其源极连接到接地电压；所述第二晶体管是第二NMOS晶体管，其漏极和栅极共同连接到所述第一NMOS晶体管的栅极和所述第二电流镜像电路，而其源极连接到所述接地电压。

12.如权利要求10所述基准电压电路，其中所述第一晶体管是第一PMOS晶体管，其漏极连接到所述恒压源单元，其源极连接到电源电压，所述第二晶体管是第二PMOS晶体管，其漏极和栅极共同连接到所述第一PMOS晶体管的栅极和所述第二电流镜像电路，而其源极连接到所述电源电压。

13.如权利要求1所述基准电压电路，其中所述第二电流镜像电路包括：

至少一个第一晶体管，其连接到所述第一电流镜像电路；和

至少一个第二晶体管，其连接到所述基准电压单元；

其中所述第一和第二晶体管并联耦合，并形成电流镜像电路。

14.如权利要求13所述基准电压电路，其中所述第一晶体管是第一PMOS晶体管，其源极连接到所述电源电压，其漏极连接到第一电流镜像电路，而其栅极连接到所述恒压源单元；所述第二晶体管是第二PMOS晶体管，其源极连接到电源电压，其漏极连接到所述输出节点，而其栅极连接到所述恒压源单元。

15.如权利要求13所述的基准电压电路，其中所述第一晶体管是第一NMOS晶体管，其源极连接到接地电压，其漏极连接到所述第一电流镜像电路，而其栅极连接到所述恒压源单元；所述第二晶体管是第二NMOS晶体管，其源极连接到所述接地电压，其漏极连接到所述输出节点，而其栅极连接到所述恒压源单元。

16.如权利要求1所述的基准电压电路，其中所述PMOS晶体管和所述NMOS晶体管彼此串联连接在电源电压和所述输出节点之间。

17.如权利要求16所述的基准电压电路，其中所述NMOS晶体管的源极连接到所述输出节点，其栅极和漏极彼此相连，所述PMOS晶体管的源极连接到所述电源电压，其栅极和漏极共同连接到所述NMOS晶体管的漏极。

18.如权利要求1所述的基准电压电路，其中所述PMOS晶体管和所述NMOS晶体管彼此并联连接在电源电压和所述输出节点之间。

19.如权利要求18所述的基准电压电路，其中所述PMOS晶体管的源极连接到所述电源电压，其栅极和漏极共同连接到所述输出节点，所述NMOS晶体管的源极连接到所述输出节点，其栅极和漏极共同连接到所述电源电压。

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