CN1728519A - 降压电源装置 - Google Patents

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Abstract

在诸如采用下拉电路来应对周边电路的消耗电流激增的降压电源装置中，防止下拉动作后降压电源电压VDD的上升。具有：将基准电压和内部电源电压进行比较的比较器201；驱动器202，输入与上述外部电源电压VCC连接，控制输入与连接在比较器的输出的控制节点GO连接，输出与降压电压节点连接，将与控制节点GO的电压值对应的电压作为内部电源电压VDD输出给降压电压节点；下拉电路203，当激活上述负载的激活信号从外部输入时，使上述控制节点GO在第1时间与接地电压连接；上拉电路204，当上述控制节点GO在上述第1时间与上述接地电压连接后，使上述控制节点GO在第2时间与上述外部电源电压VCC连接。

Description

降压电源装置
技术领域
本发明涉及将从外部供给的电源电压降到和基准电压相等的电压后再提供给负载的降压电源装置。
背景技术
在图13中，400是将从外部供给的电源电压VCC降低为内部电源电压VDD后再提供给各周边电路405的降压电源装置，该降压电源装置由差动放大器(比较器)401和PMOS晶体管402构成，其中，差动放大器401对内部电源电压VDD和基准电压进行比较；PMOS晶体管402的栅极经控制节点G0与差动放大器401的输出相连接、并作为与差动放大器401的输出对应地调整电流供给能力的驱动器工作。
当对用于放大来自存储单元的电压的读出放大器进行驱动等时，如果降压电源装置的负载的消耗电流增大，则降压电源装置的输出电压(内部电源电压VDD)降低，但通过差动放大器检测该电压下降并增加驱动器的电流供给能力，可以使下降的输出电压恢复到正常值。但是，如图14所示，若负载的消耗电流急剧增加，则由于响应延迟，降压电源装置的输出电压不可避免地会有某种程度的降低。若使用电流供给能力较强的驱动器，虽然可以减小该输出电压下降，但当将降压电源装置形成在集成电路上时不利于减小芯片面积，而且，降压电源装置的消耗电流也会变大。
因此，如图15所示，设置下拉电路403，当输入SA(读出放大器)激活信号时，强制性地使控制节点GO的电压下降到接地电压VSS(例如参照专利文献1)。
如图16所示，当接收到未图示的外部控制电路在读出放大器驱动时所产生的SA激活信号时，下拉电路403生成在一定时间为“H”电平的下拉信号，因使控制节点GO在下拉信号为“H”电平期间与接地电压VSS连接，故驱动器的电流供给能力急剧增加，可以抑制VDD的下降。
图17示出现有的降压电源装置的另一构成例。该降压电源装置1是用来将从外部供给的例如3.3V电源电压VCC降低到和基准电压Vref相同的电压，并作为内部电源电压VDD(例如2.5V)施加到负载电路2的装置，该降压电源装置1由下述结构构成：输出基准电压Vref的基准电压发生电路10；控制电路30，根据负载电路2的消耗电流值输出在“H”电平和“L”电平之间进行切换的降压控制信号S30；降压电压输出电路40，输出电压值与所输入的基准电压Vref及降压控制信号S30对应的内部电源电压VDD。
降压电压输出电路40由P沟道MOS晶体管(PMOS晶体管)41、42、47；N沟道MOS晶体管(NMOS晶体管)43、44、45和恒流源46构成。PMOS晶体管41的源极与电源电压VCC连接，漏极与节点N42连接，栅极与节点N41连接。PMOS晶体管42的源极与电源电压VCC连接，漏极和栅极与节点N41连接。NMOS晶体管43的源极与节点N43连接，漏极与节点N42连接，栅极与节点N45连接。NMOS晶体管44的源极与节点N43连接，漏极与节点N41连接，栅极与节点N44连接。NMOS晶体管45的源极与接地电压VSS连接，漏极与节点N43连接，栅极与节点N46连接。PMOS晶体管47的源极与电源电压VCC连接，漏极与节点N44连接，栅极与节点N42连接。恒流源46连接在节点N43和接地电压VSS之间。向节点N45施加基准电压Vref，节点N46与降压控制信号S30连接。从节点N44输出内部电源电压VDD。
图18示出上述降压电压输出电路40各部分的电压波形。PMOS晶体管41和PMOS晶体管42均采用源极与电源电压VCC连接，栅极与节点N41连接，栅源极间始终施加相同电压的电流密勒电路的结构，所以PMOS晶体管41的漏源极间(VCC，N42)的电流I41和PMOS晶体管42的漏源间(VCC，N41)电流I42相等(I41＝I42)。这时，节点N42的电压为VCC-Vtpi(Vtp1是PMOS晶体管41的漏源极间电压)，PMOS晶体管47的漏源间(VCC，N44)电流I47和负载电路2的消耗电流I相同(I47＝I)。负载电路2处于待机状态，消耗电流I较小，当S30＝“L”时，基准电压Vref和降压电压(内部电源电压)VDD是相等(这里假定为V40)，因NMOS晶体管43和NMOS晶体管44的源极都与节点N43连接，故栅源极间的电压也相等，并且I41＝I42＝I43＝I44。
这里，当基准电压Vref从V40上升到V41(＞V40)时，NMOS晶体管43的栅源极间(N45，N43)电压变得比NMOS晶体管44的栅源极间(N44和N43)电压还高，NMOS晶体管43的漏源极间(N42，N43)电流I43也变得比NMOS晶体管44的漏源极间(N41，N43)电流I44还大(I43＞I44)，所以，节点N42的电压比VCC-Vtp1低。由此，因PMOS晶体管47的栅源极间(VCC，N42)电压上升，故PMOS晶体管47的漏源极间(VCC，N44)电流I47比负载电路2的消耗电流I大(I47＞I)，VDD(N44)上升。当VDD(N44)上升到和Vref(N45)相同的电压，这里是V41时，因NMOS晶体管43和NMOS晶体管44的栅源极间电压相等，故漏源极间电流也相等，即I43＝I44，节点N42的电压上升并恢复到VCC-Vtp1，PMOS晶体管47的漏源极间(VCC，N42)电压变成和开始时相同的值。结果，PMOS晶体管47的漏源极间(VCC，N44)电流I47也和负载电路2的消耗电流I相同(I47＝I)，所以，VDD在V41处停止上升。
如上所述，降压电压输出电路40始终工作在Vref＝VDD的状态下。当负载电路2开始工作，消耗电流I增加，S30(N46)＝“H”时，NMOS晶体管45导通，N43和VSS间电流从I46增加到I45+I46，所以，I43+I44和I41+I42也增加。
当负载电路2处于工作状态，消耗电流增大时，若设NMOS晶体管45导通，则I43的值变大，基准电压Vref和降压电压VDD出现电压差时节点N42的电压变化量变大，所以，如图18所示，负载电路的消耗电流小，与NMOS晶体管45截止时相比，可以认为在短时间内Vref＝VDD。另一方面，在负载电路2处于待机状态期间，其消耗电流I小且比较稳定，所以，可以设定S30(N46)＝“L”以减小降压电源装置的总消耗电流。即，图17的降压电源装置可以兼顾待机时的低消耗电流和工作时的高响应速度。
【专利文献1】特开平11-214617号公报
发明内容
但是，在图15所示的现有的降压电源装置中，当作为负载包含有伴随动作开始消耗电流激增、瞬间突然减小的电路时，在包含差动放大器的反馈控制系统的响应速度较慢的情况下，如图19所示，尽管负载的消耗电流已回到原来的值，但控制节点GO的电压依然是低电压，因此，存在驱动器的电流供给能力过剩、降压电压(内部电源电压)VDD上升的问题。
此外，图17所示的现有的其他降压电源装置还存在着当降压控制信号电平切换时容易发生误动作的问题。下面参照图20的时序图说明其原因，图20示出降压电压输出电路40中各部分的电压或电流波形的装置的动作波形。
当负载电路2的状态从待机状态变为工作状态，降压控制信号S30(N46)随着消耗电流I从I1增加到I2而从“L”切换到“H”时，因N43和VSS间电流从I46增加到I46+I45，故节点N43的电压从对应于所使用的PMOS晶体管、NMOS晶体管的特性的值Vtn下降到Vtn-α。节点N43的电压下降通过NMOS晶体管43的栅源(N45，N43)间电容而传送至基准电压Vref(N45)，基准电压Vref暂时从V40下降至V40-ΔV1。此外，节点N42的电压(待机时为VCC-Vtp3，工作时为VCC-Vtp4)因基准电压Vref从V40下降至V40-ΔV1而变化，高压电压VDD也随着基准电压Vref而变化。然后，经过延迟时间后，基准电压Vref(N45)从V40-ΔV1恢复到V40，此时，VDD(N44)也恢复到V40。
当负载电路2的状态从工作状态变为待机状态，降压控制信号S30(N46)随着负载电路2的消耗电流I从I2减小到I1而从“H”切换到“L”时，因N43和VSS间电流从I46+I45减小到(回到)I46，故节点N43的电压从Vtn-α上升到Vtn。节点N43的电压上升通过NMOS晶体管43的栅源(N45，N43)极间电容而传送至基准电压Vref(N45)，Vref暂时上升至V40+ΔV2。降压电压VDD也因基准电压Vref上升至V40+ΔV2而调整为与其相同的电压。然后，经过延迟时间后，基准电压Vref从V40+ΔV2回到V40，此时，降压电压VDD(N44)也回到V40。
这样，在负载电路2的状态刚好从待机状态切换到工作状态之后，降压电压VDD暂时下降，在负载电路2刚好从工作状态切换到待机状态之后，降压电压VDD暂时上升。该VDD的暂时下降和上升引起负载电路2内各部分的响应速度、时间裕度、输入信号电压裕度的暂时降低，并成为产生误动作的原因。
发明内容
本发明是为了解决上述现有的降压电源装置的问题而提出的，其第1个目的在于：在诸如采用下拉电路来应对周边电路消耗电流激增的降压电源装置中，防止下拉动作后降压电源电压VDD的上升。
本发明的第2个目的在于：在诸如根据负载电路处于待机状态或工作状态来改变降压控制特性的降压电源装置中，防止降压控制特性变化时输出电压(降压电源电压)的暂时上升和下降。
为了达到上述第1目的，本发明提供一种降压电源装置，将从外部供给的外部电源电压降低到和基准电压相等的内部电源电压，并经过降压电压节点将该内部电源电压提供给负载，其特征在于，具有：
将上述基准电压和上述内部电源电压进行比较的比较器；
驱动器，输入与上述外部电源电压连接，控制输入与连接在上述比较器的输出的控制节点连接，输出与上述降压电压节点连接，将与上述控制节点的电压值对应的电压作为上述内部电源电压输出给上述降压电压节点；
下拉电路，当激活上述负载的激活信号从外部输入时，使上述控制节点在第1时间与接地电压连接；
上拉电路，当上述控制节点在上述第1时间与上述接地电压连接后，使上述控制节点在第2时间与上述外部电源电压连接。
为了达到上述第1目的，本发明提供一种降压电源装置，将从外部供给的外部电源电压降低到和基准电压相等的内部电源电压，并经过降压电压节点将该内部电源电压供给负载，其特征在于，具有：
将上述基准电压和上述内部电源电压进行比较的比较器；
驱动器，输入与上述外部电源电压连接，控制输入与连接在上述比较器的输出的控制节点连接，输出与上述降压电压节点连接，将与上述控制节点的电压值对应的电压作为上述内部电源电压输出给上述降压电压节点；
泄漏电路，为了激活形成有所述负载的芯片而将该负载激活之前生成的芯片激活信号从外部输入时，通过使上述降压电压节点在一定时间内与接地电压连接，从而使电流从上述控制节点泄漏。
为了达到上述第2目的，本发明提供一种降压电源装置，其特征在于，具有：
产生基准电压的基准电压发生电路；
降压电压输出电路，将从外部供给的外部电源电压降低到和基准电压相等的内部电源电压，并经过降压电压节点将该内部电源电压提供给负载；
控制电路，产生使电压值与流过上述负载的电流对应地在第1电平和第2电平之间切换的降压控制信号，
上述降压电压输出电路包含：
第1装置，具有输入端子、输出端子和施加有所述基准电压的第1控制输入端子，允许电流通过所述输入端子和所述输出端子，从与所述外部电源电压连接的电源节点流入到与接地电压相连接的接地节点，其中，该电流的电流值依赖于所述基准电压值和所述输出端子的电压；
第2装置，具有施加所述降压控制信号的第2控制输入端子，所述降压控制信号在所述第2电平期间使所述第1装置的所述输出端子与所述接地电压连接；
第3装置，根据所述第1装置的所述输入端子的电压，调整从所述电源节点流入到所述降压电压节点的电流值，由此，使所述内部电源电压和所述基准电压相等，其中，所述第1装置的所述输入端子的电压依赖于从所述电源节点流向所述第1装置的所述输入端子的电流值，
因上述第1装置的上述第1控制输入端子和上述第1装置的上述输出端子之间的电容耦合而产生上述第1控制输入端子的电压变动，为了使起因于该第1控制输入端子的电压变动的上述内部电源电压的变动相互抵消，在上述第1控制输入端子和上述第2控制输入端子之间连接电容。
为了达到上述第2目的，本发明提供一种降压电源装置，其特征在于，具有：
产生基准电压的基准电压发生电路；
降压电压输出电路，将从外部供给的外部电源电压降低到和所述基准电压相等的内部电源电压，并经过降压电压节点将该内部电源电压提供给负载；
控制电路，产生与流过所述负载的电流对应地使电压值在第1电平和第2电平之间切换的降压控制信号，所述降压电压输出电路包含：
第1装置，具有输入端子、输出端子和施加有所述基准电压的第1控制输入端子，允许电流通过所述输入端子和所述输出端子，从与所述外部电源电压连接的电源节点流入到与接地电压相连接的接地节点，其中，该电流的电流值依赖于所述基准电压值和所述输出端子的电压；
第2装置，具有施加所述降压控制信号的第2控制输入端子，所述降压控制信号在所述第2电平期间使所述第1装置的所述输出端子与所述接地电压连接；
第3装置，根据所述第1装置的所述输入端子的电压，调整从所述电源节点流入到所述降压电压节点的电流值，由此，使所述内部电源电压和所述基准电压相等，其中，所述第1装置的所述输入端子的电压依赖于从所述电源节点流向所述第1装置的所述输入端子的电流值，
还具有固定电压施加装置，由于所述第1装置的所述第1控制输入端子和所述第1装置的所述输出端子之间的电容耦合而产生所述第1控制输入端子的电压变动，为了使起因于该第1控制输入端子的电压变动的所述内部电源电压的变动相互抵消，在所述降压控制信号从所述第1电平切换到所述第2电平时，对所述第1装置的所述输入端子施加规定时间的所述接地电压，在所述降压控制信号从所述第2电平切换到所述第1电平时，对所述第1装置的所述输入端子施加规定时间的所述外部电源电压。
为了达到上述第2目的，本发明提供一种降压电源装置，其特征在于，具有：
产生基准电压的基准电压发生电路；
降压电压输出电路，将从外部供给的外部电源电压降低到和基准电压相等的内部电源电压，并经过降压电压节点将该内部电源电压提供给负载；
控制电路，产生与流过所述负载的电流对应地使电压值在第1电平和第2电平之间切换的降压控制信号，
所述降压电压输出电路包含：
第1装置，具有输入端子、输出端子和施加有所述基准电压的第1控制输入端子，允许电流通过所述输入端子和所述输出端子，从与所述电源电压连接的电源节点流入到与接地电压相连接的接地节点，其中，该电流的电流值依赖于所述基准电压值和所述输出端子的电压；
第2装置，具有施加所述降压控制信号的第2控制输入端子，所述降压控制信号在所述第2电平期间使所述第1装置的所述输出端子与所述接地电压连接；
第3装置，根据所述第1装置的所述输入端子的电压，调整从所述电源节点流入到所述降压电压节点的电流值，由此，使所述内部电源电压和所述基准电压相等，其中，所述第1装置的所述输入端子的电压依赖于从所述电源节点流向所述第1装置的所述输入端子的电流值，
所述基准电压发生电路还具有基准电压选择装置，由于所述第1装置的所述第1控制输入端子和所述输出端子之间的电容耦合而产生所述第1控制输入端子的电压变动，为了使起因于该第1控制输入端子的电压变动的所述内部电源电压的变动相互抵消，所述降压控制信号从所述第1电平切换到所述第2电平时，使所述基准电压的值在规定时间内只上升规定的值，在所述降压控制信号从所述第2电平切换到所述第1电平时，使所述基准电压的值在规定时间内只下降规定的值。
若按照本发明，在诸如采用下拉电路来应对周边电路消耗电流的激增的降压电源装置中，防止下拉动作后降压电源电压VDD的上升。
若按照本发明，在诸如根据负载电路是待机状态还是工作状态使降压控制特性变化的降压电源装置中，可以防止降压控制特性变化时输出电压(降压电源电压)的暂时上升和下降。
附图说明
图1是本发明实施方式1的降压电源装置的构成图。
图2是图1的降压电源装置的下拉电路的构成图。
图3是表示图1的降压电源装置中各部分的电压及电流波形的时序图。
图4是本发明实施方式2的降压电源装置的构成图。
图5是图4的降压电源装置的单触发电路的构成图。
图6是表示图4的降压电源装置中各部分的电压及电流波形的时序图。
图7是本发明实施方式3的降压电源装置的构成图。
图8是表示图7的降压电源装置的降压电压输出电路中各部分的电压波形的时序图。
图9是本发明实施方式4的降压电源装置的构成图。
图10是表示图9的降压电源装置的降压电压输出电路内各部分的电压波形的时序图。
图11是本发明实施方式5的降压电源装置的构成图。
图12是表示图11的降压电源装置的降压电压输出电路内各部分的电压波形的附图。
图13是现有的降压电源电路的构成图。
图14是表示图13的降压电源装置的各部分的电压及电流波形的时序图。
图15是现有的降压电源装置的构成图。
图16是表示图15的降压电源装置内各部分的电压及电流波形的时序图。
图17是现有的降压电源装置的构成图。
图18是表示图17的降压电源装置的降压电压输出电路内各部分的电压波形的时序图。
图19是表示图15的降压电源装置内各部分的电压及电流波形的时序图。
图20是表示图17的降压电源装置的降压电压输出电路内各部分的电压波形的时序图。
具体实施方式
实施方式1
图1示出达到上述第1目的的降压电源装置的构成。该降压电源装置200是将外部电源电压VCC降至内部电源电压VDD后再提供给各周边电路205的装置，包括将内部电源电压VDD和基准电压进行比较的差动放大器201、与差动放大器201的输出对应地调整电流供给能力的作为驱动器的PMOS晶体管202、下拉电路203和上拉电路204。
下拉电路13具有下述作用：在由未图示的外部控制电路生成了激活读出放大器的SA激活信号时，使连接在差动放大器201的输出和PMOS晶体管202的栅极的控制节点GO的电压暂时降低，其中，该读出放大器对来自作为周边电路之一的存储单元的电压进行放大。上拉电路204具有使由下拉电路203降低了的控制节点GO的电压暂时上升的作用。
图2(a)示出下拉电路203的构成。如该图所示，下拉电路203由下述结构构成：下拉信号生成电路203a，在输入SA激活信号时，生成具有一定脉冲宽度的下拉信号；“与”电路203b，输出SA激活信号和下拉信号的“与”信号；NMOS晶体管203c，栅极和“与”电路203b的输出连接、漏极和控制节点GO连接、源极和接地电压VSS连接。
图2(b)示出上拉电路204的构成。如该图所示，上拉电路204由在输入SA激活信号时生成具有一定脉冲宽度的上拉信号的上拉信号生成电路204a、输出SA激活信号和上拉信号的“与非”信号的“与非”电路204b、栅极和“与非”电路204b的输出连接、源极和外部电源电压VCC连接、漏极和控制节点GO连接的PMOS晶体管204c构成。上拉信号生成电路204a从SA激活信号的输入开始，经过和下拉信号的脉冲宽度相等的延迟时间后，拉升上拉信号。
其次，参照表示降压电源装置200的各部分的电压、电流波形的图3的时序图说明降压电源装置200的动作。
当未图示的外部控制电路产生SA激活信号时，下拉电路203的下拉信号生成电路203a生成一定脉冲宽度的下拉信号。输入了SA激活信号和下拉信号的“与”电路203b将“H”电平的电压施加给PMOS晶体管203c的栅极。由此，PMOS晶体管203c导通，控制节点GO的电压急剧下降，PMOS晶体管202的电流供给能力上升。因此，可以抑制象读出放大器开始工作时那样负载电流急剧上升而引起的内部电源电压VDD的下降。
当下拉信号下降时，上拉信号生成电路204a立即拉升上拉信号，由此，“与非”电路204b将“L”电平的电压施加给PMOS晶体管204c的栅极。由此，PMOS晶体管204c导通，控制节点GO的电压上升，PMOS晶体管202的电流供给能力下降。因此，当周边电路包含象读出放大器那样伴随动作开始而流过大电流且电流值瞬间恢复到0的负载时，可以防止电流供给能力过剩，并可以抑制因下拉引起的内部电源电压VDD的上升。
实施方式2
图4示出实现本发明的第1目的的降压电源装置的另一结构。
当周边电路开始工作时，在此之前，从未图示的控制电路输出用来激活形成有该周边电路的芯片的片选信号等芯片激活信号。在实施方式2中，使用了该芯片激活信号。
实施方式2的降压电源装置300是用来将外部电源电压VCC降至内部电源电压VDD后再供给各周边电路305的装置，包括：将内部电源电压VDD和基准电压进行比较的差动放大器301；与差动放大器301的输出对应地调整电流供给能力的作为驱动器的PMOS晶体管302；当输入芯片激活信号时，输出一定脉冲宽度的泄漏信号的单触发电路303；以及NMOS晶体管304，当将单触发电路303输出的泄漏信号施加给栅极时便导通，并使电流从VDD节点向VSS节点泄漏一定时间。
由单触发电路303和NMOS晶体管304构成泄漏电路。
图5示出单触发电路303的构成。如该图所示，单触发电路303由串联连接的偶数个(在图5中是4个)反相器构成，由使芯片激活信号延迟的延迟电路303a、以及输入芯片激活信号及延迟电路303a的输出并输出泄漏信号的“异或”电路303b构成。
其次，参照表示降压电源装置300的各部分的电压、电流波形的图6的时序图说明降压电源装置300的动作。
当输入芯片激活信号时，单触发电路303将一定脉冲宽度的泄漏信号施加给NMOS晶体管304的栅极。由此，NMOS晶体管304导通，在周边电路的消耗电流增加之前，从VDD节点向VSS节点流过泄漏电流，降压电压VDD的电压下降，差动放大器301的输出电压，即控制节点GO的电压下降，PMOS晶体管302的电流供给能力上升。若在该状态下增加周边电路的消耗电流，则由于VDD进一步下降，故差动放大器301的输出电压进一步下降，PMOS晶体管302的电流供给能力进一步上升。
当因噪声等原因而使降压电压(内部电源电压)VDD上升时，因差动放大器301使PMOS晶体管302完全截止，故有时会使控制节点GO的电压上升到VCC附近。由于当周边电路的消耗电流激增时VDD急剧下降，故有必要使控制节点GO的电压急剧下降，但是，如图6中虚线所示，当控制节点GO的电压上升到VCC附近时，由于和使PMOS晶体管302导通的电压之差很大，因而，到VDD开始上升的时间较长，响应特性变差。
在本实施方式中，在增加周边电路的消耗电流之前，使电流从VDD节点向VSS节点泄漏，如图6中虚线所示，因预先使控制节点GO的电压下降，故不会因噪声等原因而使响应特性变差。
实施方式3
图7示出实现本发明的第2目的的降压电源装置的构成。该降压电源装置1是将从外部供给的、例如3.3V的电源电压VCC降至和基准电Vref相同的电压，并作为内部电源电压(降压电压)VDD(例如2.5V)施加给负载电路2的装置，并由下列结构构成：输出基准电压Vref的基准电压发生电路10；控制电路30，与负载电路2的消耗电流值对应地产生在“H”和“L”之间进行切换的降压控制信号S30；降压电压输出电路20，输入基准电压Vref及降压控制信号S30并输出降压电压(内部电源电压)VDD。
降压电压输出电路20由PMOS晶体管21、22、27、NMOS晶体管23、24、25和恒流源26构成。PMOS晶体管21的源极与电源电压VCC连接，漏极与节点N22连接，栅极与节点N21连接。PMOS晶体管22的源极与电源电压VCC连接，漏极和栅极与节点N21连接。NMOS晶体管23的源极与节点N23连接，漏极与节点N22连接，栅极与节点N25连接。NMOS晶体管24的源极与节点N23连接，漏极与节点N21连接，栅极与节点N24连接。NMOS晶体管25的源极与接地电压VSS连接，漏极与节点N23连接，栅极与节点N26连接。PMOS晶体管27的源极与电源电压VCC连接，漏极与节点N24连接，栅极与节点N22连接。恒流源26连接在节点N23和接地电压VSS之间。节点N25和节点N26之间连接电容28。节点N25上施加基准电压Vref，节点N26上施加降压控制信号S30。从节点N24输出降压电压VDD。
NMOS晶体管23构成第1装置，NMOS晶体管25构成第2装置，PMOS晶体管27构成第3装置。
图8是表示实施方式3的降压电源装置的降压电压输出电路中各部分的电压波形的时序图。
当负载电路2的状态从待机状态切换到工作状态，降压控制信号S30(N26)的电压电平随着负载电路2的消耗电流IVDD从I1增加到I2而从“L”变化到“H”时，N23和VSS间电流从I26增加到I26+I25，所以，节点N23的电压与所使用的PMOS晶体管和NMOS晶体管的特性对应地，从Vtn下降到Vtn-α。节点N23的电压下降通过NMOS晶体管23的栅源(N25，N23)间电容传送到基准电压Vref(N25)，基准电压只暂时下降ΔV1。节点N22的电压(待机时为VCC-Vtp3，动作时为VCC-Vtp1)也发生变化，VDD也随之变化。
但是，在本实施方式中，因节点N25和节点N26之间连接电容28，故当降压控制信号S30(N26)的电压电平从“L”向“H”变化时，使节点N25的电压上升，所以，因NMOS晶体管23的栅源(N25，N23)极间电容所引起的电压下降相互抵消。因此，降压电压VDD的暂时下降变成仅仅是因响应延迟所引起的电压下降ΔV3(＜＜ΔV1)。
相反，当负载电路2从工作状态返回到待机状态，降压控制信号S30(N26)的电压电平随着负载电路2的消耗电流IVDD从I2减小到I1而从“H”向“L”变化时，N23和VSS间电流从I26+I25减小到(回到)I26，所以，节点N23的电压上升。该节点N23的电压上升通过NMOS晶体管23的栅源(N25，N23)极间电容传送到基准电压Vref(N25)，基准电压只暂时上升ΔV2。但是，在本实施方式中，因节点N25和节点N26之间连接了电容28，故当降压控制信号S30(N26)的电压电平从“H”向“L”变化时，使节点N25的电压下降，所以，因NMOS晶体管23的栅源极间电容所引起的电压上升相互抵消。因此，降压电压VDD的暂时上升变成仅仅是因响应延迟所引起的电压下降ΔV4(＜＜ΔV2)。
如上所述，通过在节点N25和节点N26之间连接的电容28，使降压控制信号S30的电平切换时的基准电压Vref(节点N25的电压)的电压变化量相互抵消，所以，可以抑制负载电路2刚刚从待机状态变成工作状态之后的VDD的暂时下降和从工作状态返回待机状态时VDD的暂时上升。可以防止因负载电路2的响应速度、时间裕度和输入信号电压裕度的暂时下降所引起的动作。
实施方式4
图9示出实现本发明的第2目的的降压电源装置的其它构成。
本实施方式的降压电源装置1由下列结构构成：输出基准电压Vref的基准电压发生电路10；控制电路30，与负载电路2的消耗电流值对应地产生电平在“H”和“L”之间切换的降压控制信号S 30；脉冲发生电路60，输入降压控制信号S30，输出后述的脉冲信号S60P和脉冲信号S60N并作为固定电压施加装置；降压电压输出电路50，输入基准电压Vref、降压控制信号S30、脉冲信号S60P和脉冲信号S60N并输出降压电压(内部电源电压)VDD。
脉冲发生电路60在降压控制信号S30的电平从“L”变化到“H”时，产生“H”电平持续t1时间的脉冲信号、即脉冲宽度为t1的正极性脉冲信号S60N，在降压控制信号S30的电平从“H”向“L”变化时，产生“L”电平持续t2时间的脉冲信号，即脉冲宽度为t2的负极性脉冲信号S60P。
降压电压输出电路50由PMOS晶体管51、52、57、58、NMOS晶体管53、54、55、59和恒流源56构成。PMOS晶体管51的源极与电源电压VCC连接，漏极与节点N52连接，栅极与节点N51连接。PMOS晶体管52的源极与电源电压VCC连接，漏极和栅极与节点N51连接。NMOS晶体管53的源极与节点N53连接，漏极与节点N52连接，栅极与节点N55连接。NMOS晶体管54的源极与N53连接，漏极与节点N51连接，栅极与节点N54连接。NMOS晶体管55的源极与接地电压VSS连接，漏极与节点N53连接，栅极与节点N56连接。PMOS晶体管57的源极与电源电压VCC连接，漏极与节点N54连接，栅极与节点N52连接。PMOS晶体管58的源极与电源电压VCC连接，漏极与节点N52连接，栅极与节点N57连接。NMOS晶体管59的源极与接地电压VSS连接，漏极与节点N52连接，栅极与节点N58连接。恒流源56连接在节点N53和接地电压VSS之间。节点N55上施加基准电压Vref，节点N56上施加降压控制信号S30。节点N57上施加脉冲信号S60P，节点N58上施加脉冲信号S60N。从节点N54输出降压电压(内部电源电压)VDD。
NMOS晶体管53构成第1装置，NMOS晶体管55构成第2装置，PMOS晶体管57构成第3装置。
图10是表示具有上述构成的降压电源装置的降压电压输出电路内各部分的电压波形的时序图。
当负载电路2从待机状态切换到工作状态，降压控制信号S30的电平随着负载电路2的消耗电流IVDD从I1增加到I2而从“L”向“H”变化时，N53和VSS间电流从I56增加到I56+I55，所以，节点N53的电压与所使用的PMOS晶体管和NMOS晶体管的特性对应地从Vtn下降到Vtn-α。节点N53的电压下降通过NMOS晶体管53的栅源(N55，N53)极间电容传送到基准电压Vref(N55)，基准电压暂时从V40下降到V40-ΔV1。
伴随基准电压Vref的电压下降，开始进行将降压电压VDD调整到和基准电压Vref相同的电压的控制，但是，这时，因降压控制信号S30的电平从“L”变化到“H”，故脉冲发生电路60向节点N58输出脉冲宽度为t1的脉冲信号S60N，所以，NMOS晶体管59在t1时间内导通。结果，节点N52的电压在t1时间内从VCC-Vtp3下降到VSS。即，在本实施方式中，因PMOS晶体管59在t1时间内导通而与基准电压Vref的电压下降无关，故降压电压VDD的下降变成仅仅是因响应延迟所引起的电压下降ΔV5(＜＜ΔV1)。
相反，当负载电路2从工作状态回到待机状态、降压控制信号S30的电平随着消耗电流IVDD从I2回到I1而从“H”变化到“L”时，N53和VSS间电流减小，从I56+I55恢复到I56。所以，节点N53的电压从Vtn-α上升到Vtn。节点N53的电压上升通过NMOS晶体管53的栅源极(N55和N53)间电容传送到基准电压Vref(N55)，基准电压Vref暂时从V40上升到V40+ΔV2。
伴随基准电压Vref的电压上升，开始进行将降压电压VDD调整到和基准电压Vref相同电压的控制，但是，这时，因降压控制信号S30的电平从“H”变化到“L”，故脉冲发生电路60向节点N57输出脉冲宽度为t2的脉冲信号S60P，所以，PMOS晶体管58在t2时间内导通。结果，节点N52的电压从VCC-Vtp4上升到VCC。即，因PMOS晶体管58在t2时间内导通而与基准电压Vref的电压上升无关，故VDD的上升变成仅仅是固响应延迟所引起的电压上升ΔV6(＜＜ΔV2)。
如上所述，在本实施方式中，使PMOS晶体管58和NMOS晶体管59在一定时间内导通，将节点N25的电压固定在VSS或VCC上，所以，可以抑制负载电路2刚刚从待机状态切换到工作状态之后由基准电压Vref的变化所引起的VDD的暂时下降和刚刚从工作状态返回待机状态时由基准电压Vref的变化所引起的VDD的暂时上升，而且可以防止因负载电路2的响应速度、时间裕度以及输入信号的电压裕度的暂时下降而引起的误动作。
实施方式5
图11示出实现本发明的第2目的的降压电源装置的另一构成。
本实施方式的降压电源装置1由下列结构构成：输出数值各不相同的3种基准电压Vrefh、Vrefm、VreflVref的基准电压发生电路80；控制电路30，与负载电路2的消耗电流值对应地产生电平在“H”和“L”之间切换的降压控制信号S30；基准电压选择电路70，输入降压控制信号S30并输出基准电压选择信号S90、S91、S92；降压电压输出电路90，输入控制信号S30、基准电压Vrefh、Vrefm、VreflVref及基准电压选择信号S90、S91、S92并输出降压电压(内部电源电压)VDD。
降压电压输出电路90由PMOS晶体管91、92、97、98、99、100、NMOS晶体管93、94、95和恒流源96构成。PMOS晶体管91的源极与电源电压VCC连接，漏极与节点N92连接，栅极与节点N91连接。PMOS晶体管92的源极与电源电压VCC连接，漏极和栅极与节点N91连接。NMOS晶体管93的源极与节点N93连接，漏极与节点N92连接，栅极与节点N95连接。NMOS晶体管94的源极与节点N93连接，漏极与节点N91连接，栅极与节点N94连接。NMOS晶体管95的源极与接地电压VSS连接，漏极与节点N93连接，栅极与节点N96连接。PMOS晶体管97的源极与电源电压VCC连接，漏极与节点N94连接，栅极与节点N92连接。PMOS晶体管98的源极与节点N97连接，漏极与节点N95连接，栅极与节点N9C连接。PMOS晶体管99的源极与节点N98连接，漏极与节点N95连接，栅极与节点N9B连接。PMOS晶体管100的源极与节点N99连接，漏极与节点N95连接，栅极与节点N9A连接。恒流源96连接在接地电压VSS和节点N93之间。节点N97上施加基准电压Vrefh，节点N98上施加基准电压Vrefm，节点N99上施加基准电压Vrefl，节点N96上施加降压控制信号S30。从节点N94输出降压电压VDD。
NMOS晶体管93构成第1装置，NMOS晶体管95构成第2装置，PMOS晶体管97构成第3装置。
图12是表示本实施方式的降压电源装置的降压电压输出电路中各部分的电压波形的时序图。
基准电压发生电路80输出电压V40+β(β为规定的正值)作为基准电压Vrefh，输出电压y40作为基准电压Vrefm，输出电压V40-β作为基准电压Vrefl。当负载电路2从待机状态切换到工作状态，降压控制信号S30的电压电平随着负载电路2的消耗电流IVDD从I1增加到I2而从“L”变化到“H”时，N93和VSS间电流从I96增加到I96+I95，所以，节点N93的电压从Vtn下降到Vtn-α。
节点N93的电压下降通过NMOS晶体管93的栅源极(N95和N93)间电容传送到基准电压Vref(N95)，基准电压暂时从V40下降到V40-ΔV1。但是，这时因降压控制信号S30的电平从“L”变化到“H”，故基准电压选择电路70将脉冲宽度是t3的负极性脉冲信号作为基准电压选择信号S92向节点N9C输出，同时，将脉冲宽度是t3的正极性脉冲信号作为基准电压选择信号S91向节点N9B输出。由此，因仅仅在该t3期间，PMOS晶体管98才从截止切换到导通，PMOS晶体管99才从导通切换到截止，故节点N95的电压从V40上升到V40+β，因此，节点N95出现的起因于NMOS晶体管93的栅源极(N95和N93)间电容的暂时性电压下降相互抵消。所以，VDD的下降变成仅仅是因响应延迟所引起的电压下降ΔV7(＜＜ΔV1)。
相反，当负载电路2从工作状态回到待机状态时，降压控制信号S30的电压电平随着负载电路2的消耗电流IVDD从I2恢复到I1而从“H”变化到“L”时，N93和VSS间电流从I96+I95减小到(回到)I96。所以，节点N93的电压从Vtn-α上升到Vtn。节点N93的电压上升通过NMOS晶体管93的栅源极(N95，N93)间电容传送到基准电压Vref(N95)，基准电压暂时从V40上升到V40+ΔV2。但是，这时，因降压控制信号S30的电平从“H”变化到“L”，故基准电压选择电路70将脉冲宽度是t4的负极性脉冲信号作为基准电压选择信号S90向节点N9A输出，同时，将脉冲宽度是t4的正极性脉冲信号作为基准电压选择信号S91向节点N9B输出。由此，因仅仅在该t4期间，PMOS晶体管100才从截止切换到导通，PMOS晶体管99从导通切换到截止，故节点N95出现的电压从V40下降到V40-β，且节点N95出现的起因于NMOS晶体管93的栅源极(N95，N93)间电容的暂时性电压上升相互抵消。结果，VDD的上升变成仅仅是因响应延迟所引起的电压上升ΔV8(＜＜ΔV2)。
如上所述，通过使施加在节点N95的基准电压从平时的V40暂时提高到V40+β，可以在负载电路2刚刚从待机状态切换到工作状态之后使出现在节点N95的起因于NMOS晶体管93的栅源极(N95，N93)间电容的电压下降相互抵消，此外，通过使施加在节点N95的基准电压从平时的V40暂时降低到V40-β，可以在负载电路2刚刚从工作状态切换到待机状态之后使出现在节点N95的起因于NMOS晶体管93的栅源极(N95和N93)间电容的电压上升相互抵消，因此，可以防止因负载电路2的响应速度、时间裕度和输入信号的电压裕度的暂时下降所引起的误动作。
在以上说明的实施方式3到实施方式5中，直接将基准电压施加给NMOS晶体管23、NMOS晶体管53、NMOS晶体管93的栅极(N45、N55、N95)，但也可以在基准电压和这些NMOS晶体管的栅极(N45、N55、N95)之间和/或在这些NMOS晶体管的栅极(N45、N55、N95)和VSS之间分别连接电阻元件，并经电阻元件施加基准电压。此外，虽然使PMOS晶体管47、PMOS晶体管57、PMOS晶体管97的漏极分别经节点N44、N54、N94与NMOS晶体管24、NMOS晶体管54、NMOS晶体管94的栅极连接，但也可以在这些PMOS晶体管的漏极和这些NMOS晶体管的栅极之间和/或在这些NMOS晶体管的栅极和VSS之间分别连接电阻元件。上述电阻元件也可以是PMOS晶体管或NMOS晶体管。
实施方式3的电容元件28也可以是PMOS晶体管或NMOS晶体管。
在实施方式4中，脉冲发生电路60是向PMOS晶体管58和NMOS晶体管59双方输出脉冲信号的结构，但也可以是仅使用其中之一的PMOS晶体管的结构。
在实施方式5中，使用了PMOS晶体管作为将节点N97、N98、N99和节点N95电连接的开关装置，但也可以使用NMOS晶体管，此外，也可以将PMOS晶体管和NMOS晶体管并联连接。在实施方式5中，使用了3种基准电压(Vrefh、Vrefm、Vrefl)，但也可以使用不低于4种的基准电压。

Claims (5)

1.一种降压电源装置，将从外部供给的外部电源电压降低到和基准电压相等的内部电源电压，并经由降压电压节点将该内部电源电压提供给负载，其特征在于，具有：
将所述基准电压和所述内部电源电压进行比较的比较器；
驱动器，输入与所述外部电源电压连接，控制输入连接在与所述比较器的输出连接的控制节点，输出与所述降压电压节点连接，将与所述控制节点的电压值对应的电压作为所述内部电源电压输出给所述降压电压节点；
下拉电路，当激活所述负载的激活信号从外部输入时，使所述控制节点在第1时间与接地电压相连接；
上拉电路，当所述控制节点在所述第1时间与所述接地电压连接后，将所述控制节点在第2时间与所述外部电源电压相连接。
2.一种降压电源装置，将从外部供给的外部电源电压降低到和基准电压相等的内部电源电压，并经由降压电压节点将该内部电源电压提供给负载，其特征在于，具有：
将所述基准电压和所述内部电源电压进行比较的比较器；
驱动器，输入与所述外部电源电压连接，控制输入与连接在所述比较器的输出的控制节点连接，输出与所述降压电压节点连接，将与所述控制节点的电压值对应的电压作为所述内部电源电压输出给所述降压电压节点；
泄漏电路，当为了激活形成有负载的芯片而从外部输入该负载激活之前所生成的芯片激活信号时，通过使所述降压电压节点在一定时间内与接地电压连接，从而使电流从所述控制节点泄漏。
3.一种降压电源装置，其特征在于，具有：
产生基准电压的基准电压发生电路；
降压电压输出电路，将从外部供给的外部电源电压降低到和基准电压相等的内部电源电压，并经由降压电压节点将该内部电源电压提供给负载；
控制电路，产生与流过所述负载的电流对应地使电压值在第1电平和第2电平之间切换的降压控制信号，
所述降压电压输出电路包含：
第1装置，具有输入端于、输出端子和施加有所述基准电压的第1控制输入端子，允许电流通过所述输入端子和所述输出端子，从与所述外部电源电压连接的电源节点流入到与接地电压相连接的接地节点，其中，该电流的电流值依赖于所述基准电压值和所述输出端子的电压；
第2装置，具有施加所述降压控制信号的第2控制输入端子，所述降压控制信号在所述第2电平期间使所述第1装置的所述输出端子与所述接地电压相连接；
第3装置，根据所述第1装置的所述输入端子的电压，调整从所述电源节点流入到所述降压电压节点的电流值，由此，使所述内部电源电压和所述基准电压相等，其中，所述第1装置的所述输入端子的电压依赖于从所述电源节点流向所述第1装置的所述输入端子的电流值，
由于所述第1装置的所述第1控制输入端子和所述第1装置的所述输出端子之间的电容耦合而产生所述第1控制输入端子的电压变动，为了使起因于该第1控制输入端子的电压变动的所述内部电源电压的变动相互抵消，而将电容连接在所述第1控制输入端子和所述第2控制输入端子之间。
4.一种降压电源装置，其特征在于，具有：
产生基准电压的基准电压发生电路；
降压电压输出电路，将从外部供给的外部电源电压降低到和所述基准电压相等的内部电源电压，并经过降压电压节点将该内部电源电压提供给负载；
控制电路，产生与流过所述负载的电流对应地使电压值在第1电平和第2电平之间切换的降压控制信号，
所述降压电压输出电路包含：
第1装置，具有输入端子、输出端子和施加有所述基准电压的第1控制输入端子，允许电流通过所述输入端子和所述输出端子，从与所述外部电源电压连接的电源节点流入到与接地电压相连接的接地节点，其中，该电流的电流值依赖于所述基准电压值和所述输出端子的电压；
第2装置，具有施加所述降压控制信号的第2控制输入端子，所述降压控制信号在所述第2电平期间使所述第1装置的所述输出端子与所述接地电压连接；
第3装置，根据所述第1装置的所述输入端子的电压，调整从所述电源节点流入到所述降压电压节点的电流值，由此，使所述内部电源电压和所述基准电压相等，其中，所述第1装置的所述输入端子的电压依赖于从所述电源节点流向所述第1装置的所述输入端子的电流值，
还具有固定电压施加装置，由于所述第1装置的所述第1控制输入端子和所述第1装置的所述输出端子之间的电容耦合而产生所述第1控制输入端子的电压变动，为了使起因于该第1控制输入端子的电压变动的所述内部电源电压的变动相互抵消，在所述降压控制信号从所述第1电平切换到所述第2电平时，对所述第1装置的所述输入端子施加规定时间的所述接地电压，在所述降压控制信号从所述第2电平切换到所述第1电平时，对所述第1装置的所述输入端子施加规定时间的所述外部电源电压。
5.一种降压电源装置，其特征在于，具有：
产生基准电压的基准电压发生电路；
降压电压输出电路，将从外部供给的外部电源电压降低到和基准电压相等的内部电源电压，并经由降压电压节点将该内部电源电压提供给负载；
控制电路，产生与流过所述负载的电流对应地使电压值在第1电平和第2电平之间切换的降压控制信号，
所述降压电压输出电路包含：
第1装置，具有输入端子、输出端子和施加有所述基准电压的第1控制输入端子，允许电流通过所述输入端子和所述输出端子，从与所述外部电源电压连接的电源节点流入到与接地电压相连接的接地节点，其中，该电流的电流值依赖于所述基准电压值和所述输出端子的电压；
第2装置，具有施加所述降压控制信号的第2控制输入端子，所述降压控制信号在所述第2电平期间使所述第1装置的所述输出端子与所述接地电压连接；
第3装置，根据所述第1装置的所述输入端子的电压，调整从所述电源节点流入到所述降压电压节点的电流值，由此，使所述内部电源电压和所述基准电压相等，其中，所述第1装置的所述输入端子的电压依赖于从所述电源节点流向所述第1装置的所述输入端子的电流值，
所述基准电压发生电路还具有基准电压选择装置，由于所述第1装置的所述第1控制输入端子和所述输出端子之间的电容耦合而产生所述第1控制输入端子的电压变动，为了使起因于该第1控制输入端子的电压变动的所述内部电源电压的变动相互抵消，所述降压控制信号从所述第1电平切换到所述第2电平时，使所述基准电压的值在规定时间内只上升规定的值，在所述降压控制信号从所述第2电平切换到所述第1电平时，使所述基准电压的值在规定时间内只下降规定的值。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103944379A (zh) * 2013-11-30 2014-07-23 成都岷创科技有限公司 直流转换开关降压开关电源
CN105391277A (zh) * 2015-12-21 2016-03-09 深圳市纽莱克科技有限公司 一种分立元件高频开关栅极驱动电路
CN107621847A (zh) * 2017-09-19 2018-01-23 中颖电子股份有限公司 一种上拉加速电路
CN113344162A (zh) * 2021-05-19 2021-09-03 深圳天德钰科技股份有限公司 电压控制电路、显示控制电路及电子标签

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050175687A1 (en) * 2001-01-30 2005-08-11 Mcallister Stephen M. Pharmaceutical formulations
GB0102342D0 (en) * 2001-01-30 2001-03-14 Smithkline Beecham Plc Pharmaceutical formulation
US7883721B2 (en) * 2001-01-30 2011-02-08 Smithkline Beecham Limited Pharmaceutical formulation
AR048033A1 (es) * 2004-03-12 2006-03-22 Smithkline Beecham Plc Composicion farmaceutica para moldear componentes que comprende copolimero de poli(met)acrilato, cubierta, conector o espaciador de capsula moldeado por inyeccion que tiene la composicion farmaceutica y forma de dosificacion farmaceutica de multicomponentes a partir de dicha composicion
JP4572779B2 (ja) * 2005-09-07 2010-11-04 株式会社デンソー 電源回路
JP4556812B2 (ja) * 2005-09-07 2010-10-06 株式会社デンソー 電源回路
US20070069809A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Internal voltage generator
KR100780209B1 (ko) 2006-05-26 2007-11-27 삼성전기주식회사 공급전압 변환 장치
JP4945748B2 (ja) * 2006-06-29 2012-06-06 オンセミコンダクター・トレーディング・リミテッド 電源回路
JP2008070977A (ja) * 2006-09-12 2008-03-27 Fujitsu Ltd 電源降圧回路及び半導体装置
JP5057812B2 (ja) * 2007-03-20 2012-10-24 株式会社東芝 電源降圧回路
KR100845805B1 (ko) * 2007-05-10 2008-07-14 주식회사 하이닉스반도체 전압 강하 변환기
JP4937078B2 (ja) * 2007-10-22 2012-05-23 株式会社東芝 定電圧電源回路
US8436659B1 (en) * 2008-06-24 2013-05-07 Marvell International Ltd. Circuits and methods for reducing electrical stress on a transistor
JP5112208B2 (ja) * 2008-07-18 2013-01-09 ルネサスエレクトロニクス株式会社 レギュレータ及び半導体装置
KR20100055035A (ko) * 2008-11-17 2010-05-26 주식회사 하이닉스반도체 내부전압 생성을 위한 집적회로
JP5361614B2 (ja) * 2009-08-28 2013-12-04 ルネサスエレクトロニクス株式会社 降圧回路
JP5505000B2 (ja) * 2010-03-17 2014-05-28 富士通株式会社 半導体回路装置
CN103080864B (zh) 2010-09-02 2014-09-17 瑞萨电子株式会社 数据处理装置及数据处理系统
JP5727211B2 (ja) * 2010-12-17 2015-06-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US20120293217A1 (en) * 2011-05-18 2012-11-22 Texas Instruments Incorporated Feedforward active decoupling
US9395733B2 (en) * 2013-08-23 2016-07-19 Macronix International Co., Ltd. Voltage adjusting circuit applied to reference circuit
KR20150037054A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 내부 전압 생성 회로
US9054695B2 (en) * 2013-10-01 2015-06-09 Texas Instruments Incorporated Technique to realize high voltage IO driver in a low voltage BiCMOS process
US9317051B2 (en) * 2014-02-06 2016-04-19 SK Hynix Inc. Internal voltage generation circuits
TWI557528B (zh) 2014-10-03 2016-11-11 円星科技股份有限公司 電壓產生電路
CN104821179B (zh) * 2015-04-16 2017-09-26 江苏时代全芯存储科技有限公司 记忆体驱动电路
JP6530226B2 (ja) * 2015-04-20 2019-06-12 ラピスセミコンダクタ株式会社 電圧レギュレータ、半導体装置、及び電圧レギュレータの電圧生成方法
US10386875B2 (en) * 2017-04-27 2019-08-20 Pixart Imaging Inc. Bandgap reference circuit and sensor chip using the same
US10978111B1 (en) * 2019-12-05 2021-04-13 Winbond Electronics Corp. Sense amplifier circuit with reference voltage holding circuit for maintaining sense amplifier reference voltage when the sense amplifier operates under standby mode
JP7390989B2 (ja) * 2020-06-30 2023-12-04 日清紡マイクロデバイス株式会社 電圧レギュレータ回路
KR20220131063A (ko) * 2021-03-19 2022-09-27 에스케이하이닉스 주식회사 저전압 강하 레귤레이터

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03158912A (ja) * 1989-11-17 1991-07-08 Seiko Instr Inc ボルテージ・レギュレーター
KR950008453B1 (ko) * 1992-03-31 1995-07-31 삼성전자주식회사 내부전원전압 발생회로
JPH06162772A (ja) * 1992-11-25 1994-06-10 Sharp Corp 電源電圧降圧回路
KR970010284B1 (en) * 1993-12-18 1997-06-23 Samsung Electronics Co Ltd Internal voltage generator of semiconductor integrated circuit
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
JP2785732B2 (ja) * 1995-02-08 1998-08-13 日本電気株式会社 電源降圧回路
JP3709246B2 (ja) * 1996-08-27 2005-10-26 株式会社日立製作所 半導体集積回路
JP3080015B2 (ja) * 1996-11-19 2000-08-21 日本電気株式会社 レギュレータ内蔵半導体集積回路
JP3028942B2 (ja) * 1997-12-01 2000-04-04 日本電気アイシーマイコンシステム株式会社 電圧発生回路
KR100266650B1 (ko) * 1997-12-27 2000-09-15 김영환 반도체 소자의 내부전압 발생회로
JPH11214617A (ja) 1998-01-21 1999-08-06 Hitachi Ltd 半導体集積回路装置
JPH11231954A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 内部電源電圧発生回路
TW449976B (en) * 1998-08-11 2001-08-11 Toshiba Corp Pulse width modulation waveform generation circuit
JP4322360B2 (ja) * 1999-07-21 2009-08-26 エルピーダメモリ株式会社 電圧安定化回路およびそれを用いた半導体装置
JP4959046B2 (ja) * 2000-08-08 2012-06-20 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4883850B2 (ja) * 2001-06-29 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
JP3825300B2 (ja) * 2001-10-31 2006-09-27 Ｎｅｃエレクトロニクス株式会社 内部降圧回路
KR100446297B1 (ko) * 2002-04-02 2004-08-30 삼성전자주식회사 외부 전압의 변화에 무관하게 안정된 출력 전압을발생하는 전압 발생회로
JP4005481B2 (ja) * 2002-11-14 2007-11-07 セイコーインスツル株式会社 ボルテージ・レギュレータ及び電子機器
KR100629258B1 (ko) * 2003-03-20 2006-09-29 삼성전자주식회사 내부 전압 발생회로
KR100558477B1 (ko) * 2003-04-28 2006-03-07 삼성전자주식회사 반도체 장치의 내부 전압 발생회로
JP3561716B1 (ja) * 2003-05-30 2004-09-02 沖電気工業株式会社 定電圧回路
KR100543659B1 (ko) * 2003-06-20 2006-01-20 주식회사 하이닉스반도체 내부전압 생성용 액티브 드라이버
US7026824B2 (en) * 2003-10-31 2006-04-11 Faraday Technology Corp. Voltage reference generator with negative feedback
KR100616194B1 (ko) * 2004-04-20 2006-08-25 주식회사 하이닉스반도체 지연 고정 루프 회로용 내부 전원 전압 발생기

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103944379A (zh) * 2013-11-30 2014-07-23 成都岷创科技有限公司 直流转换开关降压开关电源
CN103944379B (zh) * 2013-11-30 2016-06-15 上海晶丰明源半导体有限公司 直流转换开关降压开关电源
CN105391277A (zh) * 2015-12-21 2016-03-09 深圳市纽莱克科技有限公司 一种分立元件高频开关栅极驱动电路
CN107621847A (zh) * 2017-09-19 2018-01-23 中颖电子股份有限公司 一种上拉加速电路
CN113344162A (zh) * 2021-05-19 2021-09-03 深圳天德钰科技股份有限公司 电压控制电路、显示控制电路及电子标签
CN113344162B (zh) * 2021-05-19 2023-03-28 深圳天德钰科技股份有限公司 电压控制电路、显示控制电路及电子标签

Also Published As

Publication number Publication date
US20060017496A1 (en) 2006-01-26
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