460765 A7 B7 五、發明說明（ 1.發明範圍 本發明係有關-種半導體積體電路，且更 關一種在半導體積體電路中提供—定植帶2 壓參考電路。 电坚< 帶隙電 閱 2.相關技藝揭述 半導體積體電路所用之帶隙電壓參考電路 考電壓。在-使用帶隙電壓參考電路之半導體積二直參 •中’該半導體積體電路之操作準確度 ：： 電路提供一定値參考電壓之能 帶隙电壓參考 考電路須能穩定地產生—定値參二因^ ’帶隙電壓 變化就是一普遍的因素。參考电壓〈變動，例如溫 由 第 變 5 了 上述資訊廣爲熟諳此項技藝之人士知 AUen/H。丨berg所著”互補式金氧半類' 596-599頁已談及一種提供— ^ 4 書 化影響之傳統互補式金:半帶：壓^ 線 另-種互補〜今，之美國專利第4,咖，州號揭示 另種傳統互補式金乳半帶隙電壓參考電路。 源 總之，在傳統式帶隙電壓參考電路 供應電壓及半導_體電路製造過程之變化^動可隨電 發明概述 生==乃厭是要解決上述及其它問題，以提供-種產 製造過程變化影響之帶隙電：考應電:恩及半導刪 -4- 本紙張尺度適用中㈣S)A4規格⑽χ撕公楚丁 4 δα 765 ΚΙ _Β7__ 五、發明說明（2 ) (請先閱讀背面之注意事項再填寫本頁) 因此，爲達上述以及其它的目的，所提供之帶隙電壓參考 電路包含：一產生定値電壓之定電壓供應單元；一反射流 經該定電壓供應單元的第一電流以產生一第二電流之第一 電流鏡；以及一受來自該定電壓供應單元的定値電壓所控 制以反射該第二電流而產生一第三電流之第二電流鏡。根 據本發明之帶隙電壓參考電路尚包含一接收來自第二電流 鏡的第三電流以產生一參考電壓俾供至一輸出節點之電壓 參考單元。該電壓參考單元至少包含一 Ρ通道金氧半（下文 簡稱節PMOS)電晶體及一 η通道金氧半（下文簡稱NMOS)電 晶體。決定該PMOS電晶體及NMOS電晶體臨限電壓用之離 子佈植程序係同時進行的。 根據本發明之帶隙電壓參考電路尚可包含一接於輸出節 點與電壓參考單元之電阻器。 經濟部智慧財產局員工消費合作社印製 根據本發明的帶隙電壓參考電路之較佳具體實施例，一 電壓參考單元至少包含一 PMOS電晶體及一NMOS電晶體， 該二電晶體在一輸出節點與接地電壓間以串聯或並聯互 接。一定電壓供應單元包含：一 PMOS電晶體，其源極接 至一電源供應電壓；及一電阻器，其一端接至該PMOS電 晶體之汲極，另一端接至該PMOS電晶體之閘極，該PMOS 電晶體之没極將輸出一定値電壓。一第一電流鏡包含：一 第一 NMOS電晶體，其汲極接至該定電壓供應單元而源極 接至接地電壓；以及一第二NMOS電晶體，其汲極與閘極 共接至該第一 NMOS電晶體之閘極與一第二電流鏡，源極 係接至接地電壓。該第二電流鏡包含：一第一 PMOS電晶 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 460765 A7 B7_ 五、發明說明（3 ) 體，其源極接至一電源供應電壓，汲極接至該第一電流 鏡，而閘極係接至該定電壓供應單元；以及一第二NMOS 電晶體，其源極接至該電源供應電壓，汲極接至該輸出節 點，而閘極係接至該定電壓供應單元。 根據本發明之另一具體實施例，一電壓參考單元至少包 含一 PMOS電晶體及一 NMOS電晶體，該二電晶體在一電源 供應電壓與一輸出節點間以串聯或並聯互接。一定電壓供 .應單元包含：一 PMOS電晶體，其源極接至接地電壓；及 一電阻器，其一端接至該NMOS電晶體之汲極，另一端接 至該NMOS電晶體之閘極，該NMOS電晶體之汲極將輸出 一定値電壓。一第一電流鏡包含：一第一 PM0S電晶體， 其汲極接至該定電壓供應單元而源極接至一電壓供應電 壓；以及一第二PM0S電晶體，其汲極與閘極共接至第一 PM0S電晶體之閘極與一第二電流鏡，源極係接至該電壓 供應電壓。該第二電流鏡包含：一第一 PM0S電晶體，其 源極接至一電壓供應電壓'，汲極接至該第一電流鏡，而閘 極係接至定電壓供應單元；以及一第二NMOS電晶體，其 源極接至該電壓供應電壓，汲極接至該輸出節點，而閘極 係接至該定電壓供應單元。 圖式簡述 參照諸附圖詳細説明較佳具體實施例將更凸顯出上述本 發明之目的與優點，其中： 圖1爲根據本發明第一具體實施例的帶隙電壓參考電路之 電路圖； -6- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂--------- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製
4 6 076Z A7 _B7_ 五、發明說明（4 ) 圖2爲根據本發明第二具體實施例的帶隙電壓參考電路之 電路圖； 圖3爲根據本發明第三具體實施例的帶隙電壓參考電路之 電路圖； 圖4爲根據本發明第四具體實施例的帶隙電壓參考電路之 電路圖； 圖5爲解釋雜質離子佈用之金氧半（下文簡稱MOS)電晶體 .之垂直橫截面圖； 圖6爲根據雜質離子濃度變化顯示出一 PMOS電晶體臨限 電壓與一 NMOS電晶體臨限電壓之變化圖； 圖7爲根據一 PMOS電晶體臨限電壓與一 NMOS電晶體臨 限電壓間之差異顯示出一電壓參考單元端點間電壓Vc⑽對 一 NMOS電晶體臨限電壓增量AVtii之特性圖； 圖8爲根據一 PMOS電晶體臨限電壓增量AVtp對一 NMOS 電晶體臨限電壓增量AVtii之比率（η)顯示出一電壓參考單 元端點間電壓VC0M對一NMOS電晶體臨限電壓增量AVtii之 特性圖。 較佳具體實施例描述 以下將參照附圖詳細説明本發明之具體實施例。總之， 本發明之具體實施例可修改成各種其它形式。且本發明之 範圍毋須解讀爲僅侷限於諸具體實施例。提供具體實施例 是要對熟知此項技藝之人士更加完整地解釋本發明。圖式 中相似的參考數字表示相同的元.件。 參見圖1，根據一第一具體實施例之帶隙電壓參考電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)~ 訂---------線 A7 4 60 765 B7__ 五、發明說明（5 ) 包括一定電壓供應單元10、一第一電流鏡12、一第二電 流鏡14及一電壓參考單元16。 定電壓供應單元10包括一 PMOS電晶體Μ 1，其源極接至 電源供應電壓VDD ;及一電阻器R1，其一端接至該PMOS 電晶體Μ 1之汲極，而另一端接至該PMOS電晶體Μ 1之閘 極。電流i 1流過該PMOS電晶體Μ 1及電阻器R 1。PMOS電 晶體Μ 1之汲極輸出一定値電壓V s。因而，縱然電源供應 .電壓VDD有變動，該定値電壓V s仍保持固定。 包含NM0S電晶體Μ 3與Μ 4之第一電流鏡1 2反射電流i 3 以產生電流i 4。電流i 3與i 4分別流過NM0S電晶體Μ 3與 Μ 4。電流i 3爲流經定電壓供應單元1 0之電流。換言之， 第一電流鏡1 2將流經該定電壓供應單元1 0之電流反射成 電流i 4。NM0S電晶體Μ 3之汲極是接至電阻器R 1之另一 端，而其源極是接至接地電壓VSS。NM0S電晶體Μ 4之汲 極與閘極共接至第二電流鏡1 4及NM0S電晶體Μ 3之閘 極，而其源極係接至該接地電壓VSS。 第二電流鏡1 4包含受定値電壓V s控制之PMOS電晶體 Μ 2與Μ 5，並反射流經PMOS電晶體Μ 2之電流i 2，以產生 流過PMOS電晶體Μ 5之電流i 5。電流i 2係用於第一電流鏡 1 2之NM0S電晶體Μ 4之電流，以便流經該電晶體。換言 之，第二電流鏡1 4將流經第一電流鏡1 2的NM0S電晶體 Μ 4之電流反射成電流i 5，該電流經一輸出節點0輸出。 PMOS電晶體Μ 2之源極係接至電源供應電壓VDD，該電晶 體之閘極是接至定値電愿V s，而其没極是接至第一電流 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — 111-----I-- I I I-----訂-- ------- /ί'、 / (請先閱讀背面之注意事項再填寫本頁)h „ 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 60 765 A7 _B7__ 五、發明說明（6 ) 鏡2 1的NMOS電晶體Μ 4之汲極。PMOS電晶體Μ 5之源極 是接至電源供應電壓VDD，其閘極是接至定値電壓V s， 而其汲極是接至輸出節點Ο，一參考電壓VREF係經該節點 輸出。 電壓參考單元1 6接於輸出節點Ο與接地電壓VSS之間， 以將參考電壓VREF提供予輸出節點0。電壓參考單元16至 少包含一 PMOS電晶體Μ P及一 NMOS電晶體Μ N，該二電 .晶體在輸出節點Ο與接地電壓VSS之間以串聯互接。PMOS 電晶體ΜΡ之源極是接至輸出節點Ο。NMOS電晶體ΜΝ之 汲極與閘極共接至PM0S電晶體Μ P之汲極與閘極。NMOS 電晶體Μ N之源極是接至接地電壓VSS。 總之，電壓參考單元1 6中之PMOS電晶體Μ P及NMOS電 晶體Μ N之臨限電壓會因製造過程之變化而有所變動，以 致於在電壓參考單元1 6的兩端間之電壓VC0M亦會變動。 爲防止製造過程之變化引起電壓參考單元1 6端點間電壓 Vcom之變動，在製造過程中，乃同時進行決定電壓參考單 元1 6中之PMOS電晶體Μ P及NMOS電晶體Μ N其等臨限電 壓之離子佈植程序。 根據本發明第一具體實施例之帶隙電壓參考電路尚可包 含一接於輸出節點0與電壓參考單元1 6間之電阻器R 2。 現在將説明爲何根據本發明第一具體實施例的帶隙電壓 參考電路其輸出之參考電壓VREF不受電源供應電壓VDD變 化之影響。 . 首先，當PMOS電晶體Μ 1、Μ 2及Μ 5與NMOS電晶體Μ 3 -9 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂----- 線 4 60 765 A7 B7 五、發明說明（ 經濟部智慧財產局員工消費合作杜印製 及Μ 4操作於弱反向區，且忽略 嫩4成必 凡寺電晶體之通道長度雜 .欠效應時，電晶體M〖至Μ 5之各 令电日日體其電流式可以下列 万程式表示。 PMOS電晶體M1其電流式是以下列方程式ι表示： il = Sl.ip.exp{q.|Vgsl|/(np>k T)} ⑴ 讓電晶體M2其電流式是以下列方程式2表示:.· i2=S2.ip.exp{q.|Vgs2|/(np.k.T)} .NMOS電晶體M3其電流式是以下列方程式3表示 i3 = S3.in.exp{q.|Vgs3|/(nn.k.T)} NMOS電晶體M4其電流式是以下列方程式*表示 i4=S4.in.exp{q.|Vgs4|/(nn.k.T)} PMOS電晶體μ 5其電流式是以下列方程式5表示 i5=S5.ip.exp{q.|Vgs5|/(np.k.T)} 方私式1至5中’ S1至S5分別表示電晶體MkM5之寬 對長度比，ip表示對應於PM0S電晶體製造過程之參數 in表示對應於NM0S電晶體製造過程之參數， 分別表示電晶體M丨至M5之閘極與源極間之電壓，np 示PMOS電晶體之次臨限斜率因數，nn表示nm〇s電晶 之次臨限钭率因數，q表示電荷，k表示波兹曼(B〇ltz_ 常數’而T表示溫度。 電阻器R 1兩端間之電壓VR1是以下列方程式6表示： VRI = |Vgsl-Vgs2| ...(6) ¥從方私式1及2算出Vgsl及ygs2並將之代入方程式 時，Vri是以下列方程式7表示： •(2) •(3) •(4) •(5) (請先閱讀背面之注意事項再填寫本頁) 裝----
訂---II 線 10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 4 60 765 A7 B7 五、發明說明（8 ) VRi=(np.k.T/q).ln{(S2/i2).(il/S 1)} 因電流i 1與i3相同，電流i2與i4相同，而NM0S電晶體 M3與M4形成一電流鏡，亦即Vgs3等於Vgs4，所以形成下 列方程式8 : (il/i2)=(i3/i4)=(S3/S4) ...(8) 當方程式8代入方程式7時，VR1是以下列方程式9表示： VRI=(np.k.T/q).ln{(S2/S4).(S3/Sl)} ...⑼ -當方程式9代入i 1 = VR1/R1時，i 1是以下列方程式i 〇表 示： il=(np.k.T/q/Rl).ln{(S2/S4).(S3/Sl)} ...(10) 當方程式1 0代入從方程式8得到之方程式i2=(S4/S3).il 是，i 2是以下列方程式1 1表示： i2=(S4/S3).(np.k.T/q/Rl).ln{(S2/S4).(S3/Sl)}…（11) 因PMOS電晶體M2與M5形成一電流鏡，亦即Vgs2等於 Vgs5，方程式2與5形成下列方程式1 2 : i5=(S5/S2).i2 ...(12) 當方程式11代入方程式1 2時，i 5是以下列方程式1 3表示： i5=(S4/S3).(S5/S2).(np.k.T/q/Rl).ln{(S2/S4).(S3/Sl)}...(13) 參考方程式1 3 ’ i 5未含與電源供應電壓vdd有關之參 數’因而當決定了電晶體Ml至M5之寬度對長度比S 1至S5 後，i5具有一不受電壓供應電壓vdd變化所影響之常數 値。 參考電恩VREF是以下列方程式1 4表示： VREF=i5.R2+VCOM …（14) -11 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公愛） (請先閱讀背面之注意事項再填寫本頁) --------訂--------- 經濟部智慧財產局員工消費合作社印製 46〇765
五、發明說明（9 經濟部智慧財產局員工消費合作社印製 如上所述，因】5有一常數値且不受電源供應電壓vdd變 化之以響，假定Vc〇M爲定値（vc〇M會隨製造過程之變化而 改變，此將於本描述之稍後部分詳細説明），則v…亦保 持爲定値，而不受電源供應電壓VDD變化之影響。 爾考慮PMOS電晶體Ml、M2及M5與NMOS電晶體M3及 之通道長度調變效應時，電流丨5及電壓供應電壓 間之關係説明如下。 田私壓供應电壓VDD增加時，電流丨i將隨NM〇s電晶體 M3的没極與源極間電壓彻之增加而增加。當電流^增 争PMOS电曰e(體μ 1的源極與閘極間之電壓丨Vgsl丨及電 阻器U端點間之電壓Vri增加。因VgsUn之對數函數， 而VR1為！ 1之線性函數，所以Vri之增量爲大。因此， T〇S電晶體Μ 2之源極與閘極間電壓! Vgs 1 i以及pM〇s電晶 眼M 5 (源極與閘極間電壓|Vgs5|減低。 再者，S电源供應電壓VDD増加時，pM〇s電晶體Μ 5之 ，極與没㈣電壓Vds5增加。因而可產生通道長度調變效 應。總之，當電壓供應電壓卿增加時，如上所述的，電 f :gs5丨同時降低。因&，通道長度調變效應之影響受到 :乂致流1 5僅$電源供應電壓變化之輕微影響。亦 即’電流i5不受電源供應電壓侧變化影響而保持定値， :^考電恩VREF不受電源供應電壓VDD變化之影響而保 :將説明爲何根據本發明第—具體實施例之帶隙電壓參 其輸出（亦即參考電壓VREF)不受製造過程變化之影 本紙張尺度適用中_家標準&NS)A4規格 . 一裝--------訂---------線._ ( C (請先閲讀背面之注意事項再填寫本頁)- - -12- 4 6Ο 765 Α7 _Β7_ 五、發明說明（1〇 ) 響。 (請先閱讀背面之注意事項再填寫本頁) 當電壓參考單元16中之PMOS電晶體MP及NMOS電晶體 MN操作於飽和區時，電晶體Μ P與Μ N之電流式可如下表 示之。 PMOS電晶體Μ Ρ之電流式是以下列方程式1 5表示： i5 = /?p/2.(Vdsp-|Vtp|)2 …（15) 其中/?p表示PMOS電晶體MP之互導參數，Vdsp表示PMOS .電晶體Μ P其汲極與源極間之電壓，而Vtp表示PMOS電晶 體MP之臨限電壓。 NMOS電晶體Μ N之電流式是以下列方程式1 6表示 \5- β n/2.(Vdsp-Vtn)2 …（16) 其中々η表示NMOS電晶體MN之互導參數，Vdsn表示 NMOS電晶體MN其汲極與源極間之電壓，而Vth表示 NMOS電晶體MN之臨限電壓。 電壓參考單元1 6其端點間之電壓、。⑽是以下列方程式 1 7表示：
Vc〇M=Vdsp+Vdsn …（17) 當從方程式1 5及1 6得出Vdsp及Vdsn並代入方程式1 7時， VCC)M是以下列方程式1 8表示： 經濟部智慧財產局員工消費合作社印製 \1'ί η VC0M=\Wtip\+ ^J2.i5/βρ + VtU+^2.i5/βη …（18) 其中Vtn、Vtp、ρ及η會隨製造過程之變化而變動。尤 Vtn及Vtp對VCC)m之變動具有最重大之影響。因此，如上所 述者，對於根據本發明第一具體實施例之帶隙電壓參考電 路，決定PMOS電晶體Μ P及NMOS電晶體Μ N的臨限電壓 13 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 460 765 A7 ___B7__ 五、發明說明（11 ) 之離子佈植程序在製造過程中同時進行，以降低PMOS電 晶體Μ P與NMOS電晶體Μ N的臨限電壓Vth+Vtp之變動。 參照圖5所示一 MOS電晶體之垂直橫截面圖，現將更詳 細説明參考電壓VREF是如何維持在定値。 MOS電晶體之臨限電壓是由製造過程的數個參數決定， 不過影響臨限電壓變化之最大因素是MOS電晶體的閘極通 道5 3與5 6之雜質離子佈植濃度。在一般的互補式金氧半 -(下文簡稱CMOS)製造過程中，對於NMOS電晶體其閘極通 道56之雜質離子佈植與PMOS電晶體其閘極通道5 3之雜質 離子佈値分別進行，俾控制Vtn與Vtp値。在此情況下， Vtn與Vtp間之關聯性並未建立。 另一方面，當決定NMOS電晶體及PMOS電晶體的臨限電 壓之離子佈植程序（亦即對NMOS電晶體的閘極通道5 6及 PMOS電晶體的閘極通道5 3之雜質離子佈植程序）同時進 行時，Vtn與Vtp間之關聯性將根據雜質離子佈植濃度之變 化而形成。 舉例而言，當雜質離子（例如硼）同時植入圖5中NMOS電 晶體之閘極通道5 6及PMOS電晶體之閘極通道5 3時，NMOS 電晶體之閘極通道5 6之受體濃度增加，而PMOS電晶體之 閘極通道5 3之施體濃度減低。因而，如圖6所示者，NMOS 電晶體之臨限電壓Vtn增加，而PMOS電晶體之臨限電壓 Vtp降低。由於離子佈植濃度變化，當臨限電壓從目標點 A改變至目標點B時，NMOS電馬體之臨限電壓Vn增至Vn+ A Vtn，而PMOS電晶體之臨限電壓從V p增至Vp+ A Vtp。 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線 經濟部智慧財產局員工消費合作社印製 4 60 765 A7 _B7_ 五、發明說明（12 ) 因此，PMOS電晶體與NMOS電晶體之臨限電壓總和大致上 維持定値。所以VC()M亦維持在定値。因而VREF不受製造過 程變化之影響而維持在定値。 圖2爲根據本發明第二具體實施例的帶隙電壓參考電路 之電路圖。 參照圖2，除電壓參考單元2 6之外，根據第二具體實施 例之帶隙電壓參考電路具有與根據第一具體實施例相同之 -組構。 該電壓參考單元2 6接於輸出節點Ο與接地電壓VSS之 間，而參考電壓VREF係經節點Ο輸出。電壓參考單元26至 少包括一 PMOS電晶體MP2及一NMOS電晶體MN2，該二電 晶體在輸出節點Ο與接地電壓VSS間以並聯互接。 該PMOS電晶體MP2之源極是接至輸出節點Ο，而其閘極 及汲極共接至接地電壓VSS。NMOS電晶體MN2之閘極及 汲極共接至輸出節點0，而其源極是接至接地電壓VSS。 對於根據本發明第二具體實施例之帶隙電壓參考電路， 如同在第一具體實施例者，決定電壓參考單元26之PMOS 電晶體MP2及NMOS電晶體MN2其等臨限電壓之離子佈値 程序在製造過程中同時進行，以防止電壓參考單元26兩 端間之電壓Vc⑽隨製造過程之變化而變動。 根據與第一具體實施例相同之原理，在此之參考電壓 VREF(亦即根據第二具體實施例的帶隙電壓參考電路之輸 出）是維持在定値而不受電源供_應電壓VDD變化之影響。 在第一具體實施例所描述之原理在此省略。 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------- --------訂---------線 ..(V. (請先閱讀背面之注意事項再填寫本頁) _ 經濟部智慧財產局員工消費合作社印製 4 60 765 A7 _B7__ 五、發明說明（13 ) 現將説明何以根據本發明第二具體實施例之帶隙電壓參 考電路其參考電壓VREF不受製造過程變化之影響。 當電壓參考單元26之PMOS電晶體MP2及NMOS電晶體 MN2操作於飽和區時，電晶體MP2及MN2之電流式可表示 如下。 PMOS電晶體MP2之電流式是以下列方程式1 9表示： i6=/?p/2.(Vc〇M-|Vtp|)2 …（19) .其中/?p表示PMOS電晶體MP2之互導參數，VC0M表示PMOS 電晶體MP2其汲極與源極間之電壓，而Vtp表示PMOS電晶 體MP2之臨限電壓。 NMOS電晶體MN2之電流式是以下列方程式2 0表示： i7=/?n/2.(VCOM-Vtn)2 …（20) 其中η表示NMOS電晶體MN2之互導參數，VC0M表示 NMOS電晶體MN2之汲極與源極間之電壓，而Vth表示 NMOS電晶體MN2之臨限電壓。 PMOS電晶體Μ 5之電流i 5是以下列方程式2 1表示： i5 = i6 + i7 …（21) 當方程式2 9及2 0代入方程式2 1時，i 5是以下列方程式 22表示： i5 = y5p/2.(Vc〇M-|Vtp|)2+^n/2.(Vc〇M-|Vtn|)2 …（22) VC0M可從方程式2 2得之，並可以下列方程式2 3表示： VCOM=(y5n.Vtn+y5p.|Vtp|)/(々n+Ap)+ -^/2.15/(^η + ^ρ)-^η.^ρ.(Υίη-|Υίρ|)2 -(y?n + /?p)2 ...(23) -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------: 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) _ 4 60 765 A7 B7 五、發明說明（14) 當NMOS電晶體Mn2之臨限電壓Vtn以Vn+ △ Vth表示， PMOS電晶體MP2之臨限電壓|Vtp|以Vp+AVtp表示，且△ Vtp/ △ Vtn等於η，VC0M可以下列方程式24表示： (β n. Vn+ β ρ. Vp|)/( βη+β ρ)+( βη+β ρ)+( β η-η. β ρ)/( βη+β^) A/2.i5/(/?n + /?p)-yffn.^p.(Vn-Vp + AVtn + n.AVtn)2 -(/?η + ^ρ)2 ---(24) 其中Vn表示NMOS電晶體ΜΝ2其臨限電壓Vth之目標值， △ Vtn表示隨植入NMOS電晶體MN2其閘極通道之雜質其雜 '質離子濃度變化之臨限電壓Vth變化量，Vp表示PMOS電晶 體MP2其臨限電壓Vtp之目標值，而AVtp表示隨植入PMOS 電晶體MP2其閘極通道之雜質其雜質離子濃度變化之臨限 電壓Vtp變化量。一旦所決定之NMOS電晶體MN2及PMOS 電晶體Μ P 2其等之閘極寬度及閘極長度致使召n/ /3 ρ可於η， VC0M可以下列方程式2 5表示：
Vc ο μ=(/5 n. Vn+/9 p· Vp|)/(/? n+/9 p)+ \Z^.i5/(^n + y9p)_/?n./?p.(Vn-Vp + AVtn + n.AVtn)2-(y9n + /?p)2 =(n. Vn+Vp)/( 1 +n) + V^i5/ β p/(n +1) - n.(AVtn[Vp- Vn]/[1 + n])2 …(25) 圖7根據Vp與Vn間之差異示出VC0M對AVtn之特性圖。當 △ Vtn等於（Vp-Vn)/(l+n)時，VC0M具有最大值。一旦決定 之雜質離子濃度使得Vp與Vn成為相同時，VC0M是以下列 方程式2 6表示：
Vc〇M~Vn+ -y/2.i5/ y9p/(η +1) - n.(AVtn)2 …(26) 圖8為根據ΔΥΐρ對ΔΥΐη之比率（η)顯示VC0M對Δνίη之特 -17- 本紙張尺度適用中國國家標準T(CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝----_----訂---------線， 經濟部智慧財產局員工消費合作社印製 A7 4 so 765 _B7___ 五、發明說明（15 ) 性圖。 因此，根據該第二具體實施例之帶隙電壓參考電路，當 AVtp/AVtn等於η，所決定之NMOS電晶體MN2及PMOS電 晶體ΜΡ2其等之閘極寬度與閘極長度可使得卢η/ 0 ρ成爲 η，且所決定之雜質離子濃度可使得NMOS電晶體ΜΝ2之 臨限電壓成爲與PMOS電晶體ΜΡ2者相同。在此情況下， 可改進VC0M對臨限電壓變化之相依性。因此，參考電壓 VREF大致上不受製造過程變化之影響。 圖3爲一根據本發明第三具體實施例之帶隙電壓參考電 路其電路圖。 參照圖3，如同第一具體實施例者，根據該第三具體實施 例之帶隙電壓參考電路包含一定電壓供應單元30、一第一 及第二電流鏡32及34、以及一電壓參考單元36。將根據第 三具體實施例之帶隙電壓參考電路與第一具體實施例者相 比較，第一具體實施例中之PMOS電晶體是以NMOS電晶體 取代，第一具體實施例中之NMOS電晶體是以PMOS電晶體 取代，第一具體實施例之電源供應電壓VDD是以一接地電 壓VSS取代，而第一具體實施例之接地電壓VSS是以一電 源供應電壓VDD取代。 該定電壓供應單元30包含一 NMOS電晶體M33，其具有 接至該電壓VSS之源極；及一電阻器R31，其具有一端接 至該NMOS電晶體M33之汲極以及另一端接至該NMOS電晶 體M33之閘極。NMOS電晶體M33之汲極將輸出一定値電 壓Vs。因而，不管電源供應電壓VDD之變化，該定値電壓 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
—t · I I Ί I ^ I I · 1 I I I 線 經濟部智慧財產局員工消費合作社印製 460765 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（16 ) 是保持固定的。 該第一電流鏡3 2包含PMOS電晶體M3 1及M32，並將流經 定電壓供應單元3 0之電流（亦即流經該pm〇S電晶體M3 1之 電流）反射成流經該PMOS電晶體M32之電流。換言之，第 一電流鏡3 2反射了流經PMOS電晶體M3 1之電流，以產生 流經PMOS電晶體M32之電流。PMOS電晶體M3 1之没極是 接至電阻器R3 1之另一端，而其源極是接至電源供應電壓 -VDD。PMOS電晶體M32之没極與閘極是共接至pM〇S電晶 體M31之閘極及第二電流鏡34，而其源極是接至電源供應 電壓VDD。 該第二電流鏡3 4包含NM0S電晶體M34及M35，該二電晶 體係受定値電壓Vs控制，並提供反射操作：對流經第—電 流鏡3 2之PMOS電晶體M32之電流（亦即流經NMOS電晶體 M34之電流）反射成流經nm〇S電晶體M35之電流。換言 之’第二電流鏡3 4反射了流經NM0S電晶體M34之電流， 以產生流經NM0S電晶體M35之電流並將所產生之電流輪 出至一輸出節點0。NMOS電晶體M34之源極是接至接地 電壓VSS，其閘極是接至定値電壓vs，而其汲極是接至第 一電流鏡3 2中之PMOS電晶體M32之汲極。NMOS電晶體 M35之源極是接至接地電壓VSS，其閘極是接至定値電卷 Vs，而其汲極是接至該輸出節點〇，一參考電壓係細 該節點Ο輸出。 & 該電壓參考單元3 6是接於輸出節點〇與電源供應電譽 VDD之間’以將參考電壓vREF提供至輸出節點〇。電壓參 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線'' 經濟部智慧財產局員工消費合作社印製
4607SS A7 _B7__ 五、發明說明（17 ) 考單元36至少包含一 PMOS電晶體MP3及一 NMOS電晶體 MN3，該二電晶體在輸出節點0與電源供應電壓VDD間以 串聯互接。該NMOS電晶體MN3之源極是接至輸出節點 0，其汲極及閘極是共接至PMOS電晶體MP3之汲極及閘 極，而PMOS電晶體MP3之源極是接至電源供應電壓 VDD ° 與第一具體實施例相似者，在第三具體實施例之製造過 .程中，決定電壓參考單元36之PMOS電晶體MP3及NMOS電 晶體NM3其等臨限電壓之離子佈値程序是同時進行的，以 防止電壓參考單元3 6的端點間電壓乂。(^隨製造過程之變 化而變動。根據本發明第三具體實施例之帶隙電壓參考電 路尚可包含一接於輸出節點0與電壓參考單元3 6間之電阻 器 R32。 根據與第一具體實施例説明之相同原理，依照第三具體 實施例之帶隙電壓參考電路其輸出（亦即參考電壓VREF)不 受電源供應電壓VDD及製造過程變化之影響而維持在固定 値。因在第一具體實施例已詳細説明過原理，故在此省 略。 圖4爲一根據本發明第四具體實施例之帶隙電壓參考電 路其電路圖。 參見圖4，除電壓參考單元46之外，根據第四具體實施 例之帶隙電壓參考電路具有第三具體實施例相同之组構。 該電壓參考單元4 6是接於電源供應電壓VDD與輸出節點 〇之間，參考電壓VREF係經該節點0輸出。電壓參考單元 -20- 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） ----------- ---.--^---訂---------線 /—-/f\v (請先閱讀背面之注意事項再填寫本頁)_ 』 經濟部智慧財產局員工消費合作社印製 4 60 765 A7 _B7_ 五、發明說明（18 ) 46至少包含一 PMOS電晶體MP4及一NMOS電晶體MN4，該 第二電晶體在輸出節點Ο與電源供應電壓VDD間以並聯互 接。 該PMOS電晶體MP4之源極是接至電源供應電壓VDD，而 其閘極與汲極是共接至電源供應電壓VDD。該NMOS電晶 體MN4之閘極與汲極是共接至電源供應電壓VDD，而其源 極係接至輸出節點Ο。 .與第一具體實施例相似者，在根據第四具體實施例的帶 隙電壓參考電路之製造過程中，決定電壓參考單元46之 PMOS電晶體MP4及NMOS電晶體MN4其等臨限電壓之離子 佈植程序是同時進行的，以防止電壓參考單元4 6其兩端 間電壓Vc⑽隨製造過程之變化而變動。 根據與第一具體實施例説明之相同原理，依照第四具體 實施例之帶隙電壓參考電路其輸出（亦即參考電壓VREF)不 受電源供應電壓VDD及製造過程變化之影響而維持在固定 値。 如上所述，根據本發明之帶隙電壓參考電路不受電源供 應電壓及/或製造過程變化之影響而將產生定値參考電壓。 在已描述了本發明之較佳具體實施例後，可注意到熟知 此項技藝之人士按照上述講授内容可對其等具體實施例修 改及變更。因此將瞭解到可對所揭示發明之特定具體實施 例例如所附申請專利範圍所略述者，在本發明之範圍與精 神内做變更。 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) « m ^^1 ^^1 n n n i 訂----- 線