JP2000222054A - バンドギャップ基準電圧発生回路 - Google Patents

バンドギャップ基準電圧発生回路

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JP2000222054A JP2000015538A JP2000015538A JP2000222054A JP 2000222054 A JP2000222054 A JP 2000222054A JP 2000015538 A JP2000015538 A JP 2000015538A JP 2000015538 A JP2000015538 A JP 2000015538A JP 2000222054 A JP2000222054 A JP 2000222054A
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Abstract

(57)【要約】 【課題】 電源電圧の変化及び製造工程の変化に影響を
受けず一定した基準電圧を発生するバンドギャップ基準
電圧発生回路を提供すること。 【解決手段】 定電圧供給手段１０が定電圧を供給し、
第1電流ミラー１２が前記定電圧供給手段１０を通じて
流れる第1電流を反射させて第2電流を発生する。第2電
流ミラー１４は、前記定電圧供給手段１０から出力され
る前記定電圧により制御され、前記第2電流を反射させ
第3電流を発生して出力ノードＯに出力する。基準電圧
手段１６は前記出力ノードＯに基準電圧を発生するため
に前記出力ノードＯに接続される。基準電圧手段１６は
直列に接続される少なくとも一つのPMOSトランジスタＭ
Ｐと少なくとも一つのNMOSトランジスタＭＮを含み、こ
れらPMOSトランジスタＭＰとNMOSトランジスタＭＮのス
レッショルド電圧を決定するためのイオン注入が同時に
行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
り、特にバンドギャップ基準電圧発生回路に関する。
【０００２】
【従来の技術】半導体集積回路では一定の基準電圧を発
生するためにバンドギャップ基準電圧発生回路が使われ
る。バンドギャップ基準電圧発生回路を使用する半導体
集積回路の正確な動作はバンドギャップ基準電圧発生回
路の能力に依存し、よってバンドギャップ基準電圧発生
回路は安定して一定の基準電圧を発生すべきである。一
方、バンドギャップ基準電圧発生回路の出力、即ち基準
電圧の変動(Fluctuation)に影響を及ぼす多数の要因の
うち温度変化(Variation)が共通の要因である。
【０００３】前記内容は当業者には周知の事実であり、
温度変化に影響を受けなく一定の基準電圧を提供する代
表的なCMOSバンドギャップ基準電圧発生回路がAllen/Ho
lbergによる"CMOS Analog Circuit Design"、596〜599
頁に開示されている。他のCMOSバンドギャップ基準電圧
発生回路の例が米国特許第4,588,941号（1986．5．13、
D．A．KERTH）に開示されている。
【０００４】
【発明が解決しようとする課題】しかし、前記従来のバ
ンドギャップ基準電圧発生回路では、電源電圧の変化に
応じて基準電圧が変動し、かつ製造工程の変化に応じて
基準電圧が変動する短所がある。
【０００５】従って、本発明は、電源電圧の変化及び製
造工程の変化に影響を受けなく一定の基準電圧を発生す
るバンドギャップ基準電圧発生回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明に係るバンドギャ
ップ基準電圧発生回路は、定電圧供給手段と、この定電
圧供給手段を通じて流れる第1電流を反射させ第2電流を
発生する第1電流ミラーと、前記定電圧供給手段から出
力される定電圧により制御され、前記第2電流を反射さ
せ第3電流を発生して出力ノードに出力する第2電流ミラ
ーとを具備することを特徴とする。本発明に係るバンド
ギャップ基準電圧発生回路は、前記出力ノードに基準電
圧を発生するために前記出力ノードに接続される基準電
圧手段をさらに具備し、この基準電圧手段は少なくとも
一つのPMOSトランジスタと少なくとも一つのNMOSトラン
ジスタで構成され、このPMOSトランジスタとNMOSトラン
ジスタのスレッショルド電圧を決定するためのイオン注
入が同時に行われることを特徴とする。また、前記本発
明に係るバンドギャップ基準電圧発生回路は前記出力ノ
ードと前記基準電圧手段間に接続される抵抗をさらに具
備しうる。
【０００７】望ましい形態によれば、前記PMOSトランジ
スタと前記NMOSトランジスタは前記出力ノードと接地電
圧との間に直列または並列に接続される。前記定電圧供
給手段は、電源電圧にソースが接続されるPMOSトランジ
スタ及びこのPMOSトランジスタのドレインに一端が接続
され、かつPMOSトランジスタのゲートに他端が接続され
る抵抗とを具備し、前記PMOSトランジスタのドレインか
ら定電圧が出力される。前記第1電流ミラーは、ドレイ
ンが前記定電圧供給手段に接続され、ソースが接地電圧
に接続される第1NMOSトランジスタと、ドレイン及びゲ
ートが前記第1NMOSトランジスタのゲートと前記第2電流
ミラーに共通接続され、ソースが接地電圧に接続される
第2NMOSトランジスタを具備する。前記第2電流ミラー
は、電源電圧にソースが接続され、前記第1電流ミラー
にドレインが接続され、前記定電圧供給手段にゲートが
接続される第1PMOSトランジスタ及び電源電圧にソース
が接続され、前記出力ノードにドレインが接続され、前
記定電圧供給手段にゲートが接続される第2PMOSトラン
ジスタを具備する。
【０００８】望ましい他の形態によれば、前記PMOSトラ
ンジスタと前記NMOSトランジスタは電源電圧と前記出力
ノードとの間に直列または並列に接続される。前記定電
圧供給手段は、接地電圧にソースが接続されるNMOSトラ
ンジスタ及びこのNMOSトランジスタのドレインに一端が
接続され、かつNMOSトランジスタのゲートに他端が接続
される抵抗を具備し、前記NMOSトランジスタのドレイン
から定電圧が出力される。前記第1電流ミラーは、ドレ
インが前記定電圧供給手段に接続され、ソースが電源電
圧に接続される第1PMOSトランジスタと、ドレイン及び
ゲートが前記第1PMOSトランジスタのゲートと前記第2電
流ミラーに共通接続され、ソースが電源電圧に接続され
る第2PMOSトランジスタを具備する。前記第2電流ミラー
は、接地電圧にソースが接続され、前記第1電流ミラー
にドレインが接続され、前記定電圧供給手段にゲートが
接続される第1NMOSトランジスタ及び接地電圧にソース
が接続され、前記出力ノードにドレインが接続され、前
記定電圧供給手段にゲートが接続される第2NMOSトラン
ジスタを具備する。
【０００９】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施の形態を詳しく説明する。しかし、本
発明の実施の形態は多様な形態に変形でき、本発明の範
囲が下記実施の形態にのみ限定されるものではない。本
発明の実施の形態は当業者に本発明を完全に説明するた
めに提供されるものである。図面において同じ符号及び
番号は同じ要素を意味する。
【００１０】図1を参照すれば、第1実施形態に係るバン
ドギャップ基準電圧発生回路は、定電圧供給手段10、第
1電流ミラー12、第2電流ミラー14及び基準電圧手段16を
具備する。
【００１１】前記定電圧供給手段10は電源電圧VDDにソ
ースが接続されるPMOSトランジスタM1及びこのPMOSトラ
ンジスタM1のドレインに一端が接続され、PMOSトランジ
スタM1のゲートに他端が接続される抵抗R1を具備し、前
記PMOSトランジスタM1のドレインから定電圧Vsが出力さ
れる。これにより、定電圧Vsは電源電圧VDDの変化に係
わらず一定に保たれる。
【００１２】前記第1電流ミラー12は、NMOSトランジス
タM3とNMOSトランジスタM4を具備し、前記定電圧供給手
段10を通じて流れる電流i1、即ち前記NMOSトランジスタ
M3を通じて流れる電流i3と前記NMOSトランジスタM4を通
じて流れる電流I4との間にミラー動作を提供する。つま
り、第1電流ミラー12は前記電流i3を反射(Mirroring)さ
せ前記電流i4を発生する。前記NMOSトランジスタM3のド
レインは前記抵抗R1の他端に接続され、前記NMOSトラン
ジスタM3のソースは接地電圧VSSに接続される。前記NMO
SトランジスタM4のドレイン及びゲートは前記NMOSトラ
ンジスタM3のゲートと第2電流ミラー14に共通接続さ
れ、ソースは接地電圧VSSに接続される。
【００１３】前記第2電流ミラー14は、前記定電圧Vsに
より制御されるPMOSトランジスタM2とPMOSトランジスタ
M5を具備し、前記第1電流ミラー12の前記NMOSトランジ
スタM4を通じて流れる電流i4、即ち前記PMOSトランジス
タM2を通じて流れる電流i2と前記PMOSトランジスタM5を
通じて流れる電流I5との間にミラー動作を提供する。つ
まり、前記第2電流ミラー14は前記電流i2を反射させて
前記電流i5を発生して出力ノードOに出力する。前記PMO
SトランジスタM2のソースは電源電圧VDDに接続され、前
記PMOSトランジスタM2のゲートは前記定電圧Vsに接続さ
れ、前記PMOSトランジスタM2のドレインは前記第1電流
ミラー12の前記NMOSトランジスタM4のドレインに接続さ
れる。前記PMOSトランジスタM5のソースは電源電圧VDD
に接続され、前記PMOSトランジスタM5のゲートは前記定
電圧Vsに接続され、前記PMOSトランジスタM5のドレイン
は基準電圧VREFが出力される出力ノードOに接続され
る。
【００１４】前記基準電圧手段16は前記出力ノードOに
前記基準電圧VREFを提供するために前記出力ノードOと
接地電圧VSSとの間に接続される。具体的には、基準電
圧手段16は前記出力ノードOと接地電圧VSSとの間に直列
に接続される少なくとも一つのPMOSトランジスタMPと少
なくとも一つのNMOSトランジスタMNを具備する。前記PM
OSトランジスタMPのソースは前記出力ノードOに接続さ
れ、前記NMOSトランジスタMNのドレイン及びゲートは前
記PMOSトランジスタMPのドレイン及びゲートに共通接続
され、前記NMOSトランジスタMNのソースは接地電圧VSS
に接続される。
【００１５】ところが製造工程の変化に応じて前記基準
電圧手段16の前記PMOSトランジスタMP及び前記NMOSトラ
ンジスタMNのスレッショルド電圧が変化し、これによっ
て前記基準電圧手段16の両端間の電圧VCOMが変化する。
従って、本発明の第1実施形態に係るバンドギャップ基
準電圧発生回路では、製造工程の変化に応じて前記基準
電圧手段16の両端間の電圧VCOMが変化することを防止す
るために、製造工程時前記基準電圧手段16のPMOSトラン
ジスタMP及びNMOSトランジスタMNのスレッショルド電圧
を決定するためのイオン注入を同時に行う。
【００１６】また、本発明の第1実施形態に係るバンド
ギャップ基準電圧発生回路は、前記出力ノードOと前記
基準電圧手段16との間に接続される抵抗R2をさらに具備
する。
【００１７】以下、上記本発明の第1実施形態に係るバ
ンドギャップ基準電圧発生回路の出力、即ち基準電圧VR
EFが電源電圧VDDの変化に影響を受けないことを説明す
る。まず、前記PMOSトランジスタM1、M2、M5及びNMOSト
ランジスタM3、M4がウィークインバージョン(Weak Inve
rsion)領域で動作し、これらのチャンネル長さモジュレ
ーション(Channel Length Modulation)効果を無視する
場合、前記各トランジスタM1乃至M5の電流式は次のよう
に表される。前記PMOSトランジスタM1の電流式は下記数
学式1で表される。
【数１】 前記PMOSトランジスタM2の電流式は下記数学式2で表さ
れる。
【数２】 前記NMOSトランジスタM3の電流式は下記数学式3で表さ
れる。
【数３】 前記NMOSトランジスタM4の電流式は下記数学式4で表さ
れる。
【数４】 また、前記PMOSトランジスタM5の電流式は下記数学式5
で表される。
【数５】
【００１８】前記数学式1乃至5において、S1乃至S5は前
記各トランジスタM1乃至M5の幅/長さの比率を示す。ip
はPMOSトランジスタの製造工程に応じたパラメータを、
inはNMOSトランジスタの製造工程に応じたパラメータを
示す。Vgs1乃至Vgs5は前記各トランジスタM1乃至M5のゲ
ートとソース間の電圧を示す。npはPMOSトランジスタの
サブスレッショルドスロープ(Subthreshold slope)因子
(Factor)を、nnはNMOSトランジスタのサブスレッショル
ドスロープ因子を示す。また、qは電荷を、kはボルツマ
ン定数(Boltzmann's constant)を、Tは温度を各々示
す。
【００１９】また、前記抵抗R1の両端間の電圧VR1は下
記数学式6で表される。
【数６】 次いで、前記数学式1及び数学式2からVgs1及びVgs2を求
めて前記数学式6に代入すれば、前記VR1は下記数学式7
で表される。
【数７】 また、前記電流i1と前記電流i3、前記電流i2と前記電流
i4は同一であり、前記NMOSトランジスタM3と前記NMOSト
ランジスタM4が電流ミラーを形成するので、即ちVgs3=V
gs4なので下記数学式8が成立つ。
【数８】
【００２０】次いで、前記数学式8を前記数学式7に代入
すれば、前記VR1は下記数学式9で表される。
【数９】 一方、i1=VR1/R1なので前記数学式9をこれに代入すれ
ば、i1は下記数学式10で表される。
【数１０】 また、前記数学式8からi2=(S4/S3).I1なので、これに前
記数学式10を代入すれば、i2は下記数学式11で表され
る。
【数１１】
【００２１】また、前記PMOSトランジスタM2と前記PMOS
トランジスタM5は電流ミラーを形成するので、即ちVgs2
=Vgs5なので前記数学式2と数学式5から下記数学式12が
成立つ。
【数１２】 次いで、前記数学式11を前記数学式12に代入すれば、i5
は下記数学式13で表される。
【数１３】 この数学式13において、i5は電源電圧VDDと関連したパ
ラメータを含まないので、前記S1乃至S5、即ち前記各ト
ランジスタM1乃至M5の幅/長さの比率が決定されるとi5
は電源電圧VDDの変化に影響を受けず一定の値を有する
ことになる。
【００２２】一方、前記基準電圧VREFは下記数学式14で
表される。
【数１４】 ところが、i5は電源電圧VDDの変化に影響を受けず一定
した値を有するので、V COMが一定であれば(しかし、前
記VCOMは製造工程の変化に応じて変化し、これに対して
は後述する)、VREFも電源電圧VDDの変化に影響を受けず
一定した値が保たれる。
【００２３】次いで、前記PMOSトランジスタM1、M2、M5
及びNMOSトランジスタM3、M4のチャンネル長さモジュレ
ーション効果を考慮する場合、i5と電源電圧VDDとの間
の関係を説明すれば次の通りである。電源電圧VDDが増
加すれば、電流i1は、前記NMOSトランジスタM3のドレイ
ンとソース間の電圧Vds3の増加に伴って同時に増加する
ことになる。電流i1が増加すると、前記PMOSトランジス
タM1のソースとゲート間の電圧｜Vgs1｜及び前記抵抗R1
の両端間の電圧VR1が増加する。ところが、前記Vgs1はi
1のログ関数で、VR1はi1の1次関数なのでVR1の増加量が
｜Vgs1｜の増加量より多くなり、これにより前記PMOSト
ランジスタM2のソースとゲート間の電圧｜Vgs2｜及び前
記PMOSトランジスタM5のソースとゲート間の電圧｜Vgs5
｜が減少する。
【００２４】一方、電源電圧VDDが増加すれば、前記PMO
SトランジスタM5のソースとドレイン間の電圧Vds5が増
加してチャンネル長さモジュレーション効果が発生す
る。しかし、電源電圧VDDが増加すれば、前述したよう
に同時に前記｜Vgs5｜が減少するので、チャンネル長さ
モジュレーション効果の影響が補償され、これによりi5
が電源電圧の変化に鈍感になる。即ち、i5が電源電圧VD
Dの変化に影響を受けず一定した値を有し、つまりVREF
は電源電圧VDDの変化に影響を受けず一定した値が保た
れる。
【００２５】以下、上記本発明の第1実施形態に係るバ
ンドギャップ基準電圧発生回路の出力、即ち基準電圧VR
EFが製造工程の変化に影響を受けないことを説明する。
前記基準電圧手段16のPMOSトランジスタMPとNMOSトラン
ジスタMNが飽和領域で動作する場合、前記各トランジス
タMP、MNの電流式は次のように表される。前記PMOSトラ
ンジスタMPの電流式は下記数学式15で表される。
【数１５】 ここで、βρは前記PMOSトランジスタMPのトランスコン
ダクタンス(Transconductance)パラメータを、Vdspは前
記PMOSトランジスタMPのドレインとソースとの間の電圧
を、Vtpは前記PMOSトランジスタMPのスレッショルド電
圧を各々示す。また、前記NMOSトランジスタMNの電流式
は下記数学式16で表される。
【数１６】 ここで、βnは前記NMOSトランジスタMNのトランスコン
ダクタンスパラメータを、Vdsnは前記NMOSトランジスタ
MNのドレインとソースとの間の電圧を、Vtnは前記NMOS
トランジスタMNのスレッショルド電圧を各々示す。
【００２６】一方、前記基準電圧手段16の両端間の電圧
VCOMは下記数学式17で表される。
【数１７】 従って、前記数学式15及び数学式16から各々VdspとVdsn
を求めて前記数学式17に代入すれば、VCOMは下記数学式
18で表される。
【数１８】 ここで、Vtn、Vtp、βp、βnは全て製造工程の変化に応
じてその値が変化し、特にVCOMの変化に最も大きな影響
を与えるのはVtnとVtpである。従って、前述したよう
に、本発明の第1実施形態に係るバンドギャップ基準電
圧発生回路では、製造工程の変化に応じて前記PMOSトラ
ンジスタMPのスレッショルド電圧と前記NMOSトランジス
タMNのスレッショルド電圧との和、即ちVtn+Vtpの変化
を減らすために、製造工程時前記PMOSトランジスタMP及
びNMOSトランジスタMNのスレッショルド電圧を決定する
ためのイオン注入を同時に行う。
【００２７】図5は通常のMOSトランジスタの垂直断面図
であって、これに基づいてさらに詳しく説明する。MOS
トランジスタのスレッショルド電圧は製造工程の様々な
パラメータにより決定されるが、スレッショルド電圧の
変化に影響を与える最大の要因はMOSトランジスタのゲ
ートチャンネル53、56に対する不純物イオンの注入濃度
である。一般のCMOS製造工程においては、Vtn及びVtpの
値を調節するためにNMOSトランジスタのゲートチャンネ
ル56に対する不純物イオン注入とPMOSトランジスタのゲ
ートチャンネル53に対する不純物イオン注入が独立して
実施される。このような場合にはVtnとVtpとの間に相関
関係が成立たない。
【００２８】一方、NMOSトランジスタ及びPMOSトランジ
スタのスレッショルド電圧を決定するためのイオン注
入、即ち前記NMOSトランジスタのゲートチャンネル56と
前記PMOSトランジスタのゲートチャンネル53に対する不
純物イオン注入が同時に行われる場合には、不純物イオ
ンの注入濃度の変化に応じてVtnとVtpとの間に相関関係
が形成される。例えば、図5においてNMOSトランジスタ
のゲートチャンネル56とPMOSトランジスタのゲートチャ
ンネル53にホウ素のような不純物イオンを同時に注入す
れば、前記NMOSトランジスタのゲートチャンネル56のア
クセプタ(Acceptor)濃度は増加し、前記PMOSトランジス
タのゲートチャンネル53のドナー(Dornor)濃度は減少す
ることになる。これにより、図6に示されるように、NMO
Sトランジスタのスレッショルド電圧Vtnは増大し、PMOS
トランジスタのスレッショルド電圧Vtpは減少する。具
体的に、イオン注入濃度の変化に応じてスレッショルド
電圧が目標点AからBに変化する場合にNMOSトランジスタ
のスレッショルド電圧はVnからVn+△Vtnに増大し、PMOS
トランジスタのスレッショルド電圧はVpからVp-△Vtpに
減少し、したがって、PMOSトランジスタのスレッショル
ド電圧とNMOSトランジスタのスレッショルド電圧の和は
ほぼ一定した値を保つ。これにより、VCOMも一定した値
が保たれ、即ちVREFは製造工程の変化に影響を受けず、
一定した値を保つ。
【００２９】図2は本発明の第2実施形態に係るバンドギ
ャップ基準電圧発生回路の回路図である。図2を参照す
れば、第2実施形態に係るバンドギャップ基準電圧発生
回路は、基準電圧手段26を除いて前記第1実施形態と同
一の構成を有する。前記基準電圧手段26は基準電圧VREF
が出力される出力ノードOと接地電圧VSSとの間に接続さ
れる。具体的には、基準電圧手段26は前記出力ノードO
と前記接地電圧VSSとの間に並列に接続される少なくと
も一つのPMOSトランジスタMP2と少なくとも一つのNMOS
トランジスタMN2を含む。ここで、前記PMOSトランジス
タMP2のソースは前記出力ノードOに接続され、前記PMOS
トランジスタMP2のゲート及びドレインは接地電圧VSSに
共通接続され、前記NMOSトランジスタMN2のドレイン及
びゲートは前記出力ノードOに共通接続され、前記NMOS
トランジスタMN2のソースは前記接地電圧VSSに接続され
る。
【００３０】前記第1実施形態と同様に上記本発明の第2
実施形態に係るバンドギャップ基準電圧発生回路でも、
製造工程の変化に応じて前記基準電圧手段26の両端間の
電圧VCOMの変化を防止するために、製造工程時前記基準
電圧手段26のPMOSトランジスタMP2及びNMOSトランジス
タMN2のスレッショルド電圧を決定するためのイオン注
入を同時に行う。また、上記第2実施形態に係るバンド
ギャップ基準電圧発生回路の出力、即ち基準電圧VREFは
前記第1実施形態と同様な原理によって電源電圧VDDの変
化に影響を受けず、一定した値が保たれる。その詳細な
説明はここでは省略する。
【００３１】以下、上記本発明の第2実施形態に係るバ
ンドギャップ基準電圧発生回路の出力、即ち上記基準電
圧VREFが製造工程の変化に影響を受けないことを説明す
る。前記基準電圧手段26のPMOSトランジスタMP2とNMOS
トランジスタMN2が飽和領域で動作する場合、前記各ト
ランジスタMP2、MN2の電流式は次のように表される。前
記PMOSトランジスタMP2の電流式は下記数学式19で表さ
れる。
【数１９】 ここで、βρは前記PMOSトランジスタMP2のトランスコ
ンダクタンスパラメータを、VCOMは前記PMOSトランジス
タMP2のドレインとソース間の電圧を、Vtpは前記PMOSト
ランジスタMP2のスレッショルド電圧を各々示す。ま
た、前記NMOSトランジスタMN2の電流式は下記数学式20
で表される。
【数２０】 ここで、βnは前記NMOSトランジスタMN2のトランスコン
ダクタンスパラメータを、VCOMは前記NMOSトランジスタ
MN2のドレインとソースとの間の電圧を、Vtnは前記NMOS
トランジスタMN2のスレッショルド電圧を各々示す。
【００３２】一方、PMOSトランジスタM5の電流i5は下記
数学式21で表される。
【数２１】 従って、前記数学式19及び数学式20を数学式21に代入す
れば、i5は下記数学式22で表される。
【数２２】
【００３３】次いで、前記数学式22からVCOMを求めると
下記数学式23で表される。
【数２３】 ここで、前記NMOSトランジスタMN2のスレッショルド電
圧をVtn=Vn+△Vtnで表し、前記PMOSトランジスタMP2の
スレッショルド電圧を｜Vtp｜=Vp-△Vtpで表し、△Vtp/
△Vtn=nの関係が成立つ時、VCOMは下記数学式24で表さ
れる。
【数２４】 ここで、Vnは前記NMOSトランジスタMN2のスレッショル
ド電圧Vtnに対する目標値で、△Vtnは前記NMOSトランジ
スタMN2のゲートチャンネルに注入された不純物イオン
濃度の変化に応じたスレッショルド電圧Vtnの変化量を
示す。また、Vpは前記PMOSトランジスタMP2のスレッシ
ョルド電圧｜Vtp｜に対する目標値で、△Vtpは前記PMOS
トランジスタMP2のゲートチャンネルに注入された不純
物イオン濃度の変化に応じたスレッショルド電圧｜Vtp
｜の変化量を示す。ここで、βn/βt=nとなるように前
記NMOSトランジスタMN2のゲート幅及びゲート長さと前
記PMOSトランジスタMP2のゲート幅及びゲート長さとを
決定すれば、VCOMは下記数学式25で表される。
【数２５】
【００３４】図7にVpとVn間の差による△Vtn--VCOMの特
性グラフが示されており、△Vtn=(Vp-Vn)/(1+n)の時V
COMは最大値を有する。ここで、VpとVnが同一になるよ
うに不純物イオン濃度が決定されると、VCOMは下記数学
式26で表される。
【数２６】 図8に△Vtnに対する△Vtpの比率nによる△Vtn--VCOMの
特性グラフが示されている。つまり、前記第2実施形態
に係るバンドギャップ基準電圧発生回路では、△Vtp/△
Vtn=nの時、βn/βt=nとなるように前記NMOSトランジス
タMN2のゲート幅及びゲート長さと前記PMOSトランジス
タMP2のゲート幅及びゲート長さとを決定し、前記NMOS
トランジスタMN2のスレッショルド電圧と前記PMOSトラ
ンジスタMP2のスレッショルド電圧が同一になるように
不純物イオン濃度が決定されると、スレッショルド電圧
の変化に対するVCOMの依存性が改善される。即ち、製造
工程の変化による前記基準電圧VREFへの影響を除去でき
る。
【００３５】図3は本発明の第3実施形態に係るバンドギ
ャップ基準電圧発生回路の回路図である。図3を参照す
れば、第3実施形態に係るバンドギャップ基準電圧発生
回路は、前記第1実施形態と同様に定電圧供給手段30、
第1電流ミラー32、第2電流ミラー34及び基準電圧手段36
を具備する。この第3実施形態に係るバンドギャップ基
準電圧発生回路は、前記第1実施形態におけるPMOSトラ
ンジスタがNMOSトランジスタに、NMOSトランジスタがPM
OSトランジスタに、電源電圧VDDが接地電圧VSSに、接地
電圧VSSが電源電圧VDDに各々変更された形態を有する。
【００３６】前記定電圧供給手段30は接地電圧VSSにソ
ースが接続されるNMOSトランジスタM33及びこのNMOSト
ランジスタM33のドレインに一端が接続され、かつNMOS
トランジスタM33のゲートに他端が接続される抵抗R31を
具備し、前記NMOSトランジスタM33のドレインから定電
圧Vsが出力される。これにより、前記定電圧Vsは電源電
圧VDDの変化にも係わらず一定に保たれる。
【００３７】前記第1電流ミラー32は、PMOSトランジス
タM31とPMOSトランジスタM32を具備し、前記定電圧供給
手段30を通じて流れる電流、即ちPMOSトランジスタM31
を通じて流れる電流とPMOSトランジスタM32を通じて流
れる電流との間にミラー動作を提供する。つまり、前記
第1電流ミラー32は前記PMOSトランジスタM31を通じて流
れる電流を反射させて前記PMOSトランジスタM32を通じ
て流れる電流を発生する。前記PMOSトランジスタM31の
ドレインは前記抵抗R31の他端に接続され、前記PMOSト
ランジスタM31のソースは電源電圧VDDに接続される。前
記PMOSトランジスタM32のドレイン及びゲートは前記PMO
SトランジスタM31のゲートと第2電流ミラー34に共通接
続され、ソースは電源電圧VDDに接続される。
【００３８】前記第2電流ミラー34は、前記定電圧Vsに
より制御されるNMOSトランジスタM34とNMOSトランジス
タM35とを具備し、前記第1電流ミラー32の前記PMOSトラ
ンジスタM32を通じて流れる電流、即ち前記NMOSトラン
ジスタM34を通じて流れる電流と前記NMOSトランジスタM
35を通じて流れる電流との間にミラー動作を提供する。
つまり、第2電流ミラー34は前記NMOSトランジスタM34を
通じて流れる電流を反射させて前記NMOSトランジスタM3
5を通じて流れる電流を発生して出力ノードOに出力す
る。前記NMOSトランジスタM34のソースは接地電圧VSSに
接続され、前記NMOSトランジスタM34のゲートは前記定
電圧Vsに接続され、前記NMOSトランジスタM34のドレイ
ンは前記第1電流ミラー32の前記PMOSトランジスタM32の
ドレインに接続される。前記NMOSトランジスタM35のソ
ースは接地電圧VSSに接続され、前記NMOSトランジスタM
35のゲートは前記定電圧Vsに接続され、前記NMOSトラン
ジスタM35のドレインは基準電圧VREFが出力される前記
出力ノードOに接続される。
【００３９】前記基準電圧手段36は前記出力ノードOに
前記基準電圧VREFを提供するために前記出力ノードOと
電源電圧VDDとの間に接続される。具体的には、基準電
圧手段36は前記出力ノードOと電源電圧VDDとの間に直列
に接続される少なくとも一つのPMOSトランジスタMP3と
少なくとも一つのNMOSトランジスタMN3を具備する。前
記NMOSトランジスタMN3のソースは前記出力ノードOに接
続され、前記NMOSトランジスタMN3のドレイン及びゲー
トは前記PMOSトランジスタMP3のドレイン及びゲートに
共通接続され、前記PMOSトランジスタMP3のソースは電
源電圧VDDに接続される。
【００４０】また、前記第1実施形態と同様に、製造工
程の変化による前記基準電圧手段36の両端間の電圧VCOM
の変化を防止するために、製造工程時前記基準電圧手段
36のPMOSトランジスタMP3及びNMOSトランジスタMN3のス
レッショルド電圧を決定するためのイオン注入は同時に
行われる。さらに、出力ノードOと前記基準電圧手段36
との間には抵抗R32が接続される。
【００４１】このような第3実施形態に係るバンドギャ
ップ基準電圧発生回路の出力、即ち基準電圧VREFは前記
第1実施形態と同一の原理によって電源電圧VDDの変化及
び製造工程の変化に影響を受けず一定した値に保たれる
が、ここではその詳細な説明は省略する。
【００４２】図4は本発明の第4実施形態に係るバンドギ
ャップ基準電圧発生回路の回路図である。図4を参照す
れば、第4実施形態に係るバンドギャップ基準電圧発生
回路は、基準電圧手段46を除いて前記第3実施形態と同
一の構成を有する。前記基準電圧手段46は基準電圧VREF
が出力される出力ノードOと電源電圧VDDとの間に接続さ
れる。具体的には、基準電圧手段46は前記出力ノードO
と前記電源電圧VDDとの間に並列に接続される少なくと
も一つのPMOSトランジスタMP4と少なくとも一つのNMOS
トランジスタMN4とを含む。ここで、前記PMOSトランジ
スタMP4のソースは前記電源電圧VDDに接続され、前記PM
OSトランジスタMP4のゲート及びドレインは前記出力ノ
ードOに共通接続され、前記NMOSトランジスタMN4のドレ
イン及びゲートは前記電源電圧VDDに共通接続され、前
記NMOSトランジスタMN4のソースは前記出力ノードOに接
続される。また、前記第1実施形態と同様に、製造工程
の変化による前記基準電圧手段46の両端間の電圧VCOMの
変化を防止するために、製造工程時前記基準電圧手段46
のPMOSトランジスタMP4及びNMOSトランジスタMN4のスレ
ッショルド電圧を決定するためのイオン注入は同時に行
われる。このような前記第4実施形態に係るバンドギャ
ップ基準電圧発生回路の出力、即ち前記基準電圧VREFは
前記第2実施形態と同一の原理によって電源電圧VDDの変
化及び製造工程の変化に影響を受けず一定した値に保た
れるが、ここではその詳細な説明は省略する。
【００４３】
【発明の効果】以上詳細に説明したように本発明に係る
バンドギャップ基準電圧発生回路は電源電圧の変化及び
製造工程の変化に影響を受けず一定した基準電圧を発生
しうる。
【図面の簡単な説明】
【図１】本発明の第1実施形態に係るバンドギャップ基
準電圧発生回路の回路図である。
【図２】本発明の第2実施形態に係るバンドギャップ基
準電圧発生回路の回路図である。
【図３】本発明の第3実施形態に係るバンドギャップ基
準電圧発生回路の回路図である。
【図４】本発明の第4実施形態に係るバンドギャップ基
準電圧発生回路の回路図である。
【図５】通常のMOSトランジスタの垂直断面図である。
【図６】不純物イオン濃度の変化に応じたPMOSトランジ
スタのスレッショルド電圧及びNMOSトランジスタのスレ
ッショルド電圧の変化を示す特性図である。
【図７】PMOSトランジスタのスレッショルド電圧とNMOS
トランジスタのスレッショルド電圧間の差に応じた△Vt
n--VCOMの特性図である。
【図８】△Vtnに対する△Vtpの比率nに応じた△Vtn--V
COMの特性図である。
【符号の説明】 １０ 電圧供給手段 １２ 第1電流ミラー １４ 第2電流ミラー １６ 基準電圧手段

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 定電圧供給手段と、 この定電圧供給手段を通じて流れる第1電流を反射させ
    て第2電流を発生する第1電流ミラーと、 前記定電圧供給手段から出力される定電圧により制御さ
    れ、前記第2電流を反射させ第3電流を発生して出力ノー
    ドに出力する第2電流ミラーと、 前記出力ノードに基準電圧を発生するために前記出力ノ
    ードに接続される基準電圧手段とを具備し、 前記基準電圧手段は少なくとも一つのPMOSトランジスタ
    と少なくとも１つのNMOSトランジスタとで構成されるこ
    とを特徴とするバンドギャップ基準電圧発生回路。
  2. 【請求項２】 前記PMOSトランジスタと前記NMOSトラン
    ジスタのスレッショルド電圧を決定するためのイオン注
    入が同時に行われることを特徴とする請求項１に記載の
    バンドギャップ基準電圧発生回路。
  3. 【請求項３】 前記出力ノードと前記基準電圧手段との
    間に接続される抵抗をさらに具備することを特徴とする
    請求項１に記載のバンドギャップ基準電圧発生回路。
  4. 【請求項４】 前記PMOSトランジスタと前記NMOSトラン
    ジスタは前記出力ノードと接地電圧との間に直列に接続
    されることを特徴とする請求項１に記載のバンドギャッ
    プ基準電圧発生回路。
  5. 【請求項５】 前記PMOSトランジスタと前記NMOSトラン
    ジスタは前記出力ノードと接地電圧との間に並列に接続
    されることを特徴とする請求項１に記載のバンドギャッ
    プ基準電圧発生回路。
  6. 【請求項６】 前記定電圧供給手段は、 電源電圧にソースが接続されるPMOSトランジスタと、 このPMOSトランジスタのドレインに一端が接続され、か
    つPMOSトランジスタのゲートに他端が接続される抵抗と
    を具備し、 前記PMOSトランジスタのドレインから定電圧が出力され
    ることを特徴とする請求項１に記載のバンドギャップ基
    準電圧発生回路。
  7. 【請求項７】 前記第1電流ミラーは、 ドレインが前記定電圧供給手段に接続され、ソースが接
    地電圧に接続される第1NMOSトランジスタと、 ドレイン及びゲートが前記第1NMOSトランジスタのゲー
    トと前記第2電流ミラーに共通接続され、ソースが接地
    電圧に接続される第2NMOSトランジスタとを具備するこ
    とを特徴とする請求項１に記載のバンドギャップ基準電
    圧発生回路。
  8. 【請求項８】 前記第2電流ミラーは、 電源電圧にソースが接続され、前記第1電流ミラーにド
    レインが接続され、前記定電圧供給手段にゲートが接続
    される第1PMOSトランジスタと、 電源電圧にソースが接続され、前記出力ノードにドレイ
    ンが接続され、前記定電圧供給手段にゲートが接続され
    る第2PMOSトランジスタとを具備することを特徴とする
    請求項１に記載のバンドギャップ基準電圧発生回路。
  9. 【請求項９】 前記PMOSトランジスタと前記NMOSトラン
    ジスタは電源電圧と前記出力ノードとの間に直列に接続
    されることを特徴とする請求項１に記載のバンドギャッ
    プ基準電圧発生回路。
  10. 【請求項１０】 前記PMOSトランジスタと前記NMOSトラ
    ンジスタは電源電圧と前記出力ノードとの間に並列に接
    続されることを特徴とする請求項１に記載のバンドギャ
    ップ基準電圧発生回路。
  11. 【請求項１１】 前記定電圧供給手段は、 接地電圧にソースが接続されるNMOSトランジスタと、 このNMOSトランジスタのドレインに一端が接続され、か
    つNMOSトランジスタのゲートに他端が接続される抵抗と
    を具備し、 前記NMOSトランジスタのドレインから定電圧が出力され
    ることを特徴とする請求項１に記載のバンドギャップ基
    準電圧発生回路。
  12. 【請求項１２】 前記第1電流ミラーは、 ドレインが前記定電圧供給手段に接続され、ソースが電
    源電圧に接続される第1PMOSトランジスタと、 ドレイン及びゲートが前記第1PMOSトランジスタのゲー
    トと前記第2電流ミラーに共通接続され、ソースが電源
    電圧に接続される第2PMOSトランジスタとを具備するこ
    とを特徴とする請求項１に記載のバンドギャップ基準電
    圧発生回路。
  13. 【請求項１３】 前記第2電流ミラーは、 接地電圧にソースが接続され、前記第1電流ミラーにド
    レインが接続され、前記定電圧供給手段にゲートが接続
    される第1NMOSトランジスタと、 接地電圧にソースが接続され、前記出力ノードにドレイ
    ンが接続され、前記定電圧供給手段にゲートが接続され
    る第2NMOSトランジスタとを具備することを特徴とする
    請求項１に記載のバンドギャップ基準電圧発生回路。
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