CN1081825C - 半导体集成电路器件 - Google Patents

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Abstract

一个半导体集成电路，其中包括：一个生成高于所需内部电压的增压(推举)电压的电荷泵电路，一个根据基准电压形成多个分压的分压电路，以及一个控制电路，该控制电路间歇地控制电荷泵电路，以便电荷泵电路的输出电压为所需的内部电压，这是通过将多个分压中的一个特定电压扩大n倍后的电压与一预定分压相加而获得的。

Description

半导体集成电路器件
本发明涉及半导体集成电路器件，更具体涉及诸如具有各种形式内部电压的可成组擦除的非易失性存储器器件(闪速EEPROM(可电擦除并可编程的只读存储器)那样的有效用于半导体集成电路器件的技术。
闪速EEPROM是一种具有同时电擦除在一个芯片上形成的所有存储单元或一组存储单元的能力的非易失性存储器器件。这样的闪速EEPROM已在如1980年“IEEE国际固态电路会议”的152页和153页、1987年“IEEE国际固态电路会议”的76页和77页以及1988年“IEEE.J.固态电路”23卷1157页到1163页中有所论述。
开发了具有控制栅和浮动栅的记忆晶体管，其中编程操作也是由隧道电流完成。与普通记忆晶体管相反，擦除操作时电荷射入浮动栅能使门限电压高于字行选择电平。在这个新型结构中，对于本记忆晶体管的擦除操作，门限电压要高于字行选择电平。因此，不同于普通记忆晶体管中，浮动栅的电荷被拉到基片边，使门限电压降低的情况，新型记忆晶体管避免其他记忆单元被过量的擦除变得不可读，这种过量的擦除使晶体管成耗尽型，使字行即使在非选择电平上，也能导通。
然而对于诸如编程操作由隧道电流完成的新型记忆晶体管这样的记忆晶体管来说，在读操作时需要把施于该记忆晶体管的漏极电压减到最小，从而防止读操作所产生的隧道电流引起错误擦除。因此，编程操作由隧道电流完成的记忆晶体管需要设定精确的操作电压。因而就需要能在半导体集成电路上形成多种电压的电路。
本发明的目的因此是要提供一种带电源电路的半导体集成电路器件，该电源电路能够形成多种形式高精度高效率的内部电压。
本发明的另一个目的是要提供一种具有能进行有效编程和擦除的闪速非易失性存储器电路的半导体集成电路器件。
本发明的上述和其他目的、特征和优点参见附图将更为明白。图中同样的参考数字用来识别几张图中相同或相似的部分。
在本发明的实施中并根据其中一方面，提出了具有电源电路的半导体集成电路器件，它包括一个能根据所需内部电压形成升压(推举)的电荷泵电路、一个能根据基准电压形成多种形式分压的分压电路以及一个能间歇地控制电荷泵电路的控制电路，从而使电荷泵电路的输出电压变成将分压电压中的某特定电压扩大n倍后得到的电压，以及变成将预定分压电压加上后得到的所需内部电压。
根据上述结构，将基准电压扩大n倍后得到的电压与将所得电压再进行分压而得到的微调电压相结合，从而有效形成稳定的所需电压。
图1是说明实行本发明的最佳实施例的电压发生器的方框图；
图2是说明实行本发明的一个最佳实施例的图1中的基准电压发生器的电路图；
图3是说明实行本发明的一个最佳实施例的图1中的分压器的电路图；
图4是说明实行本发明的一个最佳实施例的图1中的电源电路的电路图；
图5是说明实行本发明的另一个实施例的图1中的电源电路的电路图；
图6是说明实行本发明的又一个实施例的图1中的电源电路原理图；
图7是说明实行本发明的一个最佳实施例的选择器控制电路、微调电路和选择器电路的电路图；
图8是说明实行本发明的一个最佳实施例的图7中的锁存电路的电路图；
图9是说明实行本发明的一个最佳实施例的图7中的熔丝电路的电路图；
图10是说明图7中电路工作情况的时序图；
图11是说明与本发明有关的并实行它的另一个最佳实施例的电压发生器的方框图；
图12是说明实行本发明的一个最佳实施例的图11中的电压转换器的电路图；
图13是说明实行本发明的一个最佳实施例的图11中的比较器的电路图；
图14是说明实行本发明的一个最佳实施例的图11中的分压器的电路图；
图15(A)和(B)是说明本发明的电压特性图；
图16是另一个说明本发明的电压特性图；
图17(A)和(B)是另外说明本发明的电压特性图；
图18是说明与本发明有关的闪速存储器的工作情况的电压特性图；
图19是说明与本发明有关的并实行本发明的一个实施例的可成组擦除非易失性存储器器件的方框图；
图20(A)、(B)和(C)是说明图19中的可成组擦除非易失性存储器器件的工作情况的剖视图；以及
图21(A)和(B)是说明图19中另一个记忆晶体管的工作情况的剖视图；
通过参照附图的实例将对本发明作更详尽的说明。
图19示出了说明与本发明有关的并实行它的一个最佳实施例的可成组擦除的非易失性存储器器件(在后之称作闪速存储器)的方框图。为使本发明更易于理解，将在多个存储单元结构上对存储器阵列部分MAR作典型说明。图19中的每个电路块与每个电路单元利用已知的半导体集成电路制造技术在一单片半导体基片上形成，例如在单晶硅上形成。
根据本发明的闪速存储器有两个电源端子VCCT和GNDT。电路基准电压GND(如0V)提供给端子GNDT，而高于电路基准电压的电源电压VCC(如3V)提供给端子VCCT。根据本发明的闪速存储器在上述两电压VCC和GND的基础上产生多种形式的精确的内部电压。
图19中，X—寻址信号AX进入X—地址缓存器XADB。被X—地址缓存器XADB俘获的寻址信号由X译码器SDC解释。字行WLll到WLim由字行选择驱动器WDBi选择，为由m个存储单元组成的每个存储区都配备了字行选择驱动器WDBi。上述存储区的存储单元Mil到Mim的公共漏极通过选择MOSFET(金属氧化膜半导体场效应管)Qdi与数据线DLj相连，该存储区的存储单元Mil到Mim所共有的源极通过选择MOSFET Qsi与公共源极线CSL相连。主字行选择驱动器SDCBi向选择MOSFET Qdi与Qsi提供选择信号。
由于在编程、擦除和读操作时和选择MOSFET的栅极相连的主字行Wdi的电位与和存储单元的控制栅相连的字行WLil到WLim的电位不同，所以字行选择驱动器WDBi应具备用来输出能对应这些操作方式的选择/非选择电平电压的输出电路。
在存储器阵列MAR中，在上述每个字行与每个数据行的交叉处形成存储单元。而数据行DLi通过选择MOSFET Qdi与多个存储单元Mil至Mim的漏极相连。同样，构成一个存储区的存储单元Mil至Mim的源极通过选择MOSFET Qsi与源极线CSL相连。
数据线与读出锁存器SL相连。读出锁存器SL读取数据线上的高电平或低电平，并将数据线锁存于所读电平上，可以使用大约类似诸如用于已知动态RAM中的CMOS读取放大器的电路作为读出锁存器SL的读取放大器，但不限于此。换句话说，SL的读取放大器由一对带有交叉连接的输入与输出的CMOS反相器以及一个为多个CMOS反相器提供工作电压和地电压的电源开关组成。
读出锁存器SL还起保持编程数据的寄存器的作用。换句话说，读出锁存器通过列开关与输入/输出线相连，在读操作中，由列开关选中的数据通过输入/输出线送到串行放大器SA与数据输出电路DOB中，以便从输入/输出端口12I/O输出。在编程操作中，从输入/输出端口I/O串行输入的编程数据通过输入缓存器DIB送到输入/输出线上，以便通过列开关将编程数据保持在读出锁存器SL中，SL的作用就象一个对应于数据线的锁存电路。当数据被全部俘俘获的数据被同时送到相应的数据线上而进行编程操作。
列开关由Y译码器YDCB解释，Y译码器接收Y地址缓存器YADB的输出信号，而YADB接收Y寻址信号AY。读出放大器的输入/输出交点被Y译码器形成的选择信号连接到输入/输出线上。列译码器有地址计数器，由Y寻址信号AY对它设定初始值，但不限于此。地址计数器对时钟串SC进行计数而产生连续的Y地址，从而形成列开关选择信号。串行输入的编程数据与上述时钟串同步地被输入，串行输出的读数据与时钟串同步地被输出。
控制器CNT接收片选通信号/CE(这里应注意信号名字前的斜杠“/”表示该信号是低电平有效信号，这通常是在信号名上加横杠表示，而在附图中普通横杠用于同样的目的)、输出允许信号/OE、编程允许信号/WE以及产生内部操作所需的各种定时信号的时钟串SC。
图19中的电压发生器VPS用来产生擦除，写和读上述存储单元所需的电压。也就是说，VPS为字行选择驱动器WDBi提供电压VEG、VEV、VWG和VWV并为主字行选择驱动器SDCBi提供电压VWS、另外，VPS为读出锁存器SL提供电压VWD，为源极线电压供电电路SVC提供电压SVC。
现在参考图20中示出的说明与本发明有关的闪速存储器的操作的剖视图。图20(A)示出擦除状态，其中闪速存储器具有叠层栅结构，该结构在浮动栅与薄氧化膜(约8.5nm)做成的半导体基片之间有一层栅绝缘膜，使隧道电流能流过它。作为参照，浮动栅与控制栅之间的栅氧化膜比上述栅氧化膜厚(约15nm)。擦除操作时，VEG施加于控制栅，而VED施加于源区和基片，这将产生足以使隧道电流在基片和浮动栅之间流动的高电场，电子从基片边射入浮动栅。这样就在擦除状态下，根据字行的选择电平截止了击穿存储器。同时漏极区被导通，电源电压VCC施加于实际上形成基片的n沟道区，并且电路地GND，如0V，施加于本征基片P—SUB。
在图19的存储器阵列中MAR中，多个存储器单元如Mil至Mim集中于一单独存储区，使这些漏极区与源区对存储单元是公共的。在公共漏区与数据线DLj之间形成选择MOSFET Qdi。上述擦除操作时，当0V施加于栅极时，漏区边的选择MOSFET Qdi被截止。这样将导通存储单元Mil至Mim的所有漏区。擦除操作时，当高电平(“H”)施加于栅极的，源区边的选择MOSFET Qsi截止。因此，上述电压VED在公共源区和基片P沟道区之间给出。
在上述结构中，存储单元被归入各存储区，每存储区通过选择MOSFET与数字线相连并与公共源极线相连，该结构可减小未选中存储单元的应力。也就是说，字行被选中而数据行未被选中的存储单元或者字行未被选中而数据行被选中，且必须保持其数据的存储单元，在编程或擦除操作时，避免上述编程或擦除电压施加于这些存储单元，在该结构中应力只施加于该存储区中少数几个存储单元中。
上述擦除操作时，负电压，如VED(-4V)，施加于基片P沟道，而选择电压VEG，如12V，施加于字行，它使成组擦除按字行工作。在上述实施例中，一字行形成一个存储单位，如一段。一段由512字节组成，但不限于此，换句话说，一字行(应该注意到一字行并不意味实际的一行)与512×8＝约4K个存储单元有关。这种情况下，若形成8个存储阵列，由于一字行与512个存储单元有关，则字行选择操作可由电流驱动能力较小的字驱动器以相对高的速度来完成字行选择操作。
图20(B)示出校验状态。VEV施加于控制栅，VCC施加于n沟道区，而VDL施加于漏极。然后电路地电位施加于源区、P沟道区和基片。如果漏电流ID因上述电压VEV而流动，则它的门限电压被确定要低于电压VEV，而引起不充分擦除。因此上述图20(A)中的操作又被重复，使擦除状态的门限电压大于VEV。
图20(C)示出读状态。VCC施加于控制栅和n沟道区，而VDL施加于漏极。电路地电位施加于源区、P沟道区和基片。若漏电流ID因电压VCC而流动，则能确定该存储单元为编程状态，若无电流，则能确定该存储单元为擦除状态。此刻，电压VDL施加于漏极。VDL是相对而言的低电位，大约1V，从而防止软编程操作进行，而该软编程操作是由读电压VDL和选择电压VCC引起隧道电流的流动造成的。
图21(A)示出编程状态。VWG施加于控制栅，而FWD施加于漏区。不进行编程操作时，漏区施加0V。控制栅电压VWD是-9.5V，而漏区电压VWD是4.5V。这就产生了足以使浮动栅与漏区之间的隧道电流流动的高电场，从而自浮动栅向漏区注入电子。未选中字行被设定为VCC(+3V)，从而防止隧道电流在具有公共漏区的未选中存储单元的漏电压VWD被给出的流动。
图21(B)示出编程校验状态。VWV施加于控制栅，而VDL施加于漏区。电路地电位施加于源区和P沟道区。若漏电流ID不因上述VWV而流动，则能确定它的门限电压高于电压VWV，从而引起不充分编程。因此图21(A)中的编程操作又进行，使编程状态的门限电压低于VWV，重复编程校验操作和编程操作防止过量的编程引起耗尽型。
参见图1，图中示出了说明实行本发明的一个最佳实施例的电压发生器VPS的方框图。该实施例具有能有效形成擦除，写和读如上所述的存储单元所需的各种形式的高精度电压的结构。
更具体说，基准电压发生器产生一精确基准电压VR(如0.7V)，它与下面将描述的MOSFET门限电压相对应。为通过修正基准电压VR的过程分散获得而所需电压，需配备微调电路。微调电路1有一熔丝将在后面说明。通过有选择地并联连接形成基准电压VR的MOSFETS，一当量沟道宽度L被调整，从而以±1％的误差形成基准电压VR的微调。
基准电压VR送到分压器被分成各种电压VRCj和VRSi，这些电压高于和低于基准电压。实际上，该分压器并未对基准电压VR本身分压，而是形成在基准电压VR基础上递增0.1V的电压，以下还将对此作说明。从分压器获得的电压又被微调电路2进行微调，将被设定为对照过程分散按0.1V增加的电压。上述分压电压VRCj是这样一些电压，它们用电源电压VCC为基准电压，在VCC的基础上-0.1至-0.2V范围内形成的，以0.1V递增的电压。上述分压电压VRSi是在电路地电位基础上0.1V至0.2V范围内形成的，以0.1V递增的电压。
以地电位为基准电压的电压VRSi中，形成电压VEG所需的多个电压VRSI送入选择器1。选择器1选择微调电路3所指定的一个电压，并将该选定电压供给相应的增压(推举)电路，如将要说明的，增压(推举)电路间歇工作，使电荷泵电路的输出电压变成这样获得的输出电压VEG，即把上述选定电压VRSI乘以n倍所得电压与从上述电压VPSi中通过连接选出一个VRSK所得的电压相加起来。选择器1用来选择少数电压VRSI，这些少数电压是从由上述分压器形成的多个电压VRSi中生成上述VEG时所需的电压VRSI，这样就简化了电路。这种结构形成选择器1和微调电路3的必需的最小电路。
电压VED是通过将分压电压VRCj中的选定信号乘以n倍所得电压与从分压电压VRSi中选择的电压相加而形成的。这些分压电压通过连接被选中。电压VEV也是将分压电压VRSK和它的n倍增压电压与分压电压VRSI相加而形成的。
基本来说，电压VWD、VWG、VWV和VWS也是通过上述分压电压的组合形成的。但是，用来形成这些电压的分压电压VRSK是为简化电路从上述分压电压VRSi中选出的多个电压中间由选择器2指定的电压。选择器2通过由微调电路4形成的选择信号选出一个信号并输出该选择信号。
很明显，所形成的每个电压的因数n都不相同，并且通过连接所选择的，将进入相应电压发生器的VRSK与VRSI是根据相应的输出电压被选中的。
用来形成电压VEG、VED、VEV、VWG、VWV和VWS的增压(推举)与减压电路根据控制器CNT所提供的选择信号PSE完成增压与减压操作。即，只有为其提供了选择信号PSE的增压(推举)电路或减压转换才能完成增压与减压操作。
参考图2，图中示出图1中基准电压发生器的电路图。图中，在栅极标有指向沟道部分箭头的每个MOSFET为n—沟道MOSFET，而标有指向相反方向的箭头的每个MOSFET为P—沟道MOSFET。
指向箭头被涂黑的MOSFET Q3是耗尽型的n—沟道MOSFET。流过MOSFETQ3的电流I2流向形成的二极管的P—沟道MOS-FETQ6。流向P沟道MOSFET Q5的，与P—沟道MOSFET Q6成电流镜面的镜面电流供给形成二极管的n—沟道MOSFET Q1。
上述电流I2与I1是由上述MOSFET Q6与形成电流镜面的MOSFET Q8和MOSFET Q9形成的。电流I2供给MOSFET Q4，而电流I1供给MOSFET Q2。向MOSFET Q2的源极提供上述电流I1，I1流过P—沟道MOSFET Q7与n—沟道MOSFET Q10和Q11形成的电流镜面电路。上述MOGFET Q4的源极与地电位相连，而它的栅极和漏极为公共，因此使这个晶体管形成一个二极管公共的栅极与漏极与MOSFET Q2的栅极相连，在MOSFET Q2的源极得到基准电压VR。
基准电压VR作为差压(VGS4—VGS2)输出，它是MOSFET Q4的栅极和源极间电压与MOSFET Q2的栅极和源极间电压之间的差压。
MOSFEI Q1至Q4工作于饱和区，下面的公式(1)与公式(2)是对于电流I1与I2建立的：
I1＝(1/2)×(W1/L1)×βn×(VGS1-Vth1)2
  ＝(1/2)×(W2/L2)×βn×(VGS2-Vth2)2…(1)
I2＝(1/2)×(W3/L3)×βn×(VGS3-Vth3)2
  ＝(1/2)×(W4/L4)×βn×(VGS4-Vth4)2…(2)其中，W1/L1至W4/L4是MOSFET Q1至Q4的沟道宽度W与沟道长度L间的尺寸率，而βn代表n—沟道MOSFET的沟道导电率。VGS1至VGS4是MOSFET Q1至Q4的栅、源间电压，而Vth1至Vth4是MOSFET Q1至Q4的门限电压。
在图2中，MOSFET Q2与Q4的门限电压被相等设定为Vth2＝Vth4，尺寸比率的设定如下列公式(3)所示：
α∶1＝W1/L1∶W2/L2＝W3/L3∶W4/L4  ………………(3)
上述情况下，基准电压VR根据下列公式(4)得出： VR = VGS 4 - VGS 2 = α 1 2 × ( Vth 1 - Vth 3 ) - - - - ( 4 )
从公式(4)看出，基准电压VR可从尺寸比率α和MOSFET Q1与Q3之间的门限电压差(Vth1—Vth3)中得出。换句话说，当用离子注入或类似方法使MOSFET Q1与Q3的门限电压不同时，所得到的过程分散通过调整尺寸率α得到修正。因此，MOSFET Q1、Q2、Q3和Q4的形成过程如下：
一般说来，MOSFET的沟道长度是相同的。个别MOSFET的电导率是通过改变其沟道宽度W设定的。因此，若沟道宽度W2和W4即MOSFETQ2和Q4的基本尺寸设定为1，则所需的基准电压VO通过调整MOSFET Q1和Q3的尺寸得到。由于这个原因，MOSFET Q1和Q3在图2中用一个MOSFET表示，而事实上有多个MOSFET在半导体基片上形成，其中并联排列的MOSFET的数目由受控制电压的切换作用控制的切换MOSFET来确定，而控制电压是由编程装置形成的，如图1中的构成微调电路1的熔丝。
当修正(Vth1—Vth3)的过程分散时，并联排列的调整MOSFET的数目可由控制信号相对于固定的MOSFET来设定，例如由上述熔丝那样的控制信号。要达此目的，MOSFETQ1和Q3需要事先构成固定MOSFET和多个调整MOSFET，固定MOSFET的沟道宽度W1与W3稍小于MOSFETQ2和Q4的沟道宽度，而多个调整MOSFET的沟道宽度小得足以修正过程分散。
上述公式(4)示出诸如(Vth1—Vth3)的差分电压可被放大
Figure C9411952600221
倍，因此，将MOSFETQ1和Q3的沟道宽度设定为比MOSFETQ2和Q4的沟道宽度大α倍可提供出扩大
Figure C9411952600222
的基准电压VR。要达此目的，可以将由基本因数α规定尺寸的固定MOSFET与用来修正上述过程分散的小尺寸MOSFET相连接，小尺寸的MOSFET由控制信号有选择地并联排列，控制信号是由诸如构成上述微调电路1的熔丝那样的编程装置形成的。
参考图3，图中示出图1中的分压器的电路图。为了易读，图中指定给MOSFET的某些电路符号与图2中所用的相同。但应注意，图3中的每个符号都表示一个分离电路功能。这也适用于其他电路图。
n—沟道MOSFET Q5，其栅极与漏极相连，形成为二极管。对于该MOSFETQ5提供—n—沟道MOSFET Q6，其栅极与MOSFET Q5的栅极相连，与MOSFET Q5比较，MOSFETQ6的尺寸率(W/L)较大，且具有相应于该尺寸率的电流放大功能。
给MOSFET Q5的源极和漏极提供电流源使电流I1流动。I1是由P—沟道MOSFETQ2和Q1与n—沟道MOSFFTQ9和Q7组成的电流镜面电路形成的。给MOSFET Q6的源极提供恒定电流源使相应于上述尺寸率的电流IR流动，并给它的漏极提供能构成上述电流镜面电路的MOSFETQ2。
由图2的基准电压电路形成的基准电压VR送到上述MOS-FETQ5的源极。在MOSFETQ6的源极(交点N1)获得输出电压VN1。使MOSFET Q5和Q6的尺寸率(W5/L5 W6/L6)等于电流率I1：IR，能在MOSFETQ5和Q6的栅源极之间产生同样的电压，于是构成VR＝VN1。这样便提供了输出电压与输入基准电压VR相等的输出电压源VN1。
电流镜面电路使电流IR从MOSFETQ4流出。然后电流IR供给串联排列的耗尽型MOSFET从而充当一电阻元件，这些耗尽型MOSFET的栅极与漏极通常相连。当由于MOSFETQ3、Q8和Q9的作用电流IR流过MOSFETQ6时，没有电流流过MOSFETQ6的输出节点N1和K个串联耗尽型MOSFET电路，因此使基准电压VR能施加于K个MOSFET。
从k个MOSFET输出分压电压使上述结构以VR/K的步幅提供分压电压。在上述基准电压VR的基础上，电源边可提供一个按VR/K步幅上升的偏离电平电压。若上述全部串联MOSFET的个数为j，侧最大电压特是(j/k)VR。总的来看，改变全部数目可同时调整多个分压电压。图1中的微调电路2就是用来调整串联MOSFET k的数目的。
如上所述形成的电流IR通过电流镜面MOSFETQ10流向电源电压边VCC的串联排列的耗尽型MOSFET。这样在电源电压VCC的基础上提供出分压电压VRCj。
参考图4，图中示出说明实行本发明的一个最佳实施例的图1中的电源电路的电路图。该电路产生正电压，如图1中的电压VEG。由m级组成的电荷泵电路形成升压电压，以便使输出电压VO稍高于所需电压。振荡器OS产生的脉冲通过门电路提供给电荷泵电路。用电压比较器CMP的输出控制该门电路，可间歇地操纵电荷泵电路。
振荡器OSC由控制信号PSE控制，但并不限于此。例如，安装了电压发生器的上述闪速存储器若处于不需要输出电压VO的准备状态或读状态时，振荡器OSC本身被控制信号PSE停止工作，从而达到节电的目的。
形成为二极管的全部几个P—沟道MOSFET与一个P—沟道MOSFET在电荷泵电路的输出端和地电位之间串联连接。在这些二极管MOSFET当中，装在地电位边的MOSFET的源极电压向电压比较器CMP的反相输入端(-)供电。上述基准电压VR1向比较器CMP的正相输入端(+)供电。该基准电压VR1是由微调电路1从上述分压器所形成的电压中选出的，或通过电路连接选出的。电压VR1高于上述二极管MOSFET的门限电压。用作微调的电压VR2施加于上述的一个P—沟道MOSFET的栅极。微调电压VR2高于电压VR1，以便保证装在地电位边的MOSFET的工作电压。也就是说，如图4所示，从电路的地电位看起来，电压VR2是由K个或更多的MOSFET形成的分压电压。
当无电流流过上述串联排列的二极管MOSFET时，来自电压比较器的输出信号变高，据此振荡脉冲从振荡器OSC送到电荷泵电路，开始增压操作。当产生的增压电压使电流流过上述的串联二极管时，装在地电位边的MOSFET的源极电压将达到上述电压VR1，电压比较器CMP的输出将反相，以至关闭门电路。这样就使电荷泵停止工作并保持稳定。此时，地电位边的MOSFET的源、栅极间的电压等于基准电压VR1。因此，由于电压VR2施加于栅极，使同样的电流流过n个MOSFET，也包括上述一个P—沟道MOSFET，所以它们栅、源极间的电压相等，从而产生出n倍IR1的电压。又由于微调电压VR2作用于一个MOSFET的栅极，所以n个MOSFET栅、源极间的电压产生出一个n×VR1+VR2的电压。在图4中乘号(×)用星号(*)表示。也就是说，当输出电压VO变为n×VR1+VR2时，电荷泵电路停止泵电荷；当输出电压低于n×VR1+VR2电压时，电荷泵电路开始泵电荷。电压n×VR1+VR2由这种电荷泵的间歇工作产生。
参考图5，图中示出为实行本发明的另一个实施例的图1中电源电路的电路图。该实施例产生诸如图1中的电压VWG那样的负电压。电荷泵电路由图4中那样的多级电荷组成，并产生增压电压，以便使输出电压VO的绝对值稍微高于所需电压。由振荡器OSC产生的脉冲通过门电路作用于电荷泵电路。电压比较器的输出控制门电路，使电荷泵电路能间歇地工作。
形成二极管的全部n个n—沟道MOSFET与一个n—沟道MOS-FET在电荷泵电路的输出端与地电位间串联连接。在这些二极管MOSFET中，装在地电位边的MOSFET的源极电压施加到电压比较器CMP的正相输入端(+)。上述基准电压VR1施加到电压比较器的反相输入端(-)。该基准电压VR1是由微调电路1从上述分压器形成的电压中选出的，或通过电路连接选出的。电压VR1高于上述二极管MOSFET的门限电压，与电源电压VCC有关。用于微调的电压VR2作用于上述的一个MOSFET的栅极。该微调电压VR2是由图1的分压器产生的，与n个MOSFET所设定的按n级递增的电压相比的微调电压。在本实施例中也可以得到将电压n×(VR1—VCC)与微调电压VR2相加而形成的电压，它与电源电压VCC有关。
参考图6，图中示出实行本发明的另一个实施例的图1中电源电路的电路图。图6示出一阻抗转换电路，按该电路，输入电压VR被无变化地输出。该转换器用在图1中产生电压VWV的电路中。输入电压VR作用于由差分电路组成的电压比较器CMP的反相输入端(-)。所产生的电压送到n—沟道输出MOSFET的栅极，从而在它的源极得到输出电压VO。所得输出电压反馈到CMP的正相输入端。该结构控制输出MOSFET的栅极电压，以便使输出电压VO与输入电压VR匹配，从而通过该源极跟随器式的输出MOSFET完成阻抗转换。
参考图7，图中示出实际本发明的最佳实施例的图1中的选择器控制电路。微调电路和选择器的电路图。电极TM0、TM1和TM2与选择器控制电路连接，这些电极具有指定微调电路中的一个电路的能力以及在伪基础上送入熔丝烧断的信号的能力。TM0至TM3中的每个电极都装有一个用黑三角表示的下拉电阻，从而在正常情况下保持电极为低电平。
选择器所确定的从每个电极TM0至TM2进入的信号在每个锁存电路LTC中被锁定。当来自电极TMCLK的信号为低时，锁存器LTC传递在输入端D锁定的信号，如图8所示；当上述信号为高时，锁存器将保持上述锁定信号。
也就是说，在探测过程或类似过程中，电极TMCLK保持低电平，且用来指定多达6个选择器的信号由电极TM0至TM2提供，使得电极TMCL变高，TMCL保持在锁存电路LTC中。通过上述3位信号，可以指定多达8个选择器。然而，当3位数字全部为“0”时，它表示全复位状态，当3位数字全部为“1”时，该信号用来禁止保持状态的伪微调。
如图10中的序图所示，当TMCLK上升时，用来指定一个微调电路的熔丝译码器选择地址MT0至MT2被锁定在锁存电路LTC中。这将使选择器控制电路产生选择一个微调电路的选择信号，并把由信号TM0至TM2组成的伪烧断信号送进熔丝电路FUS。在熔丝电路FUS中，伪烧断信号保持在锁存电路里。接着TMCLK变低，下一个熔丝译码器选择地址进入，进入的地址保持在锁存电路中，且对应于被保持地址的烧断信息也被输入。
当作用于复位端RST的复位信号(/RESET)从低变为高时，信号RSTONB变低并持续一定时间，应该时间内熔丝烧断，相应的熔丝信息被锁存。由于电源接通时内部信号/RESET变低，因此电路被初始化。
参考图9，图中示出实行本发明的一个实施例的熔丝电路的电路图。熔丝F排列于电源VCC边。在熔丝F的另一边，一个用作伪烧断的P—沟道MOSFET Q1与一个用作正常操作的P—沟道MOS-FET Q2并联排列。在MOSFET Q1和Q2的另一边，P—沟道MOSFETQ3与Q4的源极相连接。MOSFET Q3与Q4的漏极连接到n—沟道MOSFET Q5和Q6的漏极。MOSFET Q3至Q6的漏极被共同连接，从而形成输出节点。在n—沟道MOSFET Q5和Q6与电路地电位之间装有起高阻元件作用的n—沟道MOSFET Q7。电源电压VCC经常地向MOSFET Q7的栅极供电。
用来读取熔丝F是否已经烧断的定时脉冲ST施加于n—沟道MOSFET Q5的栅极和P—沟道MOSFET Q2的栅极。定时脉冲ST通过反相器，作为反相信号SB还作用于P—沟道Q3的栅极，反相器未在此示出。上述输出节点上的电位送入反相器N1。从反相器N1输出的信号一方面反馈到P—沟道MOSFET Q4栅极，另一方面反馈到n—沟道MOSFET Q6的栅极。反相器N1的输出信号供给反相器N2和N3。信号DT从反相器N2输出，而反相信号DB从反相器N3输出。
当定时脉冲ST变高时，MOSFET Q3和Q5导通，而MOSFET Q2截止。此时，伪烧断信号为低，MOSFET Q1导通。若熔丝F还未被烧断，由于MOSFET Q5的电阻值大于熔丝F的电阻值，因此高电平信号送入反相器N2。反相器N1的输出信号变低使P—沟道MOS-FET Q3导通，从而实现锁存。此时n—沟道MOSFET Q6被反相器N1的低电平输出信号截止，从而阻止电流直接流入熔丝F。当上述读操作已完成时，定时脉冲ST变低且MOSFET Q3与Q5都截止。
当定时脉冲ST为高时，若熔丝F烧断，则低电平信号由导通状态的MOSFET Q7送入转换器N1，这样使转换器N1的输出信号为高，使n—沟道MOSFET Q5导通，从而实现锁存。转换器N1的高电平信号使P—沟道MOSFET Q4截止。虽然熔丝F已熔断，仍有漏电流在高阻值下流动，但由于MOSFET Q3截止，因此能实现节电。
为实现伪烧断状态，信号P变高，这避免在熔丝F未被烧断的状态下产生电流脉冲，以便反相器N1的输入被设定为低，并能保持为低。
参考图11，图中示出说明与本发明有关的实现其另一个实施例的电压发生器的方框图。在该实施例中，用来寻找和消除初始错误的寿命试验，需产生一个与电源电压VCC的上升成比例的高电压。在这种情况下，控制栅与沟道之间以及控制栅与栅极之间的相对电压必须与向存储器单元写数据或从存储器单元擦除数据的正常操作时相同，相对电压是由按电源电压VCC的比例使其更高的电压，以及不管电源电压如何，都保持为恒定的电压组成的。
在图11的实施例中，电压发生器VPS’是将用于寿命试验的基准电压发生器与图1的基准电压发生器加起来而达成的。电压转换器生成与电源VCC相关的电压VRBC，选择器3借助微调电路5从分压电压VRCj中选出分压电压VRCK，并将所选分压电压送往电压转换器，分压电压VRCj相对于电源电压VCC而生，分压电压VRCK的数目小于分压电压VRCj的数目。
参考图12，图中示出上述电压转换器的实际电路图。如图所示电压转换器包括，一个其栅极作用了通过连接选出的基准电压VRSK的n—沟道MOSFET、与上述n—沟道MOSFET串联连接的n个n—沟道MOSFET二极管；以及一个在上述n—沟道MOSFET的另一端与电源电压VCC之间构成，并在其栅极作用了来自选择器3的电压VRCK的MOSFET。这些MOSFET的尺寸都相等。该电压转换器从在上述电路的地电位边构成的MOSFET的漏极送出输出电压VRBC。
该电压转换器的工作情况如下。首先，在其栅极和源极施加了基准电压VRSK的MOSFET使基准电流流动，该基准电流还流进串联排列的MOSFET，因此，n个二极管MOSFET的栅、源极电压都等于上述基准电压VRSK。由于根据电源电压VCC变化的基准电压VRCK作用于电源边的MOSFET的栅极，因此输出一个由与基准电压VRCK有关的n+1个MOSFET的栅、源极间电压造成的电平偏移电压。由于其栅极与源极施加了基准电压VRSK的MOSFET所产生的电流流过上述每个MOSFET，因此输出电压VRBC为VCC-(n+1)×VRSK-VRCK。
在图11中，随电源电压VCC变化的电压VRBC施加于比较器。该比较器的另一输入端施加基准电压VRSK。比较器在正常读取时不进行电压比较操作，而是选择两电压中的较高者，并输出所选电压。
参考图13，图中示出实现本发明的一个实施例的上述比较器的电路图。上述电压VRSK和VRBC分别作用于差分排列的n—沟道MOSFET Q1与Q2的栅极。n—沟道MOSFETQ3的源极MOSFETQ1与Q2的源极为公共源极，MOSFET Q3的栅极与漏极连在一起，使恒定电流源I2的电流流过。MOSFETQ1至Q3的尺寸相等。恒定电流源I2作用于MOSFETQ1至Q3的公共源极。恒定电流源I3的电流值被设定为恒定电流源I2的电流值的2倍。恒定电流源I2与I3利用以基准电流源为基础的电流镜面电路，根据MOSFET尺寸率，被设定为上述电流率。
当VRSK＞VRBC，MOSFET Q1导通。结果同样的电流I2流过MOSFET Q1与Q3。这将使作用于MOSFET Q1栅极的电压VRSK通过MOSFETQ1的栅极和源极与MOSFET Q3的源极与栅极输出。相反，若VRSK＜VRBC，MOSFET Q2导通。结果同样的电流I2流过MOSFET Q2与Q3。这将使作用于MOSFET Q2的栅极电压VRBC通过MOSFET Q2的栅极和源极与MOSFET Q3的源极和栅极输出。于是，输出电压VRBS为两个电压VRSK和VRBC中较高的电压。
图11中的电压VEG、VED、VEV、VWD和VWV是根据上述代替图1中分压电压VRSi与VRSI的分压电压VRBm生成的。若电源电压VCC上升超过寿命试验规定的电平，图11中的这些分压电压将根据基准电压VRBC改变，相应于电源电压VCC上升。
参考图15和图16，图中示出了电压特性。图15(A)示出基准电压VR的电压特性。如图所示，当超过工作电压后，不管电源电压VCC怎样上升，基准电压保持恒定。图15(B)示出了根据基准电压VR生成的分压电压VRSi的电压特性。分压电压VRSi由多个电压组成，每个电压都相对于电路地电位恒定。图16示出了根据基准电压VR生成的分压电压VRCj的电压特性。分压电压VRCj由多个电压组成，每个电压相对于电源电压VCC恒定。
参考图17，图中示出在图11中的寿命试验时的基准电压发生器的电压特性。如图17(A)所示，当电源电压VCC达到工作电压时，电压VRBC相应变化。由于上述基准电压VRSK是恒定的，因此，根据电位关系的反转而被输出的基准电压VRBS随着电源电压VCC的上升将从VRSK切换到VRBC。在图17(B)中，根据上述切换。分压电压VRBm在超过一定电压时，将从恒定电压转换为取决于电源电压VCC的电压。
参考图18，为了对使用图11的电压发生器的可成组擦除的EEPPOM(闪速存储器)的工作情况进行说明，图18示出其电压特性。在电源电压相对低的安全范围内工作时，每个电压的设定，应使该电压对于电源电压的变化有一恒定关系。
当电源电压VCC上升超过上述安全工作范围，并达到试验范围时，每个电压按电源电压VCC上升的比例上升。此时，作用于数据行的电压VWD与用来编程的控制栅电位VWG保持恒定。这是因为既然存储单元的栅极电压在编程时是恒定的，而如果VWD不能保持恒定，编程电压就不能保持恒定。同时，擦除电压这样来设定，以便能通过保持VEG和VED对电源电压VCC的恒定关系，在与安全工作范围内的电压相同的电压下，完成擦除操作。
                                             表1
电源电压                  正常工作情况       寿命测试情况 备注
   设定值     VR1    n     VR2    VR2 设定值
    VCCVEGVEDVEG-VEDVEVVWGVWDVWD-VWGVWVVWS     3-3.612.0-4.016.05.3-9.54.514.01.57.2 1.5-1.6+VCC1.7-1.5+VCC1.4 73274 1.50.81.91.01.51.6 3.52.83.91.03.51.6     6.514.0-2.016.07.3-9.54.514.53.57.2 擦除电压写数据行写电压
表1列出了上述电压的实际设定值。基准电压VR1与VR2以及n对应于图4和图5中的基准电压和串联MOSFET的级数。电源电压VCC的数字3—3.6表示3.0V至3.6V。
根据上述本发明的实施例可得出下列结果：
(1)为产生高于所需电压增加的增压电压，电荷泵电路可以间歇地工作，通过将一个根据基准电压所生成多个分压电压中的一个特定电压乘以n倍所得电压与一个预定的分压电压相加从而获得所需的内部电压，于是有效生成任何稳定电压。
(2)就上述通过两电压相加而生成所需内部电压的电路而言，其栅极作用了上述可调整分压电压的MOSFET在n个MOSFET二极管中形成，而n个MOSFET二极管装在电荷泵电路输出端与地电位之间或装在电荷泵电路输出端与电压发生器的电源电压之间，且串联插入的MOSFET二极管的漏极电压与该基准电压匹配。这个简单的MOSFET二极管结构与电压比较器可形成任意所需电压。
(3)上述电压发生器用来通过间歇操作电荷泵电路，提供所需电源电压，从而有助于节电。
(4)利用了增强型MOSFET与耗尽型MOSFET之间的门限电压差，并根据这些MOSFET之间的尺寸率完成微调，从而提供出具有以过程分散为基础的精度的所需基准电压。
(5)对于被输入到上述电压比较器的基准电压而言，利用了由选择信号从分压电压中选中的电压，其中选择信号是通过检测熔丝是否已烧断而形成的，而分压电压是由上述分压器生成的，因而提供出具有计入了过程分散的精度的所需基准电压。
(6)上述基准电压发生器包括一个用来在电源电压基础上进行寿命试验的基准电压发生器，当电源电压上升超过预定电压时，就使用这个用于寿命试验的基准电压，因而有效地保证初始故障的寻找和消除。
(7)在存储单元中，擦除操作是以控制栅和基片间的相对电位为基础，使电荷从基片边通过沟道绝缘膜注入浮动栅而完成的。编程操作是以上述控制栅与基片间的相对电位为基础使电荷从浮动栅通过上述沟道绝缘膜泄放到漏极边实现的，对于由这样的存储单元组成的可成组擦除的固定存储器电路来说，生成高于所需内部电压的增压电压的电荷泵电路间歇工作，充当生成对这些存储单元编程、擦除和读数据所需的多个电压的电源电路。电荷泵电路工作，以致能通过将根据基准电压生成的多个分压电压中的特定电压乘以n倍所得到的电压与一个预定分压电压相加，而获得所需的内部电压。这个结构能有效生成各种电压。
(8)用于在电源电压基础上进行寿命试验的基准电压发生器作为基准电压被提供。当电源电压上升超过预定电压时，就使用寿命试验用的基准电压。在寿命试验中进行擦除和编程操作时的存储单元的工作电压相对于上述电源电压被改变而形成恒定电压。这个结构允许加速试验时进行编程和擦除操作。
本发明的几个最佳实施例已用具体项目作了说明。这样的说明只出于解释的目的。应该理解，不超越附在后面的权利要求书的精神与范围还可作出各种改变和变化。例如，间歇控制电荷泵电路的控制器可以是任意能够根据上述基准电压使输出电压为所需电压而实现控制的控制器。另外，如果如上所述用沟道电流实现擦除和编程操作，则构成闪速存储器的存储单元结构可以是任意的。
本发明可广泛应用于任何需要各种内部电压的半导体集成电路器件。
下面将说明此处所公开的典型发明的作用。为生成高于所需电压增加的增压电压，电荷泵电路间歇工作，通过将一个根据基准电压形成的多个分压电压中的特定电压扩大n倍而获得的电压与一个预定的分压电压相加从而得出的所需的内部电压，于是有效生成任何稳定电压。
就上述通过两电压相加而生成所需内部电压的电路而言，其栅极作用了上述可调分压电压的MOSFET在n个MOSFET二极管中形成，而n个MOSFET二极管装在电荷泵电路输出端与地电位之间，或装在电荷泵电路输出端与电压发生器电源电压之间，且串联插入的MOSFET二极管的漏极电压与该基准电压匹配。这个简单MOSFET二极管结构与电压比较器一起可生成任意所需电压。
上述电压发生器用来通过间歇操作电荷泵电路而提供所需电源电压，从而有助于节电。
利用了增强型MOSFET与耗尽型MOSFET之间的门限电压差，并根据这些MOSFET中的尺寸率完成微调，从而提供出具有以过程分散为基础的精度的所需基准电压。
就被输入到上述电压比较器的基准电压而言，利用了由选择信号从分压电压中选中的电压，其中选择信号是通过检测熔丝是否已烧断而形成的，而分压电压是由上述分压器生成的，因而提供出出具有计入了过程分散的精度的所需基准电压。
上述基准电压发生器包括一个用来在电源电压基础上进行寿命试验的基准电压发生器。当电源电压上升超过预定电压时，就使用这个用作寿命试验的基准电压，因而有效地保证初始故障的寻找和消除。
在存储单元中，擦除操作是以控制栅和基片间的相对电位为基础，使电荷从基片边通过沟道绝缘膜注入浮动栅而完成的，编程操作是以上述控制栅与基片间的相对电位为基础，使电荷从浮动栅通过上述沟道绝缘膜泄放到漏极边实现的。对于由这样的存储单元组成的可成组擦除的非易失性存储电路来说，生成高于所需内部电压的增压电压的电荷泵电路间歇工作，充当生成对这些存储单元写、擦除和读数据所需的多个电压的电源电路。电荷泵电路工作，以致能通过将根据基准电压生成的多个分压电压中的特定电压乘以n倍所得到的电压与一个预定分压电压相加，而获得所需的内部电压。这种结构能有效生成各种电压。
用于在电源电压基础上进行寿命试验的基准电压发生器作为基准电压被提供。当电源电压上升超过预定电压时，就使用寿命试验用的基准电压。在寿命试验中进行擦除和编程操作时存储单元的工作电压相对于上述电源电压被改变而形成恒定电压。这个结构允许在加速试验中进行编程与擦除操作。

Claims (19)

1.一种半导体集成电路器件，包括：
一个基准电压发生电路，产生基准电压；
所述半导体集成电路器件的特征在于还包括：
一个分压电路，根据所述基准电压生成多个分压电压；以及
一个电源电路，将所述多个分压电压中的一个乘以n而得到的电压加到从所述多个分压电压中所选择的、用于电压微调的预定分压电压上，而输出所需的内部电压，
其中所述电源电路包括：
一个电荷泵电路，
n个第一金属氧化物半导体场效应晶体管，形成为设置在所述电荷泵电路的输出端与电路地电位和电源电压中的一个之间的二极管，
一个电压比较器，接收所述多个分压电压中的所述一个，以及与所述电路地电位和电源电压中的一个相连的第二金属氧化物半导体场效应晶体管的漏电压或源电压，以及
一个门电路，利用所述电压比较器的输出电压限制将提供给所述电荷泵电路的输入脉冲，
其中插入在串联的所述n个金属氧化物半导体场效应晶体管之间的所述第一金属氧化物半导体场效应晶体管中的一个，在其栅级施加所述预定分压电压。
2.根据权利要求1的半导体集成电路器件，其中所述基准电压发生电路根据增强型金属氧化物半导体场效应晶体管与耗尽型金属氧化物半导体场效应晶体管之间的门限电压差产生所述基准电压，并且所述基准电压发生电路根据所述增强型金属氧化物半导体场效应晶体管与所述耗尽型金属氧化物半导体场效应晶体管之间的尺寸率进行微调。
3.根据权利要求2的半导体集成电路器件，其中作用在所述电压比较器上的所述多个分压电压中的一个是通过检测熔丝是否已熔断而形成的选择信号从多个分压电压中选出的电压，多个分压电压是由所述分压电路形成的。
4.根据权利要求1的半导体集成电路器件，其中还包括第二基准电压发生电路，用于在寿命试验中产生高于所述基准电压的试验基准电压。
5.根据权利要求1的半导体集成电路器件，其中所述第二金属氧化物半导体场效应晶体管也具有一个二极管连接，并且与所述n个第一金属氧化物半导体场效应晶体管串联连接。
6.根据权利要求5的半导体集成电路器件，其中所述第二金属氧化物半导体场效应晶体管在所述n个第一金属氧化物半导体场效应晶体管与所述地电位和所述电源电压中的一个之间串联连接。
7.根据权利要求1的半导体集成电路器件，其中还包括一个控制电路，间歇性地操作所述电源电路。
8.根据权利要求7的半导体集成电路器件，其中所述控制电路包括一个电压比较器，该电压比较器具有一个与电源电路的输出端相连的输入端和一个被连接用来接收基准电压的另一输入端，其中所述控制电路接通或断开所述电源电路，维持所述电源电路的预定恒定输出电压。
9.一种闪速存储器，包括：
一个存储阵列，其中存储单元设置在矩阵中字线与数据线的交点处；以及
一个电源电路，形成对所述存储单元进行编程、擦除和读所需的多个电压，其中所述电源电路包括：
一个基准电压发生电路，产生基准电压；
所述闪速存储器的特征在于：
所述存储器根据控制栅与基片间的相对电位关系，将电荷从基片通过沟道绝缘膜注入浮动栅，而被擦除，根据所述控制栅与所述漏极间的相对电位关系，将电荷从浮动栅通过所述沟道绝缘膜泄放到漏极，而被编程；以及
所述电源电路还包括：
一个分压电路，根据所述基准电压形成多个分压电压；
一个电源电路，将所述多个分压电压中的一个乘以n而得到的电压加到从所述多个分压电压中所选择的、用于电压微调的预定分压电压上，而输出所需的内部电压，
其中所述电源电路包括：
一个电荷泵电路，
n个第一金属氧化物半导体场效应晶体管，形成为设置在所述电荷泵电路的输出端与电路地电位和电源电压中的一个之间的二级管，
一个电压比较器，接收所述多个分压电压的所述一个，以及与所述电路地电位与电源电压中的一个相连的第二金属氧化物半导体场效应晶体管的漏电压或源电压，
一个门电路，利用所述电压比较器的输出电压限制将提供给所述电荷泵电路的输入脉冲，
其中插入在串联的所述n个金属氧化物半导体场效应晶体管之间的所述第一金属氧化物半导体场效应晶体管，在其栅极施加所述预定分压电压。
10.根据权利要求9的闪速存储器，其中还包括第二基准电压发生电路，用于在寿命试验中产生高于所述基准电压的试验基准电压。
11.根据权利要求9的闪速存储器，还包括一个控制电路，它间歇性地操作所述电源电路。
12.根据权利要求11的闪速存储器，其中所述控制电路包括一个电压比较器，该电压比较器具有一个与电源电路的输出端相连的输入端和一个被连接用来接收基准电压的另一输入端，其中所述控制电路接通或断开所述电源电路，维持所述电源电路的预定恒定输出电压。
13.一种非易失性半导体存储器件，包括：
多条字线；
多条数据线；
多个存储单元，每个存储单元具有一个浮动栅，并且具有一个与数据相应的阈值电压，
其中所述多个存储单元中的每一个设置在所述多条字
线与所述多条数据线的交点处，
一个基准电压产生电路，产生一个基准电压；
一个分压电路，根据所述基准电压形成多个分压电压；
一个电荷泵电路；
一个电压比较器，具有输入端，电压比较器的输入端之一接收所述多个分压电压中的第一个电压；
n级第一晶体管，形成为与所述电荷泵电路的一个输出端连接并且与所述电压比较器的另一个输入端连接的二极管；
一个门电路，响应于所述电压比较器的一个输出电压对将要提供到所述电荷泵电路的输入脉冲进行控制，
其中向所述n级第一晶体管之一的栅极提供由所述分压电路形成的所述多个分压电压中的一个。
14.根据权利要求13的非易失性半导体存储器件，其中还包括一个第二晶体管，其与所述输入端中的另一个连接，并且与地电位和电源电压中的一个连接。
15.根据权利要求14的非易失性半导体存储器件，其中当所述第二晶体管的源电压达到输入给所述电压比较器输入端之一的所述第一电压时，所述门电路停止提供所述输入脉冲。
16.根据权利要求15的非易失性半导体存储器件，其中还包括第二基准电压发生电路，在寿命试验期间产生高于所述基准电压的试验基准电压。
17.根据权利要求16的非易失性半导体存储器件，其中所述n级第一晶体管和所述第二晶体管中的每一个是一个金属氧化物半导体场效应晶体管。
18.根据权利要求17的非易失性半导体存储器件，其中从所述电荷泵电路输出端输出的升压提供到与将要改变阈值电压的存储单元相连的字线上。
19.根据权利要求17的非易失性半导体存储器件，其中从所述电荷泵电路输出端输出的升压提供到与将要改变阈值电压的存储单元相连的数据线上。
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JP (1) JP3417630B2 (zh)
KR (1) KR100420574B1 (zh)
CN (1) CN1081825C (zh)
DE (1) DE69428336T2 (zh)
TW (1) TW287317B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1739230B (zh) * 2003-01-17 2010-06-23 统宝香港控股有限公司 电荷泵电路

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3587542B2 (ja) * 1992-06-19 2004-11-10 インテル・コーポレーション 電力消費を節減する方法および装置
EP0848384B1 (en) * 1996-12-13 2004-10-13 Texas Instruments Incorporated Improvements in or relating to semiconductor devices
US7023729B2 (en) 1997-01-31 2006-04-04 Renesas Technology Corp. Microcomputer and microprocessor having flash memory operable from single external power supply
KR100480555B1 (ko) * 1997-06-17 2005-06-13 삼성전자주식회사 반도체메모리장치의승압전압클램프회로및승압전압클램프방법
US6023187A (en) * 1997-12-23 2000-02-08 Mitsubishi Semiconductor America, Inc. Voltage pump for integrated circuit and operating method thereof
JPH11219596A (ja) * 1998-02-03 1999-08-10 Nec Corp 半導体装置の電源回路
KR19990073643A (ko) * 1998-03-02 1999-10-05 김영환 전원 제어회로
US5862082A (en) * 1998-04-16 1999-01-19 Xilinx, Inc. Two transistor flash EEprom cell and method of operating same
US6260104B1 (en) * 1998-06-30 2001-07-10 Micron Technology, Inc. Multiplexing of trim outputs on a trim bus to reduce die size
US6781439B2 (en) * 1998-07-30 2004-08-24 Kabushiki Kaisha Toshiba Memory device pump circuit with two booster circuits
JP3430050B2 (ja) * 1998-12-28 2003-07-28 日本電気株式会社 半導体記憶装置およびその駆動方法
FR2792761B1 (fr) * 1999-04-21 2003-05-23 St Microelectronics Sa Dispositif de programmation d'une memoire non volatile electriquement programmable
WO2001031769A1 (en) 1999-10-28 2001-05-03 Koninklijke Philips Electronics N.V. Device for providing a supply voltage
US6226200B1 (en) * 1999-11-17 2001-05-01 Motorola Inc. In-circuit memory array bit cell threshold voltage distribution measurement
DE10001648C2 (de) * 2000-01-17 2002-03-14 Infineon Technologies Ag Integrierte Schaltung mit mehreren Teilschaltungen
JP4430801B2 (ja) * 2000-08-03 2010-03-10 株式会社アドバンテスト 半導体メモリ試験装置
DE10055920C2 (de) 2000-11-10 2003-03-27 Infineon Technologies Ag Integrierter Speicher mit einer Spannungsregelungsschaltung
KR100361658B1 (ko) * 2000-11-30 2002-11-22 삼성전자 주식회사 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
JP2004220711A (ja) * 2003-01-16 2004-08-05 Nec Micro Systems Ltd 半導体集積回路装置
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
JP2005222580A (ja) * 2004-02-03 2005-08-18 Renesas Technology Corp 半導体記憶装置
JP2005234935A (ja) 2004-02-20 2005-09-02 Renesas Technology Corp 情報記憶装置
JP3889011B2 (ja) 2004-03-26 2007-03-07 ローム株式会社 昇圧電源装置、及びそれを用いた携帯機器
EP1774620B1 (en) 2004-06-23 2014-10-01 Peregrine Semiconductor Corporation Integrated rf front end
US7110298B2 (en) * 2004-07-20 2006-09-19 Sandisk Corporation Non-volatile system with program time control
US7764717B1 (en) 2005-05-06 2010-07-27 Oracle America, Inc. Rapid datarate estimation for a data stream multiplexer
US7333468B1 (en) 2005-05-16 2008-02-19 Sun Microsystems, Inc. Digital phase locked loops for packet stream rate matching and restamping
US7738498B1 (en) 2005-08-09 2010-06-15 Oracle America, Inc. Sharing a digital phase-locked loop across multiple packet streams
KR100757411B1 (ko) * 2006-02-03 2007-09-11 삼성전자주식회사 옵션 퓨즈 회로를 이용한 반도체 메모리 장치의 전압재설정 회로 및 그 방법
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
EP2330735A3 (en) 2008-07-18 2012-04-04 Peregrine Semiconductor Corporation Operational transconductance amplifier
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
CN101656108B (zh) * 2008-08-19 2012-06-27 杭州士兰微电子股份有限公司 电源供电电路及应用方法
JP2010169730A (ja) * 2009-01-20 2010-08-05 Renesas Electronics Corp 表示装置の駆動回路
CN102298434B (zh) * 2010-06-23 2015-07-29 上海华虹宏力半导体制造有限公司 一种片上系统
WO2012001917A1 (ja) * 2010-06-29 2012-01-05 パナソニック株式会社 不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置
US8686787B2 (en) 2011-05-11 2014-04-01 Peregrine Semiconductor Corporation High voltage ring pump with inverter stages and voltage boosting stages
US9413362B2 (en) 2011-01-18 2016-08-09 Peregrine Semiconductor Corporation Differential charge pump
US8862926B2 (en) 2011-08-16 2014-10-14 Apple Inc. Hardware controlled PLL switching
US9081517B2 (en) 2011-08-31 2015-07-14 Apple Inc. Hardware-based automatic clock gating
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
US9659602B2 (en) * 2013-04-18 2017-05-23 Micron Technology, Inc. Voltage control integrated circuit devices
KR20140145814A (ko) * 2013-06-14 2014-12-24 에스케이하이닉스 주식회사 기준전압 생성기 및 그를 포함하는 저전압용 내부전원 생성장치
JP6846368B2 (ja) * 2018-02-05 2021-03-24 ルネサスエレクトロニクス株式会社 半導体装置
KR20230001463A (ko) 2021-06-28 2023-01-04 에스케이하이닉스 주식회사 전압생성회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5267209A (en) * 1990-09-14 1993-11-30 Oki Electric Industry Co., Ltd. EEPROM programming method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4628487A (en) * 1984-08-14 1986-12-09 Texas Instruments Incorporated Dual slope, feedback controlled, EEPROM programming
JPS61166159A (ja) * 1985-01-18 1986-07-26 Mitsubishi Electric Corp 半導体装置
IT1225608B (it) * 1988-07-06 1990-11-22 Sgs Thomson Microelectronics Regolazione della tensione prodotta da un moltiplicatore di tensione.
KR930009148B1 (ko) * 1990-09-29 1993-09-23 삼성전자 주식회사 전원전압 조정회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5267209A (en) * 1990-09-14 1993-11-30 Oki Electric Industry Co., Ltd. EEPROM programming method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1739230B (zh) * 2003-01-17 2010-06-23 统宝香港控股有限公司 电荷泵电路

Also Published As

Publication number Publication date
TW287317B (zh) 1996-10-01
DE69428336T2 (de) 2002-07-18
EP0658904B1 (en) 2001-09-19
JPH07176698A (ja) 1995-07-14
DE69428336D1 (de) 2001-10-25
JP3417630B2 (ja) 2003-06-16
EP0658904A3 (en) 1996-06-05
KR100420574B1 (ko) 2004-05-03
EP0658904A2 (en) 1995-06-21
CN1120243A (zh) 1996-04-10
KR950021713A (ko) 1995-07-26
US5553021A (en) 1996-09-03

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