CN105955386A - 超低压cmos阈值带隙基准电路 - Google Patents
超低压cmos阈值带隙基准电路 Download PDFInfo
- Publication number
- CN105955386A CN105955386A CN201610316383.2A CN201610316383A CN105955386A CN 105955386 A CN105955386 A CN 105955386A CN 201610316383 A CN201610316383 A CN 201610316383A CN 105955386 A CN105955386 A CN 105955386A
- Authority
- CN
- China
- Prior art keywords
- drain terminal
- grid end
- source
- grid
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Abstract
本发明公开了一种超低压CMOS阈值带隙基准电路,包括PTAT产生电路、阈值电压产生电路和启动电路;所述PTAT产生电路包括MP2、MP3、MP4三个PMOS晶体管,Q1、Q2两个PNP型双极型晶体管,OP1一个运算放大器和R1、R2两个电阻;所述阈值电压产生电路包括MP5、MP6、MP7和MP8四个PMOS晶体管,MN1、MN2、MN3和MN4四个NMOS晶体管,OP2一个运算放大器和R3一个电阻;所述启动电路包括MP1、MP9两个PMOS晶体管。本发明中输出基准源相比于传统的带隙基准源,可工作在超低压条件下,从而满足低功耗设计要求,同时电路具有可控的输出电压,且相比于传统的高阶补偿带隙基准源,本发明实现的基准源具有较低的温漂系数,无需特殊的工艺要求,结构简单。
Description
技术领域
本发明涉及一种超低压带隙基准电路,具体涉及一种超低压CMOS阈值带隙基准电路,属于模拟集成电路技术领域。
背景技术
带隙基准是一种重要的电路单元,它广泛地用于模拟、混合集成电路设计领域,如:ADC转换器、DC/DC转换器以及功率放大器等电路系统中,它的作用是为系统提供一个不依赖于电源电压和温度变化的、稳定的直流电压或电流。在精密测量仪器仪表和广泛应用的数字通信系统中也经常把基准电压源用作系统测量和校准的基准。因此,基准电压源在模拟集成电路中占有很重要的地位,它直接影响着电子系统的性能和精度。传统的带隙基准电压源,如图1所示,它的缺点主要是输出电压维持在1.25V左右,限制了低电压工作,同时温度系数也比较大。因此,必须采用新的设计技术和电路结构来实现稳定的、可控输出电压的带隙基准源。
发明内容
为解决现有技术的不足,本发明的目的在于提供一种低温漂、可控输出电压的带隙基准电路。
为了实现上述目标,本发明采用如下的技术方案:
超低压CMOS阈值带隙基准电路,其特征在于,包括PTAT产生电路、阈值电压产生电路和启动电路;
所述PTAT产生电路包括MP2、MP3、MP4三个PMOS晶体管,Q1、Q2两个PNP型双极型晶体管,OP1一个运算放大器和R1、R2两个电阻;
所述阈值电压产生电路包括MP5、MP6、MP7和MP8四个PMOS晶体管,MN1、MN2、MN3和MN4四个NMOS晶体管,OP2一个运算放大器和R3一个电阻;
所述启动电路包括MP1、MP9两个PMOS晶体管。
作为一个优化的技术方案,所述PTAT产生电路中,MP2的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP3的栅端、MP4的栅端、OP1的输出端相连,MP2的源端与电源电压相连,MP2的漏端与R1的一端、OP1的同相输入端相连;
MP3的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP4的栅端、OP1的输出端相连,MP3的源端与电源电压相连,MP3的漏端与OP1的反相输入端、Q2的发射极相连;
MP4的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、OP1的输出端相连,MP4的源端与电源电压相连,MP4的漏端与R2的一端、MP5的漏端、MP9的栅端、MN4的栅端相连;
OP1的同相输入端与R1的一端、MP2的漏端相连,OP1的反相输入端与Q2的发射极、MP3的漏端相连,OP1的输出端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端相连;
Q1的基极与地相连,Q1的发射极与R1的一端相连,Q1的集电极与地相连;
Q2的基极与地相连,Q2的发射极与OP1的反相输入端、MP3的漏端相连,Q2的集电极与地相连;
R1的一端与OP1的同相输入端、MP2的漏端相连,R1的另一端与Q1的发射极相连;
R2的一端与MP4的漏端、MP5的漏端、MP9的栅端、MN4的栅端相连,R2的另一端与地相连。
作为一个优化的技术方案,所述阈值电压产生电路中,MP5的栅端与MP6的栅端、OP2的输出端相连,MP5的源端与电源电压相连,MP5的漏端与R2的一端、MP4的漏端、MP9的栅端、MN4的栅端相连;
MP6的栅端与MP5的栅端、OP2的输出端相连,MP6的源端与电源电压相连,MP6的漏端与OP2的同相输入端、R3的一端相连;
MP7的栅端与MP8的栅端、MP8的漏端、MN4的漏端相连,MP7的源端与电源电压相连,MP7的漏端与MN3的漏端、MN3的栅端、MN2的栅端相连;
MP8的栅端与MP7的栅端、MP8的漏端、MN4的漏端相连,MP8的源端与电源电压相连,MP8的漏端与MP7的栅端、MP8的栅端、MN4的漏端相连;
MN1的栅端与MN2的漏端相连,MN1的源端与地相连,MN1的漏端与MN2的源端、OP2的反向输入端相连;
MN2的栅端与MN3的栅端、MN3的漏端、MP7的漏端相连,MN2的源端与MN1的漏端、OP2的反相输入端相连,MN2的漏端与MN3的源端、MN1的栅端相连;
MN3的栅端与MN3的漏端、MP7的漏端、MN2的栅端相连,MN3的源端与MN2的漏端、MN1的栅端相连,MN3的漏端与MP7的漏端、MN3的栅端、MN2的栅端相连;
MN1、MN2和MN3的体端分别与其源端相连;
MN4的栅端与R2的一端、MP4的漏端、MP5的漏端、MP9的栅端相连,MN4的源端与地相连,MN4的漏端与MP8的漏端、MP8的栅端、MP7的栅端相连;
OP2的同相输入端与R3的一端、MP6的漏端相连,OP2的反相输入端与MN1的漏端、MN2的源端相连,OP2的输出端与MP5的栅端、MP6的栅端相连;
R3的一端与OP2的同向输入端、MP6的漏端相连,R3的另一端与地相连。
作为一个优化的技术方案,所述启动电路中,MP1的栅端与MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连,MP1的源端与电源电压相连,MP1的漏端与MP1的栅端、MP2的栅端、MP3的栅端、MP4的栅端、MP9的源端、OP1的输出端相连;
MP9的栅端与R2的一端、MP4的漏端、MP5的漏端、MN4的栅端相连,MP9的源端与MP1的漏端、MP1的栅端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连,MP9的漏端与地相连。
由于采用了上述技术方案,与现有技术相比较,本发明中输出基准源相比于传统的带隙基准源,可工作在超低压条件下,从而满足低功耗设计要求,同时电路具有可控的输出电压,且相比于传统的高阶补偿带隙基准源,本发明实现的基准源具有较低的温漂系数,无需特殊的工艺要求,结构简单。
附图说明
图1是传统的带隙基准的电路图;
图2是本发明的带隙基准中的PTAT产生电路的电路图;
图3是本发明的带隙基准中的阈值电压产生电路的电路图;
图4是本发明的带隙基准中的启动电路的电路图;
图5是本发明的超低压CMOS阈值带隙基准电路的电路图。
具体实施方式
以下结合附图对本发明的具体实施方式进行描述。
参照图5,本发明的超低压CMOS阈值带隙基准电路,其由PTAT产生电路、阈值电压产生电路和启动电路组成。
参照图2,PTAT产生电路主要由MP2、MP3、MP4三个PMOS晶体管,Q1、Q2两个PNP型双极型晶体管,OP1一个运算放大器和R1、R2两个电阻组成:
MP2的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP3的栅端、MP4的栅端、OP1的输出端相连,MP2的源端与电源电压相连,MP2的漏端与R1的一端、OP1的同相输入端相连;
MP3的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP4的栅端、OP1的输出端相连,MP3的源端与电源电压相连,MP3的漏端与OP1的反相输入端、Q2的发射极相连;
MP4的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、OP1的输出端相连,MP4的源端与电源电压相连,MP4的漏端与R2的一端、MP5的漏端、MP9的栅端、MN4的栅端相连;
OP1的同相输入端与R1的一端、MP2的漏端相连,OP1的反相输入端与Q2的发射极、MP3的漏端相连,OP1的输出端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端相连;
Q1的基极与地相连,Q1的发射极与R1的一端相连,Q1的集电极与地相连;
Q2的基极与地相连,Q2的发射极与OP1的反相输入端、MP3的漏端相连,Q2的集电极与地相连;
R1的一端与OP1的同相输入端、MP2的漏端相连,R1的另一端与Q1的发射极相连;
R2的一端与MP4的漏端、MP5的漏端、MP9的栅端、MN4的栅端相连,R2的另一端与地相连;
参照图3,阈值电压产生电路主要由MP5、MP6、MP7和MP8四个PMOS晶体管,MN1、MN2、MN3和MN4四个NMOS晶体管,OP2一个运算放大器和R3一个电阻组成:
MP5的栅端与MP6的栅端、OP2的输出端相连,MP5的源端与电源电压相连,MP5的漏端与R2的一端、MP4的漏端、MP9的栅端、MN4的栅端相连;
MP6的栅端与MP5的栅端、OP2的输出端相连,MP6的源端与电源电压相连,MP6的漏端与OP2的同相输入端、R3的一端相连;
MP7的栅端与MP8的栅端、MP8的漏端、MN4的漏端相连,MP7的源端与电源电压相连,MP7的漏端与MN3的漏端、MN3的栅端、MN2的栅端相连;
MP8的栅端与MP7的栅端、MP8的漏端、MN4的漏端相连,MP8的源端与电源电压相连,MP8的漏端与MP7的栅端、MP8的栅端、MN4的漏端相连;
MN1的栅端与MN2的漏端相连,MN1的源端与地相连,MN1的漏端与MN2的源端、OP2的反向输入端相连;
MN2的栅端与MN3的栅端、MN3的漏端、MP7的漏端相连,MN2的源端与MN1的漏端、OP2的反相输入端相连,MN2的漏端与MN3的源端、MN1的栅端相连;
MN3的栅端与MN3的漏端、MP7的漏端、MN2的栅端相连,MN3的源端与MN2的漏端、MN1的栅端相连,MN3的漏端与MP7的漏端、MN3的栅端、MN2的栅端相连;
MN1、MN2和MN3的体端分别与其源端相连;
MN4的栅端与R2的一端、MP4的漏端、MP5的漏端、MP9的栅端相连,MN4的源端与地相连,MN4的漏端与MP8的漏端、MP8的栅端、MP7的栅端相连;
OP2的同相输入端与R3的一端、MP6的漏端相连,OP2的反相输入端与MN1的漏端、MN2的源端相连,OP2的输出端与MP5的栅端、MP6的栅端相连;
R3的一端与OP2的同向输入端、MP6的漏端相连,R3的另一端与地相连;
参照图4,启动电路主要由MP1、MP9两个PMOS晶体管组成:
MP1的栅端与MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连,MP1的源端与电源电压相连,MP1的漏端与MP1的栅端、MP2的栅端、MP3的栅端、MP4的栅端、MP9的源端、OP1的输出端相连;
MP9的栅端与R2的一端、MP4的漏端、MP5的漏端、MN4的栅端相连,MP9的源端与MP1的漏端、MP1的栅端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连,MP9的漏端与地相连。
本发明的工作原理为:
在启动初期,Vref几乎趋于0,此时MP9导通,启动电路开始工作,启动电路给MP2、MP3、MP4提供栅极偏置电压。此时,图2中的电路开始工作,这是一个传统的PTAT(Proportional To AbsoluteTemperature)电流产生电路,通过MP4管的电流I4为:
式中,n为Q1和Q2双极型晶体管发射极面积的比,K为玻尔兹曼常数,q为电子电量,T为绝对温度。由(1)式可得,I4为一PTAT电流。
I4通过R2会把Vref拉高,此时,MN4管导通,MN4和MP8所构成的偏置电路开始工作。偏置电路给MP7提供偏置电压,图3中的阈值电压产生电路开始工作。此时,
MN3管:VGS3=VDS3,工作在饱和区;
MN2管:VGS2-VxH>VDS2,工作在线性区;
现在取假设MN1管工作在饱和区,通过MN1管、MN2管和MN3管的电流分别记为I1、I2和I3,
因为I1=I2=I3,所以由(2),(3)和(4)式可得:
VGS1=VGS3 (5)
VDS2=VGS1-VTH (6)
VGS2=2VGS3-VTH (7)
由(5),(6)和(7)式可得:VDS1=VTH。
因为MN2管工作在线性区,VDS2比较小,合理的选取偏置电流就可以使VGS1-VTH=VDsat=VDS2<VDS1,所以MN1管工作在饱和区的假设成立。
电路启动之后,MN1的漏极电压就是阈值电压VTH,也是R3两端的电压,所以通过R3的电流IR3为:
式中,VTH为NMOS管的阈值电压。
不考虑体效应时,阈值电压和温度系数可以分别表示为:
式中,VFB为平带电压,为强反型表面势垒,εs为硅的介电常数,NA为受主杂质浓度,Eg0为T=0时的禁带宽度。由(10)式可得,阈值电压VTH的温度系数本身与温度有关,且为负值。因此,通过R3的电流IR3为一CTAT(Complementary To Absolute Temperature)电流。
MP5和MP6类似于一个电流镜,通过MP5的电流也就是IR3。此时,通过R2的电流I2=I4+IR3,所以最终输出基准电压Vref为:
式中,第一项具有负温度系数,第二项具有正温度系数。通过合理的调节参数R1、R2、R3和n的大小,可以得到因此得到一个可控的、与温度无关的基准输出电压。
当电路稳定工作之后,MP9管关断,启动电路停止工作,节省功耗。此时,MP2-MP4的栅压由OP1的输出偏置,MP5-MP6的栅压由OP2的输出偏置。
需要说明的是,上述实施例不以任何形式限制本发明,凡采用等同替换或等效变换的方式所获得的技术方案,均落在本发明的保护范围内。
Claims (4)
1.超低压CMOS阈值带隙基准电路,其特征在于,包括PTAT产生电路、阈值电压产生电路和启动电路;
所述PTAT产生电路包括MP2、MP3、MP4三个PMOS晶体管,Q1、Q2两个PNP型双极型晶体管,OP1一个运算放大器和R1、R2两个电阻;
所述阈值电压产生电路包括MP5、MP6、MP7和MP8四个PMOS晶体管,MN1、MN2、MN3和MN4四个NMOS晶体管,OP2一个运算放大器和R3一个电阻;
所述启动电路包括MP1、MP9两个PMOS晶体管。
2.根据权利要求1所述的超低压CMOS阈值带隙基准电路,其特征在于,所述PTAT产生电路中,MP2的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP3的栅端、MP4的栅端、OP1的输出端相连,MP2的源端与电源电压相连,MP2的漏端与R1的一端、OP1的同相输入端相连;
MP3的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP4的栅端、OP1的输出端相连,MP3的源端与电源电压相连,MP3的漏端与OP1的反相输入端、Q2的发射极相连;
MP4的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、OP1的输出端相连,MP4的源端与电源电压相连,MP4的漏端与R2的一端、MP5的漏端、MP9的栅端、MN4的栅端相连;
OP1的同相输入端与R1的一端、MP2的漏端相连,OP1的反相 输入端与Q2的发射极、MP3的漏端相连,OP1的输出端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端相连;
Q1的基极与地相连,Q1的发射极与R1的一端相连,Q1的集电极与地相连;
Q2的基极与地相连,Q2的发射极与OP1的反相输入端、MP3的漏端相连,Q2的集电极与地相连;
R1的一端与OP1的同相输入端、MP2的漏端相连,R1的另一端与Q1的发射极相连;
R2的一端与MP4的漏端、MP5的漏端、MP9的栅端、MN4的栅端相连,R2的另一端与地相连。
3.根据权利要求1所述的超低压CMOS阈值带隙基准电路,其特征在于,所述阈值电压产生电路中,MP5的栅端与MP6的栅端、OP2的输出端相连,MP5的源端与电源电压相连,MP5的漏端与R2的一端、MP4的漏端、MP9的栅端、MN4的栅端相连;
MP6的栅端与MP5的栅端、OP2的输出端相连,MP6的源端与电源电压相连,MP6的漏端与OP2的同相输入端、R3的一端相连;
MP7的栅端与MP8的栅端、MP8的漏端、MN4的漏端相连,MP7的源端与电源电压相连,MP7的漏端与MN3的漏端、MN3的栅端、MN2的栅端相连;
MP8的栅端与MP7的栅端、MP8的漏端、MN4的漏端相连,MP8的源端与电源电压相连,MP8的漏端与MP7的栅端、MP8的栅 端、MN4的漏端相连;
MN1的栅端与MN2的漏端相连,MN1的源端与地相连,MN1的漏端与MN2的源端、OP2的反向输入端相连;
MN2的栅端与MN3的栅端、MN3的漏端、MP7的漏端相连,MN2的源端与MN1的漏端、OP2的反相输入端相连,MN2的漏端与MN3的源端、MN1的栅端相连;
MN3的栅端与MN3的漏端、MP7的漏端、MN2的栅端相连,MN3的源端与MN2的漏端、MN1的栅端相连,MN3的漏端与MP7的漏端、MN3的栅端、MN2的栅端相连;
MN1、MN2和MN3的体端分别与其源端相连;
MN4的栅端与R2的一端、MP4的漏端、MP5的漏端、MP9的栅端相连,MN4的源端与地相连,MN4的漏端与MP8的漏端、MP8的栅端、MP7的栅端相连;
OP2的同相输入端与R3的一端、MP6的漏端相连,OP2的反相输入端与MN1的漏端、MN2的源端相连,OP2的输出端与MP5的栅端、MP6的栅端相连;
R3的一端与OP2的同向输入端、MP6的漏端相连,R3的另一端与地相连。
4.根据权利要求1所述的超低压CMOS阈值带隙基准电路,其特征在于,所述启动电路中,MP1的栅端与MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连,MP1的源端与电源电压相连,MP1的漏端与MP1的栅端、MP2的栅 端、MP3的栅端、MP4的栅端、MP9的源端、OP1的输出端相连;
MP9的栅端与R2的一端、MP4的漏端、MP5的漏端、MN4的栅端相连,MP9的源端与MP1的漏端、MP1的栅端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连,MP9的漏端与地相连。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610316383.2A CN105955386A (zh) | 2016-05-12 | 2016-05-12 | 超低压cmos阈值带隙基准电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610316383.2A CN105955386A (zh) | 2016-05-12 | 2016-05-12 | 超低压cmos阈值带隙基准电路 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN105955386A true CN105955386A (zh) | 2016-09-21 |
Family
ID=56912587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610316383.2A Pending CN105955386A (zh) | 2016-05-12 | 2016-05-12 | 超低压cmos阈值带隙基准电路 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105955386A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109725672A (zh) * | 2018-09-05 | 2019-05-07 | 南京浣轩半导体有限公司 | 一种带隙基准电路及高阶温度补偿方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050140428A1 (en) * | 2003-12-29 | 2005-06-30 | Tran Hieu V. | Low voltage cmos bandgap reference |
CN1725139A (zh) * | 2005-03-03 | 2006-01-25 | 钰创科技股份有限公司 | 用于与绝对温度成比例的偏压电路的起始加速电路 |
US20100060345A1 (en) * | 2008-09-08 | 2010-03-11 | Faraday Technology Corporation | Reference circuit for providing precision voltage and precision current |
CN102279610A (zh) * | 2011-04-13 | 2011-12-14 | 清华大学 | 一种极低功耗、宽温度范围亚阈值基准电压源 |
CN102495661A (zh) * | 2011-12-26 | 2012-06-13 | 电子科技大学 | 一种基于两种阈值电压mos器件的带隙基准电路 |
CN202433799U (zh) * | 2012-02-24 | 2012-09-12 | 电子科技大学 | 一种带隙基准电压源 |
CN104067192A (zh) * | 2011-11-01 | 2014-09-24 | 硅存储技术公司 | 低电压、低功率带隙电路 |
CN104076856A (zh) * | 2014-07-17 | 2014-10-01 | 电子科技大学 | 一种超低功耗无电阻非带隙基准源 |
-
2016
- 2016-05-12 CN CN201610316383.2A patent/CN105955386A/zh active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050140428A1 (en) * | 2003-12-29 | 2005-06-30 | Tran Hieu V. | Low voltage cmos bandgap reference |
CN1725139A (zh) * | 2005-03-03 | 2006-01-25 | 钰创科技股份有限公司 | 用于与绝对温度成比例的偏压电路的起始加速电路 |
US20100060345A1 (en) * | 2008-09-08 | 2010-03-11 | Faraday Technology Corporation | Reference circuit for providing precision voltage and precision current |
CN102279610A (zh) * | 2011-04-13 | 2011-12-14 | 清华大学 | 一种极低功耗、宽温度范围亚阈值基准电压源 |
CN104067192A (zh) * | 2011-11-01 | 2014-09-24 | 硅存储技术公司 | 低电压、低功率带隙电路 |
CN102495661A (zh) * | 2011-12-26 | 2012-06-13 | 电子科技大学 | 一种基于两种阈值电压mos器件的带隙基准电路 |
CN202433799U (zh) * | 2012-02-24 | 2012-09-12 | 电子科技大学 | 一种带隙基准电压源 |
CN104076856A (zh) * | 2014-07-17 | 2014-10-01 | 电子科技大学 | 一种超低功耗无电阻非带隙基准源 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109725672A (zh) * | 2018-09-05 | 2019-05-07 | 南京浣轩半导体有限公司 | 一种带隙基准电路及高阶温度补偿方法 |
CN109725672B (zh) * | 2018-09-05 | 2023-09-08 | 南京浣轩半导体有限公司 | 一种带隙基准电路及高阶温度补偿方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107045370B (zh) | 一种具有高阶温度补偿的带隙基准电压源电路 | |
CN105320205B (zh) | 一种具有低失调电压高psrr的带隙基准源 | |
CN105676938B (zh) | 一种超低功耗高电源抑制比电压基准源电路 | |
CN107340796B (zh) | 一种无电阻式高精度低功耗基准源 | |
CN103309392B (zh) | 一种二阶温度补偿的无运放全cmos基准电压源 | |
CN106406410B (zh) | 一种自偏置结构带隙基准源电路 | |
CN104977969B (zh) | 一种高电源抑制比高阶曲率补偿的带隙基准参考电路 | |
CN108052154A (zh) | 一种无运放高阶低温漂带隙基准电路 | |
CN105974996B (zh) | 一种基准电压源 | |
CN103389766B (zh) | 一种亚阈值非带隙基准电压源 | |
CN103399606B (zh) | 一种低压非带隙基准电压源 | |
CN103092253A (zh) | 参考电压产生电路 | |
CN105468076B (zh) | 全cmos基准电流源 | |
CN109375688B (zh) | 一种超低功耗低电压低温漂的亚阈值基准电压产生电路 | |
CN103218008A (zh) | 具有自动调整输出电压的全cmos带隙电压基准电路 | |
CN105094207A (zh) | 消除体效应的带隙基准源 | |
CN207352505U (zh) | 一种无电阻式高精度低功耗基准源 | |
CN105320198B (zh) | 一种低功耗高psrr带隙基准源 | |
CN109491439A (zh) | 一种基准电压源及其工作方法 | |
CN104977968B (zh) | 一种高阶温度补偿的带隙基准电路 | |
CN110568894A (zh) | 一种四管电压基准电路 | |
CN116820177A (zh) | 一种低温度系数cmos基准电压源及芯片 | |
CN105955386A (zh) | 超低压cmos阈值带隙基准电路 | |
CN108181968B (zh) | 一种基准电压产生电路 | |
CN103412604B (zh) | 金属氧化物半导体晶体管基准电压源 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160921 |