CN105955386A - 超低压cmos阈值带隙基准电路 - Google Patents

Abstract

本发明公开了一种超低压CMOS阈值带隙基准电路，包括PTAT产生电路、阈值电压产生电路和启动电路；所述PTAT产生电路包括MP2、MP3、MP4三个PMOS晶体管，Q1、Q2两个PNP型双极型晶体管，OP1一个运算放大器和R1、R2两个电阻；所述阈值电压产生电路包括MP5、MP6、MP7和MP8四个PMOS晶体管，MN1、MN2、MN3和MN4四个NMOS晶体管，OP2一个运算放大器和R3一个电阻；所述启动电路包括MP1、MP9两个PMOS晶体管。本发明中输出基准源相比于传统的带隙基准源，可工作在超低压条件下，从而满足低功耗设计要求，同时电路具有可控的输出电压，且相比于传统的高阶补偿带隙基准源，本发明实现的基准源具有较低的温漂系数，无需特殊的工艺要求，结构简单。

Description

超低压CMOS阈值带隙基准电路

技术领域

本发明涉及一种超低压带隙基准电路，具体涉及一种超低压CMOS阈值带隙基准电路，属于模拟集成电路技术领域。

背景技术

带隙基准是一种重要的电路单元，它广泛地用于模拟、混合集成电路设计领域，如：ADC转换器、DC/DC转换器以及功率放大器等电路系统中，它的作用是为系统提供一个不依赖于电源电压和温度变化的、稳定的直流电压或电流。在精密测量仪器仪表和广泛应用的数字通信系统中也经常把基准电压源用作系统测量和校准的基准。因此，基准电压源在模拟集成电路中占有很重要的地位，它直接影响着电子系统的性能和精度。传统的带隙基准电压源，如图1所示，它的缺点主要是输出电压维持在1.25V左右，限制了低电压工作，同时温度系数也比较大。因此，必须采用新的设计技术和电路结构来实现稳定的、可控输出电压的带隙基准源。

发明内容

为解决现有技术的不足，本发明的目的在于提供一种低温漂、可控输出电压的带隙基准电路。

为了实现上述目标，本发明采用如下的技术方案：

超低压CMOS阈值带隙基准电路，其特征在于，包括PTAT产生电路、阈值电压产生电路和启动电路；

所述PTAT产生电路包括MP2、MP3、MP4三个PMOS晶体管，Q1、Q2两个PNP型双极型晶体管，OP1一个运算放大器和R1、R2两个电阻；

所述阈值电压产生电路包括MP5、MP6、MP7和MP8四个PMOS晶体管，MN1、MN2、MN3和MN4四个NMOS晶体管，OP2一个运算放大器和R3一个电阻；

所述启动电路包括MP1、MP9两个PMOS晶体管。

作为一个优化的技术方案，所述PTAT产生电路中，MP2的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP3的栅端、MP4的栅端、OP1的输出端相连，MP2的源端与电源电压相连，MP2的漏端与R1的一端、OP1的同相输入端相连；

MP3的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP4的栅端、OP1的输出端相连，MP3的源端与电源电压相连，MP3的漏端与OP1的反相输入端、Q2的发射极相连；

MP4的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、OP1的输出端相连，MP4的源端与电源电压相连，MP4的漏端与R2的一端、MP5的漏端、MP9的栅端、MN4的栅端相连；

OP1的同相输入端与R1的一端、MP2的漏端相连，OP1的反相输入端与Q2的发射极、MP3的漏端相连，OP1的输出端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端相连；

Q1的基极与地相连，Q1的发射极与R1的一端相连，Q1的集电极与地相连；

Q2的基极与地相连，Q2的发射极与OP1的反相输入端、MP3的漏端相连，Q2的集电极与地相连；

R1的一端与OP1的同相输入端、MP2的漏端相连，R1的另一端与Q1的发射极相连；

R2的一端与MP4的漏端、MP5的漏端、MP9的栅端、MN4的栅端相连，R2的另一端与地相连。

作为一个优化的技术方案，所述阈值电压产生电路中，MP5的栅端与MP6的栅端、OP2的输出端相连，MP5的源端与电源电压相连，MP5的漏端与R2的一端、MP4的漏端、MP9的栅端、MN4的栅端相连；

MP6的栅端与MP5的栅端、OP2的输出端相连，MP6的源端与电源电压相连，MP6的漏端与OP2的同相输入端、R3的一端相连；

MP7的栅端与MP8的栅端、MP8的漏端、MN4的漏端相连，MP7的源端与电源电压相连，MP7的漏端与MN3的漏端、MN3的栅端、MN2的栅端相连；

MP8的栅端与MP7的栅端、MP8的漏端、MN4的漏端相连，MP8的源端与电源电压相连，MP8的漏端与MP7的栅端、MP8的栅端、MN4的漏端相连；

MN1的栅端与MN2的漏端相连，MN1的源端与地相连，MN1的漏端与MN2的源端、OP2的反向输入端相连；

MN2的栅端与MN3的栅端、MN3的漏端、MP7的漏端相连，MN2的源端与MN1的漏端、OP2的反相输入端相连，MN2的漏端与MN3的源端、MN1的栅端相连；

MN3的栅端与MN3的漏端、MP7的漏端、MN2的栅端相连，MN3的源端与MN2的漏端、MN1的栅端相连，MN3的漏端与MP7的漏端、MN3的栅端、MN2的栅端相连；

MN1、MN2和MN3的体端分别与其源端相连；

MN4的栅端与R2的一端、MP4的漏端、MP5的漏端、MP9的栅端相连，MN4的源端与地相连，MN4的漏端与MP8的漏端、MP8的栅端、MP7的栅端相连；

OP2的同相输入端与R3的一端、MP6的漏端相连，OP2的反相输入端与MN1的漏端、MN2的源端相连，OP2的输出端与MP5的栅端、MP6的栅端相连；

R3的一端与OP2的同向输入端、MP6的漏端相连，R3的另一端与地相连。

作为一个优化的技术方案，所述启动电路中，MP1的栅端与MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连，MP1的源端与电源电压相连，MP1的漏端与MP1的栅端、MP2的栅端、MP3的栅端、MP4的栅端、MP9的源端、OP1的输出端相连；

MP9的栅端与R2的一端、MP4的漏端、MP5的漏端、MN4的栅端相连，MP9的源端与MP1的漏端、MP1的栅端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连，MP9的漏端与地相连。

由于采用了上述技术方案，与现有技术相比较，本发明中输出基准源相比于传统的带隙基准源，可工作在超低压条件下，从而满足低功耗设计要求，同时电路具有可控的输出电压，且相比于传统的高阶补偿带隙基准源，本发明实现的基准源具有较低的温漂系数，无需特殊的工艺要求，结构简单。

附图说明

图1是传统的带隙基准的电路图；

图2是本发明的带隙基准中的PTAT产生电路的电路图；

图3是本发明的带隙基准中的阈值电压产生电路的电路图；

图4是本发明的带隙基准中的启动电路的电路图；

图5是本发明的超低压CMOS阈值带隙基准电路的电路图。

具体实施方式

以下结合附图对本发明的具体实施方式进行描述。

参照图5，本发明的超低压CMOS阈值带隙基准电路，其由PTAT产生电路、阈值电压产生电路和启动电路组成。

参照图2，PTAT产生电路主要由MP2、MP3、MP4三个PMOS晶体管，Q1、Q2两个PNP型双极型晶体管，OP1一个运算放大器和R1、R2两个电阻组成：

MP2的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP3的栅端、MP4的栅端、OP1的输出端相连，MP2的源端与电源电压相连，MP2的漏端与R1的一端、OP1的同相输入端相连；

MP3的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP4的栅端、OP1的输出端相连，MP3的源端与电源电压相连，MP3的漏端与OP1的反相输入端、Q2的发射极相连；

MP4的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、OP1的输出端相连，MP4的源端与电源电压相连，MP4的漏端与R2的一端、MP5的漏端、MP9的栅端、MN4的栅端相连；

OP1的同相输入端与R1的一端、MP2的漏端相连，OP1的反相输入端与Q2的发射极、MP3的漏端相连，OP1的输出端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端相连；

Q1的基极与地相连，Q1的发射极与R1的一端相连，Q1的集电极与地相连；

Q2的基极与地相连，Q2的发射极与OP1的反相输入端、MP3的漏端相连，Q2的集电极与地相连；

R1的一端与OP1的同相输入端、MP2的漏端相连，R1的另一端与Q1的发射极相连；

R2的一端与MP4的漏端、MP5的漏端、MP9的栅端、MN4的栅端相连，R2的另一端与地相连；

参照图3，阈值电压产生电路主要由MP5、MP6、MP7和MP8四个PMOS晶体管，MN1、MN2、MN3和MN4四个NMOS晶体管，OP2一个运算放大器和R3一个电阻组成：

MP5的栅端与MP6的栅端、OP2的输出端相连，MP5的源端与电源电压相连，MP5的漏端与R2的一端、MP4的漏端、MP9的栅端、MN4的栅端相连；

MP6的栅端与MP5的栅端、OP2的输出端相连，MP6的源端与电源电压相连，MP6的漏端与OP2的同相输入端、R3的一端相连；

MP7的栅端与MP8的栅端、MP8的漏端、MN4的漏端相连，MP7的源端与电源电压相连，MP7的漏端与MN3的漏端、MN3的栅端、MN2的栅端相连；

MP8的栅端与MP7的栅端、MP8的漏端、MN4的漏端相连，MP8的源端与电源电压相连，MP8的漏端与MP7的栅端、MP8的栅端、MN4的漏端相连；

MN1的栅端与MN2的漏端相连，MN1的源端与地相连，MN1的漏端与MN2的源端、OP2的反向输入端相连；

MN2的栅端与MN3的栅端、MN3的漏端、MP7的漏端相连，MN2的源端与MN1的漏端、OP2的反相输入端相连，MN2的漏端与MN3的源端、MN1的栅端相连；

MN3的栅端与MN3的漏端、MP7的漏端、MN2的栅端相连，MN3的源端与MN2的漏端、MN1的栅端相连，MN3的漏端与MP7的漏端、MN3的栅端、MN2的栅端相连；

MN1、MN2和MN3的体端分别与其源端相连；

MN4的栅端与R2的一端、MP4的漏端、MP5的漏端、MP9的栅端相连，MN4的源端与地相连，MN4的漏端与MP8的漏端、MP8的栅端、MP7的栅端相连；

OP2的同相输入端与R3的一端、MP6的漏端相连，OP2的反相输入端与MN1的漏端、MN2的源端相连，OP2的输出端与MP5的栅端、MP6的栅端相连；

R3的一端与OP2的同向输入端、MP6的漏端相连，R3的另一端与地相连；

参照图4，启动电路主要由MP1、MP9两个PMOS晶体管组成：

MP1的栅端与MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连，MP1的源端与电源电压相连，MP1的漏端与MP1的栅端、MP2的栅端、MP3的栅端、MP4的栅端、MP9的源端、OP1的输出端相连；

MP9的栅端与R2的一端、MP4的漏端、MP5的漏端、MN4的栅端相连，MP9的源端与MP1的漏端、MP1的栅端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连，MP9的漏端与地相连。

本发明的工作原理为：

在启动初期，Vref几乎趋于0，此时MP9导通，启动电路开始工作，启动电路给MP2、MP3、MP4提供栅极偏置电压。此时，图2中的电路开始工作，这是一个传统的PTAT(Proportional To AbsoluteTemperature)电流产生电路，通过MP4管的电流I₄为：

$I_4=\frac{V_{T}lnn}{R1}=\frac{KT\ln n}{qR1}---\left(1\right)$

式中，n为Q1和Q2双极型晶体管发射极面积的比，K为玻尔兹曼常数，q为电子电量，T为绝对温度。由(1)式可得，I₄为一PTAT电流。

I₄通过R2会把Vref拉高，此时，MN4管导通，MN4和MP8所构成的偏置电路开始工作。偏置电路给MP7提供偏置电压，图3中的阈值电压产生电路开始工作。此时，

MN3管：V_GS3＝V_DS3，工作在饱和区；

MN2管：V_GS2-Vx_H＞V_DS2，工作在线性区；

现在取假设MN1管工作在饱和区，通过MN1管、MN2管和MN3管的电流分别记为I₁、I₂和I₃，

$I_1=\frac{1}{2}{\mathrm{\μ}}_n{C}_{ox}{\left(\frac{W}{L}\right)}_1{(V_{GS1}-V_{TH})}^2---\left(2\right)$

$I_2={\mathrm{\μ}}_n{C}_{ox}{\left(\frac{W}{L}\right)}_2\[(V_{GS2}-V_{TH})V_{DS2}-\frac{1}{2}{V_{DS2}}^2\]---\left(3\right)$

$I_3=\frac{1}{2}{\mathrm{\μ}}_n{C}_{ox}{\left(\frac{W}{L}\right)}_3{(V_{GS3}-V_{TH})}^2---\left(4\right)$

因为I₁＝I₂＝I₃，所以由(2)，(3)和(4)式可得：

V_GS1＝V_GS3 (5)

V_DS2＝V_GS1-V_TH (6)

V_GS2＝2V_GS3-V_TH (7)

由(5)，(6)和(7)式可得：V_DS1＝V_TH。

因为MN2管工作在线性区，V_DS2比较小，合理的选取偏置电流就可以使V_GS1-V_TH＝V_Dsat＝V_DS2＜V_DS1，所以MN1管工作在饱和区的假设成立。

电路启动之后，MN1的漏极电压就是阈值电压V_TH，也是R3两端的电压，所以通过R3的电流I_R3为：

$I_{R3}=\frac{V_{TH}}{R3}---\left(8\right)$

式中，V_TH为NMOS管的阈值电压。

不考虑体效应时，阈值电压和温度系数可以分别表示为：

式中，V_FB为平带电压，为强反型表面势垒，ε_s为硅的介电常数，N_A为受主杂质浓度，E_g0为T＝0时的禁带宽度。由(10)式可得，阈值电压V_TH的温度系数本身与温度有关，且为负值。因此，通过R3的电流I_R3为一CTAT(Complementary To Absolute Temperature)电流。

MP5和MP6类似于一个电流镜，通过MP5的电流也就是I_R3。此时，通过R2的电流I₂＝I₄+I_R3，所以最终输出基准电压Vref为：

$V_{ref}\×I_2\×R2=(I_4+I_{R3})\×R2=\frac{R2}{R3}{V}_{TH}+\frac{R2}{R1}{V}_T\ln n---\left(11\right)$

式中，第一项具有负温度系数，第二项具有正温度系数。通过合理的调节参数R1、R2、R3和n的大小，可以得到因此得到一个可控的、与温度无关的基准输出电压。

当电路稳定工作之后，MP9管关断，启动电路停止工作，节省功耗。此时，MP2-MP4的栅压由OP1的输出偏置，MP5-MP6的栅压由OP2的输出偏置。

需要说明的是，上述实施例不以任何形式限制本发明，凡采用等同替换或等效变换的方式所获得的技术方案，均落在本发明的保护范围内。

Claims (4)

1.超低压CMOS阈值带隙基准电路，其特征在于，包括PTAT产生电路、阈值电压产生电路和启动电路；

所述PTAT产生电路包括MP2、MP3、MP4三个PMOS晶体管，Q1、Q2两个PNP型双极型晶体管，OP1一个运算放大器和R1、R2两个电阻；

所述阈值电压产生电路包括MP5、MP6、MP7和MP8四个PMOS晶体管，MN1、MN2、MN3和MN4四个NMOS晶体管，OP2一个运算放大器和R3一个电阻；

所述启动电路包括MP1、MP9两个PMOS晶体管。

2.根据权利要求1所述的超低压CMOS阈值带隙基准电路，其特征在于，所述PTAT产生电路中，MP2的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP3的栅端、MP4的栅端、OP1的输出端相连，MP2的源端与电源电压相连，MP2的漏端与R1的一端、OP1的同相输入端相连；

MP3的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP4的栅端、OP1的输出端相连，MP3的源端与电源电压相连，MP3的漏端与OP1的反相输入端、Q2的发射极相连；

MP4的栅端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、OP1的输出端相连，MP4的源端与电源电压相连，MP4的漏端与R2的一端、MP5的漏端、MP9的栅端、MN4的栅端相连；

OP1的同相输入端与R1的一端、MP2的漏端相连，OP1的反相 输入端与Q2的发射极、MP3的漏端相连，OP1的输出端与MP1的栅端、MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端相连；

Q1的基极与地相连，Q1的发射极与R1的一端相连，Q1的集电极与地相连；

Q2的基极与地相连，Q2的发射极与OP1的反相输入端、MP3的漏端相连，Q2的集电极与地相连；

R1的一端与OP1的同相输入端、MP2的漏端相连，R1的另一端与Q1的发射极相连；

R2的一端与MP4的漏端、MP5的漏端、MP9的栅端、MN4的栅端相连，R2的另一端与地相连。

3.根据权利要求1所述的超低压CMOS阈值带隙基准电路，其特征在于，所述阈值电压产生电路中，MP5的栅端与MP6的栅端、OP2的输出端相连，MP5的源端与电源电压相连，MP5的漏端与R2的一端、MP4的漏端、MP9的栅端、MN4的栅端相连；

MP6的栅端与MP5的栅端、OP2的输出端相连，MP6的源端与电源电压相连，MP6的漏端与OP2的同相输入端、R3的一端相连；

MP7的栅端与MP8的栅端、MP8的漏端、MN4的漏端相连，MP7的源端与电源电压相连，MP7的漏端与MN3的漏端、MN3的栅端、MN2的栅端相连；

MP8的栅端与MP7的栅端、MP8的漏端、MN4的漏端相连，MP8的源端与电源电压相连，MP8的漏端与MP7的栅端、MP8的栅 端、MN4的漏端相连；

MN1的栅端与MN2的漏端相连，MN1的源端与地相连，MN1的漏端与MN2的源端、OP2的反向输入端相连；

MN2的栅端与MN3的栅端、MN3的漏端、MP7的漏端相连，MN2的源端与MN1的漏端、OP2的反相输入端相连，MN2的漏端与MN3的源端、MN1的栅端相连；

MN3的栅端与MN3的漏端、MP7的漏端、MN2的栅端相连，MN3的源端与MN2的漏端、MN1的栅端相连，MN3的漏端与MP7的漏端、MN3的栅端、MN2的栅端相连；

MN1、MN2和MN3的体端分别与其源端相连；

MN4的栅端与R2的一端、MP4的漏端、MP5的漏端、MP9的栅端相连，MN4的源端与地相连，MN4的漏端与MP8的漏端、MP8的栅端、MP7的栅端相连；

OP2的同相输入端与R3的一端、MP6的漏端相连，OP2的反相输入端与MN1的漏端、MN2的源端相连，OP2的输出端与MP5的栅端、MP6的栅端相连；

R3的一端与OP2的同向输入端、MP6的漏端相连，R3的另一端与地相连。

4.根据权利要求1所述的超低压CMOS阈值带隙基准电路，其特征在于，所述启动电路中，MP1的栅端与MP1的漏端、MP9的源端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连，MP1的源端与电源电压相连，MP1的漏端与MP1的栅端、MP2的栅 端、MP3的栅端、MP4的栅端、MP9的源端、OP1的输出端相连；

MP9的栅端与R2的一端、MP4的漏端、MP5的漏端、MN4的栅端相连，MP9的源端与MP1的漏端、MP1的栅端、MP2的栅端、MP3的栅端、MP4的栅端、OP1的输出端相连，MP9的漏端与地相连。