JP5317142B2 - 不揮発性でプログラム可能なメモリセルおよびメモリアレイ - Google Patents

Description

本発明は、一般に、メモリセルおよびメモリアレイに関し、より詳細には、不揮発性でプログラム可能なメモリセルおよび関連するメモリアレイに関する。

集積回路のメモリセルは、所定の数の論理状態、ほとんどの場合２つの論理状態を記憶することができる回路である。電力が無い状況の下で、記憶状態を保持できるか保持できないかに基づいて、メモリセルは、不揮発性または揮発性に分類されうる。特に、不揮発性（ＮＶ）メモリセルは、電力を切られたときに、その記憶状態を保持することができる。対照的に、揮発性メモリは、電力を切られたときに、その記憶状態を失う。

集積回路の不揮発性プログラム可能メモリセルはすべて、第１の状況から第２の状況に変更され、電力が切られたときでさえ、その第２の状況を保持することができる、書換え可能素子を含む。

上で説明された書換え可能素子の、第１の状況から第２の状況への変化は、通常、メモリセルのプログラミングと呼ばれている。いくつかの配置では、プログラミングは、書換え可能素子が、付加的な支援電子回路（すなわち、ドライバ回路）によって特定の電圧、電流、または電圧−電流（電力）の条件を受けたときに達成される。１回限りプログラム可能不揮発性メモリセル（ＯＴＰ ＮＶ）は、プログラミングが可逆でない、不揮発性プログラム可能メモリセルの１種類である。

複数の不揮発性プログラム可能メモリセルを有する、従来の不揮発性プログラム可能メモリアレイでは、各メモリセルが特定のアドレス場所を有し、それゆえ、個別のメモリセルにユニークにプログラムする（すなわち、書き込む）かまたは個別のメモリセルからユニークに読み出すために、アドレスデコーダ回路プラス書込みドライバ回路、ならびに読取り感知回路を必要とする。

いくつかの配置では、アドレスデコーディング回路および読取り感知回路は、メモリセルの間で共有されうる。しかし、書込みドライバ回路は、通常、メモリセルの間で共有されず、それゆえ、メモリアレイの中の各メモリセルは、それ自体の書込みドライバ回路を有する。書込みドライバ回路は、それらが、高電流レベルにおいて低いソース抵抗を有する必要があるので、物理的に大きいことが知られている。物理的に大きいために、書込みドライバ回路は、集積回路の中のメモリアレイの中に製造されうる不揮発性プログラム可能メモリセルの数を制約する傾向がある。

複数の不揮発性プログラム可能メモリセルを有する、いくつかの従来の不揮発性プログラム可能メモリアレイでは、各メモリセルの、プログラムされているかプログラムされていないかの状態は、個別の読取り感知回路で感知される。

状態検知余裕誤差、電力消費、アクセス時間、およびシリコン面積制約はすべて、読取り感知回路の設計に影響を与えるトレードオフである。また、読取り感知回路に対する要件が、１集積回路の中に製造可能な、不揮発性プログラム可能メモリセルの数を制限する傾向がある。

さらに、多くの種類の不揮発性プログラム可能メモリセルが、それらの論理状態に応じて、異なる量の電流を引き込む。したがって、複数の不揮発性プログラム可能メモリセルを有する、従来の不揮発性プログラム可能メモリアレイは、メモリアレイ内のメモリセルの状態、ならびに、メモリアレイがどのようにアクセスされるかまたは読み出されるかに応じて、異なる量の電流を引き込むことができる。いくつかの電子システムに対して、この変化は望ましくないであろう。

従来の集積回路プロセスで製造することができ、また、高密度でありながら低い動作電力消費および高い雑音余裕の状態検知を有する不揮発性プログラム可能メモリセルを達成することができる、不揮発性プログラム可能メモリセルおよび関連する不揮発性プログラム可能メモリアレイを有することが、望ましいであろう。

本発明は、２端子ヒューズと３端子アンチヒューズとを結合する、不揮発性プログラム可能メモリセルを提供する。不揮発性プログラム可能メモリセルが、不揮発性プログラム可能メモリアレイの中で、他の不揮発性プログラム可能メモリセルと組み合わされるときに、不揮発性プログラム可能メモリセルは、共通の一対の電力レールを共有することができる。それゆえ、不揮発性プログラム可能メモリアレイは、単一の共通書込みドライバ回路および単一の共通読出しドライバ回路を必要とするだけである。

さらに、いくつかの実施形態では、不揮発性プログラム可能メモリセルは、共通のＣＭＯＳ論理レベルと互換性のあるメモリセル出力信号を供給することができる、従来のＣＭＯＳまたはＢｉＣＭＯＳ技術で使用される共通のデバイスまたは構造を利用することができる。高密度の不揮発性プログラム可能メモリセルが、集積回路の不揮発性プログラム可能メモリアレイの中に製造されうる。

本発明の一態様によれば、メモリセルは、メモリセル書込みイネーブルノードおよびメモリセル出力ノードを含む。また、メモリセルは、第１のノードおよび第２のノードを有するヒューズ、ならびに、トリガノード、第１のノード、および第２のノードを有するアンチヒューズを含む。トリガノードは、メモリセルの書込みイネーブルノードと結合される。アンチヒューズの第１のノードおよびヒューズの第２のノードが、メモリセルの出力ノードと結合される。メモリセルの出力ノードにおいて現れる第１の電圧および第２の電圧は、メモリセルの第１の２値状態および第２の２値状態を示す。

本発明の他の態様によれば、メモリアレイは、複数のメモリセルを有する。複数のメモリセルは、対応する複数のメモリセル書込みイネーブルノードおよび対応する複数のメモリセル出力ノードを含む。また、複数のメモリセルは、対応する複数のヒューズを含み、各ヒューズは、第１の個別のノードおよび第２の個別のノードを有する。また、複数のメモリセルは、対応する複数のアンチヒューズを含む。各アンチヒューズは、個別のトリガノード、個別の第１のノード、および個別の第２のノードを有する。各ヒューズのトリガノードは、複数のメモリセル書込みイネーブルノードのうちの個別の１つと結合される。各ヒューズの第２のノードおよび各アンチヒューズの第１のノードが、複数のメモリセルの出力ノードのうちの個別の１つと結合される。複数のメモリセル出力ノードのうちのそれぞれの１つにおいて現れる個別の第１の電圧および第２の電圧は、複数のメモリセルのうちのそれぞれ個別の１つの、個別の第１の２値状態および第２の２値状態を示す。

本発明の他の態様によれば、メモリセルは、第１および第２のメモリセル書込みイネーブルノードならびにメモリセル出力ノードを含む。また、メモリセルは、第１のノードおよび第２のノードを有する第１のヒューズを含む。また、メモリセルは、トリガノード、第１のノード、および第２のノードを有する第１のアンチヒューズを含む。第１のアンチヒューズの第１のノードが、第１のヒューズの第２のノードと結合される。第１のアンチヒューズのトリガノードが、第１のメモリセルの書込みイネーブルノードと結合される。また、メモリセルは、第１のノードおよび第２のノードを有する第２のヒューズを含む。第２のヒューズの第１のノードが、第１のヒューズの第２のノードと結合される。また、メモリセルは、トリガノード、第１のノード、および第２のノードを有する第２のアンチヒューズを含む。第２のアンチヒューズのトリガノードが、第２のメモリセルの書込みイネーブルノードと結合される。第２のアンチヒューズの第１のノードおよび第２のヒューズの第２のノードが、メモリセル出力ノードと結合される。第２のアンチヒューズの第２のノードが、第１のヒューズの第１のノードと結合される。この配置で、メモリセルは、２回以上プログラムされうる。

本発明の前述の特徴、ならびに本発明自体は、以下の図面の詳細な説明から、より完全に理解されよう。

１つの種類の不揮発性プログラム可能メモリセルを示す構成図である。 他の種類の不揮発性プログラム可能メモリセルを示す構成図である。 図１に示される種類の、複数の不揮発性プログラム可能メモリセルを有し、単一の読出しドライバ回路および単一の書込みドライバ回路を有する、不揮発性プログラム可能メモリアレイを示す構成図である。 図２に示される種類の、複数の不揮発性プログラム可能メモリセルを有し、単一の読出しドライバ回路および単一の書込みドライバ回路を有する、他の不揮発性プログラム可能メモリを示す構成図である。 図２に示される種類の、複数の不揮発性プログラム可能メモリセルを有し、単一の読出しドライバ回路および単一の書込みドライバ回路を有する、他の不揮発性プログラム可能メモリを示す構成図である。 図１に示される種類の、複数の不揮発性プログラム可能メモリセルを有し、単一の読出しドライバ回路および単一の書込みドライバ回路を有する、他の不揮発性プログラム可能メモリを示す構成図である。 不揮発性プログラム可能メモリセル、例えば図１の不揮発性プログラム可能メモリセル、に対するプログラミングを示すグラフである。 プログラムされ、次いで、２回、再プログラムされうる、例示的不揮発性再プログラム可能メモリセルを示す構成図である。

本発明を説明する前に、いくつかの導入の概念および術語が説明される。本明細書で使用されるように、用語「アンチヒューズ」は、普通、比較的高い抵抗、例えば１メグオーム超、を有し、比較的低い抵抗、例えば１００オーム、を有するようにプログラムされうるデバイスを記述するために使用される。アンチヒューズは、ＮＭＯＳおよびＰＭＯＳの電界効果トランジスタ（ＦＥＴ）のトランジスタベースのアンチヒューズを含むがこれらに限定されない、様々な形態において存在する。

従来のアンチヒューズは、２端子デバイスであり、２つの端子の間に特定の電圧―電流条件を印加することによって、高抵抗状態から低抵抗状態に変更される。例えば、ツェナーザッピングアンチヒューズおよび酸化物破壊アンチヒューズが、２つの従来の種類の２端子アンチヒューズである。そのような２端子デバイスに対して、非常に多くのそれらが並列に設置される場合、その他のアンチヒューズをプログラミングすることなく、特定のアンチヒューズをプログラムする方法は存在しないことを、理解されたい。

従来のアンチヒューズに反して、本明細書で説明されるアンチヒューズは、３端子デバイスであり、３端子デバイスは、以下の図６と併せて説明される方法で、「書込み信号」を「トリガノード」に印加することと組み合わせて、２つの端子の間に電圧を印加することによって、高抵抗状態から低抵抗状態に変更される。トリガノードは、バイポーラトランジスタのベースと、実質的に結合される。バイポーラトランジスタは、ベース電位の関数である、コレクタからエミッタへの降伏電圧を有する。

本明細書で使用されるように、用語「ヒューズ」は、普通は比較的低抵抗、例えば０．１オームを有し、比較的高抵抗、例えば１メグオーム超を有するようにプログラムされうるデバイスを記述するために使用される。ヒューズは、金属またはポリシリコンのヒューズを含むがこれらに限定されない、多様な形態で存在する。

図１を参照すると、例示的不揮発性プログラム可能メモリセル１２は、メモリセル書込みイネーブルノード１２−２およびメモリセル出力ノード１２−１を含む。また、メモリセルは、第１のノード１４ａおよび第２のノード１４ｂを有するヒューズ１４を含む。また、メモリセル１２は、トリガノード１６ｃ、第１のノード１６ａ、および第２のノード１６ｂを有するアンチヒューズ１６を含む。トリガノード１６ｃが、メモリセル書込みイネーブルノード１２−２と結合される。アンチヒューズ１６の第１のノード１６ａおよびヒューズ１４の第２のノード１４ｂが、メモリセル出力ノード１２−１と結合される。動作において、特に、ヒューズ１４の第１のノード１４ａとアンチヒューズ１６の第２のノード１６ｂとの間に電圧差が印加されるときに、第１の電圧および第２の電圧を有する信号２０が、メモリセル出力ノード１２−１に現れる。第１の電圧の電圧および第２の電圧は、メモリセル１２の第１の２値状態および第２の２値状態を示す。

最初、メモリセル１２をプログラムする前に、ヒューズ１４は、ヒューズ１４の第１のノード１４ａと第２のノード１４ｂとの間に、アンチヒューズ１６の第１のノード１６ａと第２のノード１６ｂとの間のアンチヒューズ１６のより高い初期抵抗に比べて、より低い初期抵抗を有する。

メモリセル１２をプログラムした後に、ヒューズ１４は、ヒューズ１４の第１のノード１４ａと第２のノード１４ｂとの間に、ヒューズ１４のより低い初期抵抗に比べて、より高いプログラムされた抵抗を有し、アンチヒューズ１６は、アンチヒューズ１６の第１のノード１６ａと第２のノード１６ｂとの間に、アンチヒューズ１６のより高い初期抵抗およびヒューズ１４のより高いプログラムされた抵抗の両方と比べて、より低いプログラムされた抵抗を有する。

いくつかの実施形態では、最初、メモリセル１２をプログラムする前に、ヒューズ１４の第１のノード１４ａとアンチヒューズ１６の第２のノード１６ｂとの間の抵抗は、約１メグオームより大きく、メモリセル１２をプログラムした後に、ヒューズ１４の第１のノード１４ａとアンチヒューズ１６の第２のノード１６ｂとの間の抵抗は、やはり、約１メグオームより大きい。

いくつかの実施形態では、メモリセル１２は、メモリセル１２のプログラムの前と後で、ヒューズ１４の第１のノード１４ａとアンチヒューズ１６の第２のノード１６ｂとの間に、実質的に同じ抵抗を有する。したがって、いくつかの実施形態では、メモリセル１２は、メモリセル１２のプログラムの前と後で、実質的に同じ電力消費を有する。

プログラミング動作の間に、ヒューズ１４の第１のノード１４ａとアンチヒューズ１６の第２のノード１６ｂは、ＶＤＤ電圧バス１０とＶＳＳ電圧バス１８との間に書込み電圧差を受けるように結合される。読出し動作の間に、ヒューズ１４の第１のノード１４ａとアンチヒューズ１６の第２のノード１６ｂが、読出し電圧差を受けるように結合される。いくつかの実施形態では、読出し電圧差は、書込み電圧差と異なる。

本明細書で書込み電圧または読出し電圧を説明するとき、書込み電圧または読出し電圧は、ＶＤＤ電圧バス１０とＶＳＳ電圧バス１８との間の電圧差に関連するものとみなされることを、理解されたい。いくつかの実施形態では、ＶＳＳ電圧バス１８は、接地電圧すなわちゼロ電圧と連結される。

メモリセル１２のノード１２−３は、ＶＤＤ電圧バス１０およびヒューズの第１のノード１４ａと結合される。メモリセル１２のノード１２−４は、ＶＳＳ電圧バス１８およびアンチヒューズ１６の第２のノード１６ｂと結合される。ＶＤＤ電圧バス１０に現れる電圧は、ＶＳＳ電圧バス１８に現れる電圧より高い。

メモリセル１２のプログラミングおよび読出しは、以下の図２〜図６と併せた議論から、より良く理解されるであろう。しかし、メモリセル１２を、第１の２値状態から第２の２値状態にプログラムする間に、アンチヒューズ１６は、トリガノード１６ｃと結合される、書込みイネーブルノード１２−２において、所定の電圧―電流信号２２を受けるように構成され、ＶＤＤ電圧バス１０において現れる（すなわち、ノード１２−３とノード１２−４との間の）書込み電圧と組み合わされた、所定の電圧―電流信号２２に応答して、アンチヒューズ１６は、不可逆的に抵抗を変え、アンチヒューズ１６の第１のノード１６ａと第２のノード１６ｂとの間に、アンチヒューズ１６のより高い初期抵抗と比べて、より低いプログラムされた抵抗を有するように構成される。その後、アンチヒューズ１６が抵抗を変えることに応答して、ヒューズ１４が、不可逆的に抵抗を変え、すなわちヒューズを飛ばし、それにより、ヒューズ１４の第１のノード１４ａと第２のノード１４ｂとの間に、ヒューズ１４のより低い初期抵抗およびアンチヒューズ１６のより低いプログラムされた抵抗の両方と比べて、より高いプログラムされた抵抗を有し、（読出し電圧がノード１２−３とノード１２−４との間に印加されるときに）メモリセル出力ノード１２−１において現れる電圧２０が、第１の電圧から第２の電圧に、結果として変化するように構成される。プログラミングのために、所定の電圧―電流信号２２は、ＶＳＳ電圧バス１８において現れる電圧より大きい。

いくつかの配置では、第１の２値状態に対応する第１の電圧は、２ボルトから５ボルトの範囲にあり、第２の２値状態に対応する第２の電圧は、０ボルトから０．５ボルトの範囲にある。

次に図１Ａを参照すると、他の例示的不揮発性プログラム可能メモリセル３２は、メモリセル書込みイネーブルノード３２−２およびメモリセル出力ノード３２−１を含む。また、メモリセル３２は、第１のノード３６ａおよび第２のノード３６ｂを有するヒューズ３６を含む。また、メモリセル３２は、トリガノード３４ｃ、第１のノード３４ａ、および第２のノード３４ｂを有するアンチヒューズ３４を含む。トリガノード３４ｃは、メモリセル書込みイネーブルノード３２−２と結合される。アンチヒューズ３４の第１のノード３４ａおよびヒューズ３６の第２のノード３６ｂは、メモリセル出力ノード３２−１と結合される。動作において、第１の電圧および第２の電圧を有する信号４０が、特に、電圧差が、ヒューズ３６の第１のノード３６ａとアンチヒューズ３４の第２のノード３４ｂとの間に印加されるときに、メモリセル出力ノード３２−１において現れる。第１の電圧および第２の電圧は、メモリセル３２の第１の２値状態および第２の２値状態を示す。

最初、メモリセル３２をプログラムする前に、ヒューズ３６は、ヒューズ３６の第１のノード３６ａと第２のノード３６ｂとの間に、アンチヒューズ３４の第１のノード３４ａと第２のノード３４ｂとの間の、アンチヒューズ３４のより高い初期抵抗と比べて、より低い初期抵抗を有する。

メモリセル３２をプログラムした後に、ヒューズ３６は、ヒューズ３６の第１のノード３６ａと第２のノード３６ｂとの間に、ヒューズ３６のより低い初期抵抗と比べて、より高いプログラムされた抵抗を有し、アンチヒューズ３４は、アンチヒューズ３４の第１のノード３４ａと第２のノード３４ｂとの間に、アンチヒューズ３４のより高い初期抵抗およびヒューズ３６のより高いプログラムされた抵抗の両方と比べて、より低いプログラムされた抵抗を有する。

いくつかの実施形態では、最初、メモリセル３２をプログラムする前に、ヒューズ３６の第１のノード３６ａとアンチヒューズ３４の第２のノード３４ｂとの間の抵抗は、約１メグオームより大きく、メモリセル３２をプログラムした後に、ヒューズ３６の第１のノード３６ａとアンチヒューズ３４の第２のノード３４ｂとの間の抵抗は、やはり、約１メグオームより大きい。

いくつかの実施形態では、メモリセル３２は、メモリセル３２のプログラムの前と後で、ヒューズ３６の第１のノード３６ａとアンチヒューズ３４の第２のノード３４ｂとの間に、実質的に同じ抵抗を有する。したがって、いくつかの実施形態では、メモリセル３２は、メモリセル３２のプログラムの前と後で、実質的に同じ電力消費を有する。

プログラム動作の間に、ヒューズ３６の第１のノード３６ａおよびアンチヒューズ３４の第２のノード３４ｂは、ＶＤＤ電圧バス３０とＶＳＳ電圧バス３８との間に、書込み電圧差を受けるように結合される。読出し動作の間に、ヒューズ３６の第１のノード３６ａおよびアンチヒューズ３４の第２のノード３４ｂは、読出し電圧差を受けるように結合される。いくつかの実施形態では、読出し電圧は、書込み電圧とは異なる。

本明細書で書込み電圧または読出し電圧を説明するとき、書込み電圧または読出し電圧は、ＶＤＤ電圧バス３０とＶＳＳ電圧バス３８との間の電位差に関連するものとみなされることを、理解されたい。いくつかの実施形態では、ＶＳＳ電圧バス３８は、接地電圧すなわちゼロ電圧と連結される。

メモリセル３２のノード３２−３は、ＶＤＤ電圧バス３０およびアンチヒューズ３４の第２のノード３４ｂと結合される。メモリセル３２のノード３２−４は、ＶＳＳ電圧バス３８およびヒューズ３６の第１のノード３６ａと結合される。ＶＤＤ電圧バス３０に現れる電圧は、ＶＳＳ電圧バス３８に現れる電圧より高い。

メモリセル３２のプログラミングおよび読出しは、以下の図２〜図６と併せた議論から、より良く理解されるであろう。しかし、メモリセル３２を第１の２値状態から第２の２値状態にプログラムする間に、アンチヒューズ３４は、トリガノード３４ｃと結合される書込みイネーブルノード３２−２において所定の電圧―電流信号４２を受けるように構成され、ＶＤＤ電圧バス３０に現れる（すなわち、ノード３２−３とノード３２−４とにまたがる）書込み電圧と組み合わされた、所定の電圧―電流信号４２に応答して、アンチヒューズ３４は、不可逆的に抵抗を変え、アンチヒューズ３４の第１のノード３４ａと第２のノード３４ｂとの間に、アンチヒューズ３４のより高い初期抵抗と比べて、より低いプログラムされた抵抗を有するように構成される。その後、アンチヒューズ３４が抵抗を変えることに応答して、ヒューズ３６は、不可逆的に抵抗を変え（すなわちヒューズを飛ばし）、ヒューズ３６の第１のノード３６ａと第２のノード３６ｂとの間に、ヒューズ３６のより低い初期抵抗およびアンチヒューズ３４のより低いプログラムされた抵抗の両方と比べて、より高いプログラムされた抵抗を有し、（読出し電圧がノード３２−３とノード３２−４との間に印加されるときに）メモリセル出力ノード３２−１において現れる電圧４０が、第１の電圧から第２の電圧に、結果として変化するように構成される。プログラミングのために、所定の電圧―電流信号４２は、ＶＤＤ電圧バス３０に現れる電圧より低い。

いくつかの配置では、第１の２値状態に対応する第１の電圧は０〜０．５ボルトの範囲内にあり、第２の２値状態に対応する第２の電圧は２〜５ボルトの範囲内にある。メモリセル３２に対する第１の２値状態および第２の２値状態の電圧は、図１のメモリセル１２に対する第１の２値状態および第２の２値状態の電圧とは反対であることが、理解されよう。

次に、図２を参照すると、不揮発性プログラム可能メモリアレイ５０は、複数のメモリセル１２ａ〜１２Ｎを含み、それぞれは、図１と併せて上で説明されたメモリセル１２と同じ種類であるが、メモリセル１２の事例であることを示す、付加的な表示文字ａ〜Ｎを有する。例えば、メモリセル１２ａは、図１のメモリセル１２のａ番目の事例であり、図１のノード１２ａ、１２ｂ、１２ｃ、および１２ｄのａ番目の事例である、ノード１２ａａ、１２ａｂ、１２ａｃ、および１２ａｄを有する。

メモリセル１２ａ〜１２Ｎは、ＶＤＤ電圧バス１０（やはり、図１参照）とＶＳＳ電圧バス１８（やはり、図１参照）との間で結合される。ＶＤＤ電圧バス１０およびＶＳＳ電圧バス１８は、すべてのメモリセル１２ａ〜１２Ｎに共通である。上で説明されたように、ＶＤＤ電圧バス１０に現れる電圧は、ＶＳＳ電圧バス１８に現れる電圧より高い。

メモリセル１２ａ〜１２Ｎのアンチヒューズ１６ａ〜１６Ｎは、図１におけるよりも、詳細に示される。いくつかの半導体製造プロセスに対して、アンチヒューズ１６ａ〜１６Ｎは、それぞれ、任意のＮタイプＭＯＳ（ＮＭＯＳ）デバイス７０ａ〜７０Ｎの中に存在する、寄生横型（ｐａｒａｓｉｔｉｃ ｌａｔｅｒａｌ）ＮＰＮトランジスタ６８ａ〜６８Ｎとして実施されうる。しかし、他の半導体製造プロセスに対して、アンチヒューズ１６ａ〜１６Ｎは、それぞれ、バイポーラＮＰＮトランジスタ６８ａ〜６８Ｎとして実施されうる。

書込みイネーブル信号、例えば、書込みイネーブルノード１２ａｂ、それゆえトリガノード１６ａｃにおいて現れ、ＶＳＳ電圧バス１８に現れる電圧より高い電圧の書込みイネーブル信号７２ａは、アンチヒューズ１６ａが最初にオンになり、次いで、ＶＤＤ電圧バス１０とＶＳＳ電圧バス１８との間の電位差がプログラミング電圧窓の中にあれば降伏し、最後に熱暴走して、不可逆的に、トリガ信号を印加する前より低い抵抗になるようにさせることに貢献する。この動作およびプログラミング電圧窓は、図６と併せて、より詳細に説明される。

ＶＤＤ電圧バス１０は、ＶＤＤ書込みドライバ回路５６から書込み電圧６０を受けるように、結合される。また、ＶＤＤ電圧バス１０は、ＶＤＤ読出しドライバ回路６２から読出し電圧６６を受けるように結合される。いくつかの実施形態では、読出し電圧６６および書込み電圧６０は、異なる電圧である。いくつかの実施形態では、読出し電圧６６は、書込み電圧６０より低い。いくつかの実施形態では、読出し電圧６６および書込み電圧６０は、同じである。いくつかの実施形態では、ＶＳＳ電圧バス１８は、接地電圧すなわちゼロ電圧と結合される。

いくつかの実施形態では、書込み電圧６０は、約１０ボルト、ＶＳＳ電圧バス１８より高く、読出し電圧６６は、約３ボルト、ＶＳＳ電圧バス１８より高い。いくつかの実施形態では、書込みイネーブル信号７２ａは、寄生ＮＰＮトランジスタ６８ａのベース−エミッタダイオードによって、ＶＳＳ電圧バス１８より０．７ボルト高く固定される。

任意の特定の時刻に、ＶＤＤ電圧バス１０は、電圧６０と電圧６６のうちの一方だけを受ける。特に、メモリ５０をプログラムする間に、ＶＤＤ電圧バス１０は、書込み電圧６０を受け、メモリ５０を読み出す間に、ＶＤＤ電圧バス１０は、読出し電圧６６を受ける。ＶＤＤ電圧バスに現れる電圧は、それぞれ、書込み（Ｗｒ）ノード５８および読出し（Ｒｄ）ノード６４において受けられる、書込み信号および読出し信号に従って決定される。

ＶＤＤ書込みドライバ回路５６は、書込み電圧６０と同じかまたは類似してよいが、書込みノード５８において受けられる書込み信号の制御の下にあるよりも連続的でありうる、電圧５２を受けるように結合される。同様に、ＶＤＤ読出しドライバ回路６２は、読出し電圧６６と同じかまたは類似してよいが、読出しノード６４において受けられる読出し信号の制御の下にあるよりも連続的でありうる、電圧５４を受けるように結合される。

図１と併せて上で説明されたように、メモリセル、例えばメモリセル１２ａを、第１の２値状態から第２の２値状態にプログラムする間に、アンチヒューズ１６ａは、書込みイネーブルノード１２ａｂにおいて、それゆえトリガノード１６ａｃにおいて、所定の電圧―電流信号７２ａの形で書込みイネーブル信号を受けるように構成され、ＶＤＤ電圧バス１０に現れる書込み電圧６０と組み合わされた、所定の電圧７２ａまたは所定の電流７２ａに応答して、アンチヒューズ１６ａは、不可逆的に抵抗を変え、アンチヒューズ１６ａの第１のノード１６ａａと第２のノード１６ａｂとの間に、アンチヒューズ１６ａのより高い初期抵抗と比べて、より低いプログラムされた抵抗を有するように構成される。その後、アンチヒューズ１６ａが抵抗を変えることに応答して、ヒューズ１４ａは、不可逆的に抵抗を変え、すなわちヒューズを飛ばし、ヒューズ１４ａの第１のノード１４ａａと第２のノード１４ａｂとの間に、ヒューズ１４ａの低い初期抵抗およびアンチヒューズ１６ａの第２の低いプログラムされた抵抗の両方と比べて、より高いプログラムされた抵抗を有し、メモリセル出力ノード１２ａａにおいて現れる電圧２０ａが、第１の電圧から第２の電圧に、結果として変化するように、構成される。

第１の電圧および第２の電圧は、読出し電圧６６がＶＤＤ電圧バス１０に現れるときに生成される電圧であってよい。読出し電圧６６が、例えば５ボルトであり、ＶＳＳ電圧バス１８に現れる電圧が、約ゼロボルト、すなわち接地である場合、プログラム前に出力ノード７４ａにおいて現れる第１の電圧は、約５ボルトであり、プログラム後に出力ノード７４ａにおいて現れる第２の電圧は、約ゼロボルトである。メモリセル１２ａ〜１２Ｎのうちのそれぞれの１つは、個別のトリガ入力ノード１６ａｃ〜１６Ｎｃに印加された信号に従ってプログラムされ、同じように挙動する。

いくつかの実施形態では、出力ドライバ回路７６ａ〜７６Ｎは、それぞれ、メモリセル出力信号７４ａ〜７４Ｎを受け、バッファリングされた出力信号７８ａ〜７８Ｎを供給するために結合される。

いくつかの代替の配置では、書込みドライブ回路５６および読出しドライバ回路６２は、使用されない。その代わりに、電圧５２および電圧５４が、メモリアレイ５０の外から受けられ、メモリアレイ５０のプログラミングが発生しているかまたはメモリアレイ５０の読出しが発生しているかに応じて、一度に一方が、ＶＤＤ電圧バス１０と直接結合される。また、同様の代替配置が、以下の図３〜図５に示されるメモリアレイに対して可能であるが、再度の説明はされない。

次に、図３を参照すると、不揮発性プログラム可能メモリアレイ１２０は、複数のメモリセル３２ａ〜３２Ｎを含み、それぞれは、図１Ａと併せて上で説明されたメモリセル３２と同じ種類であるが、メモリセル３２の事例であることを示す、付加的な表示文字ａ〜Ｎを有する。例えば、メモリセル３２ａは、図１Ａのメモリセル３２のａ番目の事例であり、図１Ａのノード３２ａ、３２ｂ、３２ｃ、および３２ｄのａ番目の事例である、ノード３２ａａ、３２ａｂ、３２ａｃ、および３２ａｄを有する。

メモリセル３２ａ〜３２Ｎは、ＶＤＤ電圧バス３０（再び、図１Ａ参照）とＶＳＳ電圧バス３８（やはり、図１Ａ参照）との間で結合される。ＶＤＤ電圧バス３０およびＶＳＳ電圧バス３８は、すべてのメモリセル３２ａ〜３２Ｎに共通である。上で説明されたように、ＶＤＤ電圧バス３０に現れる電圧は、ＶＳＳ電圧バス３８に現れる電圧より高い。

メモリセル３２ａ〜３２Ｎのアンチヒューズ３４ａ〜３４Ｎは、図１Ａにおけるよりも、詳細に示される。いくつかの半導体製造プロセスに対して、アンチヒューズ３４ａ〜３４Ｎは、それぞれ、任意のＰタイプＭＯＳ（ＰＭＯＳ）デバイス１２４ａ〜１２４Ｎの中に存在する、寄生横型ＰＮＰトランジスタ１２２ａ〜１２２Ｎとして実施されうる。しかし、他の半導体製造プロセスに対して、アンチヒューズ３４ａ〜３４Ｎは、それぞれ、バイポーラＰＮＰトランジスタ１２２ａ〜１２２Ｎとして実施されうる。

書込みイネーブル信号、例えば、書込みイネーブルノード３２ａｂ、それゆえトリガノード３４ａｃにおいて現れ、ＶＤＤ電圧バス３０に現れる電圧より低い電圧である書込みイネーブル信号１２６ａは、アンチヒューズ３４ａが最初にオンになり、次いで、ＶＤＤ電圧バス３０とＶＳＳ電圧バス３８との間の電位差がプログラミング電圧窓の中にあれば降伏し、最後に熱暴走して、不可逆的に、トリガ信号を印加する前より低い抵抗になるようにさせることに貢献する。この動作およびプログラミング電圧窓は、図６と併せて、より詳細に説明される。

ＶＳＳ電圧バス３０は、ＶＳＳ書込みドライバ回路１３４から書込み電圧１３６を受けるように、結合される。また、ＶＳＳ電圧バス３８は、ＶＳＳ読出しドライバ回路１４０から読出し電圧１４２を受けるように結合される。いくつかの実施形態では、読出し電圧１４２および書込み電圧１３６は、異なる電圧である。いくつかの実施形態では、読出し電圧１４２は、書込み電圧１３６より低い（すなわち、負数がより小さい）。いくつかの実施形態では、読出し電圧１４２および書込み電圧１３６は、同じである。いくつかの実施形態では、ＶＤＤ電圧バス３０は、接地電圧すなわちゼロ電圧と結合される。

いくつかの実施形態では、書込み電圧１３６は、約１０ボルト、ＶＤＤ電圧バス３０より低く、読出し電圧１４２は、約３ボルト、ＶＤＤ電圧バス３０より低い。いくつかの実施形態では、書込みイネーブル信号１２６ａは、寄生ＰＮＰトランジスタ１２２ａのベース−エミッタ寄生ダイオードによって、ＶＤＤ電圧バス３０より約０．７ボルト低く固定される。

任意の特定の時刻に、ＶＳＳ電圧バス３０は、電圧１３６と電圧１４２のうちの一方だけを受ける。特に、メモリ１２０をプログラムする間に、ＶＳＳ電圧バス３８は、書込み電圧１３６を受け、メモリ１２０を読み出す間に、ＶＳＳ電圧バス３８は、読出し電圧１４２を受ける。ＶＳＳ電圧バス３８に現れる電圧は、それぞれ、書込み（Ｗｒ）ノード１３８および読出し（Ｒｄ）ノード１４４において受けられる、電圧または電流の、書込み信号または読出し信号に従って決定される。

ＶＳＳ書込みドライバ回路１３４は、書込み電圧１３６と同じかまたは類似してよいが、書込みノード１３８において受けられる書込み信号の制御の下にあるよりも連続的でありうる、電圧１４８を受けるように結合される。同様に、ＶＳＳ読出しドライバ回路４０は、読出し電圧１４２と同じかまたは類似してよいが、読出しノード１４４において受けられる読出し信号の制御の下にあるよりも連続的でありうる、電圧１４６を受けるように結合される。

図１Ａと併せて上で説明されたように、メモリセル、例えばメモリセル３２ａを、第１の２値状態から第２の２値状態にプログラムする間に、アンチヒューズ３４ａは、書込みイネーブルノード３２ａｂにおいて、それゆえトリガノード３４ａｃにおいて、所定の電圧―電流信号１２６ａの形で書込みイネーブル信号を受けるように構成され、ＶＳＳ電圧バス３８に現れる書込み電圧１３６と組み合わされた、所定の電圧１２６ａまたは所定の電流１２６ａに応答して、アンチヒューズ３４ａは、不可逆的に抵抗を変え、アンチヒューズ３４ａの第１のノード３４ａａと第２のノード３４ａｂとの間に、アンチヒューズ３４ａのより高い初期抵抗と比べて、より低いプログラムされた抵抗を有するように構成される。その後、アンチヒューズ３４ａが抵抗を変えることに応答して、ヒューズ３６ａは、不可逆的に抵抗を変え、すなわちヒューズを飛ばし、ヒューズ３６ａの第１のノード３６ａａと第２のノード３６ａｂとの間に、ヒューズ３６ａのより低い初期抵抗と比べて、より高いプログラムされた抵抗を有し、メモリセル出力ノード３２ａａにおいて現れる電圧１２８ａが、第１の電圧から第２の電圧に、結果として変化するように構成される。

第１の電圧および第２の電圧は、読出し電圧１４２がＶＳＳ電圧バス３８に現れるときに生成される電圧であってよい。読出し電圧１４２が、例えば、すなわちマイナス５ボルトであり、ＶＤＤ電圧バス３２に現れる電圧が、約ゼロボルトである場合、プログラム前に出力ノード１２８ａにおいて現れる第１の電圧は、約ゼロボルトであり、プログラム後に出力ノード１２６ａにおいて現れる第２の電圧は、約マイナス５ボルトである。メモリセル３２ａ〜３２Ｎのうちのそれぞれの１つは、個別のトリガ入力ノード３４ａｃ〜３４Ｎｃに印加された信号に従ってプログラムされ、同じように挙動する。

いくつかの実施形態では、出力ドライバ回路１３０ａ〜１３０Ｎは、それぞれ、メモリセル出力信号をノード１２８ａ〜１２８Ｎにおいて受け、バッファリングされた出力信号１３２ａ〜１３２Ｎを供給するために結合される。

次に、図４を参照すると、不揮発性プログラム可能メモリアレイ２００は、図２の不揮発性プログラム可能メモリアレイ５０に類似する。しかし、メモリアレイ２００は、図２のメモリセル１２ａ〜１２Ｎの代わりに、図３のメモリセル３２ａ〜３２Ｎを含む。

ＶＤＤ電圧バス３０は、ＶＤＤ書込みドライバ回路２０６から書込み電圧２０８を受けるように結合される。また、ＶＤＤ電圧バス３０は、ＶＤＤ読出しドライバ回路２１２から読出し電圧２１４を受けるように結合される。書込み電圧２０８は、図２の書込み電圧６０と同じかまたは類似してよく、読出し電圧２１４は、図２の読出し電圧６６と同じかまたは類似してよい。いくつかの実施形態では、ＶＳＳ電圧バス３８は、接地電圧すなわちゼロ電圧と結合される。

任意の特定の時刻に、ＶＤＤ電圧バス３０は、電圧２０８および電圧２１４のうちの一方だけを受ける。特に、メモリ２００をプログラムする間に、ＶＤＤ電圧バス３０は、書込み電圧２０８を受け、メモリ２００を読み出す間に、ＶＤＤ電圧バス３０は、読出し電圧２１４を受ける。ＶＤＤ電圧バス１０に現れる電圧は、それぞれ、書込み（Ｗｒ）ノード２１０および読出し（Ｒｄ）ノード２１８において受けられる、電圧または電流の、書込み信号および読出し信号に従って決定される。

書込みイネーブル信号、例えば、ＶＤＤ電圧バス３０に現れる電圧より低い電圧の書込みイネーブル信号２１８ａは、アンチヒューズ１６ａがヒューズを溶解して、トリガ信号２１８ａを印加する前より低い抵抗になるようにさせることに貢献する。

ＶＤＤ書込みドライバ回路２１０は、書込み電圧２０８と同じかまたは類似してよいが、書込みノード２１０において受けられる書込み信号の制御の下にあるよりも連続的でありうる、電圧２０２を受けるように結合される。同様に、ＶＤＤ読出しドライバ回路２１２は、読出し電圧２１４と同じかまたは類似してよいが、読出しノード２１６において受けられる読出し信号の制御の下にあるよりも連続的でありうる、電圧２０４を受けるように、結合される。

いくつかの実施形態では、出力ドライバ回路２２２ａ〜２２２Ｎは、それぞれ、メモリセル出力信号２２０ａ〜２２０Ｎを受け、バッファリングされた出力信号２２４ａ〜２２４Ｎを供給するために結合される。

次に、図５を参照すると、不揮発性プログラム可能メモリアレイ２７０は、図３の不揮発性プログラム可能メモリアレイ１２０に類似する。しかし、メモリアレイ２７０は、図３のメモリセル３２ａ〜３２Ｎの代わりに、図２のメモリセル１２ａ〜１２Ｎを含む。

ＶＳＳ電圧バス１８は、ＶＳＳ書込みドライバ回路２８２から書込み電圧２８４を受けるように結合される。また、ＶＳＳ電圧バス１８は、ＶＳＳ読出しドライバ回路２８８から読出し電圧２９０を受けるように結合される。書込み電圧２８４は、図３の書込み電圧１３６と同じかまたは類似してよく、読出し電圧２９０は、図３の読出し電圧１４２と同じかまたは類似してよい。いくつかの実施形態では、ＶＤＤ電圧バス１０は、接地電圧すなわちゼロ電圧と結合される。

任意の特定の時刻に、ＶＳＳ電圧バス１８は、電圧２８４および電圧２９０のうちの一方だけを受ける。特に、メモリ２７０をプログラムする間に、ＶＳＳ電圧バス１８は、書込み電圧２８４を受け、メモリ２７０を読み出す間に、ＶＳＳ電圧バス１８は、読出し電圧２９０を受ける。ＶＳＳ電圧バス１８に現れる電圧は、それぞれ、書込み（Ｗｒ）ノード２８６および読出し（Ｒｄ）ノード２９２において受けられる、電圧または電流の、書込み信号および読出し信号に従って決定される。

書込みイネーブル信号、例えば、ＶＳＳ電圧バス１８に現れる電圧より高い電圧の書込みイネーブル信号２７２ａは、アンチヒューズ１６ａがヒューズを溶解して、トリガ信号を印加する前より低い抵抗になるようにさせることに貢献する。

ＶＳＳ書込みドライバ回路２８２は、書込み電圧２８２と同じかまたは類似してよいが、書込みノード２８６で受けられる書込み信号の制御の下にあるよりも連続的でありうる、電圧２９６を受けるように、結合される。同様に、ＶＳＳ読出しドライバ回路２８８は、読出し電圧２９０と同じかまたは類似してよいが、読出しノード２９２において受けられる読出し信号の制御の下にあるよりも連続的でありうる、電圧２９４を受けるように、結合される。

いくつかの実施形態では、出力ドライバ回路２７６ａ〜２７６Ｎは、それぞれ、メモリセル出力信号２７４ａ〜２７４Ｎを受け、バッファリングされた出力信号２８０ａ〜２８０Ｎを供給するために結合される。

次に、図６を参照すると、グラフ３４０は、メモリセル出力ノード電圧を単位とする目盛を有する水平軸、およびメモリセル電流を単位とする目盛を有する垂直軸を有する。図２のメモリセル１２ａを例として取り上げると、いくつかの実施形態における、ノード１２ａａにおいて現れる電圧に相当するメモリセル出力ノード電圧は、ＮＭＯＳ ＦＥＴ ７０ａの第１のノード１６ａａと第２のノード１６ａｂとの間の電圧、すなわちドレイン−ソース電圧と同じである。いくつかの実施形態における、第１のノード１２ａｃから第２のノード１２ａｄまで通過する電流に相当するメモリセル電流は、ＮＭＯＳ ＦＥＴ ７０ａを通過するドレイン電流と、実質的に同じである。

ポイント３５０は、ポイント３５０に対応する書込み電圧６０（図２）がメモリセル１２ａに印加されたとき、および書込みイネーブル信号７２ａが低であるとき、すなわちゼロボルトのときの、最大のドレイン−ソース降伏電圧に対応する。ポイント３５０は、接地ゲートに短絡され、接地バルクに短絡されたドレインソース降伏電圧を意味するＢＶｄｓｓＳとして知られている。この状況では、低インピーダンス経路が、ノード１６ａａとノード１６ａｂとの間に形成され、ドレイン電流が、ドレイン−ボディ接合アバランシェ降伏により、ＮＭＯＳ ＦＥＴ ７０ａを通って流れ始める。それゆえ、ドレイン−ソース降伏電圧３５０以上の電圧が、メモリセル、例えば図２の１２ａに印加されるときに、メモリセル１２ａは、書込みイネーブル信号７２ａにかかわらずにトリガされ、アンチヒューズ１６ａ（図２）が２端子デバイスとして動作するようにさせる。言い換えれば、図２の書込み電圧６０（または、より詳細には、書込み電圧６０とＶＳＳ電圧バス１８との間の差）がドレイン−ソース降伏電圧３５０より十分に高い場合、望ましくないメモリセル１２ａのプログラミングが生じる。

ポイント３４６は、ポイント３４６に対応する書込み電圧６０（図２）がメモリセル１２ａに印加されたとき、および書込みイネーブル信号７２ａが高であるとき、すなわちノード１６ａａとノード１６ａｂとの間のボディ−ソース間ダイオードに順方向バイアスをかけるときに得られる、最小のドレイン−ソース降伏電圧に対応する。この状況では、低インピーダンス経路が、ノード１６ａａとノード１６ａｂとの間に形成され、ドレイン電流が、ドレイン−ボディ接合アバランシェ降伏、および寄生的なドレイン−ボディ−ソース横ＮＰＮバイポーラトランジスタの動作によってもたらされる増倍率により、ＮＭＯＳ ＦＥＴ ７０ａを通って流れ始める。それゆえ、ポイント３４６における電圧より低い電圧を印加することでは、メモリセルにプログラミングの効果を引き起こさない。このポイント３４６は、接地ゲートに短絡され、バルクにオープンであるドレインソース降伏電圧を意味するＢＶｄｓｓＯとして知られている。上で説明された２つの降伏電圧レベル３５０および３４６は、プログラミング窓３５２の境界に対応する。プログラミング窓３５２の中のドレイン−ソース電圧、例えばポイント３４８に対応する電圧を印加することで、アンチヒューズは、書込みイネーブル信号７２ａにだけ応答してヒューズが溶解する、３端子デバイスとして動作するようになる。

ポイント３４８は、やはり書込み信号７２ａ（図２）が低、すなわちゼロボルトであるときの、ドレイン−ソース降伏電圧３５０より低いドレイン−ソース電圧に対応する。この状況では、ドレイン電流は、アンチヒューズ１６ａを通って流れず、メモリセル１２ａはプログラムされないままである。

本明細書で説明されるメモリセルのプログラミングメカニズムを説明するために、ヒューズおよびアンチヒューズの分岐電流（ｂｒａｎｃｈ ｃｕｒｒｅｎｔ）および、その、出力セルノードにおける電圧に対する関係が、以下に説明される。電流は、ヒューズおよびアンチヒューズの両方に対して同じであるので、図解法が、両要素の特性曲線（ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｃｕｒｖｅ）を交叉させることによって得られる。

３７０ａ、３７０ｂ、３７０ｃおよび３７０ｅの部分を有する曲線３７０は、書込みイネーブル信号７２ａが低であるとき、すなわち短絡回路がノード１６ａｃとノード１６ａｂとの間に存在するときの、プログラム前のアンチヒューズ１６ａ（図２）の特性曲線に対応する。

３５４ａ、３５４ｂ、３５４ｃの部分を有する曲線３５４は、書込みイネーブル信号７２ａが、ＦＥＴ １６ａのボディ−ソース接合をゼロでない電流で順方向にバイアスする、高であるときの、プログラム前のアンチヒューズ１６ａ（図２）の特性曲線に対応する。

曲線３５８は、アンチヒューズ１６ａ（図２）がプログラムされ、アンチヒューズ１６ａのドレイン１６ａａとソース１６ａｂとの間に低抵抗（ほぼ短絡回路）を結果としてもたらされた後の、アンチヒューズ１６ａの特性曲線に対応する。

曲線３６４は、プログラム前、すなわち非常に低いインピーダンスの、ヒューズ１４ａ（図２）の特性曲線に対応する。
曲線３６７は、プログラムされ、非常に高いインピーダンスを結果としてもたらされた後の、ヒューズ１４ａ（図２）の特性曲線に対応する。

ポイント３４８で始まる正常なプログラミング動作では、書込み電圧６０（図２）が、最初にメモリセル１２ａに（すなわち、図２のＶＤＤ電圧バス１０に）印加され、一方、書込みイネーブル信号７２ａは、低に保持される。この状況のもとで、メモリセル電流、すなわちヒューズ１４ａおよびアンチヒューズ１６ａを通って流れる電流はゼロに等しく、出力ノード１２ａａにおいて現れる電圧は、書込み電圧６０（図２）に等しく、曲線部分３７０ａと曲線３６４との交点に対応する。

書込みイネーブル信号７２ａ（図２）が印加されると、プログラミング動作が始まり、アンチヒューズの特性曲線が、曲線３７０から曲線３５４に変わり、一方、ヒューズ１４ａの特性曲線は、曲線３６４に等しいままである。アンチヒューズ１６ａにおけるそのような変化が、ポイント３６２に対応する新しい平衡点を引き起こす。

ポイント３６２において、アンチヒューズ１６ａの中、およびトランジスタ６８ａ（図２）の中の電力消費が、アンチヒューズ１６ａの温度の上昇を引き起こし、アンチヒューズ１６ａは、熱暴走を被り始め、アンチヒューズ１６ａの特性曲線が、特性曲線３５４から特性曲線３５８に、結果として変化する。特性曲線の変化は、メモリセル１２ａに新しい平衡ポイント３６６をもたらし、その点において、高いメモリセル電流値３７２が到達される。

ポイント３６６において、高い電流値３７２に到達すると、ヒューズ１４ａは、電力を、その能力を超えて消費してヒューズに破壊、すなわち開路（ｏｐｅｎ）を引き起こすことを余儀なくされ、その特性曲線が、低インピーダンスのプログラムされていない特性曲線３６４から非常に高いインピーダンスのプログラムされた特性曲線３６７に変わる。それゆえ、新しい平衡ポイント３４２が、曲線３６７と曲線３５８との交点において達成され、その交点は、実質的にゼロ電流およびゼロ電圧を表す。その結果、メモリセル電流は、ヒューズ１４ａおよびアンチヒューズ１６ａを飛ばすことを止め、プログラミング動作が完了される。

特定の一実施形態では、高いドレイン電流値３７２は、約２００ｍＡである。
関連するソース抵抗、すなわち、ＶＤＤ書込みドライバ回路５６（図２）のソース抵抗に、ヒューズ１４ａの抵抗およびすべての抵抗性相互接続を加算した抵抗が、十分に低く保持される場合、上で説明された動作は、ＶＤＤプログラミング窓３５２の中の任意の書込み電圧６０（図２）に対して実施されうる。

ポイント３４８は、プログラムされていないメモリセル１２ａに対応することを、理解されたい。ポイント３４８において、メモリセルを通る電流は、実質的にゼロである。したがって、プログラム前には、メモリセル１２ａは、非常に高いインピーダンスを有し、非常に少ない電力を引き出す。ひとたびメモリセル１２ａのプログラミングが達成され、ポイント３４２に到達すると、メモリセル１２ａを通る電流は、やはり実質的にゼロであることも、理解されたい。したがって、プログラム後には、メモリセル１２ａは、やはり、非常に高い抵抗を有し、非常に少ない電力を引き出す。

最初に書込み電圧３４８（図２の６０）を印加し、次いで書込みイネーブル信号７２ａ（図２）を印加する変わりに、その逆の配置もまた、メモリセルをプログラムするために使用されうることも、理解されたい。特に、書込みイネーブル信号７２ａが最初に印加されてよく、特性曲線３５４が最初に達成され、初期平衡点がポイント３４２として示される平衡点に等しくされることが、結果としてもたらされる。その後、書込み電圧６０が、図２のＶＤＤ書込みバス１０に印加されてよく、ＦＥＴ １６ａが、ポイント３６２に到達するまで特性曲線３５４をたどることが、結果としてもたらされる。次いで、プログラミングが、上で説明された方法で進行する。

いくつかの配置では、ポイント３４８からポイント３６６への遷移は、１マイクロ秒の約１０分の１で達成され、最終のポイント３４２は、書込みイネーブル信号７２ａが印加された時刻から約１マイクロ秒で到達される。

いくつかの実施形態では、ポイント３５０は、約１２ボルト〜１５ボルトの範囲にあり、ポイント３４６は、約７ボルト〜９ボルトの範囲にあり、図２の書込み電圧６０よりわずかに低い、ポイント３４８は、約１０ボルトである。いくつかの実施形態では、ポイント３６６は、約２００ｍＡの所にある。

いくつかの実施形態では、アンチヒューズ、例えば図２のアンチヒューズ１６ａは、ＣＭＯＳまたはＢｉＣＭＯＳ半導体プロセスで製造され、約１マイクロメートルのゲート幅および約１マイクロメートルのゲート長さを有する。

いくつかの実施形態では、ヒューズ、例えば図２のヒューズ１４ａは、アルミニウム金属化層で製造され、約０．５オームのプログラムされていない抵抗と、約１マイクロメートルの厚さと、約１マイクロメートルの幅と、約５マイクロメートルの長さとを有する。いくつかの実施形態では、書込みドライバ回路、例えば図２の書込みドライバ回路５６は、約２０オームの出力抵抗を有する。

ポイント３４４は、プログラミング窓３５４の電圧より低い読出し電圧、例えば図２の読出し電圧６６に対応する。
グラフ３４０の電圧は、図２のメモリアレイ５０に関連する電圧を表しており、同様の電圧および動作が、図４のメモリ２００と関係づけられうることが、理解されよう。図３および図５のメモリ１２０および２７０は、それぞれ、ＶＳＳ電圧バス３８、１８に印加される書込み電圧で動作するので、ＶＤＤ電圧バス３０、１０より低い電圧が、それらのメモリに印加されなければならないこともまた、理解されよう。しかし、グラフ３４０に基づいて、適切な電圧を特定することは、当業者には可能であろう。

次に、図７を参照すると、不揮発性再プログラム可能メモリセル４００は、第１のノード４０４ａおよび第２のノード４０４ｂを有する第１のヒューズ４０４を含む。また、メモリセル４００は、トリガノード４０６ｃ、第１のノード４０６ａ、および第２のノード４０６ｂを有する第１のアンチヒューズ４０６を含む。第１のアンチヒューズ４０６の第１のノード４０６ａは、第１のヒューズ４０４の第２のノード４０４ｂと結合される。また、メモリセル４００は、第１のノード４１４ａおよび第２のノード４１４ｂを有する第２のヒューズ４１４を含む。第２のヒューズ４１４の第１のノード４１４ａは、第１のヒューズ４０４の第２のノード４０４ｂと結合される。また、メモリセル４００は、トリガノード４１６ｃ、第１のノード４１６ａ、および第２のノード４１６ｂを有する第２のアンチヒューズ４１６を含む。第２のアンチヒューズ４１６の第１のノード４１６ａは、第２のヒューズ４１４の第２のノード４１４ｂと結合される。第２のアンチヒューズ４１６の第２のノード４１６ｂは、第１のヒューズ４０４の第１のノード４０４ａと結合される。

１回限り再プログラム可能な配置では、第２のアンチヒューズ４１６の第１のノード４１６ａおよび第２のヒューズ４１４の第２のノード４１４ｂが、任意選択のメモリセル出力ノード４０２ｘと結合される。この配置によって、第１のプログラミングにおいて、書込み電圧がＶＤＤ電圧バス４１２に印加されながら、第１の書込み信号４１０が第１の書込みイネーブルノード４０２ｂに印加されることによって、第１のアンチヒューズ４０６が溶解されて低抵抗状態になり、第１のヒューズ４０４が飛ばされて高抵抗状態になる。第１の再プログラミングに際して、書込み電圧がＶＤＤ電圧バス４１２に印加されながら、書込み信号４２０が第２の書込みイネーブルノード４０２ｅに印加されることによって、第２のアンチヒューズ４１６が溶解されて低抵抗状態になり、第２のヒューズ４１４が飛ばされて高抵抗状態になる。

上で説明された１回限り再プログラム可能な配置では、第３のヒューズ４２２および第３のアンチヒューズ４２４は使用されないことが、理解されよう。これらの配置に対して、動作中に、読出し電圧がＶＤＤ電圧バス４１２とＶＳＳ電圧バス４１４との間に印加されると、第１の電圧または第２の電圧を有する信号４３２が、メモリセル出力ノード４０２ｘに現れる。第１の電圧および第２の電圧は、プログラムされたとき、また再プログラムされたときの、メモリセル４００の第１の２値状態および第２の２値状態を示す。

しかし、２回再プログラム可能な配置では、不揮発性再プログラム可能メモリセル４００はまた、第１のノード４２２ａおよび第２のノード４２２ｂを有する第３のヒューズ４２２を含む。これらの配置では、メモリセル４００はまた、トリガノード４２４ｃ、第１のノード４２４ａ、および第２のノード４２４ｂを有する第３のアンチヒューズ４２４を含むことができる。第３のアンチヒューズ４２４の第１のノード４２４ａが、第３のヒューズ４２２の第２のノード４２２ｂと結合される。第３のアンチヒューズ４２４の第１のノード４２４ａおよび第３のヒューズ４２２の第２のノード４２２ｂが、メモリセル出力ノード４０２ａと結合される。

第１の再プログラミングは、上で論じられている。第２の再プログラミングを達成するために、書込み電圧がＶＤＤ電圧バス４１２に印加されながら、第３の書込み信号４２８が第３の書込みイネーブルノード４０２ｆに印加されることによって、第３のアンチヒューズ４２４が溶解されて、低抵抗状態になり、第３のヒューズ４２２が飛ばされて、高抵抗状態になる。

示されたすべてのヒューズおよびアンチヒューズを有する実施形態に対して、動作中に、第１の電圧または第２の電圧を有する信号４３０が、メモリセル出力ノード４０２ａにおいて現れ、メモリセル出力ノード４０２ｘは使用されない。第１の電圧および第２の電圧は、読出し電圧が、ＶＤＤ電圧バス４１２とＶＳＳ電圧バス４１４との間に印加されるときに現れる。第１の電圧および第２の電圧は、プログラムする前、プログラムされたとき、１回目に再プログラムされたとき、および２回目に再プログラムされたときの、メモリセル４００の第１の２値状態および第２の２値状態を示す。

メモリセル４００は、１回のプログラミングおよび２回の再プログラミングを可能にするように構成されているが、より多くのヒューズおよびより多くのアンチヒューズを有する他のメモリセルが、４回以上のプログラミングを提供することができることが、理解されよう。

本明細書で引用されたすべての参考文献は、参照によりその全体を本明細書に組み込む。
本発明の好ましい実施形態を説明したが、それらの概念を包含する他の実施形態が使用されうることは、今や、当業者には、明らかとなろう。それゆえ、これらの実施形態は、開示された実施形態に限定されるものではなく、添付の特許請求の範囲の趣旨および範囲によってのみ、限定されるべきであることが、意識される。

Claims (27)

1. メモリセル書込みイネーブルノードおよびメモリセル出力ノードと、
   第１のノードおよび第２のノードを有するヒューズと、
   トリガノード、第１のノード、および第２のノードを有するアンチヒューズとを備え、前記トリガノードは、前記メモリセル書込みイネーブルノードと結合され、前記アンチヒューズの前記第１のノードおよび前記ヒューズの前記第２のノードは、前記メモリセル出力ノードと結合され、前記メモリセル出力ノードにおいて現れる第１および第２の電圧が、前記メモリセルの第１の２値状態および第２の２値状態を示す、
   メモリセル。
2. 最初に、前記メモリセルをプログラムする前に、前記ヒューズは、前記ヒューズの前記第１のノードと前記第２のノードとの間に、前記アンチヒューズの前記第１のノードと前記第２のノードとの間の、前記アンチヒューズのより高い初期抵抗と比べて、より低い初期抵抗を有する、請求項１に記載のメモリセル。
3. 前記メモリセルをプログラムした後に、前記ヒューズは、前記ヒューズの前記第１のノードと前記第２のノードとの間に、前記ヒューズの前記より低い初期抵抗と比べて、より高いプログラムされた抵抗を有し、前記アンチヒューズは、前記アンチヒューズの前記第１のノードと前記第２のノードとの間に、前記アンチヒューズの前記より高い初期抵抗および前記ヒューズの前記より高いプログラムされた抵抗の両方と比べて、より低いプログラムされた抵抗を有する、請求項２に記載のメモリセル。
4. 最初に、前記メモリセルをプログラムする前に、前記ヒューズの前記第１のノードと前記アンチヒューズの前記第２のノードとの間の抵抗が、約１メグオームより大きく、前記メモリセルをプログラムした後に、前記ヒューズの前記第１のノードと前記アンチヒューズの前記第２のノードとの間の前記抵抗が、やはり、約１メグオームより大きい、請求項３に記載のメモリセル。
5. 前記メモリセルを読み出す間に、前記メモリセルが、前記メモリセルのプログラムの前と後で、実質的に同じ電力消費を有する、請求項３に記載のメモリセル。
6. 前記メモリセルは、前記メモリセルのプログラムの前と後で、前記ヒューズの前記第１のノードと前記アンチヒューズの前記第２のノードとの間に、実質的に同じ抵抗を有する、請求項３に記載のメモリセル。
7. 前記ヒューズの前記第１のノードおよび前記アンチヒューズの前記第２のノードは、前記メモリセルの前記プログラミングの間に、書込み電圧差を受けるように結合される、請求項３に記載のメモリセル。
8. 前記ヒューズの前記第１のノードおよび前記アンチヒューズの前記第２のノードは、前記メモリセルを読み出す間に、読出し電圧差を受けるように結合される、請求項７に記載のメモリセル。
9. 前記読出し電圧差は、前記書込み電圧差と異なる、請求項８に記載のメモリセル。
10. 前記メモリセルを前記第１の２値状態から前記第２の２値状態にプログラムする間に、所定の書込み電圧は、前記ヒューズの前記第１のノードと前記アンチヒューズの前記第２のノードとの間に印加され、前記アンチヒューズは、所定の電圧−電流信号を前記トリガノードにおいて受けるように構成され、前記所定の電圧−電流信号に応答して、前記アンチヒューズが、不可逆的に抵抗を変え、前記アンチヒューズの前記第１のノードと前記第２のノードとの間に、前記アンチヒューズのより高い初期抵抗と比べ、より低いプログラムされた抵抗を有するように構成され、前記アンチヒューズが抵抗を変えることに応答して、前記ヒューズは、不可逆的に抵抗を変え、前記ヒューズの前記第１のノードと前記第２のノードとの間に、前記ヒューズのより低い初期抵抗と比べ、また前記アンチヒューズの前記より低いプログラムされた抵抗と比べて、より高いプログラムされた抵抗を有し、読出し電圧は、前記ヒューズの前記第１のノードと前記アンチヒューズの前記第２のノードとの間に印加されるときに、前記メモリセル出力ノードにおいて現れる前記電圧は、前記第１の電圧から前記第２の電圧に、結果として変化するように構成される、請求項１に記載のメモリセル。
11. 複数のメモリセルを備えるメモリアレイであって、前記複数のメモリセルは、
    対応する複数のメモリセル書込みイネーブルノードおよび対応する複数のメモリセル出力ノードと、
    各ヒューズが第１の個別のノードおよび第２の個別のノードを有する、対応する複数のヒューズと、
    各アンチヒューズが、個別のトリガノード、個別の第１のノード、および個別の第２のノードを有する、対応する複数のアンチヒューズとを備え、各ヒューズの前記トリガノードは、前記複数のメモリセル書込みイネーブルノードのうちの個別の１つと結合され、各ヒューズの前記第２のノードおよび各アンチヒューズの前記第１のノードは、複数のメモリセル出力ノードのうちの個別の１つと結合され、前記複数のメモリセル出力ノードのうちの個別の１つにおいて現れる個別の第１の電圧および第２の電圧は、前記複数のメモリセルのうちの各個別の１つの個別の第１の２値状態および第２の２値状態を示す、
    メモリアレイ。
12. 個別のヒューズおよび個別のアンチヒューズを有する前記複数のメモリセルのうちの選択された１つをプログラムする前に、最初に、前記個別のヒューズは、前記個別のヒューズの前記第１のノードと前記第２のノードとの間に、前記個別のアンチヒューズの前記第１のノードと前記第２のノードとの間の前記個別のアンチヒューズのより高い初期抵抗と比べてより低い初期抵抗を有する、請求項１１に記載のメモリアレイ。
13. 前記複数のメモリセルのうちの前記選択された１つをプログラムした後に、前記個別のヒューズは、前記個別のヒューズの前記第１のノードと前記第２のノードとの間に、前記個別のヒューズの前記より低い初期抵抗と比べて、より高いプログラムされた抵抗を有し、前記個別のアンチヒューズは、前記個別のアンチヒューズの前記第１のノードと前記第２のノードとの間に、前記個別のアンチヒューズの前記より高い初期抵抗および前記ヒューズの前記より高いプログラムされた抵抗の両方と比べてより低いプログラムされた抵抗を有する、請求項１２に記載のメモリアレイ。
14. 最初に、前記複数のメモリセルのうちの前記選択された１つをプログラムする前に、前記個別のヒューズの前記第１のノードと前記個別のアンチヒューズの前記第２のノードとの間の抵抗は、約１メグオームより大きく、前記選択されたメモリセルをプログラムした後に、前記個別のヒューズの前記第１のノードと前記個別のアンチヒューズの前記第２のノードとの間の前記抵抗はまた、約１メグオームより大きい、請求項１３に記載のメモリアレイ。
15. 前記複数のメモリセルのうちの前記選択された１つは、前記選択されたメモリセルのプログラムの前と後で、実質的に同じ電力消費を有する、請求項１３に記載のメモリアレイ。
16. 前記複数のメモリセルのうちの前記選択された１つは、前記選択されたメモリセルのプログラムの前と後で、前記個別のヒューズの前記第１のノードと前記個別のアンチヒューズの前記第２のノードとの間に、実質的に同じ抵抗を有する、請求項１３に記載のメモリアレイ。
17. 前記メモリアレイをプログラムする間に、前記複数のヒューズの各１つの前記第１のノードと前記複数のアンチヒューズの各１つの前記第２のノードとの間に、書込み電圧差を生成するように構成されている書込みドライバ回路をさらに含む、請求項１１に記載のメモリアレイ。
18. 前記メモリアレイを読み出す間に、前記複数のヒューズの各１つの前記第１のノードと前記複数のアンチヒューズの各１つの前記第２のノードとの間に、読出し電圧差を生成するように構成される読出しドライバ回路をさらに含む、請求項１７に記載のメモリアレイ。
19. 前記読出し電圧差は、前記書込み電圧差と異なる、請求項１８に記載のメモリアレイ。
20. 前記複数のメモリセルのうちの選択された１つを、前記第１の２値状態から前記第２の２値状態にプログラムする間に、書込み電圧が、前記複数のヒューズの各１つの前記第１のノードと前記複数のアンチヒューズの各１つの前記第２のノードとの間に印加され、前記複数のメモリセルのうちの前記選択された１つは、個別のヒューズおよび個別のアンチヒューズを有し、前記個別のアンチヒューズは、所定の電圧−電流信号を、前記個別のトリガノードにおいて受けるように構成され、前記所定の電圧−電流信号に応答して、前記個別のアンチヒューズは、不可逆的に抵抗を変え、前記個別のアンチヒューズの前記第１のノードと前記第２のノードとの間に、前記個別のアンチヒューズのより高い初期抵抗と比べてより低いプログラムされた抵抗を有するように構成され、前記個別のアンチヒューズが抵抗を変えることに応答して、前記個別のヒューズは、不可逆的に抵抗を変え、前記個別のヒューズの前記第１のノードと前記第２のノードとの間に、前記個別のヒューズのより低い初期抵抗と比べて、また前記アンチヒューズの前記より低いプログラムされた抵抗と比べてより高いプログラムされた抵抗を有し、読出し電圧は、前記ヒューズの前記第１のノードと前記アンチヒューズの前記第２のノードとの間に印加されるときに、前記複数のメモリセルのうちの前記選択された１つの前記メモリセル出力ノードにおいて現れる前記電圧が、前記第１の電圧から前記第２の電圧に結果として変化するように構成される、請求項１１に記載のメモリアレイ。
21. 第１および第２のメモリセル書込みイネーブルノードならびにメモリセル出力ノードと、
    第１のノードおよび第２のノードを有する第１のヒューズと、
    トリガノード、第１のノード、および第２のノードを有する第１のアンチヒューズであって、前記アンチヒューズの前記第１のノードが前記第１のヒューズの前記第２のノードと結合され、前記第１のアンチヒューズの前記トリガノードが前記第１のメモリセル書込みイネーブルノードと結合される、第１のアンチヒューズと、
    第１のノードおよび第２のノードを有する第２のヒューズであって、前記第２のヒューズの前記第１のノードが前記第１のヒューズの前記第２のノードと結合される、第２のヒューズと、
    トリガノード、第１のノード、および第２のノードを有する第２のアンチヒューズとを備え、前記第２のアンチヒューズの前記トリガノードは、前記第２のメモリセル書込みイネーブルノードと結合され、前記第２のアンチヒューズの前記第１のノードおよび前記第２のヒューズの前記第２のノードは前記メモリセル出力ノードと結合され、前記第２のアンチヒューズの前記第２のノードは前記第１のヒューズの前記第１のノードと結合される、メモリセル。
22. 前記第１のヒューズは、最初、プログラムする前に、前記第１のヒューズの前記第１のノードと前記第２のノードとの間に、比較的低い抵抗を有し、前記第１のアンチヒューズは、最初に、プログラムする前に、前記第１のアンチヒューズの前記第１のノードと前記第２のノードとの間に比較的高い初期抵抗を有し、前記第２のヒューズは、最初に、プログラムする前に、前記第２のヒューズの前記第１のノードと前記第２のノードとの間に、比較的低い初期抵抗を有し、前記第２のアンチヒューズは、最初に、プログラムする前に、前記第２のアンチヒューズの前記第１のノードと前記第２のノードとの間に、比較的高い初期抵抗を有する、請求項２１に記載のメモリセル。
23. 最初に、前記メモリセルをプログラムする前に、前記第１のヒューズの前記第１のノードと前記第１のアンチヒューズの前記第２のノードとの間の抵抗は、約１メグオームより大きく、前記メモリセルをプログラムした後に、前記第１のヒューズの前記第１のノードと前記第１のアンチヒューズの前記第２のノードとの間の前記抵抗はまた、約１メグオームより大きい、請求項２２に記載のメモリセル。
24. 前記第１のヒューズの前記第１のノードおよび前記第１のアンチヒューズの前記第２のノードは、前記メモリセルの前記プログラミングの間に、書込み電圧差を受けるように結合される、請求項２２に記載のメモリセル。
25. 前記第１のヒューズの前記第１のノードおよび前記第１のアンチヒューズの前記第２のノードは、前記メモリセルの前記読出しの間に、読出し電圧差を受けるように結合される、請求項２４に記載のメモリセル。
26. 前記読出し電圧差は、前記書込み電圧差と異なる、請求項２５に記載のメモリセル。
27. 前記メモリセルを第１の２値状態から第２の２値状態にプログラムする間に、所定の書込み電圧は、前記第１のヒューズの前記第１のノードと前記第１のアンチヒューズの前記第２のノードとの間に印加され、前記第１のアンチヒューズは、第１の所定の電圧−電流信号を前記第１のアンチヒューズの前記トリガノードにおいて受けるように構成され、前記第１の所定の電圧−電流信号に応答して、前記第１のアンチヒューズは、不可逆的に抵抗を変え、前記第１のアンチヒューズの前記第１のノードと前記第２のノードとの間に、前記より高い初期抵抗と比べてより低いプログラムされた抵抗を有するように構成され、前記第１のアンチヒューズが抵抗を変えることに応答して、前記第１のヒューズは、不可逆的に抵抗を変え、前記第１のヒューズの前記第１のノードと前記第２のノードとの間に、前記第１のヒューズの前記より低い初期抵抗と比べてまた、前記第１のアンチヒューズの前記より低いプログラムされた抵抗と比べてより高いプログラムされた抵抗を有し、読出し電圧は、前記第１のヒューズの前記第１のノードと前記第１のアンチヒューズの前記第２のノードとの間に印加されるときに、前記第２のヒューズの前記第２のノードにおいて現れる前記電圧は、第１の電圧から第２の電圧に、結果として変化するように構成され、前記メモリセルを前記第２の２値状態から前記第１の２値状態に再プログラムする間に、前記第２のアンチヒューズは、第２の所定の電圧−電流信号を前記第２のアンチヒューズの前記トリガノードにおいて受けるように構成され、前記第２の所定の電圧−電流信号に応答して、前記第２のアンチヒューズは、不可逆的に抵抗を変え、前記第２のヒューズの前記第１のノードと前記第２のノードとの間に、前記より高い初期抵抗と比べてより低い再プログラムされた抵抗を有するように構成され、前記第２のアンチヒューズが抵抗を変えることに応答して、前記第２のヒューズは、不可逆的に抵抗を変え、前記第２のヒューズの前記第１のノードと前記第２のノードとの間に、前記第２のヒューズの前記より低い初期抵抗と比べて、また前記第２のアンチヒューズの前記より低いプログラムされた抵抗と比べて、より高い再プログラムされた抵抗を有し、読出し電圧は、前記第１のヒューズの前記第１のノードと前記第１のアンチヒューズの前記第２のノードとの間に印加されるときに、前記第２のヒューズの前記第２のノードにおいて現れる前記電圧は、前記第２の電圧から前記第１の電圧に、結果として変化するように構成される、請求項２１に記載のメモリセル。

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