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Die
Erfindung betrifft eine Datenausleseschaltung und ein Halbleiterbauteil
mit einer solchen.
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In
den letzten Jahren haben Halbleiterbauteile unter Verwendung eines
Widerstandsänderungsspeichers,
der mit hoher Dichte auf einem Halbleitersubstrat montiert werden
kann, als nichtflüchtige Speicher
mit großem
Speichervermögen
Aufmerksamkeit auf sich gezogen. Ein Widerstandsänderungsspeicher ist beispielsweise
ein MRAM (Magnetic Random Access Memory), der so konfiguriert ist, dass
sein Innenwiderstand abhängig
vom Speicherdatenwert (0 oder 1) erhöht oder erniedrigt ist.
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Ein
Halbleiterbauteil unter Verwendung eines Widerstandsänderungsspeichers
verfügt über eine
Struktur, bei der der letztere an einem Punkt angeordnet ist, an
dem eine Bitleitung und eine Wortleitung einander schneiden und
eine Datenausleseschaltung mit ihm verbunden ist, wobei im Widerstandsänderungsspeicher
gespeicherte Daten unter Verwendung der Datenausleseschaltung dadurch gelesen
werden, dass die Stärke
eines Stroms erfasst wird, wie er im Widerstandsänderungsspeicher fließt, wenn
das Potenzial der Bitleitung auf ein vorbestimmtes Vorspannungspotenzial
eingestellt wird.
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Wie
es in der 7 dargestellt
ist, verfügt eine
einschlägige
Datenausleseschaltung 101 über ein Halbleiterbauteil,
um das Potenzial einer Bitleitung 102 auf ein vorbestimmtes
Vorspannungspotenzial einzustellen, wobei sie so konfiguriert ist,
dass eine Stromwandlerschaltung 104 parallel zu einem Widerstandsänderungsspeicher 103 geschaltet
ist, wobei dafür
gesorgt wird, dass das Potenzial der Bitleitung 102 auf
das vorbestimmte Vorspannungspotenzial angehoben wird, wenn Daten
unter Verwendung der Stromwandlerschaltung 104 gelesen
werden, wobei das Vorspannungspotenzial an den Widerstandsänderungsspeicher 103 gelegt
wird (s. z. B. US-A-6205073).
In der Figur sind noch ein Decodierer 105 und eine Stromquelle 106 dargestellt.
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Bei
der einschlägigen
Datenausleseschaltung 101 unter Verwendung der Stromwandlerschaltung 104 verstreicht
jedoch eine Zeit von einigen μs, bis
sich das Potenzial der Bitleitung 102 auf dem Vorspannungspotenzial
stabilisiert, da dieses ausgehend von einem Anfangswert von typischerweise
0 V auf seinen vorbestimmten Wert von z. B. 0,4 V ansteigen muss,
wenn Daten auszulesen sind.
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Aus
diesem Grund bestehen bei einem Halbleiterbauteil unter Verwendung
der einschlägigen
Datenausleseschaltung 101 Schwierigkeiten beim sequenziellen
Auslesen von Daten mit hoher Geschwindigkeit.
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Der
Erfindung liegt die Aufgabe zugrunde, eine Datenausleseschaltung
und ein Halbleiterbauteil zu schaffen, mit denen Daten mit hoher
Geschwindigkeit gelesen werden können.
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Diese
Aufgabe ist durch die Datenausleseschaltung gemäß dem beigefügten Anspruch
1 und das Halbleiterbauteil gemäß dem beigefügten Anspruch
3 gelöst.
Vorteilhafte Weiterbildungen sind Gegenstand eines jeweiligen abhängigen Anspruchs.
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Wenn
bei einer Ausführungsform
der Erfindung Speicherdaten gelesen werden, wird dafür gesorgt,
nachdem das Potenzial der Bitleitung vorab auf ein vorbestimmtes
Potenzial angehoben wurde, das erhöhte Potenzial weiter auf das
vorbestimmte Vorspannungspotenzial ansteigt, damit das Potenzial der
Bitleitung innerhalb einer kurzen Periode auf dem Vorspannungspotenzial
stabilisiert werden kann, so dass die Speicherdaten innerhalb einer
kurzen Zeitperiode aus dem Widerstands änderungsspeicher gelesen werden
können
und eine Leseoperation mit höherer
Geschwindigkeit realisiert werden kann.
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D.
h., dass die zum Vorab-Laden der Bitleitung erforderliche Zeit verkürzt werden
kann, da dafür
gesorgt wird, dass das Potenzial derselben dadurch vorab auf das
vorbestimmte Potenzial ansteigt, dass eine elektrische Ladung, die
sich in der mit der Bitleitung verbundenen Kapazität angesammelt
hat, zwischen dieser und derjenigen der Bitleitung verteilt wird.
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Außerdem wird,
nachdem der Auslesestrom verstärkt
wurde, der abhängig
vom Speicherzustand im Widerstandsänderungsspeicher und dem als Schwellenwert
dienenden Referenzstrom variiert, wenn der Speicherzustand des Widerstandsänderungsspeichers
ermittelt wird, die Stromdifferenz zwischen diesen Werten ausgegeben.
Daher kann die Stromdifferenz (Spanne) zwischen dem Auslesestrom
und dem Referenzstrom erhöht
werden, wodurch der Speicherzustand des Widerstandsänderungsspeichers
genau ermittelt werden kann.
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Die
Erfindung wird nachfolgend anhand von durch Figuren veranschaulichten
Ausführungsformen
näher erläutert.
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1 ist
ein Schaltbild, das ein Halbleiterbauteil gemäß einer Ausführungsform
der Erfindung zeigt;
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2–5 sind
Schaltbilder zum Erläutern des
Betriebs einer Datenausleseschaltung gemäß einer Ausführungsform
der Erfindung;
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6 ist
ein zeitbezogenes Diagramm zum Erläutern des Betriebstimings einer
Datenausleseschaltung gemäß einer
Ausführungsform
der Erfindung; und
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7 ist
ein Schaltbild, das eine Datenausleseschaltung gemäß dem Stand
der Technik zeigt.
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Die
Erfindung betrifft ein Halbleiterbauteil, wie einen Halbleiterspeicherchip,
unter Verwendung eines Widerstandsänderungsspeichers als Speicherzelle,
dessen Innenwiderstand abhängig
von Speicherdaten variiert, und sie betrifft einen Halbleiterchip mit
einer solchen Speicherzelle und einem Prozessor.
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Außerdem verfügt das Halbleiterbauteil
gemäß einer
Ausführungsform
der Erfindung als Speicherzelle über
einen Widerstandsänderungsspeicher,
der am Schnittpunkt zwischen einer Bitleitung und einer Wortleitung
angeordnet ist, die mit jeweiligen Decodierern verbunden sind, wobei
eine Datenausleseschaltung mit dem Widerstandsänderungsspeicher verbunden
ist.
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In
der Datenausleseschaltung wird dadurch eine konstante Lesespannung
an den Widerstandsänderungsspeicher
gelegt, dass das Potenzial der Bitleitung auf ein vorbestimmtes
Vorspannungspotenzial eingestellt wird, wobei zu diesem Zeitpunkt die
Stärke
des im Widerstandsänderungsspeicher fließenden Stroms
erfasst und mit einem vorbestimmten Referenzstrom verglichen wird,
wodurch die Speicherdaten aus dem Widerstandsänderungsspeicher ausgelesen
werden.
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Außerdem ist
bei der Datenausleseschaltung gemäß einer Ausführungsform
der Erfindung eine Kapazität über ein
Schaltbauteil mit der Bitleitung verbunden, und mit den beiden Enden
desselben ist eine Stromversorgungsschaltung zum Liefern von Strom
an die Bitleitung verbunden, damit das Potenzial der Bitleitung
demjenigen der Kapazität
gleich wird, und ferner ist auch ein Leseverstärker mit der Stromversorgungsschatlung
verbunden.
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Bei
dieser Datenausleseschaltung werden die Speicherdaten wie folgt
aus dem Widerstandsänderungsspeicher
gelesen.
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Als
Erstes wird eine vorbestimmte elektrische Ladungsmenge in der Kapazität angesammelt, während das
Schaltbauteil im Unterbrechungszustand vorliegt.
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Als
Nächstes
wird die angesammelte elektrische Ladung zwischen dem Kapazitätsbauteil
und der Kapazität
der Bitleitung dadurch verteilt, dass das Schaltbauteil in den Leitungszustand
gebracht wird. Im Ergebnis wird das Potenzial des Kapazitätsbauteils
auf das Vorspannungspotenzial eingestellt, und das Potenzial der
Bitleitung wird vorab auf ein vorbestimmtes Potenzial erhöht.
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Als
Nächstes
wird das Schaltbauteil in den Unterbrechungszustand überführt, und
das Potenzial der Bitleitung wird unter Verwendung der Stromversorgungsschaltung
auf das Vorspannungspotenzial erhöht.
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Schließlich werden
ein von der Stromversorgungsschaltung an den Widerstandsänderungsspeicher
gelieferter Auslesestrom und ein als Schwellenwert dienender Referenzstrom,
wenn der Speicherzustand des Widerstandsänderungsspeichers erfasst ist,
unter Verwendung des Leseverstärkers
verstärkt,
und es wird die Stromdifferenz zwischen ihnen ausgegeben. Durch
Ermitteln des Widerstandszustands des Widerstandsänderungsspeichers
aus der Stromdifferenz wird der Speicherdatenwert aus dem Widerstandsänderungsspeicher
ausgelesen.
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Wie
oben beschrieben, wird beim Halbleiterbauteil gemäß einer
Ausführungsform
der Erfindung, wenn die Speicherdaten gelesen werden, nachdem das
Potenzial der Bitleitung auf ein vorbestimmtes Potenzial erhöht wurde,
dieses vorbestimmte Potenzial weiter auf das vorbestimmte Vorspannungspotenzial
erhöht,
damit das Potenzial der Bitleitung innerhalb einer kurzen Periode
auf dem Vorspannungspotenzial stabilisiert werden kann. Demgemäß können die
Speicherdaten innerhalb einer kurzen Periode gelesen werden, und
es kann eine Leseoperation mit höherer
Geschwindigkeit realisiert werden.
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Genauer
gesagt, wird das Potenzial der Bitleitung dadurch vorab auf das
vorbestimmte Potenzial erhöht,
dass die elektrische Ladung, die sich im mit der Bitleitung verbundenen
Kapazitätsbauteil
angesammelt hat, zwischen der Kapazität desselben und derjenigen
der Bitleitung verteilt wird, was es ermöglicht, die zum Vorab-Laden
der Bitleitung erforderliche Zeit zu verkürzen.
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Die
Kapazität
der Bitleitung kann diejenige des gesondert mit der Bitleitung verbundenen
Kapazitätsbauteils
sein, oder es kann die Leitungskapazität der Bitleitung genutzt werden.
Wenn die Leitungskapazität
der Bitleitung genutzt wird, ist, da es nicht erforderlich ist,
Kapazitätsbauteile
gesondert mit der Bitleitung zu verbinden, möglich, eine Zunahme der Anzahl
der Komponenten zu vermeiden, wodurch eine Erhöhung der Herstellkosten vermieden
wird.
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Außerdem wird,
nachdem der Lesestrom der entsprechend dem Speicherzustand im Widerstandsänderungsspeicher variiert, und der Referenzstrom, der
beim Bestimmen des Speicherzustands im Widerstandsänderungsspeicher
als Schwellenwert dient, jeweils verstärkt wurden, die Stromdifferenz zwischen
ihnen ausgegeben. Daher kann die Differenz (Spanne) zwischen dem
Auslesestrom und dem Referenzstrom erhöht werden, und der Speicherzustand
im Widerstandsänderungsspeicher
kann genau ermittelt werden.
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Nachfolgend
wird eine spezielle Konfiguration eines Halblei terbauteils gemäß einer
Ausführungsform
der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.
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Wie
es in der 1 dargestellt ist, verfügt ein Halbleiterbauteil 1 über eine
Speicherschaltung 5, die so konfiguriert ist, dass sie über Widerstandsänderungsspeicher
(MRAM 4), die an Schnittpunkten zwischen einer Wortleitung 3 und
einer Anzahl von Bitleitungen angeordnet sind, und eine mit dieser
verbundene Datenausleseschaltung 6 verfügt, um die jeweiligen Speicherdatenwerte
zu lesen, wie sie in jedem der MRAMs 4 gespeichert sind.
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Innerhalb
der Speicherschaltung 5 sind die MRAMs 4 mit einer
jeweiligen der Bitleitungen 2 verbunden, Schalttransistoren 7 sind
zwischen die MRAMs 4 und Masseanschlüsse GND geschaltet, und die
Wortleitung 3 ist mit jedem Gateanschluss der Schalttransistoren 7 verbunden.
Mit der Wortleitung 3 ist ein Decodierer (nicht dargestellt)
verbunden.
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Außerdem sind
in der Speicherschaltung 5 Schalttransistoren 8 mit
jeder der Bitleitungen 2 verbunden, und Steuersignalleitungen 9 sind
mit jedem Gateanschluss der Schalttransistoren 8 verbunden. Mit
jeder der Steuersignalleitungen 9 ist ein Decodierer (nicht
dargestellt) verbunden.
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Darüber hinaus
sind in der Speicherschaltung 5 Kondensatoren C1 als Kapazitätsbauteil
zwischen jede der Bitleitungen 2 und die Masseanschlüsse GND
geschaltet. Die Kondensatoren C1 können die Leitungskapazität zwischen
der Bitleitung 2 und dem Masseanschluss GND nutzen.
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Die
Datenausleseschaltung 6 ist so konfiguriert, dass sie über eine
Vorspannungspotenzial-Einstellschaltung 10, eine Stromversorgungsschaltung 11 und
einen Leseverstärker 12 verfügt.
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In
der Vorspannungspotenzial-Einstellschaltung 10 ist ein
Schalter 13 mit der Bitleitung 2 verbunden, Kapazitätsbauteile 14 sind
mit dem Schalter 13 verbunden, Masseanschlüsse GND
sind mit dem Kapazitätsbauteil 14 verbunden,
ein Schalttransistor 15 ist zwischen einen Spannungsversorgungsanschluss VDD
und die Kapazitätsbauteile 14 geschaltet,
und eine Ladesignalleitung 16 ist mit einem Gateanschluss
des Schalttransistors 15 verbunden. Es sei darauf hingewiesen,
dass als Schalter 13 jedes beliebige Bauteil verwendet
werden kann, solange es als Schaltbauteil arbeitet, so dass insbesondere
ein Schalttransistor verwendet werden kann.
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Das
Kapazitätsbauteil
verfügt über einen ersten
Kondensator C2 mit relativ großer
Kapazität sowie
einen zweiten Kondensator C3 bis einen vierten Kondensator C5 mit
jeweils vergleichsweise kleiner Kapazität, die über Schalter SW1 bis SW3 jeweils parallel
zum ersten Kondensator C2 schaltbar sind. Die Gesamtkapazität des Kapazitätsbauteils 14 kann durch
kontinuierlichen Betrieb der Schalter SW1 bis SW3 feineingestellt
werden.
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In
der Vorspannungspotenzial-Einstellschaltung 10 wird der
Spannungsversorgungsanschluss VDD dadurch mit dem Kapazitätsbauteil 14 verbunden,
dass die Ladesignalleitung 16 in den aktiven Zustand versetzt
wird, damit sich eine vorbestimmte elektrische Ladungsmenge im Kapazitätsbauteil 14 ansammelt.
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In
der Stromversorgungsschaltung 11 ist ein nicht invertierender
Eingangsanschluss eines Operationsverstärkers 17 mit dem Kapazitätsbauteil 14 der Vorspannungspotenzial-Einstellschaltung 10 verbunden,
ein invertierender Eingangsanschluss des Operationsverstärkers 17 ist über einen
Schalter 18 mit der Bitleitung 2 verbunden, der
Ausgangsanschluss des Opera tionsverstärkers 17 ist mit dem
Gateanschluss eines p-Kanal-Transistors 19 verbunden,
der Drainanschluss desselben ist mit dem Spannungsversorgungsanschluss
VDD verbunden, und sein Sourceanschluss ist mit der Bitleitung 2 verbunden (dem
invertierenden Eingangsanschluss des Operationsverstärkers 17).
Es sei darauf hingewiesen, dass jedes beliebige Bauteil als Schalter 18 verwendet
werden kann, wenn es als Schaltbauteil arbeitet, so dass insbesondere
ein Schalttransistor verwendet werden kann.
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Die
Stromversorgungsschaltung 11 liefert Strom an die Bitleitung 2,
damit das Potenzial des mit dem nicht invertierenden Eingangsanschluss
verbundenen Kapazitätsbauteils 14 dem
Potenzial der mit dem invertierenden Eingangsanschluss verbundenen
Bitleitung 2 gleich wird, was dadurch erfolgt, dass der
Schalter 18 in den Leitungszustand versetzt wird.
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Im
Leseverstärker 12 ist
der Ausgangsanschluss des Operationsverstärkers 17 der Stromversorgungsschaltung 11 mit
dem Gateanschluss eines p-Kanal-Transistors 20 verbunden,
dessen Drainanschluss mit dem Spannungsversorgungsanschluss VDD
verbunden, und der Drainanschluss eines n-Kanal-Transistors 21 ist
mit dem Sourceanschluss des Transistors 20 verbunden. Durch
den Gateanschluss des Transistors 21 wird ein Referenzstrom
geschickt, der beim Ermitteln des Speicherzustands in den MRAMs 4 als
Schwellenwert dient, und ein Masseanschluss GND ist mit dem Sourceanschluss
des Transistors 21 verbunden.
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Der
Leseverstärker 12 verstärkt einen
Auslesestrom, wie er durch den Transistor 20 von der Stromversorgungsschaltung 11 an
den MRAM 4 geliefert wird, und er verstärkt den Referenzstrom, der als
Schwellenwert dient, wenn der Speicherzustand in den MRAMs 4 ermittelt
wird, was durch den Transistor 21 erfolgt, und er gibt
die Stromdifferenz zwischen ihnen an einer Ausgangssignalleitung 22 aus.
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Als
Nächstes
wird der Betrieb der Datenausleseschaltung 6 erläutert.
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Wie
es in der 2 dargestellt ist, sind in der Datenausleseschaltung 6 im
Ausgangszustand der Schalter 13 und der Schalter 18 geöffnet, und
der Schalttransistor 15 befindet sich im nicht aktiven
Zustand, so dass sich keine elektrische Ladung im Kapazitätsbauteil 14 ansammelt
und das Potenzial derselben sowie dasjenige der Bitleitung 2 0
V sind.
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Wie
es in den 3 und 6 dargestellt ist,
gelangt, wenn ein Leseaktiviersignal RE in den aktiven Zustand gelangt
und ein Taktsignal CK anzusteigen beginnt, daraufhin ein Ladesignal
CH der Ladesignalleitung 16 in den aktiven Zustand, und
dann gelangt auch der Schalttransistor 15 in den aktiven Zustand,
wodurch sich im Kapazitätsbauteil 14 eine vorbestimmte
elektrische Ladungsmenge ansammelt, die vom Spannungsversorgungsanschluss VDD
geliefert wird.
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Wie
es in den 4 und 6 dargestellt ist,
werden, wenn der Schalttransistor 15 in den nicht aktiven
Zustand versetzt wird und der Schalter 13 in den Leitungszustand
umgeschaltet wird, das Kapazitätsbauteil 14 und
der Kondensator C1, der mit der durch die Steuersignalleitung 9 ausgewählten Bitleitung 2 verbunden
ist, parallel geschaltet, so dass die elektrische Ladung, die sich
im Kapazitätsbauteil 14 angesammelt
hat, zwischen der Kapazität
desselben und derjenigen der Bitleitung 2 verteilt wird.
Daher wird das Potenzial des Kapazitätsbauteils 14 zu einem
vorbestimmten Vorspannungspotenzial, und andererseits steigt das
Potenzial der Bitleitung 2 vorab auf ein vorbestimmtes
Potenzial an.
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Wenn
beispielsweise angenommen wird, dass eine Vorspannung 0,1V beträgt, die
Kapazität des
Kondensators C1 der Bitleitung 2 200 fF beträgt und die
Versorgungsspannung 1,8V beträgt,
wird die Kapazität
des Kapazitätsbauteils 14 wie
folgt berechnet: 200 fF·0,1 V/(1,8 V – 0, 1 V)
= 11,76 fF
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Wenn
die Kapazität
des Kapazitätsbauteils 14 auf
diese Weise eingestellt wird, entspricht das Potenzial des Kapazitätsbauteils 14 nach
dem Unterteilen der Kapazität
dem Vorspannungspotenzial, und das Potenzial der Bitleitung 2 kann
vorab ungefähr
auf das Vorspannungspotenzial geladen werden.
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Die
zum Vorab-Laden erforderliche Zeit beträgt ungefähr einige Picosekunden, da
der Leitungswiderstand der Bitleitung 2 einige 10 Ω beträgt und die
Leitungskapazität
einige 100 fF beträgt.
Daher ist die Operation um einige tausend Mal schneller als diejenige
bei der einschlägigen
Technik.
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Wie
es in den 5 und 6 dargestellt ist,
arbeitet, wenn der Schalter 13 in den Unterbrechungszustand
versetzt wird und der Schalter 18 in den Leitungszustand
versetzt wird, die Stromversorgungsschaltung 11 so, dass
sie das Potenzial der Bitleitung 2 auf das durch das Kapazitätsbauteil 14 bestimmte
Vorspannungspotenzial anhebt und dieses hält.
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Im
Leseverstärker 12 wird
der von der Stromversorgungsschaltung 11 an die MRAMs 4 gelieferte Auslesestrom
durch den Transistor 20 n-fach verstärkt, der Referenzstrom, der
beim Ermitteln des Speicherzustands im MRAM als Schwellenwert dient,
wird durch den Transistor 21 um das n-fache verstärkt, und
die Stromdifferenz zwischen ihnen wird von der Ausgangssignalleitung 22 ausgegeben.