DE102004056911A1

DE102004056911A1 - Speicherschaltung sowie Verfahren zum Auslesen eines Speicherdatums aus einer solchen Speicherschaltung

Info

Publication number: DE102004056911A1
Application number: DE102004056911A
Authority: DE
Inventors: Corvin Liaw
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-11-25
Filing date: 2004-11-25
Publication date: 2006-06-08
Anticipated expiration: 2024-11-26
Also published as: US20060126413A1; US7254052B2; DE102004056911B4

Abstract

Die vorliegende Erfindung betrifft eine Speicherschaltung; DOLLAR A - mit einer Bitleitung und einer Wortleitung verbundenen CBRAM-Widerstandsspeicherzelle (1), die ein CBRAM-Widerstandselement (2) aufweist, dessen Widerstand mit einem Schreibstrom einstellbar ist, um eine Information zu speichern, und einem über die Wortleitung ansteuerbaren Auswahlschalter (3), um ein erstes Potential über das CBRAM-Widerstandselement (2) mit der Bitleitung zu verbinden; DOLLAR A - mit einer mit der Bitleitung (BL) und einer Referenzleitung (11) verbundenen Referenz-Widerstandszelle (6'), die ein Referenz-Widerstandselement (7), dessen Widerstand auf einen Widerstandsschwellwert eingestellt ist, und einen über die Referenzleitung ansteuerbaren Referenzauswahlschalter (8) aufweist, um ein zweites Potential über das Referenz-Widerstandselement (7) mit der Bitleitung (BL) zu verbinden; DOLLAR A - mit einer Ausleseeinheit (21, 30), die ausgestaltet ist, um zum Auslesen eines Speicherdatums den Referenzauswahlschalter (8) und den Auswahlschalter (3) zu aktivieren, so dass über die CBRAM-Widerstandsspeicherzelle (1) ein Speicherzellenstrom und über die Referenz-Widerstandszelle (6) ein Referenzstrom auf die Bitleitung (BL) fließt; DOLLAR A - mit einer Bewertungseinheit (12, 32), die mit der Bitleitung verbunden ist und die das Speicherdatum abhängig von einer der Bitleitung (BL) zugeordneten resultierenden elektrischen Größe ausgibt.

Description

Die Erfindung betrifft eine Speicherschaltung mit Widerstandsspeicherzellen, insbesondere mit CBRAM-Widerstandsspeicherzellen. Die Erfindung betrifft weiterhin ein Verfahren zum Auslesen eines Speicherdatums aus einer solchen Speicherschaltung.

Beispielsweise können Speicherschaltungen als Speicherzellen Widerstandselemente aufweisen, deren jeweiliger Widerstandswert abhängig von der zu speichernden Information unterschiedlich sein kann. Die Widerstandselemente werden dabei wie allgemein bei Speicherschaltung üblich in einer Matrix aus Wortleitungen und Bitleitungen angeordnet und die Information durch Anlegen einer Spannung an der Wortleitung und Messen des resultierenden Stroms auf der Bitleitung bestimmt. Der bestimmte Bitleitungsstrom wird mit einem Referenzwert verglichen und entsprechend des Ergebnisses des Vergleichs dem Wert des gespeicherten Datums bestimmt. Üblicherweise werden dazu Referenzwiderstandselement vorgesehen, deren Widerstandswert einem Widerstandsschwellwert entspricht, wodurch eine Grenze zwischen zwei zu speichernden Zuständen festgelegt wird.

Als Widerstandselemente sind CBRAM-Widerstandselemente gebräuchlich, die einen Festkörper-Elektrolyten aufweisen, wobei durch Anlegen eines Schreibstroms in dem CBRAM-Widerstandselement verschiedene Widerstandswerte eingestellt werden können. Derartige Widerstandselemente werden in der Literatur auch als PMC-Widerstandselemente (Programmable Metallization Cell) bezeichnet. Solche Elemente werden, wie bereits beschrieben, vorzugsweise durch Anlegen einer Spannung über das CBRAM-Widerstandselement und durch Ermitteln des resultierenden Stroms durch das CBRAM-Widerstandselement bei konstant gehaltenem Spannungsabfall ausgelesen. Zum Vergleich mit einem Referenzwert wird ein Referenz-Widerstandselement mit einem Widerstandsschwellwert vorgesehen. Für das Referenz-Widerstandselement, wird vorzugsweise eine Leseverstärkerschaltung vorgesehen, die mit den Leseverstärkerschaltungen für die CBRAM-Widerstandselemente identisch ist. Die entsprechenden Ausgangsgrößen der Leseverstärkerschaltung für das Referenz-Widerstandselement und das CBRAM-Widerstandselement werden miteinander verglichen. Da im wesentlichen für jede vorhandene Bitleitung eine oder mehrere Referenz-Widerstandselemente vorgesehen sind, besteht ein erheblicher zusätzlicher Schaltungsaufwand, um die von dem Widerstandsschwellwert des Referenz-Widerstandselementes abhängige Vergleichsgröße zu erzeugen und mit der von dem in der CBRAM-Speicherzelle gespeicherten Speicherdatum abhängigen elektrischen Größe zu vergleichen. Zusätzlich beeinflussen unterschiedliche elektrische Parameter der jeweiligen Leseverstärkungsschaltung für die CBRAM-Speicherzellen bzw. für die Referenz-Widerstandselemente die entsprechenden elektrischen Größen, wie z.B. der Parameter des Offsets eines in der Leseverstärkungsschaltung verwendeten Operationsverstärkers. Der Abstand zwischen den Widerstandswerten für die einzelnen zu speichernden Zustände des Speicherdatums muss daher ausreichend groß gewählt werden.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Speicherschaltung mit einer CBRAM-Widerstandsspeicherzelle zur Verfügung zu stellen, bei der der Schaltungsaufwand zum Auslesen eines Speicherdatums reduziert ist und bei der die Ausleseempfindlichkeit gegenüber bisherigen Speicherschaltungen erhöht ist. Es ist weiterhin Aufgabe der vorliegenden Erfindung, ein Verfahren zum Bewerten eines gespeicherten Speicherdatums in einer an einer Bitleitung angeordneten CBRAM-Widerstandsspeicherzelle zur Verfügung zu stellen.

Diese Aufgabe wird durch die Speicherschaltung nach Anspruch 1 sowie durch das Verfahren zum Bewerten eines Speicherdatums in einer CBRAM-Widerstandsspeicherzelle nach Anspruch 11 gelöst.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Speicherschaltung zur Verfügung gestellt. Die Speicherschaltung umfasst eine mit einer Bitleitung und einer Wortleitung verbundenen CBRAM-Widerstandsspeicherzelle, die ein CBRAM-Widerstandsspeicherelement, dessen Widerstand zum Speichern einer Information mit einem Schreibstrom einstellbar ist, und einen über die Wortleitung ansteuerbaren Auswahlschalter aufweist, um ein erstes Potential über das CBRAM-Widerstandselement mit der Bitleitung zu verbinden. Ferner ist eine mit der Bitleitung und einer Referenzleitung verbundene Referenz-Widerstandszelle vorgesehen, die ein Referenz-Widerstandselement, dessen Widerstand auf einen Widerstandsschwellwert fest eingestellt ist, und einen über die Referenzleitung ansteuerbaren Referenzauswahlschalter aufweist, um ein zweites Potential über das Referenz-Widerstandselement mit der Bitleitung zu verbinden. Eine Ausleseeinheit ist so vorgesehen, dass zum Auslesen eines Speicherdatums der Referenzauswahlschalter und der Auswahlschalter aktiviert werden, so dass über die CBRAM-Widerstandsspeicherzelle ein Speicherzellenstrom und über die Referenz-Widerstandszelle ein Referenzstrom auf die Bitleitung fließt. Mit Hilfe einer Bewertungseinheit, die mit der Bitleitung verbunden ist, wird abhängig von einer der Bitleitung zugeordneten, resultierenden elektrischen Größe das Speicherdatum ausgegeben.

Die erfindungsgemäße Speicherschaltung sieht also vor, die Referenz-Widerstandszelle und die auszulesende CBRAM-Widerstandsspeicherzelle zum Auslesen an dieselbe Bitleitung anzulegen, so dass sich an der Bitleitung eine resultierende elektrische Größe erfassen lässt, die das auszulesende Speicherdatum repräsentiert. Die resultierende elektrische Größe hängt im wesentlichen davon ab, ob sich der Widerstandswert der auszulesenden CBRAM-Widerstandsspeicherzelle oberhalb oder unterhalb des durch die Referenz-Widerstandszelle vorgegebenen Widerstandsschwellwert befindet. D.h. abhängig davon, ob der Widerstandswert der CBRAM-Widerstandsspeicherzelle größer oder kleiner als der Widerstandsschwellwert der Referenzwiderstandszelle ist, wird aus der CBRAM-Widerstandsspeicherzelle ein erster Zustand oder ein zweiter Zustand ausgelesen. Der Vorteil der erfindungsgemäßen Speicherschaltung besteht darin, dass zum Bewerten und Auslesen der Referenz-Widerstandszelle keine eigene Bewertungseinheit notwendig ist, die eine entsprechende elektrische Größe zum Vergleichen mit einer durch das Auslesen der CBRAM-Widerstandsspeicherzelle resultierenden elektrischen Größe bereitstellt. Weiterhin kann die Auslesegenauigkeit verbessert werden, da die Bewertungsungenauigkeiten aufgrund von zwei verschiedene Bewertungseinheiten für eine zu lesende CBRAM-Widerstandsspeicherzelle und die zugeordnete Referenz-Widerstandszelle nicht beeinträchtigt werden.

Es kann vorgesehen sein, dass die Bewertungseinheit bei konstant gehaltenem Potential auf die Bitleitung bei aktiviertem Referenzauswahlschalter und aktiviertem Auswahlschalter einen aus dem Speicherzellenstrom und Referenzstrom resultierenden Strom empfängt und abhängig von dem resultierenden Strom das Speicherdatum ausgibt. Auf diese Weise wird das Speicherdatum durch den Wert des resultierenden Stroms angegeben.

Vorzugsweise weist die Bewertungseinheit einen Operationsverstärker mit einem Eingang auf, der mit der Bitleitung verbunden ist, wobei eine Gegenkopplungsschaltung vorgesehen ist, um das Potential auf der Bitleitung auf einen vorgegebenen Potentialwert konstant zu halten.

Es kann weiterhin eine erste Spannungsquelle zum Bereitstellen eines ersten Potential und eine zweite Spannungsquelle zum Bereitstellen des zweiten Potentials vorgesehen sein, wo bei das erste und das zweite Potential bezüglich des konstanten vorgegeben Potentialwerts der Bitleitung unterschiedliche Vorzeichen aufweisen. Auf diese Weise kann im wesentlichen von dem Vorzeichen des von oder auf die Bitleitung fließenden Stromes auf das Speicherdatum geschlossen werden.

Gemäß einer weiteren Ausführungsform der Erfindung sind mehrere Referenz-Widerstandszellen mit verschieden Widerstandsschwellwerten vorgesehen, die mit der Bitleitung verbunden sind. Der Ausleseverstärker aktiviert beim Auslesen nacheinander jeweils eine der Referenz-Widerstandszellen und die auszulesende CBRAM-Widerstandsspeicherzelle und die Bewertungseinheit gibt das Speicherdatum abhängig von den resultierenden Strömen auf der Bitleitung aus. Auf diese Weise kann eine Speicherschaltung realisiert werden, bei der in einer Speicherzelle mehr als eine binäre Information gespeichert werden kann, indem mehrere Widerstandsbereiche definiert werden, denen verschiedene in dem CBRAM-Widerstandselement gespeicherte Zustände zugeordnet sind. Durch das Vorsehen von mehreren Referenz-Widerstandszellen kann der Bereich, in dem sich der Widerstandswert der auszulesenden CBRAM-Widerstandsspeicherzelle befindet, sukzessive bestimmt werden und das entsprechende Speicherdatum zugeordnet werden.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ist die Ausleseeinheit so ausgestaltet, dass der Referenzauswahlschalter und der Auswahlschalter nacheinander oder gleichzeitig für jeweils eine vorbestimmte Zeitdauer aktiviert werden, so dass abhängig von dem Widerstand des CBRAM-Widerstandselementes und dem Widerstand des Referenz-Widerstandselementes nach dem Deaktivieren des Referenzauswahlschalters und des Auswahlschalters eine resultierende Ladung auf der Bitleitung besteht. Die Bewertungseinheit ist so gestaltet, dass sie das Speicherdatum abhängig von der resultierenden Ladung auf der Bitleitung ausgibt. Dies stellt eine weitere Möglichkeit dar, eine resultierende elektrische Größe zu ermitteln, wenn sowohl die Referenz-Widerstandszelle als auch die CBRAM-Widerstandsspeicherzelle mit der Bitleitung unmittelbar verbunden sind.

Es kann weiterhin eine Ladungsausgleichseinheit mit der Bitleitung verbunden sein, um vor jedem Auslesevorgang das Potential der Bitleitung auf ein vorbestimmtes Ladungspotential zu bringen. Dies dient dazu, einen definierten Zustand auf der Bitleitung zu erreichen, so dass eine Ladungsänderung auf der Bitleitung zuverlässig detektiert werden kann.

Ferner kann eine erste Spannungsquelle zum Bereitstellen des ersten Potentials und eine zweite Spannungsquelle zum Bereitstellen des zweiten Potentials vorgesehen sein, wobei das erste und das zweite Potential bezüglich des vorbestimmten Potentials der Bitleitung unterschiedliche Vorzeichen aufweisen. Dies dient dazu, dass die durch die Referenz-Widerstandszelle und die CBRAM-Widerstandsspeicherzelle bewirkten elektrischen Größen von einander subtrahiert werden, so dass auf einfache Weise das auszulesende Speicherdatum anhand der Differenz des Ladungspotentials auf der Bitleitung bestimmt werden kann.

Vorzugsweise sind die Beträge des ersten Potentials und des zweiten Potentials sowie die vorbestimmte Zeitdauer der Aktivierung des Referenzschalter und die vorbestimmte Zeitdauer der Aktivierung des Auswahlschalters in der Ausleseeinheit so gewählt, dass bei der Annahme, dass der Widerstand des CBRAM-Speicherelementes dem Widerstandsschwellwert entspricht, die auf und von der Bitleitung fließenden Ladungen sich ausgleichen, so dass keine Potentialänderung der Bitleitung erfolgt. Auf diese Weise kann anhand des Vorzeichens des auf der Bitleitung nach dem Aktivieren des Auswahlschalters und des Referenzauswahlschalters befindlichen Potentials, das in der Speicherzelle gespeicherte Speicherdatum bestimmt und ausgegeben werden.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Bewerten eines Speicherdatums in einer an einer Bitleitung angeordneten CBRAM-Widerstandsspeicherzelle vorgesehen. Die CBRAM-Widerstandsspeicherzelle weist ein schaltbar mit der Bitleitung verbindbares CBRAM-Widerstandselement auf, dessen Widerstand mit einem Schreibstrom einstellbar ist, um eine Information zu speichern. Das Verfahren umfasst die Schritte des Verbindens eines ersten Potentials über das CBRAM-Widerstandselement mit der Bitleitung, das Verbinden eines zweiten Potentials über ein Referenzwiderstandselement mit der Bitleitung des Feststellens einer resultierenden elektrischen Größe, die der Bitleitung zugeordnet ist, sowie des Ausgebens des auszulesenden Speicherdatum abhängig von der resultierenden elektrischen Größe.

Dieses Verfahren hat den Vorteil, dass sowohl Referenz-Widerstandselemente als auch CBRAM-Widerstandselemente unmittelbar an die Bitleitung angelegt werden können, so dass ein zusätzlicher Schaltungsaufwand zum Bereitstellen einer als Bezugswert für die Bewertung des CBRAM-Widerstandselements dienenden elektrischen Größe vermieden werden kann. Auch können auftretende Ungenauigkeiten vermieden werden, da zum Auslesen der Referenz-Widerstandszelle die gleiche Bewertungseinheit verwendet wird, die mit derselben Bitleitung verbunden ist.

Vorzugsweise wird als resultierende elektrische Größe ein resultierender Strom auf die Bitleitung festgestellt, wenn das Potenzial der Bitleitung konstant gehalten wird, wobei das auszulesende Speicherdatum abhängig von dem resultierenden Strom ausgegeben wird.

Alternativ kann das Verbinden des ersten Potentials über das CBRAM-Widerstandselement mit der Bitleitung während einer ersten vorbestimmten Zeitdauer und das Verbinden des zweiten Potentials über das Referenz-Widerstandselement mit der Bitleitung während einer zweiten vorbestimmte Zeitdauer durchge führt werden, wodurch die Bitleitung mit einer resultierenden Ladung aufgeladen wird. Das Speicherdatum wird dann abhängig von der resultierenden Ladung auf der Bitleitung ausgeben.

Bei dieser Alternative werden die Beträge des ersten Potentials und des zweiten Potentials sowie die erste und die zweite vorbestimmte Zeitdauer vorzugsweise so gewählt, dass bei der Annahme, dass der Widerstand des CBRAM-Widerstandselementes einem Widerstandsschwellwert des Referenz-Widerstandselementes entspricht, die auf und von der Bitleitung fließenden Ladungen sich im Wesentlichen ausgleichen, so dass beim Auslesen bzw. nach dem Auslesevorgang keine Potentialänderung auf der Bitleitung erfolgt.

Bei einer weiteren Ausführungsform der vorliegenden Erfindung kann die Ausleseeinheit so gestaltet sein, dass der Referenzauswahlschalter und der Auswahlschalter gleichzeitig aktiviert werden, so dass abhängig von dem Widerstand des CBRAM-Widerstandselements und dem Widerstand des Referez-Widerstandselements ein erstes oder zweites Ladungspotential auf der Bitleitung eingenommen wird, wobei die Bewertungseinheit das Speicherdatum abhängig von dem resultierenden Ladungspotential ausgibt. Auf diese Weise ist es vor allem im Vergleich zu der vorherigen Ausführungsform möglich, auf eine Zeitsteuerung des Anlegens der Aktivierungssignale zu verzichten. Im Wesentlichen laden bzw. entladen die jeweiligen Ströme durch das CBRAM-Widerstandselement und durch das Referenz-Widerstandselement die Bitleitung, so dass entweder ein erstes oder ein zweites Ladungspotential auf der Bitleitung erreicht wird.

Bevorzugte Ausführungsformen der vorliegenden Erfindung werden im Folgenden anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
1 ein Schaltbild einer Speicherschaltung gemäß einer ersten Ausführungsform der Erfindung;
2 ein Schaltbild einer Speicherschaltung gemäß einer zweiten Ausführungsform der Erfindung; und
3 ein Schaltbild einer Speicherschaltung gemäß einer dritten Ausführungsform der Erfindung.
In 1 ist ein Schaltbild eines Ausschnittes aus einer Speicherschaltung dargestellt. Der Ausschnitt der Speicherschaltung zeigt eine Wortleitung WL und eine Bitleitung BL, die im wesentlichen senkrecht zueinander verlaufen und an deren Kreuzungspunkt eine CBRAM-Widerstandsspeicherzelle 1 angeordnet ist. Die CBRAM-Widerstandsspeicherzelle steht beispielhaft für eine Vielzahl von Zellen in einer aus Wortleitungen WL und Bitleitungen BL gebildeten Matrix. Die CBRAM-Widerstandsspeicherzelle 1 weist ein CBRAM-Widerstandselement 2 und einen Auswahlschalter 3 auf. Das CBRAM-Widerstandselement 2 ist mit einem ersten Anschluss über eine Lesespannungs-Leitung 4 und mit einer Lesespannungs-Quelle 5 verbunden. Ein zweiter Anschluss des CBRAM-Widerstandselementes 2 ist mit einem ersten Anschluss eines Auswahltransistors 3 und ein zweiter Anschluss des Auswahltransistors 3 ist mit der Bitleitung BL verbunden. Ein Steueranschluss des Auswahltransistors 3 ist mit der Wortleitung WL verbunden, so dass der Auswahltransistor 3 durch ein Aktivierungssignal auf der Wortleitung WL geöffnet oder geschlossen werden kann.
Das CBRAM-Widerstandselement 2 ist im wesentlichen mit einem Festkörper-Elektrolyten aufgebaut, der sich zwischen zwei Elektroden befindet. Durch geeignetes Anlegen eines Programmierstromes können leitfähige Pfade in dem Festkörper-Elektrolyten ausgebildet oder zurückgebildet werden und somit der Widerstand des CBRAM-Widerstandselementes 2 durch vorheriges Programmieren mit einem Programmierstrom eingestellt werden. Auf diese Weise lässt sich der Widerstand des Widerstandselementes in verschiedenen Widerstandsbereichen entsprechend verschiedenen Zuständen des CBRAM-Widerstandselementes einstellen, und dadurch eine Information als Speicherdatum speichern. Anstelle des CBRAM-Widerstandselementes können auch andere programmierbare Widerstandselemente vorgesehen werden, deren Widerstandswert durch Anlegen eines Stromes oder auf andere Weise programmiert werden kann.
Das Auslesen einer mit einem solchen CBRAM-Widerstandselement 2 gebildeten CBRAM-Widerstandsspeicherzelle 1 erfolgt im wesentlichen durch Messen des zugehörigen Widerstands bzw. durch Generieren einer von dem elektrischen Widerstand des CBRAM-Widerstandselementes abhängigen elektrischen Größe. Diese elektrische Größe wird mit einer elektrischen Referenzgröße verglichen bzw. abhängig von der elektrischen Referenzgröße bewertetet, um so das Speicherdatum, das durch die ausgelesene elektrische Größe definiert ist, zu bestimmen.
Dazu ist eine Referenz-Widerstandszelle 6 vorgesehen, die ein Referenz-Widerstandselement 7 und einen Referenzauswahlschalter 8 aufweist. Die Referenz-Widerstandszelle 6 ist an derselben Bitleitung wie die CBRAM-Widerstandsspeicherzelle 1 angeordnet. In einer Speichermatrix mit mehreren Bitleitungen und mehreren Wortleitungen ist eine solche Referenz-Widerstandszelle vorzugsweise an jeder der Bitleitungen vorgesehen. Der Referenzauswahltransistor 8 ist mit einem ersten Anschluss mit der Bitleitung BL und mit einem zweiten Anschluss mit einem ersten Anschluss des Referenz-Widerstandselements 7 verbunden. Ein zweiter Anschluss des Referenz-Widerstandselements 7 ist über eine Referenzspannungsleitung 9 mit einer Referenzspannungsquelle 10 verbunden. Ein Steueranschluss des Referenz-Auswahltransistors 8 ist mit einer Referenzleitung 11 verbunden, so dass abhängig von einem Signal auf der Referenzleitung 11 der Referenz-Auswahltransistor 8 durchgeschaltet oder gesperrt werden kann.
Die Bitleitung BL ist mit einer Bewertungseinheit 12 verbunden, die beim Auslesen der betreffenden CBRAM- Widerstandsspeicherzelle 1 einen von oder auf die Bitleitung BL fließenden Strom bewertet und einem Speicherdatum zuordnet. Das entsprechende Speicherdatum wird mit Hilfe eines logischen Pegels an einem Ausgang A der Bewertungseinheit 12 ausgeben.
Die Bewertungseinheit 12 weist einen Operationsverstärker 13 auf, dessen invertierender Eingang mit der Bitleitung BL verbunden ist. Der nicht invertierende Eingang des Operationsverstärkers 13 ist mit einem festen Potential vorzugsweise einem Massepotential GND verbunden. Ein Ausgang des Operationsverstärkers 13 ist mit einer Source-Folger-Schaltung 14 verbunden, die einen n-Kanal-Feldeffekt-Transistor 15 und eine Stromquelle 16 aufweist. Ein Steueranschluss des n-Kanal-Transistors 15 ist mit dem Ausgang des Operationsverstärkers 13 verbunden und ein erster Anschluss des n-Kanal-Feldeffekt-Transistors 15 ist sowohl mit der Stromquelle 16 verbunden als auch auf die Bitleitung BL rückgekoppelt. Der n-Kanal-Transistor und die Stromquelle 16 sind somit in Reihe geschaltet und bilden einen Strompfad eines Stromspiegels 17, der mit der Hilfe von P-Kanal-Transistoren 18 aufgebaut ist. Der Strom durch die Source-Folger-Schaltung 14 wird durch die Stromspiegelschaltung 17 in einen weiteren Stromzweig gespiegelt, der eine weitere Stromquelle 19 aufweist. Zwischen der in Reihe geschalteten Stromspiegelschaltung 17 und der weiteren Stromquelle 19 ist ein Knoten K angeordnet, in dem das Ausgangssignal abgreifbar ist. Der Knoten K ist dazu mit einer Inverter-Stufe 20 mit einem p-Kanal-Transistor und einem n-Kanal-Transistor verbunden, die das an dem Knoten K anliegende Signal invertiert, auf den Logikpegel verstärkt und auf den Ausgang A der Bewertungseinheit 12 treibt. Der p-Kanal-Transistor ist mit einer festgelegten Ansteuerspannung V_Bias angesteuert, um einen bestimmten Pull-up-Widerstand einzustellen.
Die Source-Folger-Schaltung 14, die mit dem Ausgang des Operationsverstärkers 13 verbunden ist, dient als Gegenkopp lungsschaltung, da sie das Signal am Ausgang des Operationsverstärkers verstärkt und an den invertierenden Eingang des Operationsverstärkers 13 anlegt. Dadurch wird an eine Spannungsdifferenz zwischen dem nicht invertierenden und dem invertierenden Eingang des Operationsverstärkers 13 negativ verstärkt, so dass die Bitleitung auf einem Potential gehalten wird, das durch das festgelegte Potential bestimmt ist, das an dem nicht-invertierenden Eingang des Operationsverstärkers 13, im dargestellten Beispiel ein Massepotential, angelegt ist. Dadurch, dass die Bitleitung während des Lesevorgangs auf dem festgelegten Potential gehalten wird, ist es somit möglich, dass bei bekannter Lesespannung, die durch die Lesespannungsquelle 5 generiert wird und bekannter Referenzspannung, die durch die Referenz-Spannungsquelle 10 generiert wird, sowie bei einem bekannten Widerstandswert des Referenz-Widerstandselementes eine Bewertung des Zustands bzw. des Widerstandswerts der auszulesenden CBRAM-Widerstandsspeicherzelle 1 durchzuführen.
Die Stromquelle 16 wird benötigt, da bei negativen Strömen die Spannungsregelung der Bitleitung mit Hilfe der Source-Folger-Schaltung nicht funktioniert, da der Transistor am Ausgang des Operationsverstärkers nur als Stromquelle aber nicht als Stromsenke arbeiten kann.
Das Auslesen wird mit Hilfe einer Ausleseeinheit 21 gesteuert, die mit einem Adressdecoder 22 verbunden ist, der in bekannter Weise abhängig von einer vorgegebenen Adresse die jeweilige Wortleitung für die adressierte CBRAM-Widerstandsspeicherzelle 1 aktiviert. Die Ausleseeinheit 21 aktiviert beim Auslesen einer Speicherzelle die Referenzleitung 11 und weist den Adressdecoder 22 an, die entsprechend adressierte Wortleitung WL zu aktivieren, so dass im wesentlichen gleichzeitig der Referenz-Auswahltransistor 8 als auch der Auswahltransistor 3 durchgeschaltet werden, so dass sowohl die Referenzspannung über das Referenz-Widerstandselement 7 als auch die Auslesespannung über das auszulesende CBRAM-Widerstandselement 2 an die Bitleitung BL angelegt werden. Das vorbestimmte Potential an dem nichtinvertierenden Eingang des Operationsverstärkers 13, das dem Potential entspricht, auf dem die Bitleitung BL konstant gehalten werden soll, ist vorzugsweise von der Referenzspannung als auch der Lesespannung verschieden. Um eine optimale Auswertung des im CBRAM-Widerstandselement 2 gespeicherten Zustandes vornehmen zu können, sind die Referenzspannung und die Lesespannung vorzugsweise mit unterschiedlichen Vorzeichen behaftet und vorzugsweise, jedoch nicht notwendigerweise, von gleichem Betrag.
Der Widerstandswert des Referenz-Widerstandselementes 7 ist vorzugsweise so gewählt, dass er zwischen den Widerstandswerten der verschiedenen Zustände der CBRAM-Widerstandsspeicherzelle repräsentierenden Widerstandswerte liegt und somit einen Widerstandsschwellwert bildet. Beispielsweise kann ein solches Referenz-Widerstandselement durch ein oder mehrere geeignet eingestellte CBRAM-Widerstandselemente gebildet werden. Beispielsweise kann der Widerstandsschwellwert des Referenz-Widerstandselementes durch Parallelschaltung von zwei CBRAM-Widerstandselementen gebildet werden, die auf den Widerstandswert eingestellt sind, der dem höheren Widerstandswert der möglichen Zustände der CBRAM-Widerstandselemente entspricht. Da üblicherweise der Abstand der Widerstandswerte bei verschiedenen Zuständen des CBRAM-Widerstandselementes mehrere Größenordnungen umfasst, kann so ein Widerstandsschwellwert für das Referenz-Widerstandselement gebildet werden, der zwischen einem niedrigen Widerstandswert für einen ersten Zustand und einem hohen Widerstandswert für einen zweiten Zustand des CBRAM-Widerstandselementes liegt.
Der Widerstandsschwellwert sollte idealerweise so gewählt werden, dass für zwei verschiedene Zustände die Beträge der Stromflüsse auf und von der Bitleitung im wesentlichen gleich sind.
In 2 ist eine weitere Ausführungsform der Erfindung dargestellt, die sich im wesentlichen von der Ausführungsform in 1 dadurch unterscheidet, dass mehrere Referenz-Widerstandszellen 6', 6'' an der Bitleitung BL vorgesehen sind, die jeweils einen unterschiedlichen Widerstandsschwellwert definieren, so dass abhängig von der Anzahl der mehreren Referenz-Widerstandselemente 6', 6'' mehr als zwei Zustände der CBRAM-Widerstandselemente 2 detektiert werden können. Dazu ist die Ausleseeinheit 21 über mehrere Referenz-Leitungen mit den Referenz-Widerstandszellen 6', 6'' verbunden und aktiviert diese beim Auslesen der CBRAM-Widerstandsspeicherzelle 1 nacheinander, und erhält so Bewertungen des Zustands des CBRAM-Widerstands der Speicherzelle 1 bezüglich verschiedener in den Referenz-Widerstandselementen 6 eingestellter Widerstandsschwellwerte.
Weiterhin weist die Bewertungseinheit 12 ein Schieberegister 23 auf, das mit dem Knoten K gekoppelt ist und in das die nach einander ermittelten Bewertungsergebnisse geschrieben werden. Abhängig von dem Inhalt des Schieberegister 23 wird nun ein Ausgangsdatum oder mehrere Ausgangsdaten generiert bzw. die Inhalte des Schieberegisters 23 direkt parallel oder seriell ausgegeben. Um das Hineinschreiben der Bewertungsergebnisse in das Schieberegister 23 zu steuern, ist das Schieberegister 23 ebenfalls mit der Ausleseeinheit 21 verbunden, so dass mit jeder Aktivierung einer der Referenz-Widerstandszellen 6', 6'' eine zugeordnete entsprechende Position des Schieberegisters 23 zum Beschreiben mit dem entsprechenden Bewertungsergebnis aktiviert ist.
In 3 ist ein Schaltbild einer weiteren Ausführungsform der Erfindung dargestellt. In 3 bezeichnen gleiche Bezugszeichen gleiche oder ähnliche Elemente gleicher Funktion wie in den Ausführungsformen der 1 und 2. Ebenso wie bei den vorhergehenden Ausführungsformen sind die Referenz-Widerstandszelle und die CBRAM-Widerstandsspeicherzelle 1 an einer gemeinsamen Bitleitung BL angeordnet. Wie in den vorangehenden Ausführungsformen ist die Wortleitung für die CBRAM-Widerstandsspeicherzelle 1 mit einem Adressdecoder 22 verbunden, um abhängig von einer angelegten Adresse die entsprechende CBRAM-Widerstandsspeicherzelle zu adressieren. Es ist eine Ausleseeinheit 30 vorgesehen, die mit dem Adressdecoder 22 verbunden ist, und die über die Referenz-Wortleitung 11 mit der Referenz-Widerstandszelle 6 in Verbindung steht.
Ferner ist eine Vorladeschaltung 31 vorgesehen, die gesteuert durch die Ausleseeinheit 30 ein festgelegtes Vorladepotential V_RD an die Bitleitung anlegt, um ein undefiniertes Ladungspotential auf der Bitleitung zu verhindern, so dass eine zuverlässige Bewertung durchgeführt werden kann.
Weiterhin ist eine Referenzpotentialschaltung 33 vorgesehen, die einen n-Kanal-Feldeffekttransistor 34 und eine Speicherkapazität 35 aufweist. Beim Vorladen der Bitleitung BL durch der Vorladeschaltung 31 wird der n-Kanal-Feldeffekt-Transistor 34 ebenfalls durchgeschaltet, um die Speicherkapazität auf ein bestimmtes Potential zu bringen. Die Bewertungseinheit 32 umfasst einen Ausleseverstärker 36, wie er beispielsweise aus DRAM-Schaltungen bekannt ist, der im wesentlichen einen geringen Ladungsunterschied zwischen Bitleitungen oder zwischen einer Bitleitung und einem Ladungsspeicher detektiert und verstärkt. Auf eine ausführliche Beschreibung der Funktionsweise eines solchen Ausleseverstärkers wird im Weiteren nicht eingegangen.
Zum Auslesen des Speicherdatums, das in der CBRAM-Widerstandsspeicherzelle 1 gespeichert ist, aktiviert zunächst die Ausleseeinheit 30 die Vorladeeinheit 31 und die Referenzpotentialschaltung 33, so dass die Bitleitung BL und die Speicherkapazität 35 auf ein festgelegtes Potential gelegt wird. Nach dem Deaktivieren der Vorladeeinheit 31 und der Referenzpotentialschaltung 33 werden die adressierte Wortleitung WL und die Referenzleitung 11 aktiviert, so dass die Lesespan nungsquelle 5 und die Referenzspannungsquelle 10 über das CBRAM-Widerstandselement 2 der auszulesenden CBRAM-Widerstandsspeicherzelle 1 bzw. das Referenz-Widerstandselement 7 an die Bitleitung BL angelegt werden. Das Aktivieren der Wortleitung WL und der Referenzwortleitung 11 erfolgt für vorbestimmte Zeitdauer, in der Ladungen von der Lesespannungsquelle 5 und der Referenzspannungsquelle 10 von oder auf die Bitleitung BL fließen, wobei die Zeitdauern gleich oder unterschiedlich sein können. Das Vorladepotential V_RD, auf das die Bitleitung aufgeladen worden ist, wird nun abhängig von über das CBRAM-Widerstandselement 2 und das Referenz-Widerstandselement 7 fließenden Ladungen verändert und durch den Ausleseverstärker 36 bezüglich des in der Speicherkapazität 35 gespeicherten Ladepotentials bewertet.
Vorzugsweise weisen die Lesespannung der Lesespannungsquelle 5 und die Referenzspannung der Referenzspannungsquelle 10 unterschiedliche Vorzeichen bezüglich des Vorladepotentials V_RD auf, so dass sich die Ladung auf der Bitleitung nach dem Auslesevorgang abhängig von der Menge der auf die Bitleitung über das CBRAM-Widerstandselement 2 und das Referenz-Widerstandselement 7 fließenden Ladungen geändert hat. Je nach dem, welchen Widerstandswert das CBRAM-Widerstandselement 2 abhängig von dem gespeicherten Speicherdatum aufweist, befindet sich dann auf der Bitleitung entweder ein erhöhtes oder ein gegenüber dem Vorladepotential V_RD erniedrigtes Potential. Diese Potentialänderung kann durch die Bewertungseinheit 32 detektiert werden und in ein Ausgangssignal A umgewandelt werden.
Das Aktivieren der CBRAM-Widerstandsspeicherzelle 1 und der Referenz-Widerstandzelle 6 kann gleichzeitig oder nacheinander erfolgen. Eine nacheinander erfolgende Aktivierung sollte jedoch vorzugsweise unmittelbar aufeinanderfolgend durchgeführt werden. Sie hat den Vorteil, dass beim Auslesen die Belastung der Versorgungs-Spannungsquellen zeitlich verteilt werden kann, so dass eine gleichmäßigere Last der Spannungs quellen erreicht werden kann, was zu reduzierten Spannungsschwankungen auf den Versorgungsleitungen und dadurch zu weniger Störeinflüssen führt.
Vorzugsweise sind der Widerstandsschwellwert des Referenz-Widerstandselementes 7, die Zeitdauer, die der Referenz-Auswahltransistor aktiviert ist, und die Zeitdauer, die der Auswahltransistor 3 aktiviert ist, so eingestellt, dass bei einem idealen CBRAM-Widerstandselement 2 der Betrag der Ladungsänderung bei jedem Zustand des CBRAM-Widerstandselementes 2, gleich ist, jedoch bei verschiedenen Zuständen unterschiedliche Vorzeichen aufweisen. Dies hat den Vorteil, dass der Ausleseverstärker einfach dimensioniert werden kann. Bei gleichen Zeitdauern ist es vorteilhaft, den Widerstandsschwellwert des Referenz-Widerstandselementes 7 auf einen Widerstandswert einzustellen, der dem doppelten Widerstandswert des Zustands des CBRAM-Widerstandselementes 2 entspricht, bei dem dieser den niedrigen Widerstandswert aufweist.
Anstelle des Vorsehens des zeitlich gesteuerten Anlegens der CBRAM-Widerstandsspeicherzelle 1 und der Referenz-Widerstandszelle 6 können diese gleichzeitig an die Bitleitung angelegt werden, so dass gleichzeitig ein die Bitleitung aufladender und die Bitleitung entladender Strom fließt. Die Differenz der beiden Ströme bewirkt eine Aufladung der Bitleitung auf ein erstes bzw. zweites Ladungspotential, das durch die Bewertungseinheit bewertet werden kann. Das erste und zweite Ladungspotential weisen dabei unterschiedliche Vorzeichen auf.
Die dargestellten Ausführungsformen der Erfindung haben den Vorteil, dass der Schaltungsaufwand zum Bereitstellen einer elektrischen Vergleichsgröße zum Bewerten der ermittelten von dem Zustand des CBRAM-Widerstandselementes der CBRAM-Widerstandsspeicherzelle 1 abhängigen elektrischen Größe reduziert werden kann, da sowohl die Referenz-Widerstandszelle als auch die CBRAM-Widerstandsspeicherzelle an einer gemeinsamen Bit leitung angeordnet sind. Bereits auf der Bitleitung werden der Widerstandswert des CBRAM-Widerstandselementes der CBRAM-Widerstandsspeicherzelle und der Widerstandsschwellwert des Referenz-Widerstandselementes voneinander subtrahiert und somit bewertet werden. Durch das Vermeiden der zusätzlichen Schaltung zum Erzeugen der elektrischen Vergleichgröße werden weiterhin Mismatching-Probleme zwischen dem Lesepfad und dem Referenzpfad vermieden und den Einflüssen aufgrund von Parameterschwankungen der elektronischen Schaltungen aus dem Weg gegangen.

1: PMC-Widerstandsspeicherzelle
2: PMC-Widerstandselement
3: Auswahltransistor
4: Lesespannungsleitung
5: Lesespannungsquelle
6, 6', 6'': Referenz-Widerstandszelle
7: Referenz-Widerstandselement
8: Referenz-Auswahltransistor
9: Referenzspannungsleitung
10: Referenzspannungsquelle
11: Referenz-Wortleitung
12: Bewertungseinheit
13: Operationsverstärker
14: Source-Folger-Schaltung
15: n-Kanal-Feldeffekttransistor
16: Stromquelle
17: Stromspiegelschaltung
18: p-Kanal-Feldeffekt-Transistoren
19: Weitere Stromquelle
20: Treiberschaltung
21: Ausleseeinheit
22: Adressdecoder
23: Schreibregister
30: Ausleseeinheit
31: Vorladeschaltung
32: Bewertungseinheit
33: Referenzpotentialschaltung
34: n-Kanal-Feldeffekttransistor
35: Speicherkapazität
36: Ausleseverstärker

Claims

Speicherschaltung umfassend: – mit einer Bitleitung und einer Wortleitung verbundene CBRAM-Widerstandsspeicherzelle (1), die ein CBRAM-Widerstandselement (2) aufweist, dessen Widerstand mit einem Schreibstrom einstellbar ist, um eine Information zu speichern, und einen über die Wortleitung ansteuerbaren Auswahlschalter (3) aufweist, um ein erstes Potential über das CBRAM-Widerstandselement (2) mit der Bitleitung zu verbinden; – mit einer mit der Bitleitung (BL) und mit einer Referenzleitung (11) verbundene Referenz-Widerstandszelle (6'), die ein Referenz-Widerstandselement (7), dessen Widerstand auf einen Widerstandschwellwert eingestellt ist, und einen über die Referenzleitung ansteuerbaren Referenzauswahlschalter (8) aufweist, um ein zweites Potential über das Referenz-Widerstandselement (7) mit der Bitleitung (BL) zu verbinden, – eine Ausleseeinheit (21, 30), die vorgesehen ist, um zum Auslesen eines Speicherdatum den Referenzauswahlschalter (8) und den Auswahlschalter (3) zu aktivieren, so dass über die CBRAM-Widerstandsspeicherzelle (1) ein Speicherzellenstrom und über die Referenz-Widerstandszelle (6) ein Referenzstrom auf die Bitleitung (BL) fließt, – eine Bewertungseinheit (12, 32), die mit der Bitleitung verbunden ist, und die das Speicherdatum abhängig von einer der Bitleitung (BL) zugeordneten resultierenden elektrischen Größe ausgibt.
Speicherschaltung nach Anspruch 1, wobei die Bewertungseinheit (12, 32) ausgestaltet ist, um bei konstant gehaltenem Potential auf der Bitleitung bei aktiviertem Referenzauswahlschalter (8) und aktivem Auswahlschalter einen aus dem Speicherzellenstrom und Referenzstrom resultierenden Strom das Speicherdatum abhängig von den resultierenden Spannung auszugeben.
Speicherschaltung nach Anspruch 2, wobei die Bewertungseinheit (12, 32) einen Operationsverstärker (13) mit einem Eingang aufweist, der mit der Bitleitung (BL) verbunden ist, wobei eine Gegenkopplungsschaltung vorgesehen ist, um das Potential auf der Bitleitung auf einem vorgegebenen Potentialwert konstant zu halten.
Speicherschaltung nach Anspruch 3, wobei eine erste Spannungsquelle (5) zum Bereitstellen des ersten Potentials und eine zweite Spannungsquelle (10) zum Bereitstellen des zweiten Potentials vorgesehen sind, wobei das erste und das zweite Potential bezüglich des vorgegebenen Potentialwerts der Bitleitung (BL) unterschiedliche Vorzeichen aufweisen.
Speicherschaltungen nach einem der Ansprüche 2 bis 4, wobei mehrere mit der Bitleitung (BL) verbunden Referenz-Widerstandszellen (6', 6'') mit verschiedenen Widerstandsschwellwerten vorgesehen sind, wobei die Ausleseeinheit (21, 30) beim Auslesen nacheinander jeweils einen der Referenz-Widerstandszellen (6', 6'') aktiviert, und wobei die Bewertungseinheit (12, 32) das Speicherdatum abhängig von den resultierenden Strömen ausgibt.
Speicherschaltung nach Anspruch 1, wobei die Ausleseeinheit (21, 30) ausgestaltet ist, um Referenzauswahlschalter (8) und Auswahlschalter (3) nacheinander oder gleichzeitig für jeweils eine vorbestimmte Zeitdauer zu aktivieren, so dass abhängig von dem Widerstand des CBRAM-Widerstandselements (2) und dem Widerstand des Referenz-Widerstandselements (7) nach dem Deaktivieren des Referenzauswahlschalters (8) und des Auswahlschalters (3) eine resultierende Ladung auf der Bitleitung (BL) besteht, wobei die Bewertungseinheit (12, 32) das Speicherdatum abhängig von der resultierenden Ladung ausgibt.
Speicherschaltung nach Anspruch 6, wobei eine Ladungsausgleichseinheit (31) mit der Bitleitung (BL) verbunden ist, um vor jedem Auslesevorgang das Potential der Bitleitung (BL) auf ein vorbestimmtes Potential zu bringen.
Speicherschaltung nach Anspruch 6 oder 7, wobei eine erste Spannungsquelle (5) zum Bereitstellen des ersten Potentials und eine zweite Spannungsquelle (10) zum Bereitstellen des zweiten Potentials vorgesehen sind, wobei das erste und das zweite Potential bezüglich des vorbestimmten Potentials der Bitleitung unterschiedliche Vorzeichen aufweisen.
Speicherschaltung nach Anspruch 8, wobei die Beträge des ersten Potentials und des zweiten Potentials sowie die vorbestimmte Zeitdauer der Aktivierung des Referenzschalters (8) und die vorbestimmten Zeitdauer der Aktivierung des Auswahlschalters (3) in der Ausleseeinheit (21, 30) so gewählt sind, dass bei der Annahme, das der Widerstand des CBRAM-Speicherelementes (2) dem Widerstandschwellwert entspricht, die auf und von der Bitleitung (BL) fließenden Ladungen sich ausgleichen, so dass keine Potentialänderung der Bitleitung (BL) erfolgt.
Speicherschaltung nach Anspruch 1, wobei die Ausleseeinheit (21, 30) gestaltet ist, um den Referenzauswahlschalter (8) und den Auswahlaschalter (3) gleichzeitig zu aktivieren, so dass abhängig von dem Widerstand des CBRRM-Widerstandselements (2) und dem Widerstand des Referenz-Widerstandselements (7) ein erstes oder ein zweites Ladungspotential auf der Bitleitung erreicht wird, wobei die Bewertungseinheit (12, 32) das Speicherdatum abhängig von dem resultierenden Ladungspotential ausgibt.
Verfahren zum Bewerten eines Speicherdatum in einer an einer Bitleitung (BL) angeordneten CBRAM-Widerstandsspeicherzelle (1), die ein schaltbar mit der Bitleitung verbindbares CBRAM-Widerstandselement (2) aufweist, dessen Widerstand mit einem Schreibstrom einstellbar ist, um eine Information zu speichern, mit folgenden Schritten: – Verbinden eines ersten Potentials über das CBRAM-Widerstandselement mit der Bitleitung (BL); – Verbinden eines zweiten Potentials über ein Referenz-Widerstandselement mit der Bitleitung (BL); – Feststellen einer resultierenden elektrischen Größe auf der Bitleitung (BL); – Ausgeben des auszulegenden Speicherdatums abhängig von der resultierenden elektrischen Größe
Verfahren nach Anspruch 11, wobei als resultierende elektrische Größe ein resultierender Strom auf die Bitleitung (BL) festgestellt wird, wenn das Potential der Bitleitung (BL) konstant gehalten wird, und wobei das auszubildende Speicherdatum abhängig von dem resultierenden Strom ausgegeben wird.
Verfahren nach Anspruch 11 oder 12, wobei der Widerstand des Referenz-Widerstandselement (7) auf einen Widerstandsschwellwert eingestellt wird.
Verfahren nach Anspruch 11, wobei das Verbinden des ersten Potentials über das CBRAM-Widerstandselement (2) mit der Bitleitung (BL) für eine erste vorbestimmte Zeitdauer durchgeführt wird und das Verbinden des zweiten Potentials über das Referenz-Widerstandselement (7) mit der Bitleitung (BL) für eine zweite vorbestimmte Zeitdauer durchgeführt wird, wodurch die Bitleitung (BL) mit einer resultierenden Ladung aufgeladen wird, wobei das Speicherdatum abhängig von der resultierenden Ladung ausgegeben wird.
Verfahren nach Anspruch 14, wobei die Beträge des ersten Potentials und des zweiten Potentials sowie die erste und die zweite vorbestimmte Zeitdauer so gewählt werden, dass bei der Annahme, dass der Widerstandswert des CBRAM-Widerstandselementes (2) einem Widerstandschwellwert des Referenz-Widerstandselementes (7) entspricht, die auf und von der Bitleitung (BL) fließenden Ladungen sich ausgleichen, so dass keine Potentialänderung auf der Bitleitung erfolgt.