DE102013214418A1

DE102013214418A1 - Widerstandsmessung mit mehreren BITS

Info

Publication number: DE102013214418A1
Application number: DE201310214418
Authority: DE
Inventors: Chung H. Lam; Jing Li; Robert K. Montoye
Original assignee: International Business Machines Corp
Current assignee: GlobalFoundries Inc
Priority date: 2012-08-13
Filing date: 2013-07-24
Publication date: 2014-02-13
Anticipated expiration: 2033-07-25
Also published as: DE102013214418B4; US20140092694A1; CN103714851B; CN103714851A; US8837198B2

Abstract

Eine beispielhafte Ausführungsform ist eine Schaltung zum Ermitteln eines Binärwertes einer Speicherzelle. Die Schaltung weist Parallelkondensatoren mit unterschiedlichen Kapazitäten auf, um selektiv eine Verbindung mit der Speicherzelle herzustellen, und eine Steuereinheit, die so konfiguriert ist, dass die Parallelkondensatoren iterativ auf eine erste Spannung aufgeladen werden, bis ein ausgewählter Parallelkondensator bewirkt, dass die erste Spannung innerhalb eines vordefinierten Zeitbereiches über die Speicherzelle auf eine erste Vergleichsspannung abnimmt, auf der Grundlage des ausgewählten Parallelkondensators ein Binärwert der höchstwertigen Bits der Speicherzelle ermittelt wird, nach dem Ermitteln des Binärwertes der höchstwertigen Bits der Speicherzelle der ausgewählte Parallelkondensator auf eine zweite Spannung aufgeladen wird, und auf der Grundlage einer Abnahme der zweiten Spannung am ausgewählten Parallelkondensator über die Speicherzelle ein Binärwert der niedrigstwertigen Bits der Speicherzelle ermittelt wird.

Description

HINTERGRUND
Die vorliegende Erfindung ist auf Computerspeicher und insbesondere auf das Ermitteln eines Widerstandswertes einer Speicherzelle gerichtet.
Typische Halbleiter-Computerspeicher werden auf Halbleitersubstraten hergestellt, die aus Arrays mit einer großen Anzahl physischer Speicherzellen bestehen. Im Allgemeinen wird ein Bit von Binärdaten als Änderung eines physischen Parameters dargestellt, der zu einer Speicherzelle gehört. Zu häufig verwendeten physischen Parametern zählen die Änderung einer Schwellenwertspannung des Metalloxid-Feldeffekttransistors (Metal Oxide Field Effect Transistor, MOSFET) aufgrund der Ladungsmenge, die in einem Floating Gate oder in einer Fangschicht bei nichtflüchtigem elektrisch löschbarem programmierbarem Festwertspeicher (Electrically Erasable Programmable Read Only Memory, EEPROM) gespeichert ist, die Widerstandsänderung eines Phasenänderungs-Speicherelements bei Phasenänderungs-Direktzugriffsspeicher (Phase-change Random Access Memory, PRAM) oder bei Ovonics Unified Memory (OUM) und die Änderung der Ladungsspeicherung bei flüchtigem dynamischem Direktzugriffsspeicher (Dynamic Random Access Memory, DRAM).
Das Erhöhen der Anzahl von Bits, die in einer einzelnen physischen Halbleiterspeicherzelle gespeichert sind, ist ein wirksames Verfahren zur Senkung der Fertigungskosten je Bit. Mehrere Datenbits können außerdem in einer einzelnen Speicherzelle gespeichert werden, wenn Änderungen des physischen Parameters mehreren Bitwerten zugeordnet werden können. Eine derartige Speicherzelle zur Speicherung mehrerer Bits ist allgemein als MLC-Zelle (MLC = Multi Level Cell) bekannt. Beim Entwurf von Computerspeichereinheiten und Computerspeicherschaltungen werden erhebliche Anstrengungen unternommen, um die Anzahl von Bits zu maximieren, die in einer einzelnen physischen Speicherzelle gespeichert werden. Dies gilt insbesondere für Speicher der Speicherklasse wie zum Beispiel für den weitverbreiteten nichtflüchtigen Flash-Speicher, der häufig als Massenspeichereinheit verwendet wird.
Die grundlegende Anforderung an die Speicherung mehrerer Bits in einer Halbleiterspeicherzelle besteht darin, das Spektrum der Änderung des physischen Parameters zur Verfügung zu haben, um mehreren, sich nicht überlappenden Bändern von Werten Platz zu bieten. Die Anzahl von Bändern, die bei einer n-Bit-Zelle erforderlich ist, beträgt 2ⁿ. Eine 2-Bit-Zelle benötigt 4 Bänder, eine 3-Bit-Zelle benötigt 8 Bänder und so weiter. Daher bildet das zur Verfügung stehende Spektrum eines physischen Parameters in einer Halbleiterspeicherzelle einen Begrenzungsfaktor für die Speicherung mehrerer Bits in einem Speicher.
KURZDARSTELLUNG
Eine beispielhafte Ausführungsform der Erfindung ist eine Schaltung zum Ermitteln eines Binärwertes einer Speicherzelle. Der Binärwert der Speicherzelle wird durch einen elektrischen Widerstandswert der Speicherzelle dargestellt. Der Binärwert der Speicherzelle weist höchstwertige Bits und niedrigstwertige Bits auf. Die Schaltung weist eine Vielzahl von Parallelkondensatoren mit unterschiedlichen Kapazitäten auf, die so konfiguriert sind, dass selektiv eine Verbindung mit der Speicherzelle und einer Steuereinheit hergestellt wird. Die Steuereinheit ist so konfiguriert, dass: die Parallelkondensatoren iterativ auf eine erste Spannung aufgeladen werden, bis ein ausgewählter Parallelkondensator bewirkt, dass die erste Spannung innerhalb eines vordefinierten Zeitbereiches über die Speicherzelle auf eine erste Vergleichsspannung abnimmt; auf der Grundlage des ausgewählten Parallelkondensators ein Binärwert der höchstwertigen Bits der Speicherzelle ermittelt wird; nach dem Ermitteln des Binärwertes der höchstwertigen Bits der Speicherzelle der ausgewählte Parallelkondensator auf eine zweite Spannung aufgeladen wird; und auf der Grundlage einer Abnahme der zweiten Spannung am ausgewählten Parallelkondensator über die Speicherzelle ein Binärwert der niedrigstwertigen Bits der Speicherzelle ermittelt wird.
Eine weitere beispielhafte Ausführungsform der Erfindung ist ein Computerprogrammprodukt zum Ermitteln eines Binärwertes einer Speicherzelle. Der Binärwert der Speicherzelle wird durch einen elektrischen Widerstandswert der Speicherzelle dargestellt. Der Binärwert der Speicherzelle weist höchstwertige Bits und niedrigstwertige Bits auf. Das Computerprogrammprodukt weist ein computerlesbares Speichermedium mit einem darauf verkörperten computerlesbaren Programmcode auf. Der computerlesbare Programmcode ist so konfiguriert, dass: Parallelkondensatoren, die unterschiedliche Kapazitäten aufweisen, iterativ auf eine erste Spannung aufgeladen werden, bis ein ausgewählter Parallelkondensator bewirkt, dass die erste Spannung innerhalb eines vordefinierten Zeitbereiches über die Speicherzelle auf eine erste Vergleichsspannung abnimmt; auf der Grundlage des ausgewählten Parallelkondensators ein Binärwert der höchstwertigen Bits der Speicherzelle ermittelt wird; nach dem Ermitteln des Binärwertes der höchstwertigen Bits der Speicherzelle der ausgewählte Parallelkondensator auf eine zweite Spannung aufgeladen wird; und auf der Grundlage einer Abnahme der zweiten Spannung am ausgewählten Parallelkondensator über die Speicherzelle ein Binärwert der niedrigstwertigen Bits der Speicherzelle ermittelt wird.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 zeigt eine beispielhafte Ausführungsform einer Schaltung zum Ermitteln eines Binärwertes einer Speicherzelle, wie durch die vorliegende Erfindung vorgeschlagen.
2 zeigt einen beispielhaften Prozessablauf zum Ermitteln der zwei höchstwertigen Bits einer Vier-Bit-Speicherzelle durch Erkennen von Zählerüberläufen.
3 zeigt einen beispielhaften Prozessablauf zum Ermitteln der zwei höchstwertigen Bits einer Vier-Bit-Speicherzelle durch Erkennen von Zählerunterläufen.
4 zeigt eine weitere beispielhafte Ausführungsform einer Schaltung zum Ermitteln des Binärwertes der Speicherzelle.
5 veranschaulicht ein beispielhaftes Verfahren zum Ermitteln eines Binärwertes einer Speicherzelle, wie durch die vorliegende Erfindung vorgeschlagen.
AUSFÜHRLICHE BESCHREIBUNG
Die vorliegende Erfindung wird unter Bezugnahme auf Ausführungsformen der Erfindung beschrieben. In der gesamten Beschreibung der Erfindung wird auf die 1 bis 5 Bezug genommen. Bei der Bezugnahme auf die Figuren sind gezeigte gleiche Strukturen und Elemente durchgehend mit denselben Bezugsziffern gekennzeichnet.
1 zeigt eine beispielhafte Ausführungsform einer Schaltung 102 zum Ermitteln eines Binärwertes einer Speicherzelle 106, wie durch die vorliegende Erfindung vorgeschlagen. Das System weist ein Speicher-Array 104 zum Speichern von Daten auf. Das Speicher-Array 104 weist eine Vielzahl von Speicherzellen auf. Jede Speicherzelle kann auf einen bestimmten Widerstandswert programmiert werden, der zu einem späteren Zeitpunkt gelesen werden könnte. Auf diese Weise erzeugt das Speicher-Array 104 allgemein den Widerstand von Speicherzellen, um darin gespeicherte Binärdaten darzustellen. Bei einer Ausführungsform kann jede Speicherzelle mehrere Bits mit Daten darstellen, indem in den Speicherzellen unterschiedliche Widerstandswerte gespeichert werden. Somit weist der Binärwert der Speicherzelle 106 höchstwertige Bits (Most Significant Bits, MSB) und niedrigstwertige Bits (Least Significant Bits, LSB) auf.
[0018] Die Schaltung 102 weist eine Vielzahl von Parallelkondensatoren (C₁, C₂, C₃) mit unterschiedlichen Kapazitäten auf. Bei einer Ausführungsform weist das Verhältnis zwischen jeder Kapazität der Parallelkondensatoren eine logarithmische Beziehung auf. Die Parallelkondensatoren sind so konfiguriert, dass selektiv eine Verbindung zur Speicherzelle 106 hergestellt wird. Zum Beispiel kann die Schaltung 102 an jedem Parallelkondensator einen Zugriffstransistor 110 aufweisen, der so konfiguriert ist, dass die Speicherzelle 106 selektiv mit einem ausgewählten Parallelkondensator elektrisch verbunden wird.
Wie nachfolgend ausführlicher beschrieben wird, weist die Schaltung 102 eine Steuereinheit 112 auf, die so konfiguriert ist, dass die Parallelkondensatoren iterativ auf eine erste Spannung aufgeladen werden. Die Iteration wird so lange durchgeführt, bis ein ausgewählter Parallelkondensator bewirkt, dass die erste Spannung innerhalb eines vordefinierten Zeitbereiches über die Speicherzelle 106 auf eine erste Vergleichsspannung (V_ref) abnimmt. Der Binärwert der höchstwertigen Bits der Speicherzelle 106 beruht auf dem ausgewählten Parallelkondensator.
Die Steuereinheit 112 lädt dann den ausgewählten Parallelkondensator auf eine zweite Spannung auf, nachdem der Binärwert der höchstwertigen Bits der Speicherzelle ermittelt wurde. Der Binärwert der niedrigstwertigen Bits der Speicherzelle 106 wird auf der Grundlage der Abnahme der zweiten Spannung am ausgewählten Parallelkondensator über die Speicherzelle 106 ermittelt. Bei einer Ausführungsform sind die erste Spannung und die zweite Spannung gleich.
Die Schaltung kann einen Zähler 114 aufweisen, der so konfiguriert ist, dass Taktimpulse gezählt werden, bis die erste Spannung auf die erste Vergleichsspannung (V_ref) abnimmt. Bei einer Ausführungsform ist der ausgewählte Parallelkondensator einer der Parallelkondensatoren, die die kleinste Kapazität aufweisen, die bewirkt, dass der Zähler überläuft. Im hierin verwendeten Sinn bedeutet der Begriff „Überlauf”, dass der Zähler seinen größtmöglichen Zählwert erreicht. Bei einer weiteren Ausführungsform ist der ausgewählte Parallelkondensator einer der Parallelkondensatoren, die die kleinste Kapazität aufweisen, die bewirkt, dass ein Unterlauf des Zählers eintritt. Im hierin verwendeten Sinn bedeutet der Begriff „Unterlauf”, dass der Zähler auf seinem kleinstmöglichen Zählwert verbleibt.
2 zeigt einen beispielhaften Prozessablauf zum Ermitteln der zwei höchstwertigen Bits einer Vier-Bit-Speicherzelle durch Erkennen von Zählerüberläufen. Der Zähler nutzt ein schnelles Taktsignal und ist so ausgelegt, dass er bei t = R₀ ¹⁶C·(logV_BL(0) – logV_ref), überläuft, wobei V_BL(0) die erste Spannung ist, auf die die Parallelkondensatoren zu Beginn aufgeladen werden. Der Prozessablauf ignoriert Zählerunterläufe.
3 zeigt einen beispielhaften Prozessablauf zum Ermitteln der zwei höchstwertigen Bits einer Vier-Bit-Speicherzelle durch Erkennen von Zählerunterläufen. Der Zähler nutzt ein langsames Taktsignal. Der Prozessablauf ignoriert Zählerüberläufe.
Unter erneuter Bezugnahme auf 1 beruht der Binärwert der Speicherzelle 106 bei einer Ausführungsform auf einer Zeit der Abnahme von der zweiten Spannung auf die zweite Vergleichsspannung (V_ref). Der Zähler 114 ist so konfiguriert, dass Taktimpulse in einem binären Taktimpulszählwert 116 gezählt werden, bis die zweite Spannung auf die zweite Vergleichsspannung abnimmt. Bei einer bestimmten Ausführungsform beruht der Binärwert der niedrigstwertigen Bits ausschließlich auf der Position der höchsten Stelle des binären Taktimpulszählwertes, wie in der folgenden Tabelle gezeigt.

Zählerausgang (b₃, b₂, b₁, b₀) Messausgang (LSB)

0001 00

001x 01

01xx 10

1xxx 11

Tabelle 1 – Schema der Zählerdecodierung
4 zeigt eine weitere beispielhafte Ausführungsform der Schaltung 102 zum Ermitteln des Binärwertes der Speicherzelle 106. Die ausgewählte Speicherzelle weist Phasenänderungsmaterial 108 auf, das auf einen einer Vielzahl von Widerstandswerten programmiert werden kann.
Die Schaltung 102 weist eine Vielzahl von Vergleichern (Komparatoren) 120 auf. Jeder der Komparatoren 120 ist mit einer anderen Spannungsreferenz (V_ref1, V_ref2, V_ref3 und V_ref4) verbunden. Des Weiteren ist der Zugriffstransistor 110 so konfiguriert, dass die Speicherzelle 106 mit dem ausgewählten Parallelkondensator und den Komparatoren 120 elektrisch verbunden wird. Darüber hinaus beruht der Binärwert der niedrigstwertigen Bits der Speicherzelle auf den Ausgängen der Komparatoren zu einem vordefinierten Zeitpunkt.
Die Schaltung 102 ist so konfiguriert, dass eine Abnahmespannung 114 eines ausgewählten Parallelkondensators mit der Vielzahl unterschiedlicher Vergleichsspannungen V_ref1 bis V_ref4 zu einem vordefinierten Zeitpunkt verglichen wird, nachdem der ausgewählte Parallelkondensator mit der Speicherzelle 106 verbunden wurde. Darüber hinaus kann die Steuereinheit 112 so konfiguriert sein, dass die niedrigstwertigen Bits der ausgewählten Speicherzelle 106 auf der Grundlage ermittelt werden, welche der Vergleichsspannungen V_ref1 bis V_ref4 oberhalb der Abnahmespannung 114 und welche der Vergleichsspannungen V_ref1 bis V_ref4 unterhalb der Abnahmespannung 114 liegen.
Bei einer Ausführungsform ist die Steuereinheit 112 so konfiguriert, dass der ausgewählte Parallelkondensator auf eine zweite Spannung V₀ aufgeladen wird, bevor der Parallelkondensator über die Speicherzelle 106 entladen wird. Somit ist die Abnahmespannung des Messkondensators über die Zeit etwa gleich einer RC-Abnahme von V₀exp(–t/RC). Des Weiteren führen unterschiedliche Widerstandswerte der ausgewählten Speicherzelle zu unterschiedlichen Geschwindigkeiten der RC-Abnahme.
Bei einer Ausführungsform können die Geschwindigkeiten der Widerstandsabnahme durch Messen verschiedener RC-Verzögerungen auf den Bitleitungen BL<0> bis BL<N> unterschieden werden. Bei einer Ausführungsform ist ein Taktsignal 115 so konfiguriert, dass eine Abfrageschaltung 118 zu einem vordefinierten Zeitpunkt ausgelöst wird. Die Abfrageschaltung 118 fragt ein Ergebnis der Abnahmespannung 114 ab, die mit der Vielzahl unterschiedlicher Vergleichsspannungen V_ref1 bis V_ref4 verglichen wurde, wenn das Taktsignal 115 einen vordefinierten Zeitpunkt erreicht.
Die niedrigstwertigen Bits (LSB) des Widerstandswertes werden aus den Messverstärkerausgängen (b₃, b₂, b₁, b₀) ermittelt. Zum Beispiel kann die Abnahmespannung 114 mit vier unterschiedlichen Vergleichsspannungswerten verglichen werden. Die Anzahl von Vergleichsspannungen kann je nach Anwendungsfall auf unterschiedliche Weise ausgewählt werden. Die Schaltung 102 kann einen Decoder 112 aufweisen, der so konfiguriert ist, dass der Ausgang der Messverstärker 120 in einen Binärwert umgewandelt wird. Tabelle 2 veranschaulicht ein beispielhaftes Decodierungsschema, das von der Erfindung vorgeschlagen wird. Bei einer Realisierungsform wird die Spannung der Bitleitung an der fallenden Flanke des Taktsignals ausgelöst und mit den verschiedenen Spannungswerten verglichen.

MV-Ausgang (V_ref1 < V_ref2 < V_ref3 < V_ref4) Messausgang (LSB)

V_ref1 < V < V_ref2 0001 (00)

V_ref2 < V < V_ref3 0011 (01)

V_ref3 < V < V_ref4 0111 (10)

V_ref4 < V 1111 (11)

Tabelle 2 – Schema der Messverstärkerdecodierung
Die Schaltung 102 kann einen oder mehrere Decodierkondensatoren 124 aufweisen, die selektiv so mit der Bitleitung verbunden werden, dass die Kapazität der Decodierkondensatoren 124 im Wesentlichen eine Bitleitungskapazität der mit der Bitleitung verbundenen Speicherzellen ausgleicht. Auf diese Weise kompensieren die Decodierkondensatoren 124 die Bitleitungskapazität infolge der Datenmuster, die in jeder Zelle auf derselben Bitleitung gespeichert sind.
5 veranschaulicht ein beispielhaftes Verfahren 502 zum Ermitteln eines Binärwertes einer Speicherzelle. Wie oben erläutert wird der Binärwert der Speicherzelle durch einen elektrischen Widerstandswert der Speicherzelle dargestellt. Der Binärwert der Speicherzelle weist höchstwertige Bits und niedrigstwertige Bits auf.
Das Verfahren beginnt bei dem Ladevorgang 504. Während dieses Vorgangs werden die Parallelkondensatoren iterativ auf eine erste Spannung aufgeladen, bis ein ausgewählter Parallelkondensator bewirkt, dass die erste Spannung innerhalb eines vordefinierten Zeitbereiches über die Speicherzelle auf eine erste Vergleichsspannung abnimmt. Wie oben erwähnt weisen die Parallelkondensatoren unterschiedliche Kapazitäten auf, und bei einer Ausführungsform weist das Verhältnis zwischen jeder Kapazität der Parallelkondensatoren eine logarithmische Beziehung auf.
Wie oben erläutert kann das iterative Aufladen der Parallelkondensatoren das Zählen von Taktimpulsen in einem Zähler aufweisen, bis die erste Spannung auf die erste Vergleichsspannung abnimmt. Bei einer Ausführungsform, bei der ein schnelles Taktsignal genutzt wird, ist der ausgewählte Parallelkondensator einer der Parallelkondensatoren, die die kleinste Kapazität aufweisen, die bewirkt, dass der Zähler überläuft. Bei einer Ausführungsform, bei der ein langsames Taktsignal genutzt wird, ist der ausgewählte Parallelkondensator einer der Parallelkondensatoren, die die kleinste Kapazität aufweisen, die bewirkt, dass ein Unterlauf des Zählers eintritt.
Nachdem der Ladevorgang 504 abgeschlossen ist, geht die Steuerung zum Ermittlungsvorgang 506 über. Während dieses Vorgangs wird der Binärwert der höchstwertigen Bits der Speicherzelle auf der Grundlage des ausgewählten Parallelkondensators ermittelt. Wenn der Ermittlungsvorgang endet, geht die Steuerung zum Ladevorgang 508 über.
Beim Ladevorgang 508 wird der ausgewählte Parallelkondensator auf eine zweite Spannung aufgeladen. Die erste Spannung und die zweite Spannung können gleich sein. Nachdem der Ladevorgang 508 abgeschlossen ist, geht die Steuerung zum Ermittlungsvorgang 510 über.
Beim Ermittlungsvorgang 510 wird der Binärwert der niedrigstwertigen Bits der Speicherzelle auf der Grundlage der RC-Abnahme der zweiten Spannung am ausgewählten Parallelkondensator über die Speicherzelle ermittelt. Wie oben ausführlich erläutert kann das Ermitteln des Binärwertes der niedrigstwertigen Bits aufweisen, dass die Speicherzelle mit dem ausgewählten Parallelkondensator elektrisch so verbunden wird, dass der Binärwert der niedrigstwertigen Bits auf einer Zeit der Abnahme von der zweiten Spannung auf eine zweite Vergleichsspannung beruht. Diese Ausführungsform kann ferner das Zählen von Taktimpulsen in einem binären Taktimpulszählwert aufweisen, bis die zweite Spannung auf die zweite Schwellenspannung abnimmt, sodass der Binärwert der niedrigstwertigen Bits ausschließlich auf einer Position der höchsten Stelle des binären Taktimpulszählwertes beruht.
Bei einer weiteren Ausführungsform kann das Ermitteln des binären Wertes der niedrigstwertigen Bits aufweisen, dass die Speicherzelle mit dem ausgewählten Parallelkondensator elektrisch verbunden und die Spannung am ausgewählten Kondensator zu einem vordefinierten Zeitpunkt mit einer Vielzahl von Spannungsbereichen verglichen wird. Zum Beispiel kann die LSB-Decoderschaltung vier Messverstärkerausgänge (b3, b2, b1, b0) aufweisen, die die Bitleitung von der Speicherzelle mit vier unterschiedlichen Vergleichsspannungswerten vergleichen.
Dem Fachmann wird klar sein, dass Aspekte der Erfindung in Form eines Systems, Verfahrens oder Computerprogrammprodukts verkörpert sein können. Dementsprechend können Aspekte der Erfindung die Form einer vollständig in Hardware realisierten Ausführungsform, einer vollständig in Software realisierten Ausführungsform (einschließlich Firmware, residenter Software, Mikrocode usw.) oder einer Ausführungsform annehmen, in der Software- und Hardwareaspekte miteinander kombiniert sind, die im vorliegenden Dokument allgemein als „Schaltung”, „Modul” oder „System” bezeichnet werden. Des Weiteren kann die Erfindung die Form eines Computerprogrammprodukts auf einem computerlesbaren Speichermedium annehmen, auf dem computerlesbarer Programmcode verkörpert ist.
Es können beliebige geeignete computernutzbare oder computerlesbare Medien genutzt werden. Das computernutzbare oder computerlesbare Medium kann beispielsweise und ohne darauf beschränkt zu sein ein elektronisches, magnetisches, optisches oder elektromagnetisches System bzw. ein Infrarot- oder Halbleitersystem bzw. eine derartige Vorrichtung oder Einheit oder ein Ausbreitungsmedium sein. Zu konkreteren Beispielen (unvollständige Liste) computerlesbarer Speichermedien zählen unter anderem folgende: eine elektrische Verbindung mit einer oder mehreren Leitungen, eine Computerdiskette, eine Festplatte, ein Direktzugriffsspeicher (RAM), ein Nur-Lese-Speicher (ROM), ein löschbarer programmierbarer Nur-Lese-Speicher (EPROM oder Flash-Speicher), ein Lichtwellenleiter, ein Nur-Lese-Speicher in Form einer transportablen Compact Disc (CD-ROM), eine optische Speichereinheit oder eine magnetische Speichereinheit.
Computerprogrammcode zur Ausführung von Operationen der Erfindung kann in einer objektorientierten Programmiersprache wie Java, Smalltalk, C++ oder Ähnlichem geschrieben sein. Der Computerprogrammcode zur Ausführung von Operationen der Erfindung kann jedoch auch in einer herkömmlichen prozeduralen Programmiersprache wie zum Beispiel in der Programmiersprache „C” oder in ähnlichen Programmiersprachen geschrieben sein.
Die Erfindung ist nachstehend unter Bezugnahme auf Ablaufpläne und/oder Blockschaltbilder von Methoden, Vorrichtungen (Systemen) und Computerprogrammprodukten gemäß Ausführungsformen der Erfindung beschrieben. Es versteht sich, dass jeder Block der Ablaufpläne und/oder der Blockschaltbilder und Kombinationen von Blöcken in den Ablaufplänen und/oder Blockschaltbildern durch Computerprogrammanweisungen realisiert werden kann bzw. können. Diese Computerprogrammanweisungen können einem Prozessor eines Mehrzweckcomputers, eines Spezialcomputers oder anderen programmierbaren Datenverarbeitungsvorrichtungen bereitgestellt werden, um eine Maschine zu erzeugen, sodass die Anweisungen, die über den Prozessor des Computers oder anderer programmierbarer Datenverarbeitungsvorrichtungen ausgeführt werden, Mittel zum Realisieren der in einem Block bzw. in den Blöcken des Ablaufplans und/oder des Blockschaltbildes angegebenen Funktionen/Aktionen schaffen.
Diese Computerprogrammanweisungen können auch in einem computerlesbaren Speicher gespeichert sein, der einen Computer oder andere programmierbare Datenverarbeitungsvorrichtungen anweisen kann, in einer bestimmten Weise zu funktionieren, sodass die im computerlesbaren Speicher gespeicherten Anweisungen ein Produkt erzeugen, das die Anweisungen enthält, die die in einem Block bzw. in den Blöcken des Ablaufplans und/oder des Blockschaltbildes angegebene Funktion/Aktion realisiert.
Diese Computerprogrammanweisungen können auch in einen Computer oder in andere programmierbare Datenverarbeitungsvorrichtungen geladen werden, um zu bewirken, dass auf dem Computer oder auf anderen programmierbaren Vorrichtungen eine Reihe von Arbeitsschritten ausgeführt werden, um einen mittels Computer realisierten Prozess zu schaffen, mit dessen Hilfe die Anweisungen, die auf dem Computer oder auf anderen programmierbaren Vorrichtungen ausgeführt werden, Schritte zur Realisierung der in einem Block bzw. in den Blöcken des Ablaufplans und/oder des Blockschaltbildes angegebenen Funktionen/Aktionen bereitstellen.
Es sollte beachtet werden, dass bei einigen alternativen Realisierungsformen die in einem Block eines Ablaufplans angegebenen Funktionen in einer anderen als der in den Figuren angegebenen Reihenfolge ausgeführt werden können. Beispielsweise können zwei hintereinander aufgeführte Blöcke tatsächlich im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können, da es sich bei den hierin abgebildeten Ablaufplänen lediglich um Beispiel handelt, je nach der damit verbundenen Funktionalität manchmal in umgekehrter Reihenfolge ausgeführt werden. Es sind viele Abweichungen von diesen hierin beschriebenen Ablaufplänen oder Schritten (oder Operationen) möglich, ohne vom Gedanken der Erfindung abzuweichen. Beispielsweise können die Schritte gleichzeitig und/oder in einer anderen Reihenfolge ausgeführt werden, oder es können Schritte hinzugefügt, gelöscht und/oder abgeändert werden. Alle diese Abweichungen gelten als Teil der beanspruchten Erfindung.
Die im vorliegenden Dokument verwendete Terminologie dient ausschließlich zur Beschreibung bestimmter Ausführungsformen und ist nicht als Einschränkung der Erfindung gedacht. Die im vorliegenden Dokument verwendeten Einzahlformen „ein/eine” und „der/die/das” schließen auch die Pluralformen ein, sofern dies im Kontext nicht ausdrücklich anderweitig angegeben ist. Es versteht sich des Weiteren, dass die Begriffe „weist auf” und/oder „aufweisend” bei Verwendung in der vorliegenden Beschreibung das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Abläufe, Operationen, Elemente und/oder Komponenten bezeichnen, aber das Vorhandensein oder die Hinzufügung eines bzw. einer oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Abläufe, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen.
Die entsprechenden Strukturen, Materialien, Aktionen und Äquivalente aller Mittel bzw. Schritt-plus-Funktion-Elemente (Step plus Function Elements) in den folgenden Ansprüchen sollen alle Strukturen, Materialien oder Aktionen zur Ausführung der Funktion in Verbindung mit anderen ausdrücklich beanspruchten Elementen mit einschließen. Die Beschreibung der vorliegenden Erfindung soll der Veranschaulichung und Beschreibung dienen, ist jedoch nicht vollständig oder auf die Erfindung in der offenbarten Form beschränkt. Für den Fachmann sind viele Modifikationen und Variationen denkbar, ohne dass diese eine Abweichung vom Schutzbereich und Gedanken der Erfindung darstellen würden. Die Ausführungsform wurde ausgewählt und beschrieben, um die Grundgedanken und die praktische Anwendung der Erfindung auf bestmögliche Weise zu erklären und anderen Fachleuten ein Verständnis dafür zu ermöglichen, dass verschiedene Ausführungsformen der Erfindung mit verschiedenen Modifikationen denkbar sind, die sich für die jeweils beabsichtigte Verwendung eignen.
Obwohl die bevorzugte Ausführungsform der Erfindung beschrieben wurde, versteht es sich, dass der Fachmann jetzt oder in Zukunft verschiedene Verbesserungen und Erweiterungen vornehmen kann, die in den Schutzbereich der folgenden Ansprüche fallen. Diese Ansprüche sind im Sinne der Aufrechterhaltung des ordnungsgemäßen Schutzes der hier erstmals beschriebenen Erfindung auszulegen.

Claims

Schaltung zum Ermitteln eines Binärwertes einer Speicherzelle, wobei der Binärwert der Speicherzelle durch einen elektrischen Widerstandswert der Speicherzelle dargestellt wird, der Binärwert der Speicherzelle höchstwertige Bits und niedrigstwertige Bits aufweist und die Schaltung aufweist: eine Vielzahl von Parallelkondensatoren mit unterschiedlichen Kapazitäten, die so konfiguriert sind, dass selektiv eine Verbindung mit der Speicherzelle hergestellt wird; eine Steuereinheit, die so konfiguriert ist, dass: die Parallelkondensatoren iterativ auf eine erste Spannung aufgeladen werden, bis ein ausgewählter Parallelkondensator bewirkt, dass die erste Spannung innerhalb eines vordefinierten Zeitbereiches über die Speicherzelle auf eine erste Vergleichsspannung abnimmt; auf der Grundlage des ausgewählten Parallelkondensators ein Binärwert der höchstwertigen Bits der Speicherzelle ermittelt wird; nach dem Ermitteln des Binärwertes der höchstwertigen Bits der Speicherzelle der ausgewählte Parallelkondensator auf eine zweite Spannung aufgeladen wird; und auf der Grundlage einer Abnahme der zweiten Spannung am ausgewählten Parallelkondensator über die Speicherzelle ein Binärwert der niedrigstwertigen Bits der Speicherzelle ermittelt wird.
Schaltung nach Anspruch 1, ferner aufweisend: einen Zähler, der so konfiguriert ist, dass Taktimpulse gezählt werden, bis die erste Spannung auf die erste Vergleichsspannung abnimmt; und wobei der ausgewählte Parallelkondensator einer der Parallelkondensatoren ist, die die kleinste Kapazität aufweisen, die bewirkt, dass ein Überlauf oder Unterlauf des Zählers eintritt.
Schaltung nach Anspruch 1, bei der ein Verhältnis zwischen jeder Kapazität der Parallelkondensatoren eine logarithmische Beziehung aufweist.
Schaltung nach Anspruch 1, ferner aufweisend: einen Zugriffstransistor, der so konfiguriert ist, dass die Speicherzelle mit dem ausgewählten Parallelkondensator elektrisch verbunden wird; und wobei der Binärwert der niedrigstwertigen Bits auf einer Zeit der Abnahme von der zweiten Spannung auf eine zweite Vergleichsspannung beruht.
Schaltung nach Anspruch 4, ferner aufweisend: einen Zähler, der so konfiguriert ist, dass Taktimpulse in einem binären Taktimpulszählwert gezählt werden, bis die zweite Spannung auf die zweite Vergleichsspannung abnimmt; und wobei der Binärwert der niedrigstwertigen Bits ausschließlich auf einer Position der höchsten Stelle des binären Taktimpulszählwertes beruht.
Schaltung nach Anspruch 1, ferner aufweisend: eine Vielzahl von Komparatoren, wobei jeder Komparator mit einer anderen Spannungsreferenz verbunden ist; einen Zugriffstransistor, der so konfiguriert ist, dass die Speicherzelle mit dem ausgewählten Parallelkondensator und den Komparatoren elektrisch verbunden wird; und wobei der Binärwert der niedrigstwertigen Bits auf den Ausgängen der Komparatoren zu einem vordefinierten Zeitpunkt beruht.
Schaltung nach Anspruch 1, ferner aufweisend: einen Zähler, der so konfiguriert ist, dass Taktimpulse in einem binären Taktimpulszählwert gezählt werden; und wobei der Zähler die Taktimpulse zählt, bis die erste Spannung auf die erste Vergleichsspannung abnimmt, um den Binärwert der höchstwertigen Bits zu ermitteln; und wobei der Zähler die Taktimpulse zählt, bis die zweite Spannung auf die zweite Vergleichsspannung abnimmt, um den Binärwert der niedrigstwertigen Bits zu ermitteln.
Schaltung nach Anspruch 7, bei der der Binärwert der niedrigstwertigen Bits ausschließlich auf einer Position der höchsten Stelle des binären Taktimpulszählwertes beruht.
Schaltung nach Anspruch 7, bei der der ausgewählte Parallelkondensator einer der Parallelkondensatoren ist, die die kleinste Kapazität aufweisen, die bewirkt, dass ein Überlauf oder Unterlauf des Zählers eintritt.
Schaltung nach Anspruch 1, bei der die erste Spannung und die zweite Spannung gleich sind.
Computerprogrammprodukt zum Ermitteln eines Binärwertes einer Speicherzelle, wobei der Binärwert der Speicherzelle durch einen elektrischen Widerstandswert der Speicherzelle dargestellt wird, der Binärwert der Speicherzelle höchstwertige Bits und niedrigstwertige Bits aufweist und das Computerprogrammprodukt aufweist: ein computerlesbares Speichermedium mit darauf verkörpertem computerlesbarem Code, wobei der computerlesbare Programmcode so konfiguriert ist, dass: Parallelkondensatoren, die unterschiedliche Kapazitäten aufweisen, iterativ auf eine erste Spannung aufgeladen werden, bis ein ausgewählter Parallelkondensator bewirkt, dass die erste Spannung innerhalb eines vordefinierten Zeitbereiches über die Speicherzelle auf eine erste Vergleichsspannung abnimmt; auf der Grundlage des ausgewählten Parallelkondensators ein Binärwert der höchstwertigen Bits der Speicherzelle ermittelt wird; nach dem Ermitteln des Binärwertes der höchstwertigen Bits der Speicherzelle der ausgewählte Parallelkondensator auf eine zweite Spannung aufgeladen wird; und auf der Grundlage einer Abnahme der zweiten Spannung am ausgewählten Parallelkondensator über die Speicherzelle ein Binärwert der niedrigstwertigen Bits der Speicherzelle ermittelt wird.
Verfahren zum Ermitteln eines Binärwertes einer Speicherzelle, wobei der Binärwert der Speicherzelle durch einen elektrischen Widerstandswert der Speicherzelle dargestellt wird, der Binärwert der Speicherzelle höchstwertige Bits und niedrigstwertige Bits aufweist und das Verfahren aufweist: iteratives Aufladen von Parallelkondensatoren, die unterschiedliche Kapazitäten aufweisen, auf eine erste Spannung, bis ein ausgewählter Parallelkondensator bewirkt, dass die erste Spannung innerhalb eines vordefinierten Zeitbereiches über die Speicherzelle auf eine erste Vergleichsspannung abnimmt; Ermitteln eines Binärwertes der höchstwertigen Bits der Speicherzelle auf der Grundlage des ausgewählten Parallelkondensators; Aufladen des ausgewählten Parallelkondensators auf eine zweite Spannung nach dem Ermitteln des Binärwertes der höchstwertigen Bits der Speicherzelle; Ermitteln eines Binärwertes der niedrigstwertigen Bits der Speicherzelle auf der Grundlage der Abnahme der zweiten Spannung am ausgewählten Parallelkondensator über die Speicherzelle.