KR20100067904A - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

Info

Publication number
KR20100067904A
KR20100067904A KR1020080126501A KR20080126501A KR20100067904A KR 20100067904 A KR20100067904 A KR 20100067904A KR 1020080126501 A KR1020080126501 A KR 1020080126501A KR 20080126501 A KR20080126501 A KR 20080126501A KR 20100067904 A KR20100067904 A KR 20100067904A
Authority
KR
South Korea
Prior art keywords
data
selection
register
block
selectors
Prior art date
Application number
KR1020080126501A
Other languages
English (en)
Inventor
장상환
정회주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080126501A priority Critical patent/KR20100067904A/ko
Publication of KR20100067904A publication Critical patent/KR20100067904A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Read Only Memory (AREA)

Abstract

비휘발성 메모리 장치가 개시된다. 상기 비휘발성 메모리 장치는 다수의 선택 블락들, 레지스터 블락, 및 컨트롤 블락을 포함한다. 상기 다수의 선택 블락들 각각은 인터리빙 방식을 이용하여 메모리 셀 어레이로부터 센싱된 데이터를 선택적으로 출력할 수 있다. 상기 레지스터 블락은 상기 다수의 선택 블락들로부터 출력되는 데이터를 저장하고, 상기 저장된 데이터를 쉬프팅시킴으로써 순차적으로 출력할 수 있다. 상기 컨트롤 블락은 상기 레지스터 블락에 포함된 레지스터들 중에서 데이터를 출력하기 시작하는 레지스터를 선택할 수 있다.
비휘발성 메모리 장치, 레지스터(register), 인터리빙(interleaving), 레이턴시(latency)

Description

비휘발성 메모리 장치{NONVOLATIILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 고속의 읽기 동작을 수행할 수 있는 비휘발성 메모리 장치에 관한 것이다.
비휘발성 메모리 장치, 특히, NAND 플래시 메모리는 비휘발성, 저전력 소모, 및 높은 신뢰성을 가짐으로써 휴대용 데이터 저장 매체로 널리 사용되고 있다. 현재까지는 비휘발성 메모리 장치의 넓은 읽기/쓰기 대역폭(bandwidth)에 대한 요구 사항이 높지 않아 비휘발성 메모리 장치의 동작 주파수는 수십 MHz 정도로 충분하였다. 그러나 최근 고속의 읽기 동작을 수행할 수 있는 비휘발성 메모리 장치에 대한 요구가 폭발적으로 증가하고 있다.
비휘발성 메모리 장치가 읽기 동작을 수행하는 단계는 크게 A 단계와 B단계로 나누어질 수 있다. 상기 A단계는 컨트롤 블락이 다수의 명령들에 응답하여 다수의 제어 신호들을 발생하는 단계, 센스 엠프 블락이 메모리 셀 어레이로부터 데이터를 센싱하는 단계, 출력 어드레스 디코더가 센싱된 데이터 중에서 출력될 데이터의 어드레스를 선택하고, 출력 버퍼가 선택된 어드레스에 상응하는 데이터들 저장하는 단계를 포함할 수 있다.
상기 출력 어드레스 디코더는 다수의 비트 라인들을 단위로 다수의 제어 신호들에 응답하여 상기 센스 엠프 블락으로부터 출력되는 데이터에 대한 디코딩을 수행한다. 일반적으로 상기 출력 어드레스 디코더는 다수의 비트 라인들에 대한 디코딩을 여러 단계로 나누어서 수행한다.
상기 B단계는 상기 출력 버퍼가 저장된 데이터를 출력하는 단계 및 상기 출력 드라이버가 상기 출력 버퍼로부터 출력되는 데이터를 드라이빙하는 단계를 포함할 수 있다.
상기 B단계의 소요 시간보다 더 긴 소요 시간을 갖는 상기 A단계가 상기 비휘발성 메모리 장치의 동작 주기를 결정하는데 더 큰 영향을 미친다. 즉, 상기 비휘발성 메모리 장치의 동작 주기를 줄여서 넓은 대역폭을 가지게 하기 위해서는 A단계의 소요 시간을 감소시켜야 한다. 상기 A 단계의 소요 시간을 증가시키는 요인으로는 특히 상기 출력 어드레스 디코더의 데이터 디코딩 시간, 복잡한 데이터 출력 경로, 및 데이터 출력 제어를 위한 신호 생성 등이 문제된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 복잡한 데이터 출력 경로에서의 지연 시간을 감소시킴으로써 읽기 동작의 대역폭을 증가시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치는 다수의 선택 블락들, 레지스터 블락, 컨트롤러 블락을 포함할 수 있다. 상기 다수의 선택 블락들 각각은 다수의 비트 라인들을 통하여 센싱되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 인터리빙 방식을 이용하여 선택적으로 출력할 수 있다.
상기 레지스터 블락은 상기 다수의 선택 블락들로부터 출력되는 데이터를 저장하고, 상기 저장된 데이터를 쉬프팅시킴으로써 순차적으로 출력할 수 있다. 상기 컨틀롤 블락은 상기 다수의 선택 블락들 및 상기 레지스터 블락의 동작을 제어하며, 상기 저장된 데이터가 출력되기 시작하는 페이지를 선택하기 위하여 메모리 셀 어레이의 데이터 독출 준비 신호의 레이턴시(latency)를 제어할 수 있다.
상기 다수의 선택 블락들 각각은 상기 다수의 비트 라인들을 통하여 센싱되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 선택적으로 출력하기 위한 제1 선택기들 및 각각이 이전 단계의 선택기들로부터 출력되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 선택적으로 출력하기 위한 제2 내지 제N(N은 2 이상의 자연수) 선택기들을 포함할 수 있다.
상기 제1 내지 제N 선택기들에 포함된 선택기들 각각은 멀티플렉서 또는 적어도 하나의 스위칭 소자를 포함할 수 있다. 상기 레지스터 블락은 다수의 레지스터들 및 다수의 선택기들을 포함할 수 있다. 상기 다수의 레지스터들은 서로 직렬로 접속되며, 각각이 상기 다수의 선택 블락들 중에서 상응하는 선택 블락으로부터 출력되는 제1 데이터 또는 인접한 선택 블락으로부터 출력되는 제2 데이터를 래칭할 수 있다. 상기 다수의 선택기들 각각은 상기 다수의 레지스터들 사이에 접속되며 상기 제1 데이터 또는 상기 제2 데이터를 선택적으로 출력할 수 있다.
상기 다수의 레지스터들 각각은 플립-플랍 또는 래치로 구현될 수 있다. 상기 다수의 선택기들 각각은 멀티플렉서 또는 적어도 하나의 스위칭 소자를 포함할 수 있다. 상기 데이터 독출 준비 신호의 레이턴시는 데이터 독출 동작 주기, 상기 메모리 셀 어레이의 페이지 사이즈, 및 상기 데이터가 독출되기 시각하는 페이지의 순번에 비례할 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 다수의 선택 블락들, 레지스터 블락, 컨트롤 블락, 및 선택 회로를 포함할 수 있다. 상기 다수의 선택 블락들 및 레지스터 블락에 대해서는 이미 상술한 바 있다. 상기 컨트롤 블락은 상기 다수의 선택 블락들 및 상기 레지스터 블락의 동작을 제어하며, 어드레스 신호에 응답하여 상기 레지스터 블락에 포함된 다수의 레지스터들 중에서 상기 저장된 데이터를 출력하기 시작하는 레지스터를 선택하기 위한 레지스터 선택 신호를 발생할 수 있다. 상기 선택 회로는 상기 레지스터 선택 신호에 응답하여 저장된 데이터 를 출력하기 시작하는 레지스터를 선택할 수 있다.
상기 선택 회로는 상기 다수의 레지스터들 중에서 상응하는 레지스터들 각각의 출력 단자에 접속되는 다수의 입력 단자들을 포함하며, 상기 레지스터 선택 신호에 응답하여 상기 상응하는 레지스터들 중에서 선택된 레지스터로부터 데이터를 순차적으로 출력하기 시작하는 선택기를 포함할 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 비휘발성 메모리 장치는 센싱되는 데이터를 선택하기 위한 인터리빙 방식의 적용 및 레지스터들의 쉬프팅을 이용한 데이터 출력 구조에 기인하여 읽기 동작을 고속으로 수행할 수 있다. 또한, 데이터 쉬프팅을 시작하는 레지스터를 선택할 수 있으므로 랜덤 억세스(random access)를 수행할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치(200)의 블락도를 나타낸다. 도 1을 참조하면, 상기 비휘발성 메모리 장치(200)는 컨트롤 블락(210), 칼럼 디코더(220a), 로우 디코더(220b), 메모리 셀 어레이(230), 센스 엠프 블락(120), 출력 제어 블락(240), 출력 버퍼(140), 출력 드라이버(150)를 포함한다.
상기 컨트롤 블락(210)은 칩 인에이블 신호(/CE), 읽기 명령(/RE), 및 쓰기 명령(/WE) 등 다수의 명령들을 수신하며, 수신된 명령들에 기초하여 상기 비휘발성 메모리 장치(200)의 동작을 제어하기 위한 다수의 제어 신호들을 발생한다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(200)의 읽기 명령 수행 과정을 설명하기 위한 타이밍도이다. 도 2에서 칩 인에이블 신호(/CE)는 데이터 독출 대상이 되는 메모리 칩을 선택하는 신호이며, 데이터 독출 준비 신호(R//B)는 칩 인에이블 신호(/CE)에 의하여 선택된 메모리 칩이 데이터 독출 준비를 완료했는지 여부를 나타내는 신호이다.
읽기 명령 수행 주기(tRC)는 비휘발성 메모리(100)의 동작 주기와 동일한 의미를 갖는다. 도 2를 참조하면, 칩 인에이블 신호(/CE) 및 데이터 독출 준비 신호(R//B) 각각이 로우 레벨로 천이 된 다음, 읽기 명령(/RE)이 로우 레벨로 천이되는 이후로 데이터(IOx)가 출력되기 시작함을 알 수 있다.
상기 칼럼 디코더(220a) 및 로우 디코더(220b) 각각은 제1 어드레스 신호(ADDR1) 및 제2 어드레스 신호(ADDR2)에 응답하여 데이터를 읽어 내거나 데이터 를 써야할 상기 메모리 셀 어레이(130)의 어드레스를 지정한다.
상기 센스 엠프 블락(120)은 상기 메모리 셀 어레이(230) 중 상응하는 메모리 셀로부터 데이터를 센싱하고 센싱된 데이터를 다수의 비트 라인들 중에서 상응하는 비트 라인들을 통하여 출력하는 다수의 센스 엠프들(미도시)을 포함할 수 있다. 상기 출력 제어 블락(240)은 상기 센스 엠프 블락(120)으로부터 출력되는 데이터를 순차적으로 직렬로 출력한다.
도 3은 상기 출력 제어 블락(240)의 블락도를 나타낸다. 도 3을 참조하면, 상기 출력 제어 블락(240)은 다수의 선택 블락들(250a 내지 250n), 및 레지스터 블락(260)을 포함한다. 상기 다수의 선택 블락들(250a 내지 250n)은 각각은 다수의 비트 라인들을 통하여 센싱되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 인터리빙(interleaving) 방식을 이용하여 선택적으로 출력할 수 있다.
인터리빙 방식을 이용하면 상기 레지스터 블락(260)에 포함된 레지스터들 각각에 저장되는 데이터 값이 동시에 변하여 전류 소모가 급격히 증가하는 것을 방지할 수 있으며, 칩 사이즈 또한 감소시킬 수 있다.
도 4는 도 3에 도시된 선택 블락(250a)의 블락도이다. 도 4를 참조하면, 상기 선택 블락(250a)은 제1 선택기들(MUX1 및 MUX2) 및 제2 선택기들 내지 제N(N은 2 이상의 자연수) 선택기들(스위치1 및 스위치2)를 포함할 수 있다. 상기 제1 선택기들(MUX1 및 MUX2) 각각은 상기 다수의 비트 라인들(BL1 내지 BL4)을 통하여 센싱되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 선택적 으로 출력할 수 있다.
상기 제2 내지 제N 선택기들(스위치1 및 스위치2) 각각은 이전 단계의 선택기들로부터 출력되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 선택적으로 출력할 수 있다. 상기 제1 내지 제N 선택기들에 포함된 선택기들 각각은 멀티플렉서(multiplexer) 또는 적어도 하나의 스위칭 소자를 포함할 수 있다.
도 4에서 상기 선택 블락(250a)은 2 단계에 걸쳐 데이터 선택 동작을 수행하는, 즉, N=2인 경우를 나타내나, 본 발명이 범위가 이에 한정되는 것은 아니다. 도 4에서는 제1 선택기들(MUX1 및 MUX2)은 멀티플렉서로 상기 제2 선택기들(스위치1 및 스위치2)은 스위치로 구현되었으나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 4를 참조하여 상기 선택 블락(250a)의 동작을 좀 더 구체적으로 살펴본다. 제1 단계에서 상기 제1 선택기들(MUX1 및 MUX2) 중에서 하나는 비트 라인 선택 신호(BLS)에 응답하여 제1 센스 엠프(SA1) 및 제2 센스 엠프(SA2)로부터 출력되는 데이터 중 하나를 선택하여 출력한다. 상기 제1 선택기들(MUX1 및 MUX2) 중에서 나머지 하나는 상기 비트 라인 선택 신호(BLS)에 응답하여 제3 센스 엠프(SA3) 및 제4 센스 엠프(SA4)로부터 출력되는 데이터 중 하나를 선택하여 출력한다.
제2 단계에서 상기 제2 선택기들(스위치1 및 스위치2) 중에서 하나(스위치1)는 제1 스위칭 신호(SW1)에 응답하여 상기 제1 선택기 중 하나(MUX1)으로부터 출력되는 데이터를 선택적으로 출력한다. 상기 제2 선택기들(스위치1 및 스위치2) 중에 서 나머지 하나(스위치2)는 제2 스위칭 신호(SW2)에 응답하여 상기 제2 선택기 중에서 나머지 하나(MUX2)로부터 출력되는 데이터를 선택적으로 출력한다. 이때, 상기 제2 선택기들(스위치1 및 스위치2)은 서로 상보적으로 스위칭 동작을 수행하는 것이 바람직하다.
상술한 바와 같이, 상기 데이터 선택 블락(250a)은 상기 제1 단계와 제2 단계를 통하여 4개의 데이터 중에서 하나의 데이터가 선택하여 출력할 수 있다. 예를 들면, 2k 개의 비트 라인을 도 6에 도시된 선택 블락(250a)을 이용하여 선택하기 위해서는 512 개의 선택 블락들이 필요하다.
상기 레지스터 블락(260)은 상기 다수의 선택 블락들(250a 내지 250n)로부터 출력되는 데이터를 저장하고, 상기 저장된 데이터를 쉬프팅시킴으로써 순차적으로 출력할 수 있다. 상기 레지스터 블락(260)은 다수의 레지스터들 및 다수의 선택기들을 포함할 수 있다. 상기 레지스터들 각각은 플립-플랍(flip-flop) 또는 래치(latch)로 구현될 수 있으며, 상기 다수의 선택기들은 멀티플렉서 또는 적어도 하나의 스위칭 소자로 구현될 수 있다.
도 5a는 도 3에 도시된 레지스터 블락(260)의 회로도를 나타낸다. 도 5a를 참조하면, 상기 레지스터 블락(260)은 다수의 레지스터들(261a, 261b, 261c, ...) 및 다수의 선택기들(262a, 262b, 262c, ...)를 포함한다. 도 5a에서 상기 다수의 레지스터들(261a, 261b, 261c, ...) 각각은 플립-플랍으로 구현되었다.
상기 다수의 레지스터들(261a, 261b, 261c, ...)은 서로 직렬로 접속되며, 각각이 상기 다수의 선택 블락들(250a 내지 250n) 중에서 상응하는 선택 블락으로 부터 출력되는 제1 데이터 또는 인접한 선택 블락으로부터 출력되는 제2 데이터에 대한 래칭 동작을 수행한다. 상기 다수의 선택기들(262a, 262b, 262c, ...) 각각은 상기 다수의 레지스터들(261a, 261b, 261c, ...) 사이에 접속되며 상기 제1 데이터 또는 상기 제2 데이터를 선택적으로 출력할 수 있다.
도 5b는 도 5a에 도시된 레지스터 블락(260)의 동작을 설명하기 위한 타이밍도이이다. 도 5a 및 도 5b를 참조하여 상기 레지스터 블락(260)의 동작 과정을 살펴본다. T1 시점에서 인에이블 신호(EN)가 하이 레벨로 천이되면, 다수의 플립-플랍들(261a, 261b, 261c, ...)이 인에이블된다. 상기 레지스터 블락(260)은 T2 시점에서 하이 레벨로 천이되는 선택 신호(SEL) 및 클락(CLK)에 응답하여 저장된 데이터를 순차적으로 출력할 수 있다.
도 6a는 다른 형태의 레지스터 블락(260a')의 회로도를 나타낸다. 도 5a에 도시된 레디스터 블락(260)과 달리 도 6a에 도시된 상기 레지스터 블락(260a')은 다수의 래치들(261a', 261b', 261c', ...)을 포함한다.
도 6b는 도 6a에 도시된 레지스터 블락(260')의 동작을 설명하기 위한 타이밍도이이다. 도 6a 및 도 6b를 참조하여 상기 레지스터 블락(260)의 동작 과정을 살펴본다. T3 시점에서 인에이블 신호(EN)가 하이 레벨로 천이되면, 다수의 래치들(261a', 261b', 261c', ...)이 인이에블된다. 상기 레지스터 블락(260')은 T4 시점에서 하이 레벨로 천이되는 선택 신호(SEL) 및 제1 클락(CLK1), 및 제2 클락(CLK2)에 응답하여 저장된 데이터를 순차적으로 출력할 수 있다.
도 5a 내지 도 6b를 참조하여 설명한 바와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치(200)는 다수의 레지스터들에 저장된 데이터를 순차적으로 쉬프팅시킴으로써 메모리 셀 어레이로부터 센싱된 데이터를 출력한다. 그러므로 본 발명의 실시예에 따른 비휘발성 메모리 장치(200)는 출력 데이터의 어드레싱을 요구하는 일반적인 비휘발성 메모리 장치보다 더 빠른 읽기 동작을 수행할 수 있다.
상기 컨트롤 블락(210)은 상기 다수의 선택 블락들(250) 및 상기 레지스터 블락(260 또는 206')의 동작을 제어할뿐만 아니라, 상기 레지스터 블락(260)에 저장된 데이터가 출력되기 시작하는 페이지를 선택하기 위하여 메모리 셀 어레이의 데이터 독출 준비 신호의 레이턴시(latency)를 제어할 수 있다. 상기 데이터 독출 준비 신호(R//B)의 레이턴시는 데이터 독출 동작 주기, 상기 메모리 셀 어레이(230)의 페이지 사이즈, 및 상기 데이터가 독출되기 시각하는 페이지의 순번에 비례하여 정해질 수 있다.
예를 들면, 전체 페이지에서 마지막 비트 라인으로부터 데이터를 독출하는 경우를 살펴본다. 읽기 명령 수행 주기가 tRC이며, 페이지 사이즈가 N 비트라고 가정하면, 상기 데이터 독출 준비 신호(R//B)의 레이턴시는 N*tRC만큼 증가되어야 한다. 즉, 상기 데이터 돌출 준비 신호(R//B)가 N*tRC만큼 지연됨으로써 데이터가 독출되기 시작하는 지점이 상기 마지막 비트 라인이 되는 것이다.
상기 컨트롤 블락(210)은 데이터 독출 준비 신호(R//B) 레이턴시 제어 동작을 통하여 시리얼 억세스(serial access) 방식으로 데이터를 독출하는 메모리 장치가 랜덤 억세스(random access) 방식으로 데이터를 독출할 수 있도록 한다.
도 7은 랜덤 억세스를 수행하기 위하여 비휘발성 메모리 장치(200)에 포함될 수 있는 선택 회로(270)의 회로도를 나타낸다. 도 7에서는 설명의 편의를 위하여 레지스터 블락(260)의 레지스터들, 즉, 플립-플랍들만을 간략하게 도시하였다.
상기 선택 회로(270)는 레지스터 선택 신호(SEL_REG)에 응답하여 저장된 레데이터를 출력하기 시작하는 레지스터를 선택할 수 있다. 상기 레지스터 선택 신호(SEL_REG)는 상기 레지스터 블락(260)에 포함된 다수의 레지스터들 중에서 상기 저장된 데이터를 출력하기 시작하는 레지스터를 선택하기 위하여 상기 컨트롤 블락(210)이 어드레스 신호(미도시)에 응답하여 출력하는 신호이다.
상기 선택 회로(270)는 상기 다수의 레지스터들 중에서 상응하는 레지스터들 각각의 출력 단자에 접속되는 다수의 입력 단자들을 포함하며, 상기 레지스터 선택 신호(SEL_REG)에 응답하여 상기 상응하는 레지스터들 중에서 선택된 레지스터로부터 데이터를 순차적으로 출력하기 시작하는 선택기로 구현될 수 있다.
상기 상응하는 레지스터들의 사이의 간격은 상기 비휘발성 메모리 장치(200)의 데이터 독출 단위에 기초하여 미리 정해질 수 있다. 만약, 상기 상응하는 레지스터들 사이의 간격이 N비트라고 하면, 그에 상응하는 소요 시간 증가분은 tRC*N이 된다. N의 크기가 적을수록 증가하는 소요 시간은 감소하나 선택기(270)로의 연결선이 증가하게 된다. 그러므로 상기 상응하는 레지스터들의 사이의 간격은 대부분의 시스템 어플리케이션(system application)에서의 최소의 데이터 독출 단위인 섹터 사이즈에 상응하는 간격으로 정해지는 것이 바람직하다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 블락도를 나타낸다.
도 2는 도 1에 도시된 비휘발성 메모리 장치의 읽기 명령 수행 과정을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 출력 제어 블락의 블락도를 나타낸다.
도 4는 도 3에 도시된 선택 블락의 블락도를 나타낸다.
도 5a는 도 3에 도시된 레지스터 블락의 회로도를 나타낸다.
도 5b는 도 5a에 도시된 레지스터 블락의 동작을 설명하기 위한 타이밍도이이다.
도 6a는 다른 형태의 레지스터 블락의 회로도를 나타낸다.
도 6b는 도 6a에 도시된 레지스터 블락의 동작을 설명하기 위한 타이밍도이이다.
도 7은 랜덤 억세스를 수행하기 위하여 비휘발성 메모리 장치에 포함될 수 있는 선택 회로의 회로도를 나타낸다.

Claims (10)

  1. 각각이 다수의 비트 라인들을 통하여 센싱되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 인터리빙 방식을 이용하여 선택적으로 출력하는 다수의 선택 블락들;
    상기 다수의 선택 블락들로부터 출력되는 데이터를 저장하고, 상기 저장된 데이터를 쉬프팅시킴으로써 순차적으로 출력하는 레지스터 블락; 및
    상기 다수의 선택 블락들 및 상기 레지스터 블락의 동작을 제어하며, 상기 저장된 데이터가 출력되기 시작하는 페이지를 선택하기 위하여 메모리 셀 어레이의 데이터 독출 준비 신호의 레이턴시(latency)를 제어하는 컨트롤 블락을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 다수의 선택 블락들 각각은
    상기 다수의 비트 라인들을 통하여 센싱되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 선택적으로 출력하기 위한 제1 선택기들;
    각각이 이전 단계의 선택기들로부터 출력되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 선택적으로 출력하기 위한 제2 내지 제N(N은 2 이상의 자연수) 선택기들을 포함하는 비휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 제1 내지 제N 선택기들에 포함된 선택기들 각각은
    멀티플렉서 또는 적어도 하나의 스위칭 소자를 포함하는 비휘발성 메모리 장치.
  4. 제2항에 있어서, 상기 레지스터 블락은
    서로 직렬로 접속되며, 각각이 상기 다수의 선택 블락들 중에서 상응하는 선택 블락으로부터 출력되는 제1 데이터 또는 인접한 선택 블락으로부터 출력되는 제2 데이터를 래칭하는 다수의 레지스터들; 및
    각각이 상기 다수의 레지스터들 사이에 접속되며 상기 제1 데이터 또는 상기 제2 데이터를 선택적으로 출력하는 다수의 선택기들을 포함하는 비휘발성 메모리 장치.
  5. 제2항에 있어서, 상기 데이터 독출 준비 신호의 레이턴시는
    읽기 명령 수행 주기, 상기 메모리 셀 어레이의 페이지 사이즈, 및 상기 데이터가 독출되기 시각하는 페이지의 순번에 비례하는 비휘발성 메모리 장치.
  6. 각각이 다수의 비트 라인들을 통하여 센싱되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 인터리빙 방식을 이용하여 선택적으로 출력하는 다수의 선택 블락들;
    상기 다수의 선택 블락들로부터 출력되는 데이터를 저장하고, 상기 저장된 데이터를 쉬프팅시킴으로써 순차적으로 출력하는 레지스터 블락; 및
    상기 다수의 선택 블락들 및 상기 레지스터 블락을 동작을 제어하며, 어드레스 신호에 응답하여 상기 레지스터 블락에 포함된 다수의 레지스터들 중에서 상기 저장된 데이터를 출력하기 시작하는 레지스터를 선택하기 위한 레지스터 선택 신호를 발생하는 컨트롤 블락; 및
    상기 레지스터 선택 신호에 응답하여 상기 저장된 데이터를 출력하기 시작하는 레지스터를 선택하기 위한 선택 회로를 포함하는 비휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 선택 회로는
    상기 다수의 레지스터들 중에서 상응하는 레지스터들 각각의 출력 단자에 접속되는 다수의 입력 단자들을 포함하며, 상기 레지스터 선택 신호에 응답하여 상기 상응하는 레지스터들 중에서 선택된 레지스터로부터 데이터를 순차적으로 출력하기 시작하는 선택기를 포함하는 비휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 상응하는 레지스터들의 사이의 간격은
    상기 비휘발성 메모리 장치의 데이터 독출 단위에 기초하여 미리 정해지는 비휘발성 메모리 장치.
  9. 제7항에 있어서, 상기 다수의 선택 블락들 각각은
    상기 다수의 비트 라인들을 통하여 센싱되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 선택적으로 출력하기 위한 제1 선택기들;
    각각이 이전 단계의 선택기들로부터 출력되는 데이터를 수신하고, 상기 수신된 데이터 중에서 어느 하나의 데이터를 선택적으로 출력하기 위한 제2 내지 제N(N은 2 이상의 자연수) 선택기들을 포함하는 비휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 레지스터 블락은
    서로 직렬로 접속되며, 각각이 상기 다수의 선택 블락들 중에서 상응하는 선택 블락으로부터 출력되는 제1 데이터 또는 인접한 선택 블락으로부터 출력되는 제2 데이터를 래칭하는 다수의 레지스터들; 및
    각각이 상기 다수의 레지스터들 사이에 접속되며 상기 제1 데이터 또는 상기 제2 데이터를 선택적으로 출력하는 다수의 선택기들을 포함하는 비휘발성 메모리 장치.
KR1020080126501A 2008-12-12 2008-12-12 비휘발성 메모리 장치 KR20100067904A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080126501A KR20100067904A (ko) 2008-12-12 2008-12-12 비휘발성 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080126501A KR20100067904A (ko) 2008-12-12 2008-12-12 비휘발성 메모리 장치

Publications (1)

Publication Number Publication Date
KR20100067904A true KR20100067904A (ko) 2010-06-22

Family

ID=42366432

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080126501A KR20100067904A (ko) 2008-12-12 2008-12-12 비휘발성 메모리 장치

Country Status (1)

Country Link
KR (1) KR20100067904A (ko)

Similar Documents

Publication Publication Date Title
JP5047566B2 (ja) Ｎａｎｄフラッシュメモリ装置
US7227777B2 (en) Mode selection in a flash memory device
CN107093459B (zh) 非易失性存储器设备及其读取方法和存储器系统
KR100232322B1 (ko) 동기형 반도체 기억 장치
KR100827402B1 (ko) 병렬 데이터 경로 아키텍처
US7958382B2 (en) Latency signal generator and method thereof
KR100908542B1 (ko) 불휘발성 메모리 소자 및 그 프로그램 방법
JP2019215724A (ja) 半導体装置
KR100578233B1 (ko) 동기식메모리장치의 데이터 입출력 가변제어장치
US20070038795A1 (en) Asynchronous bus interface and processing method thereof
JP3311305B2 (ja) 同期式バースト不揮発性半導体記憶装置
US7523283B2 (en) Memory control circuit in a memory chip
CN109087677B (zh) 存储器装置及其数据读取方法
JP2010118102A (ja) 半導体記憶装置の読出回路及び半導体記憶装置
US8036050B2 (en) Circuit for transmitting and receiving data and control method thereof
US7969801B2 (en) Data input circuit and nonvolatile memory device including the same
KR20180127755A (ko) 데이터 정렬 회로 및 이를 포함하는 반도체 장치
CN101427319A (zh) 带有钟控读出放大器的存储器
KR20150020838A (ko) 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 동작 방법
KR20100067904A (ko) 비휘발성 메모리 장치
US6704243B2 (en) Apparatus for generating memory-internal command signals from a memory operation command
JP2001243797A (ja) 半導体装置及びその試験方法
US20050188154A1 (en) Cache memory with reduced power and increased memory bandwidth
JP2004362756A5 (ko)
KR20110076673A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination