JP2002094006A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2002094006A JP2002094006A JP2000283198A JP2000283198A JP2002094006A JP 2002094006 A JP2002094006 A JP 2002094006A JP 2000283198 A JP2000283198 A JP 2000283198A JP 2000283198 A JP2000283198 A JP 2000283198A JP 2002094006 A JP2002094006 A JP 2002094006A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000009966 trimming Methods 0.000 claims abstract description 16
- 230000005669 field effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Electroluminescent Light Sources (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 有機ＥＬ型表示装置の表示素子を駆動する集
積回路装置の出力電流を高精度化すること。 【解決手段】 有機ＥＬ型表示装置の表示素子を駆動す
る集積回路装置の出力回路に電界効果型ＭＯＳトランジ
スタを有し、さらにゲート電極に電流調整用のＥＥＰＲ
ＯＭを内蔵したため、所望の電流値とのズレを調節する
ことを可能とした構成である。
積回路装置の出力電流を高精度化すること。 【解決手段】 有機ＥＬ型表示装置の表示素子を駆動す
る集積回路装置の出力回路に電界効果型ＭＯＳトランジ
スタを有し、さらにゲート電極に電流調整用のＥＥＰＲ
ＯＭを内蔵したため、所望の電流値とのズレを調節する
ことを可能とした構成である。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型の半導
体集積回路に関し、特にＥＬ素子駆動用、ＬＥＤ駆動用
等の高精度の電流出力用の半導体集積回路装置に関す
る。
体集積回路に関し、特にＥＬ素子駆動用、ＬＥＤ駆動用
等の高精度の電流出力用の半導体集積回路装置に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路装置の出力回路を
構成するＭＯＳ型トランジスタの概略回路図の一例を図
２に示す。
構成するＭＯＳ型トランジスタの概略回路図の一例を図
２に示す。
【０００３】図２に記した出力回路の第１外部出力端子
４０と電源電圧端子１との間に電気的に直列に接続され
た出力電流をスイッチングするための第１のトランジス
タ１０と出力電流値を可変するするための第２のトラン
ジスタ２０を有する半導体集積回路装置において、第２
のトランジスタ２０のゲート電位は、電源電圧端子１と
ＧＮＤ端子 ５０との間に直列に設けられたふたつの分
割抵抗a７０により所望の電圧に変換された電位が供給
されていた。
４０と電源電圧端子１との間に電気的に直列に接続され
た出力電流をスイッチングするための第１のトランジス
タ１０と出力電流値を可変するするための第２のトラン
ジスタ２０を有する半導体集積回路装置において、第２
のトランジスタ２０のゲート電位は、電源電圧端子１と
ＧＮＤ端子 ５０との間に直列に設けられたふたつの分
割抵抗a７０により所望の電圧に変換された電位が供給
されていた。
【０００４】この出力回路は、第２のトランジスタ２０
のしきい値電圧の製造バラツキや分割抵抗a７０の抵抗
値の製造バラツキ等により、出力電流値がバラツクこと
がことが従来よく知られていた。
のしきい値電圧の製造バラツキや分割抵抗a７０の抵抗
値の製造バラツキ等により、出力電流値がバラツクこと
がことが従来よく知られていた。
【０００５】このため、分割抵抗a７０を可変型の抵抗
とすることや、第２のトランジスタ２０のゲート電位を
外部接続端子から直接制御する等の方法が用いられてい
た。
とすることや、第２のトランジスタ２０のゲート電位を
外部接続端子から直接制御する等の方法が用いられてい
た。
【０００６】また、第２のトランジスタ２０において
は、電流値の製造バラツキを緩和させる為の機能を有し
ていなかった。
は、電流値の製造バラツキを緩和させる為の機能を有し
ていなかった。
【０００７】
【発明が解決しようとする課題】しかし、従来の半導体
集積回路装置においては、下記の課題があった。すなわ
ち、図２に示した絶縁ゲート電界効果型半導体集積回路
装置の場合、第２のトランジスタ２０のしきい値電圧の
製造バラツキや分割抵抗a７０の抵抗値の製造バラツキ
等により、出力電流値がバラツクため、分割抵抗a７０
を可変型の抵抗とすることや、第２のトランジスタ２０
のゲート電位を外部接続端子から直接制御する等の方法
が講じられていたが、抵抗可変をする手間や、外部から
高精度の電位をチップごとに入力をする手間等のコスト
アップとなる要因を多く含んでいた。
集積回路装置においては、下記の課題があった。すなわ
ち、図２に示した絶縁ゲート電界効果型半導体集積回路
装置の場合、第２のトランジスタ２０のしきい値電圧の
製造バラツキや分割抵抗a７０の抵抗値の製造バラツキ
等により、出力電流値がバラツクため、分割抵抗a７０
を可変型の抵抗とすることや、第２のトランジスタ２０
のゲート電位を外部接続端子から直接制御する等の方法
が講じられていたが、抵抗可変をする手間や、外部から
高精度の電位をチップごとに入力をする手間等のコスト
アップとなる要因を多く含んでいた。
【０００８】さらに、第２のトランジスタ２０は、電流
駆動能力が大きい為、しきい値電圧等がばらついた場
合、出力電流も大きく変動するという欠点を有してい
た。
駆動能力が大きい為、しきい値電圧等がばらついた場
合、出力電流も大きく変動するという欠点を有してい
た。
【０００９】
【課題を解決するための手段】そこで本発明は、上記課
題を解決するために以下の手段を用いた。
題を解決するために以下の手段を用いた。
【００１０】出力回路の出力端子と電源電圧端子との間
に電気的に直列に接続された出力電流をスイッチングす
るための第１のMOS型トランジスタと出力電流値を可変
するするための第２のMOS型トランジスタを有する半導
体集積回路装置において、第２のMOS型トランジスタの
ゲート電極にＥＥＰＲＯＭ内蔵のトリミング回路を設け
た。
に電気的に直列に接続された出力電流をスイッチングす
るための第１のMOS型トランジスタと出力電流値を可変
するするための第２のMOS型トランジスタを有する半導
体集積回路装置において、第２のMOS型トランジスタの
ゲート電極にＥＥＰＲＯＭ内蔵のトリミング回路を設け
た。
【００１１】
【発明の実施の形態】以下に、この発明の実施例を図面
に基づいて説明する。
に基づいて説明する。
【００１２】図１に示した本発明の半導体集積回路装置
は、有機ＥＬ（オーガニック エレクトロ ルミネッセ
ンス）型表示装置の表示素子を駆動する出力回路に用い
られる高精度の出力電流が得られる電界効果型ＭＯＳト
ランジスタを有し、さらにゲート電極にＥＥＰＲＯＭ内
蔵のトリミング素子を設けてより高精度の出力電流が得
られる電界効果型ＭＯＳトランジスタを構成したもので
ある。
は、有機ＥＬ（オーガニック エレクトロ ルミネッセ
ンス）型表示装置の表示素子を駆動する出力回路に用い
られる高精度の出力電流が得られる電界効果型ＭＯＳト
ランジスタを有し、さらにゲート電極にＥＥＰＲＯＭ内
蔵のトリミング素子を設けてより高精度の出力電流が得
られる電界効果型ＭＯＳトランジスタを構成したもので
ある。
【００１３】以下に本発明の半導体集積回路装置を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１４】図１は、本発明の第１の実施例の半導体集
積回路装置の出力回路の概略回路図である。 出力回路
は、第１外部出力端子４０と電源電圧端子１との間に出
力電流をスイッチングするためのＰ型の第１のトランジ
スタ１０と出力電流値を可変するためのＰ型の第２のト
ランジスタ２０が電気的に直列に接続されており、第１
外部出力端子４０とＧＮＤ端子 ５０との間に出力電流
をスイッチングするためのＮ型の第３のトランジスタ３
０が接続されており、出力電流をスイッチングするため
の第１のトランジスタ１０と第３のトランジスタ３０の
ゲート電極は出力制御回路８０へ接続されており、出力
電流値を可変するための第２のトランジスタ２０のゲー
ト電極は別配線で出力制御回路８０に接続されている。
また、第２のトランジスタ２０の出力電流は、１マイク
ロアンペアから１００マイクロアンペア程度の範囲内の
特定の電流値に高精度に合わせ込まれて、ＧＮＤ電位か
ら電源電圧レベルまで定電流性を有するように構成され
ている。このため、第１のトランジスタ１０がオン状態
の時、第１のトランジスタ１０のドレイン電極には電源
電圧に近い電圧しか印可されないので、第１のトランジ
スタ１０のオン時のドレイン耐圧は、電源電圧レベル以
下の設定とすることも可能である。
積回路装置の出力回路の概略回路図である。 出力回路
は、第１外部出力端子４０と電源電圧端子１との間に出
力電流をスイッチングするためのＰ型の第１のトランジ
スタ１０と出力電流値を可変するためのＰ型の第２のト
ランジスタ２０が電気的に直列に接続されており、第１
外部出力端子４０とＧＮＤ端子 ５０との間に出力電流
をスイッチングするためのＮ型の第３のトランジスタ３
０が接続されており、出力電流をスイッチングするため
の第１のトランジスタ１０と第３のトランジスタ３０の
ゲート電極は出力制御回路８０へ接続されており、出力
電流値を可変するための第２のトランジスタ２０のゲー
ト電極は別配線で出力制御回路８０に接続されている。
また、第２のトランジスタ２０の出力電流は、１マイク
ロアンペアから１００マイクロアンペア程度の範囲内の
特定の電流値に高精度に合わせ込まれて、ＧＮＤ電位か
ら電源電圧レベルまで定電流性を有するように構成され
ている。このため、第１のトランジスタ１０がオン状態
の時、第１のトランジスタ１０のドレイン電極には電源
電圧に近い電圧しか印可されないので、第１のトランジ
スタ１０のオン時のドレイン耐圧は、電源電圧レベル以
下の設定とすることも可能である。
【００１５】ここで、第２のトランジスタ２０のゲート
電極には定電流性を確保するため常にチャネルが形成さ
れるしきい値電圧Ｖｔｈ以上で、かつ飽和動作状態を維
持できる電圧Ｖｇが印可されるような構成としている。
このため、第２のトランジスタ２０のＶｔｈはエンハン
スでできるだけ低く設定するか、あるいはデプレッショ
ンで深く設定する必要がある。特に、第１外部出力端子
４０電圧が電源電圧に近づいている動作状態の時、飽和
動作状態を維持できなくなる可能性が高くなるので、第
１外部出力端子４０に接続される外部負荷と第３のトラ
ンジスタ３０の駆動能力との相互関係と動作速度で決定
される第１外部出力端子４０と電源電圧との動作電位差
範囲Ｖｏｕｔについては次のふたつの関係式を維持でき
るように設定する。｜Ｖｇ−Ｖｔｈ｜＜｜Ｖｏｕｔ｜、
Ｖｇ−Ｖｔｈ＞０また、第２のトランジスタ２０のデバ
イス構造は、ゲート電位と基板電位の電位差が電源電圧
に比べて１／１０以下の構成となるので、ゲート酸化膜
厚は第１のトランジスタ１０に比べて大幅に薄くするこ
とが可能である。電界強度的には４ＭＶ／ｃｍ以下であ
れば問題ないが、Ｖｔｈの製造バラツキが最も小さくな
る膜厚を選択する事が好ましい。特に高駆動能力が必要
なアプリケーションの場合は、１５０オングストローム
以下や１００オングストローム以下の構成とすることが
好ましい。ただし、図４のオフセットドレイン構造や図
５のオフセットＬＤＤ構造や図６のＬＯＣＯＳバーズビ
ークを用いたドレイン構造等をもちいてゲート酸化膜に
印可される電界強度は、緩和させる必要がある。
電極には定電流性を確保するため常にチャネルが形成さ
れるしきい値電圧Ｖｔｈ以上で、かつ飽和動作状態を維
持できる電圧Ｖｇが印可されるような構成としている。
このため、第２のトランジスタ２０のＶｔｈはエンハン
スでできるだけ低く設定するか、あるいはデプレッショ
ンで深く設定する必要がある。特に、第１外部出力端子
４０電圧が電源電圧に近づいている動作状態の時、飽和
動作状態を維持できなくなる可能性が高くなるので、第
１外部出力端子４０に接続される外部負荷と第３のトラ
ンジスタ３０の駆動能力との相互関係と動作速度で決定
される第１外部出力端子４０と電源電圧との動作電位差
範囲Ｖｏｕｔについては次のふたつの関係式を維持でき
るように設定する。｜Ｖｇ−Ｖｔｈ｜＜｜Ｖｏｕｔ｜、
Ｖｇ−Ｖｔｈ＞０また、第２のトランジスタ２０のデバ
イス構造は、ゲート電位と基板電位の電位差が電源電圧
に比べて１／１０以下の構成となるので、ゲート酸化膜
厚は第１のトランジスタ１０に比べて大幅に薄くするこ
とが可能である。電界強度的には４ＭＶ／ｃｍ以下であ
れば問題ないが、Ｖｔｈの製造バラツキが最も小さくな
る膜厚を選択する事が好ましい。特に高駆動能力が必要
なアプリケーションの場合は、１５０オングストローム
以下や１００オングストローム以下の構成とすることが
好ましい。ただし、図４のオフセットドレイン構造や図
５のオフセットＬＤＤ構造や図６のＬＯＣＯＳバーズビ
ークを用いたドレイン構造等をもちいてゲート酸化膜に
印可される電界強度は、緩和させる必要がある。
【００１６】図３は、本発明の第２の実施例の半導体集
積回路装置の出力回路の概略回路図である。 出力回路
は、第１外部出力端子４０と電源電圧端子１との間に出
力電流をスイッチングするためのＰ型の第１のトランジ
スタ１０と出力電流値を可変するためのＰ型の第２のト
ランジスタ２０が電気的に直列に接続されており、第１
外部出力端子４０とＧＮＤ端子 ５０との間に出力電流
をスイッチングするためのＮ型の第３のトランジスタ３
０が接続されており、出力電流をスイッチングするため
の第１のトランジスタ１０と第３のトランジスタ３０の
ゲート電極は出力制御回路８０へ接続されており、出力
電流値を可変するための第２のトランジスタ２０のゲー
ト電極はＥＥＰＲＯＭ内蔵のトリミング回路８１に接続
されている。ＥＥＰＲＯＭ内蔵のトリミング回路８１と
は、メモリー出力トランジスタ６０と分割抵抗b７１が
並列に接続されたトリミング素子が、電源電圧端子とＧ
ＮＤ端子に接続された分割抵抗a７０との間に複数個接
続された回路で、第２のトランジスタ２０のゲート電極
はＥＥＰＲＯＭ内蔵のトリミング回路８１内の所望の電
位レベルのトリミング素子に接続されている。これは、
第２のトランジスタ２０の出力電流は、１マイクロアン
ペアから１００マイクロアンペア程度の範囲内の特定の
電流値に高精度に合わせ込むためであり、第２のトラン
ジスタ２０がＧＮＤ電位から電源電圧レベルまで定電流
性を有するように構成されている。つまり、第２のトラ
ンジスタ２０のしきい値電圧Ｖｔｈの製造バラツキによ
る出力電流値の変動をトリミングにより抑制することを
可能としているものである。
積回路装置の出力回路の概略回路図である。 出力回路
は、第１外部出力端子４０と電源電圧端子１との間に出
力電流をスイッチングするためのＰ型の第１のトランジ
スタ１０と出力電流値を可変するためのＰ型の第２のト
ランジスタ２０が電気的に直列に接続されており、第１
外部出力端子４０とＧＮＤ端子 ５０との間に出力電流
をスイッチングするためのＮ型の第３のトランジスタ３
０が接続されており、出力電流をスイッチングするため
の第１のトランジスタ１０と第３のトランジスタ３０の
ゲート電極は出力制御回路８０へ接続されており、出力
電流値を可変するための第２のトランジスタ２０のゲー
ト電極はＥＥＰＲＯＭ内蔵のトリミング回路８１に接続
されている。ＥＥＰＲＯＭ内蔵のトリミング回路８１と
は、メモリー出力トランジスタ６０と分割抵抗b７１が
並列に接続されたトリミング素子が、電源電圧端子とＧ
ＮＤ端子に接続された分割抵抗a７０との間に複数個接
続された回路で、第２のトランジスタ２０のゲート電極
はＥＥＰＲＯＭ内蔵のトリミング回路８１内の所望の電
位レベルのトリミング素子に接続されている。これは、
第２のトランジスタ２０の出力電流は、１マイクロアン
ペアから１００マイクロアンペア程度の範囲内の特定の
電流値に高精度に合わせ込むためであり、第２のトラン
ジスタ２０がＧＮＤ電位から電源電圧レベルまで定電流
性を有するように構成されている。つまり、第２のトラ
ンジスタ２０のしきい値電圧Ｖｔｈの製造バラツキによ
る出力電流値の変動をトリミングにより抑制することを
可能としているものである。
【００１７】ＭＯＳ型トランジスタの場合、出力電流値
を変動させる代表的なパラメータはチャンネル長、チャ
ネル幅、しきい値電圧、等々である。本発明のようなア
ナログ回路の場合、チャンネル長、チャネル幅について
は、製造バラツキを低減させる設計は容易であるが、し
きい値電圧Ｖｔｈについては、製造バラツキを設計技術
で低減させることは容易ではない。そこで、あらかじめ
製造バラツキと製品スペックとの相関関係を導出し所望
のトリミング素子数を設ける必要がある。
を変動させる代表的なパラメータはチャンネル長、チャ
ネル幅、しきい値電圧、等々である。本発明のようなア
ナログ回路の場合、チャンネル長、チャネル幅について
は、製造バラツキを低減させる設計は容易であるが、し
きい値電圧Ｖｔｈについては、製造バラツキを設計技術
で低減させることは容易ではない。そこで、あらかじめ
製造バラツキと製品スペックとの相関関係を導出し所望
のトリミング素子数を設ける必要がある。
【００１８】また、所望の出力電圧への調整はＥＥＰＲ
ＯＭへの信号入力で実現される。
ＯＭへの信号入力で実現される。
【００１９】ＥＥＰＲＯＭは、Ｅｌｅｃｔｏｒｉｃａｌ
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍ ＲＯＭの略称
で、電気的にＲＯＭ情報を書き換えられる素子である。
この実施例では、第１のトランジスタ１０ ＯＮ時の出
力電流値を所望の電流値に調整するべく、メモリ入力端
子６１に入力されたＲＯＭ情報をＥＥＰＲＯＭ内蔵のト
リミング回路８１内で第２のトランジスタ２０用のゲー
ト電圧に変換し、第２のトランジスタ２０のゲート電極
に印可している。ＲＯＭ情報はここでは８個のＥＥＰＲ
ＯＭ出力トランジスタ６０のＯＮ，ＯＦＦでＶＤＤ−Ｖ
ＳＳ間の分割抵抗ｂ７１比を変化させて、第２のトラン
ジスタ２０用のゲート電圧を形成している。この方式
は、第１外部出力端子４でねらいの出力電流からのズレ
が測定された場合に任意の情報をＥＥＰＲＯＭに書き込
めばズレを調節できる機能を有している。また、この方
式を全出力回路に設けるとＩＣ全体のバランスを踏まえ
た電流値調整も可能となる。ただしこの場合、メモリ入
力端子は、出力回路個数分必要になることはない。複数
の出力回路での併用が可能である。
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍ ＲＯＭの略称
で、電気的にＲＯＭ情報を書き換えられる素子である。
この実施例では、第１のトランジスタ１０ ＯＮ時の出
力電流値を所望の電流値に調整するべく、メモリ入力端
子６１に入力されたＲＯＭ情報をＥＥＰＲＯＭ内蔵のト
リミング回路８１内で第２のトランジスタ２０用のゲー
ト電圧に変換し、第２のトランジスタ２０のゲート電極
に印可している。ＲＯＭ情報はここでは８個のＥＥＰＲ
ＯＭ出力トランジスタ６０のＯＮ，ＯＦＦでＶＤＤ−Ｖ
ＳＳ間の分割抵抗ｂ７１比を変化させて、第２のトラン
ジスタ２０用のゲート電圧を形成している。この方式
は、第１外部出力端子４でねらいの出力電流からのズレ
が測定された場合に任意の情報をＥＥＰＲＯＭに書き込
めばズレを調節できる機能を有している。また、この方
式を全出力回路に設けるとＩＣ全体のバランスを踏まえ
た電流値調整も可能となる。ただしこの場合、メモリ入
力端子は、出力回路個数分必要になることはない。複数
の出力回路での併用が可能である。
【００２０】図３には１出力あたり８個のトリミング素
子を設けた場合が示されている。この場合、出力数が１
００出力の時、ＥＥＰＲＯＭのビット数は８００程度と
必要となるので、低ビット（1kbit程度）のＥＥＰＲＯ
Ｍを内蔵すれば十分である。この場合、チップサイズの
増大によるコストアップは小さなものである。
子を設けた場合が示されている。この場合、出力数が１
００出力の時、ＥＥＰＲＯＭのビット数は８００程度と
必要となるので、低ビット（1kbit程度）のＥＥＰＲＯ
Ｍを内蔵すれば十分である。この場合、チップサイズの
増大によるコストアップは小さなものである。
【００２１】このトリミング回路は、複数の出力回路を
有する場合、全出力回路に設けられることが望ましい
が、低コストが必要な場合は、ＥＥＰＲＯＭ倍増トリミ
ング回路を出力回路の８回路ごとにひとつ設けること
や、出力回路の８回路の整数倍ごとにひとつ設けるよう
な場合もある。
有する場合、全出力回路に設けられることが望ましい
が、低コストが必要な場合は、ＥＥＰＲＯＭ倍増トリミ
ング回路を出力回路の８回路ごとにひとつ設けること
や、出力回路の８回路の整数倍ごとにひとつ設けるよう
な場合もある。
【００２２】図示しないが、本発明の半導体装置を同位
置表示パネルに複数個用いる場合、隣接する半導体装置
間の隣接した出力回路の出力電流値に大きな差が生じる
と表示パネルの表示品質に問題が生じる可能性があるの
で、半導体装置の両端部の出力回路に電流モニタリング
回路とフィードバック回路を有する構成にすることもで
きる。この場合、半導体装置の端部の出力電流値と隣接
した半導体装置の端部の出力電流値とを比較して、表示
品質が最も良くなる電流値をそれぞれの出力回路から出
力する構成を有する。またこの場合、端部の出力から８
回路程度内側に設けられた出力回路においても同様な出
力電流値の調節機能を持つことが好ましい。
置表示パネルに複数個用いる場合、隣接する半導体装置
間の隣接した出力回路の出力電流値に大きな差が生じる
と表示パネルの表示品質に問題が生じる可能性があるの
で、半導体装置の両端部の出力回路に電流モニタリング
回路とフィードバック回路を有する構成にすることもで
きる。この場合、半導体装置の端部の出力電流値と隣接
した半導体装置の端部の出力電流値とを比較して、表示
品質が最も良くなる電流値をそれぞれの出力回路から出
力する構成を有する。またこの場合、端部の出力から８
回路程度内側に設けられた出力回路においても同様な出
力電流値の調節機能を持つことが好ましい。
【００２３】
【発明の効果】この発明は、以上説明したように、半導
体集積回路装置において、製造バラツキによる出力電流
値の変動を緩和することができるため、高精度の電流値
を出力できる機能を容易に構成できる。このため、実装
時に工程増により生じていた製造コストの削減効果があ
る。
体集積回路装置において、製造バラツキによる出力電流
値の変動を緩和することができるため、高精度の電流値
を出力できる機能を容易に構成できる。このため、実装
時に工程増により生じていた製造コストの削減効果があ
る。
【図１】本発明の半導体集積回路装置概略回路図であ
る。
る。
【図２】従来の半導体集積回路装置の概略回路図であ
る。
る。
【図３】本発明の半導体集積回路装置の概略回路図であ
る。
る。
【図４】オフセットドレイン構造図である。
【図５】オフセットＬＤＤ構造図である。
【図６】ＬＯＣＯＳバーズビークを用いたドレイン構造
図である。
図である。
１ 電源電圧端子 １０ 第１のトランジスタ ２０ 第２のトランジスタ ３０ 第３のトランジスタ ４０ 第１外部出力端子 ５０ ＧＮＤ端子 ６０ ＥＥＰＲＯＭ出力トランジスタ ６１ 入力端子 ７０ 分割抵抗a ７１ 分割抵抗b ８０ 出力制御回路 ８１ ＥＥＰＲＯＭ内蔵のトリミング回路 １００ 半導体基板 １０１ ゲート電極 １０２ ドレイン領域 １０３ ゲート酸化膜 １０４ 厚い酸化膜 １０５ ソース領域 １１０ ソース側低濃度不純物領域 １１１ ドレイン側低濃度不純物領域
Claims (3)
- 【請求項１】 出力回路の出力端子と電源電圧端子との
間に電気的に直列に接続された出力電流をスイッチング
するための第１のMOS型トランジスタと出力電流値を定
電流化するための第２のMOS型トランジスタを有する半
導体集積回路装置において、 前記第２のMOS型トランジスタのゲート電極にＥＥＰＲ
ＯＭ内蔵トリミング回路を設けたことを特徴とする半導
体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、ＥＥＰＲＯＭの情報を８個のトランジスタに出力
し、前記８個のトランジスタが電源電圧間に接続された
少なくとも８個の分割抵抗と並列に接続されていること
を特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、ＥＥＰＲＯＭの情報を８個のトランジスタに出力
し、前記１６個のトランジスタが電源電圧間に接続され
た少なくとも１６個の分割抵抗と並列に接続されている
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000283198A JP2002094006A (ja) | 2000-09-19 | 2000-09-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000283198A JP2002094006A (ja) | 2000-09-19 | 2000-09-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002094006A true JP2002094006A (ja) | 2002-03-29 |
Family
ID=18767595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000283198A Pending JP2002094006A (ja) | 2000-09-19 | 2000-09-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002094006A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294713A (ja) * | 2004-04-05 | 2005-10-20 | Seiko Instruments Inc | 半導体集積回路 |
| JP2007335492A (ja) * | 2006-06-13 | 2007-12-27 | Sony Corp | 可変受動デバイス及びこれを用いた半導体装置 |
-
2000
- 2000-09-19 JP JP2000283198A patent/JP2002094006A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294713A (ja) * | 2004-04-05 | 2005-10-20 | Seiko Instruments Inc | 半導体集積回路 |
| JP4510498B2 (ja) * | 2004-04-05 | 2010-07-21 | セイコーインスツル株式会社 | 半導体集積回路 |
| JP2007335492A (ja) * | 2006-06-13 | 2007-12-27 | Sony Corp | 可変受動デバイス及びこれを用いた半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7064601B2 (en) | Reference voltage generating circuit using active resistance device | |
| KR0171228B1 (ko) | 기준 전압 발생 회로 | |
| JP3315652B2 (ja) | 電流出力回路 | |
| JP4243760B2 (ja) | 発光ダイオード用駆動回路 | |
| US7737675B2 (en) | Reference current generator adjustable by a variable current source | |
| US6737905B1 (en) | Clamp circuit | |
| US20050199964A1 (en) | CMOS circuit including double-insulated-gate field-effect transistors | |
| US7498865B2 (en) | Semiconductor integrated circuit with reduced speed variations | |
| US7944274B2 (en) | Semiconductor switch | |
| US20140330539A1 (en) | Semiconductor integrated circuit and semiconductor physical quantity sensor device | |
| KR20010100940A (ko) | Ｃｍｏｓ 반도체 집적회로 | |
| JP2002094006A (ja) | 半導体集積回路装置 | |
| JP4355710B2 (ja) | Ｍｏｓ型基準電圧発生回路 | |
| EP0846998B1 (en) | Integrated circuit sensing and digitally biasing the threshold voltage of transistors and related methods | |
| US7378901B2 (en) | Varactor device | |
| JP3544897B2 (ja) | 半導体集積回路装置 | |
| JP2005295360A (ja) | 電流検出回路およびそれを用いた半導体集積装置、レギュレータ装置 | |
| US20090160562A1 (en) | Oscillating device | |
| US8692589B2 (en) | Semiconductor element driving circuit and semiconductor device | |
| KR20120097830A (ko) | 온도 보상 회로 및 이를 구비한 장치 | |
| JP5384272B2 (ja) | 演算増幅器 | |
| JP2000010523A (ja) | 負荷駆動装置 | |
| US20030005018A1 (en) | Analog multiplication circuit | |
| JP2002222929A (ja) | 電圧安定化回路 | |
| US20230155498A1 (en) | Current source circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040303 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040412 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060214 |