JP2003282820A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003282820A
JP2003282820A JP2003120448A JP2003120448A JP2003282820A JP 2003282820 A JP2003282820 A JP 2003282820A JP 2003120448 A JP2003120448 A JP 2003120448A JP 2003120448 A JP2003120448 A JP 2003120448A JP 2003282820 A JP2003282820 A JP 2003282820A
Authority
JP
Japan
Prior art keywords
semiconductor chip
chip
heat
metal film
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003120448A
Other languages
English (en)
Inventor
Keiichi Den
桂一 傳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2003120448A priority Critical patent/JP2003282820A/ja
Publication of JP2003282820A publication Critical patent/JP2003282820A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73207Bump and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]

Landscapes

  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】放熱対策のされたチップ・オン・チップ構造の
半導体装置を提供する。 【解決手段】親チップ1と子チップ2とが活性表面を対
向させて接合されて、チップ・オン・チップ構造が形成
されている。子チップ2の熱源付近の表面に金属膜12
が形成されている。この金属膜12は、親チップ1の表
面に形成された金属膜11に接触または接合されてい
る。この金属膜11は、ボンディングワイヤWにより、
ヒートシンクの接続部20に接続されている。 【効果】子チップ2は、金属膜11,12を介して放熱
できるから、半導体装置全体の動作特性を良好に保持で
きる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、いわゆるチップ
・オン・チップ構造の半導体装置に関する。
【0002】
【従来の技術】第1の半導体チップ(親チップ)上に、
第2の半導体チップ(子チップ)をたとえばフェースダ
ウンで接合することにより、チップ・オン・チップ構造
の半導体装置を構成することが提案されている。この場
合、第1および第2の半導体チップ相互間の電気接続
は、各チップの表面に設けられたバンプ同士を接合する
ことにより達成される。また、樹脂等のパッケージにチ
ップ・オン・チップ構造を収容した後の外部接続は、リ
ードフレームの端子部と上記第1の半導体チップの外部
接続用パッドとの間をワイヤボンディングなどで接続す
ることにより達成される。第1の半導体チップは、リー
ドフレームのアイランド部にダイボンディングされる。
【0003】
【発明が解決しようとする課題】上述のような構成で
は、第2の半導体チップが、バイポーラトランジスタを
内蔵したドライバ回路の場合や、フラッシュメモリ回路
の場合のように、電力消費量が大きく、その発熱量の大
きいものである場合には、リードフレームを介する放熱
が不十分になる。そのため、第2の半導体チップの動作
特性が劣化したり、第2の半導体チップからの熱が第1
の半導体チップに悪影響を及ぼしたりするおそれがあ
り、半導体装置全体として良好な動作特性を実現できな
い場合がある。
【0004】そこで、この発明の目的は、上述の技術的
課題を解決し、放熱対策のされたチップ・オン・チップ
構造の半導体装置を提供することである。
【0005】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項1記載の発明は、第1の半
導体チップと、この第1の半導体チップに重ね合わせ、
バンプを介して接合された第2の半導体チップと、上記
第1の半導体チップと上記第2の半導体チップとの間に
設けられ、上記第2の半導体チップが発生する熱の放熱
経路を形成する熱伝導体と、この熱伝導体を放熱部に熱
的に接続する接続部材とを含み、上記熱伝導体は、上記
第1の半導体チップおよび第2の半導体チップの両方の
表面保護膜上に上記バンプよりも大きく形成された金属
膜からなり、これらが接触または接合されていることを
特徴とする半導体装置である。
【0006】この構成により、第2の半導体チップから
発生した熱は、第1および第2の半導体チップ間に設け
られた熱伝導体および接続部材を伝導して、放熱部へと
導かれる。熱伝導体は、第1の半導体チップおよび第2
の半導体チップの少なくともいずれか一方の表面保護膜
上にバンプよりも大きく形成された金属膜からなってい
る。このようにして、放熱対策のされたチップ・オン・
チップ構造の半導体装置が実現され、第2の半導体チッ
プの発熱量が大きい場合でも、装置全体として良好な動
作特性を実現できる。すなわち、第2の半導体チップの
放熱を良好に行うことができるから、その動作特性を良
好に保持できるうえ、第1の半導体チップに第2の半導
体チップから発生した熱が悪影響を与えるおそれがな
い。
【0007】なお、上記放熱部は、ヒートシンクであっ
てもよい。この場合に、前記接続部材は、ヒートシンク
と熱伝導体との間を接続するボンディングワイヤであっ
てもよい。前記熱伝導体は、熱伝導率の高い金属(たと
えば、金)で形成されることが好ましい。また、上記第
1の半導体チップに形成された金属膜と放熱部とをボン
ディングワイヤなどの接続部材で熱的に接続することが
好ましい。
【0008】請求項2記載の発明は、第1の半導体チッ
プと、この第1の半導体チップに重ね合わせ、バンプを
介して接合された第2の半導体チップと、上記第1の半
導体チップと上記第2の半導体チップとの間に設けら
れ、上記第1の半導体チップおよび第2の半導体チップ
の少なくともいずれか一方の表面保護膜上に上記バンプ
よりも大きく形成された金属膜からなり、上記第2の半
導体チップが発生する熱の放熱経路を形成する熱伝導体
と、この熱伝導体を放熱部に熱的に接続する接続部材と
を含み、上記第1の半導体チップが上記第2の半導体チ
ップよりも大きく形成されており、上記金属膜が上記第
2の半導体チップの熱源付近から上記第1の半導体チッ
プにおいて上記第2の半導体チップに覆われていない領
域まで引き出された引き出し部を有していることを特徴
とする半導体装置である。
【0009】この構成において、上記引き出し部分と放
熱部とをボンディングワイヤなどで熱的に接続してもよ
い(請求項3)。上記第1の半導体チップおよび/また
は第2の半導体チップの表面の金属膜は、第1および/
または第2の半導体チップの表面に形成されるバンプと
同じ材料(たとえば、金)で形成することが好ましい
(請求項4)。このようにすれば、バンプの形成工程に
おいて、同時に熱伝導体としての金属膜を表面保護膜上
に形成することができる。
【0010】第1の半導体チップと第2の半導体チップ
とは、各活性表面同士が対向して接合されていることが
好ましい。この構成を採用すれば、活性表面側に通常設
けられるバンプの形成工程において上述の金属膜を各チ
ップ表面に形成しておくことにより、第1および第2の
半導体チップ同士の接合の際に、各チップ上の金属膜同
士を接触または接合させることができる。また、第1の
半導体チップは、リードフレームにダイボンディングさ
れていることが好ましい。これにより、第1の半導体チ
ップの放熱は、リードフレームを介して良好に行える。
【0011】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図1は、この
発明の一実施形態に係る半導体装置の図解的な断面図で
あり、図2は、この半導体装置の図解的な平面図であ
る。この半導体装置は、第1の半導体チップとしての親
チップ1と、第2の半導体チップとしての子チップ2
(図2では二点鎖線で示す。)とを、互いの活性表面を
対向させて接合したチップ・オン・チップ構造を有して
いる。この場合、活性表面とは、トランジスタなどの能
動素子や抵抗などの受動素子を含む機能素子が形成され
た活性表層領域側の表面を指す。親チップ1および子チ
ップ2は、いずれもシリコンチップであってもよいが、
ゲルマニウム半導体や化合物半導体(ガリウム砒素やガ
リウム燐など)などの他の種類の半導体チップであって
もよいし、親チップ1と子チップ2との半導体の種類が
一致している必要もない。
【0012】親チップ1および子チップ2の各活性表面
には、相互接続のためのチップ間接続パッドPC1,P
C2が形成されており、親チップ1の活性表面には、さ
らに外部接続パッドPEが形成されている。親チップ1
および子チップ2の活性表面の最表面には、窒化シリコ
ン膜などからなる表面保護膜(図示せず)が形成されて
いて、パッドPC1,PC2,PEは表面保護膜に形成
された開口から露出している。そして、親チップ1と子
チップ2との電気的接続および機械的接合は、親チップ
1および子チップ2のチップ間接続パッドPC1,PC
2の両方または一方に配置されたバンプBを用いて達成
されるようになっている。
【0013】親チップ1の外部接続パッドPEは、ボン
ディングワイヤWを介して、リードフレームFの端子部
Ftに接続される。リードフレームFは、半導体チップ
をダイボンディングするためのアイランド部Fiと、半
導体装置のパッケージ内外の接続のための端子部Ftと
を有している。そして、親チップ1は、アイランド部F
iにダイボンディングされており、この親チップ1から
発生した熱は、リードフレームFを通って外部に放出さ
れるようになっている。
【0014】親チップ1および子チップ2の活性表面に
は、子チップ2から発生した熱を放熱するための放熱経
路を形成する金属膜11,12がそれぞれ形成されてい
る。具体的には、子チップ2内に形成されたバイボーラ
トランジスタなどの熱源HSの近傍の子チップ2の最表
面を覆うように、たとえば、金などからなる金属膜12
(図2では図示を省略した。)がバンプBよりも大きく
形成されている。また、親チップ1には、子チップ2の
表面に形成された金属膜12に接触または接合するよう
に、たとえば、金などからなる金属膜11が最表面にバ
ンプBよりも大きく形成されている。これらの金属膜1
1,12は、バンプBと同じ材料で形成することが好ま
しく、この場合には、バンプBの形成工程において、金
属膜11,12を同時に形成することができる。
【0015】親チップ1は、平面視において、子チップ
2よりも大きく、金属膜11は、金属膜12と接触また
は接合する位置から、子チップ2に覆われていない領域
まで引き出されて形成されている。そして、1本または
複数本のボンディングワイヤWによって、ヒートシンク
の接続部20(放熱部)に熱的に接続されている。組立
ての際には、親チップ1および子チップ2をバンプBに
より互いに接合するとともに、金属膜11,12を互い
に接触させる。そして、親チップ1をアイランド部Fi
にダイボンディングし、さらに、親チップ1と端子部F
tとのワイヤボンディングおよび金属膜11とヒートシ
ンクの接続部20との間のワイヤボンディングを行う。
その後、親チップ1および子チップ2のチップ・オン・
チップ構造を適当な樹脂を用いてパッケージ5内に封止
する。このとき、同時に、アイランド部Fi、端子部F
tの一部、ヒートシンクの接続部20、およびボンディ
ングワイヤWも、パッケージ5内に封止されることにな
る。
【0016】上述のとおり、この実施形態では、子チッ
プ2の熱源HSから発生した熱は、金属膜11,12お
よびボンディングワイヤWを介してヒートシンクの接続
部20に導かれ、パッケージ5外のヒートシンク本体か
ら放出される。したがって、とくに、子チップ2がバイ
ポーラトランジスタを内臓したドライバ回路やフラッシ
ュメモリ回路などのように発熱量が大きいものである場
合に、その放熱を良好に行うことができるから、子チッ
プ2の温度上昇およびこれに接合された親チップ1の温
度上昇を抑制できる。その結果、親チップ1および子チ
ップ2を良好に動作させることが可能になり、半導体装
置の信頼性を向上することができる。
【0017】以上、この発明の一実施形態について説明
したが、この発明は他の形態でも実施することができ
る。たとえば、上述の実施形態では、親チップ1および
子チップ2の両方の活性表面に金属膜11,12を形成
し、これらを接触または接合させる構成としているが、
たとえば、親チップ1側にのみ金属膜11を形成し、こ
れを子チップ2の熱源近傍の表面に接触させるようにし
てもよい。その他、特許請求の範囲に記載された事項の
範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図1】この発明の一実施形態に係る半導体装置の図解
的な断面図である。
【図2】上記半導体装置の図解的な平面図である。
【符号の説明】
1 親チップ(第1の半導体チップ) 2 子チップ(第2の半導体チップ) 11 金属膜 12 金属膜 20 ヒートシンクの接続部 B バンプ F リードフレーム W ボンディングワイヤ

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】第1の半導体チップと、 この第1の半導体チップに重ね合わせ、バンプを介して
    接合された第2の半導体チップと、 上記第1の半導体チップと上記第2の半導体チップとの
    間に設けられ、上記第2の半導体チップが発生する熱の
    放熱経路を形成する熱伝導体と、 この熱伝導体を放熱部に熱的に接続する接続部材とを含
    み、 上記熱伝導体は、上記第1の半導体チップおよび第2の
    半導体チップの両方の表面保護膜上に上記バンプよりも
    大きく形成された金属膜からなり、これらが接触または
    接合されていることを特徴とする半導体装置。
  2. 【請求項2】第1の半導体チップと、 この第1の半導体チップに重ね合わせ、バンプを介して
    接合された第2の半導体チップと、 上記第1の半導体チップと上記第2の半導体チップとの
    間に設けられ、上記第1の半導体チップおよび第2の半
    導体チップの少なくともいずれか一方の表面保護膜上に
    上記バンプよりも大きく形成された金属膜からなり、上
    記第2の半導体チップが発生する熱の放熱経路を形成す
    る熱伝導体と、 この熱伝導体を放熱部に熱的に接続する接続部材とを含
    み、 上記第1の半導体チップが上記第2の半導体チップより
    も大きく形成されており、上記金属膜が上記第2の半導
    体チップの熱源付近から上記第1の半導体チップにおい
    て上記第2の半導体チップに覆われていない領域まで引
    き出された引き出し部を有していることを特徴とする半
    導体装置。
  3. 【請求項3】上記接続部材は、上記引き出し部と放熱部
    とを接続するボンディングワイヤを含むことを特徴とす
    る請求項2記載の半導体装置。
  4. 【請求項4】上記金属膜が上記バンプと同じ材料で形成
    されていることを特徴とする請求項1ないし3のいずれ
    かに記載の半導体装置。
JP2003120448A 2003-04-24 2003-04-24 半導体装置 Pending JP2003282820A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003120448A JP2003282820A (ja) 2003-04-24 2003-04-24 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003120448A JP2003282820A (ja) 2003-04-24 2003-04-24 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP31408399A Division JP3570672B2 (ja) 1999-11-04 1999-11-04 半導体装置

Publications (1)

Publication Number Publication Date
JP2003282820A true JP2003282820A (ja) 2003-10-03

Family

ID=29244588

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003120448A Pending JP2003282820A (ja) 2003-04-24 2003-04-24 半導体装置

Country Status (1)

Country Link
JP (1) JP2003282820A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2409346A (en) * 2003-12-10 2005-06-22 Kingpak Tech Inc Stacked memory card
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2409346A (en) * 2003-12-10 2005-06-22 Kingpak Tech Inc Stacked memory card
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package
US9633973B2 (en) 2012-12-20 2017-04-25 Samsung Electronics Co., Ltd. Semiconductor package

Similar Documents

Publication Publication Date Title
JP5149178B2 (ja) 熱放散が高められたパッケージ化集積回路
JP4698225B2 (ja) ドレインクリップを備えた半導体ダイパッケージ
US8319321B2 (en) Leadless package for high current devices
JPH05129516A (ja) 半導体装置
TW200427029A (en) Thermally enhanced semiconductor package and fabrication method thereof
TW201214638A (en) Systems and methods for heat dissipation using thermal conduits
US20130127008A1 (en) Thermally efficient integrated circuit package
TWI225291B (en) Multi-chips module and manufacturing method thereof
US8664759B2 (en) Integrated circuit with heat conducting structures for localized thermal control
US6720662B1 (en) Semiconductor device of chip-on-chip structure with a radiation noise shield
JP3570672B2 (ja) 半導体装置
JP2000031351A (ja) 半導体装置
US9484320B2 (en) Vertically packaged integrated circuit
TW200409324A (en) High-density multi-chip modulestructure and the forming method thereof
JP2003282820A (ja) 半導体装置
US20070284709A1 (en) Semiconductor Device with Improved High Current Performance
JP3457593B2 (ja) 半導体装置
JP3939056B2 (ja) 半導体装置
JP3764321B2 (ja) 半導体装置
TWI553799B (zh) 半導體封裝結構
US8482019B2 (en) Electronic light emitting device and method for fabricating the same
CN116759397A (zh) 一种芯片封装结构及其制备方法
JPH06120295A (ja) 半導体装置
KR200167587Y1 (ko) 반도체 패캐이지
JPH04245462A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060517

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060613