JPH0621362A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0621362A JPH0621362A JP4173924A JP17392492A JPH0621362A JP H0621362 A JPH0621362 A JP H0621362A JP 4173924 A JP4173924 A JP 4173924A JP 17392492 A JP17392492 A JP 17392492A JP H0621362 A JPH0621362 A JP H0621362A
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- 239000000872 buffer Substances 0.000 claims abstract description 16
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- 238000002955 isolation Methods 0.000 claims description 11
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- 239000002184 metal Substances 0.000 claims description 4
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- 238000009413 insulation Methods 0.000 abstract description 2
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- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】
【目的】ＣＭＯＳ，ＢｉＣＭＯＳ半導体装置の入出力バ
ッファ部の静電保護素子のレアウト面積を縮小する。 【構成】Ｐ+ 型拡散層１０２から接地電位を与えられた
Ｐ型ウェル１０１中に、信号線１１０に接続されたＮ+
型拡散層１０４と、Ｎ+ 型拡散層１０４に対して製造上
最小寸法で製作された分離絶縁領域１１４をはさんで接
地されたＮ+ 型拡散層１０３を有し、かつ接地されたＮ
+ 拡散層１０３を複数のバッファで共有する。
ッファ部の静電保護素子のレアウト面積を縮小する。 【構成】Ｐ+ 型拡散層１０２から接地電位を与えられた
Ｐ型ウェル１０１中に、信号線１１０に接続されたＮ+
型拡散層１０４と、Ｎ+ 型拡散層１０４に対して製造上
最小寸法で製作された分離絶縁領域１１４をはさんで接
地されたＮ+ 型拡散層１０３を有し、かつ接地されたＮ
+ 拡散層１０３を複数のバッファで共有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＣＭＯＳ又はＢｉＣＭＯＳのゲートアレイ半導体装置又
はスタンダードセル方式の半導体装置のレイアウトに関
する。
ＣＭＯＳ又はＢｉＣＭＯＳのゲートアレイ半導体装置又
はスタンダードセル方式の半導体装置のレイアウトに関
する。
【０００２】
【従来の技術】ＣＭＯＳ又はＢｉＣＭＯＳ半導体装置に
おいては、半導体チップ外部からの静電保護素子として
寄生ＮＰＮトランジスタおよび寄生ＭＯＳトランジスタ
を用いるものが多い。
おいては、半導体チップ外部からの静電保護素子として
寄生ＮＰＮトランジスタおよび寄生ＭＯＳトランジスタ
を用いるものが多い。
【０００３】従来の半導体装置では、図３に示すよう
に、パッド１０７，１０８，１０９のそれぞれに入力さ
れた第１，第２，第３の信号はパッド１０７，１０８，
１０９のそれぞれに接続された信号線１１０，１１１，
１１２を通して内部回路へ伝達される。この途中で、第
１，第２，第３の信号はコンタクト孔１１３を介してＮ
型拡散層１０４，１０５，１０６のそれぞれに接続され
ている。Ｎ型拡散層１０４，１０５，１０６は、接地配
線３０１とＰ+ 型拡散層１０２から接地電位を与えられ
たＰ型ウェル１０１中に形成されており、製造上最小寸
法で作成された分離絶縁領域１１４をはさんでその反対
側には接地電位が与えられたＮ型拡散層１０３が配置さ
れている。
に、パッド１０７，１０８，１０９のそれぞれに入力さ
れた第１，第２，第３の信号はパッド１０７，１０８，
１０９のそれぞれに接続された信号線１１０，１１１，
１１２を通して内部回路へ伝達される。この途中で、第
１，第２，第３の信号はコンタクト孔１１３を介してＮ
型拡散層１０４，１０５，１０６のそれぞれに接続され
ている。Ｎ型拡散層１０４，１０５，１０６は、接地配
線３０１とＰ+ 型拡散層１０２から接地電位を与えられ
たＰ型ウェル１０１中に形成されており、製造上最小寸
法で作成された分離絶縁領域１１４をはさんでその反対
側には接地電位が与えられたＮ型拡散層１０３が配置さ
れている。
【０００４】このような構成の回路では、パッド１０７
に絶対最大定格の範囲外の電位が印加された場合、Ｎ型
拡散層１０４をコレクタ、接地されたＰ型ウェル１０１
をベース、接地されたＮ型拡散層１０３をエミッタとす
る寄生ＮＰＮトランジスタが導通し、注入された電荷を
接地配線３０１から逃がして内部素子を静電破壊から保
護する働きを有している。
に絶対最大定格の範囲外の電位が印加された場合、Ｎ型
拡散層１０４をコレクタ、接地されたＰ型ウェル１０１
をベース、接地されたＮ型拡散層１０３をエミッタとす
る寄生ＮＰＮトランジスタが導通し、注入された電荷を
接地配線３０１から逃がして内部素子を静電破壊から保
護する働きを有している。
【０００５】接地電位が与えられたＮ型拡散層１０３は
各信号線毎に独立に外部から注入される電荷を蓄積・放
電するのに十分な容量（面積）を設けられており、バッ
ファ部の面積増加を招いている。
各信号線毎に独立に外部から注入される電荷を蓄積・放
電するのに十分な容量（面積）を設けられており、バッ
ファ部の面積増加を招いている。
【０００６】
【発明が解決しようとする課題】近年、半導体プロセス
の微細化技術の進歩によるトランジスタ素子サイズの微
細化が進展し、ＭＯＳトランジスタではゲート長０．６
μｍレベルのデバイスが開発されている。このような微
細トランジスタでは素子耐圧が低下し、動作電圧も従来
の５Ｖから、３．３Ｖあるいはそれ以下へ下げる必要に
迫られている。しかし、半導体デバイスに要求されてる
静電耐圧は従来通り２０００Ｖ以上といった厳しいもの
である。
の微細化技術の進歩によるトランジスタ素子サイズの微
細化が進展し、ＭＯＳトランジスタではゲート長０．６
μｍレベルのデバイスが開発されている。このような微
細トランジスタでは素子耐圧が低下し、動作電圧も従来
の５Ｖから、３．３Ｖあるいはそれ以下へ下げる必要に
迫られている。しかし、半導体デバイスに要求されてる
静電耐圧は従来通り２０００Ｖ以上といった厳しいもの
である。
【０００７】また、特に論理ＬＳＩでは多ピン化の要求
が強く、パッドピッチの縮小と共にバッファの静電保護
素子の面積低減が強く求められている。
が強く、パッドピッチの縮小と共にバッファの静電保護
素子の面積低減が強く求められている。
【０００８】以上の様な状況下で、従来の静電保護素子
を有する半導体チップのレイアウトは、プロセスの微細
化技術によりトランジスタ素子が縮小されていくのに対
し、外部から注入される電荷を蓄積・放電するのに十分
な容量を設ける必要があるためバッファ面積（静電保護
素子面積）を縮小できず、パッドピッチも縮小できない
という問題点がある。
を有する半導体チップのレイアウトは、プロセスの微細
化技術によりトランジスタ素子が縮小されていくのに対
し、外部から注入される電荷を蓄積・放電するのに十分
な容量を設ける必要があるためバッファ面積（静電保護
素子面積）を縮小できず、パッドピッチも縮小できない
という問題点がある。
【０００９】
【課題を解決するための手段】本発明の第１の半導体装
置は、接地電位が与えられたＰ型ウェルまたはＰ型基板
に製造上最小となるように形成された素子分離絶縁領域
の両側に、接地された第１のＮ型拡散層と、信号線に接
続された第２のＮ型拡散層が配置され、かつ複数のバッ
ファ同士で前記第１のＮ型拡散層を共有する構造となっ
ている。
置は、接地電位が与えられたＰ型ウェルまたはＰ型基板
に製造上最小となるように形成された素子分離絶縁領域
の両側に、接地された第１のＮ型拡散層と、信号線に接
続された第２のＮ型拡散層が配置され、かつ複数のバッ
ファ同士で前記第１のＮ型拡散層を共有する構造となっ
ている。
【００１０】また、本発明の第２の半導体装置は、接地
電位が与えられたＰ型ウェルまたはＰ型基板に製造上最
小となるように形成された素子分離絶縁領域の上に設け
て電源電位が与えられる金属配線、及び前記素子分離絶
縁領域の両側に設けて電源電位が与えられた第１のＮ型
拡散層及び信号線に接続された第２のＮ型拡散層とを配
置し、かつ複数のバッファ同士で前記第１のＮ型拡散層
を共有する構造となっている。
電位が与えられたＰ型ウェルまたはＰ型基板に製造上最
小となるように形成された素子分離絶縁領域の上に設け
て電源電位が与えられる金属配線、及び前記素子分離絶
縁領域の両側に設けて電源電位が与えられた第１のＮ型
拡散層及び信号線に接続された第２のＮ型拡散層とを配
置し、かつ複数のバッファ同士で前記第１のＮ型拡散層
を共有する構造となっている。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ）は本発明の第１の実施例を示す
レイアウト図、図１（ｂ）は図１（ａ）のＡ−Ａ′線断
面図、図１（ｃ）は図１（ａ），（ｂ）に示す静電保護
素子の等価回路図である。
レイアウト図、図１（ｂ）は図１（ａ）のＡ−Ａ′線断
面図、図１（ｃ）は図１（ａ），（ｂ）に示す静電保護
素子の等価回路図である。
【００１３】図１（ａ），（ｂ），（ｃ）に示すよう
に、パッド１０７，１０８，１０９のそれぞれに入力さ
れた第１，第２，第３の信号はパッド１０７，１０８，
１０９のそれぞれに接続された信号線１１０，１１１，
１１２を通して内部回路へ伝達される。この途中で第
１，第２，第３の信号はコンタクト孔１１３を介してＮ
型拡散層１０４，１０５，１０６のそれぞれに接続され
ている。Ｎ型拡散層１０４，１０５，１０６は、Ｐ+ 型
拡散層１０２から接地電位を与えられたＰ型ウェル１０
１中に形成されており、製造上最小寸法で作成された分
離絶縁領域１１４をはさんでその反対側には接地電位が
与えられたＮ型拡散層１０３が配置されている。
に、パッド１０７，１０８，１０９のそれぞれに入力さ
れた第１，第２，第３の信号はパッド１０７，１０８，
１０９のそれぞれに接続された信号線１１０，１１１，
１１２を通して内部回路へ伝達される。この途中で第
１，第２，第３の信号はコンタクト孔１１３を介してＮ
型拡散層１０４，１０５，１０６のそれぞれに接続され
ている。Ｎ型拡散層１０４，１０５，１０６は、Ｐ+ 型
拡散層１０２から接地電位を与えられたＰ型ウェル１０
１中に形成されており、製造上最小寸法で作成された分
離絶縁領域１１４をはさんでその反対側には接地電位が
与えられたＮ型拡散層１０３が配置されている。
【００１４】以上のような構成の回路では、パッド１０
７に絶対最大定格の範囲外の電位が印加された場合、Ｎ
型拡散層１０４をコレクタ、接地されたＰ型ウェル１０
１をベース、接地されたＮ型拡散層１０３をエミッタと
する寄生ＮＰＮトランジスタが導通し、注入された電荷
を接地１１５から逃がして内部素子を静電破壊から保護
する働きを有している。このとき静電破壊の耐量は、静
電保護素子の容量（面積）すなわち接地されたＮ型拡散
層１０３の面積に大きく依存するが、本発明の半導体装
置では、接地されたＮ型拡散層１０３を複数のバッファ
で共有する構成のため、バッファ１個当たりの面積を増
加させずに静電破壊の耐量を上げることができる。
７に絶対最大定格の範囲外の電位が印加された場合、Ｎ
型拡散層１０４をコレクタ、接地されたＰ型ウェル１０
１をベース、接地されたＮ型拡散層１０３をエミッタと
する寄生ＮＰＮトランジスタが導通し、注入された電荷
を接地１１５から逃がして内部素子を静電破壊から保護
する働きを有している。このとき静電破壊の耐量は、静
電保護素子の容量（面積）すなわち接地されたＮ型拡散
層１０３の面積に大きく依存するが、本発明の半導体装
置では、接地されたＮ型拡散層１０３を複数のバッファ
で共有する構成のため、バッファ１個当たりの面積を増
加させずに静電破壊の耐量を上げることができる。
【００１５】図２（ａ）は本発明の第２の実施例を示す
レイアウト図、図２（ｂ）は図２（ａ）のＢ−Ｂ′線断
面図、図２（ｃ）は図２（ａ），（ｂ）に示す静電保護
素子の等価回路図である。
レイアウト図、図２（ｂ）は図２（ａ）のＢ−Ｂ′線断
面図、図２（ｃ）は図２（ａ），（ｂ）に示す静電保護
素子の等価回路図である。
【００１６】図２（ａ），（ｂ），（ｃ）に示すよう
に、第１の実施例と同様に、パッド１０７，１０８，１
０９のそれぞれに入力された第１，第２，第３の信号は
パッド１０７，１０８，１０９のそれぞれに接続された
信号線１１０，１１１，１１２を通して内部回路へ伝達
される。この途中で、第１，第２，第３の信号はスルー
ホール２０２およびコンタクト孔１１３を介してＮ型拡
散層１０４，１０５，１０６のそれぞれに接続されてい
る。Ｎ型拡散層１０４，１０５，１０６は、Ｐ+型拡散
層１０２から接地電位を与えられたＰ型ウェル１０１中
に形成されており、製造上最小寸法で作成された分離絶
縁領域１１４をはさんでその反対側には電源電位が与え
られたＮ型拡散層１０３が配置されている。また、製造
上最小寸法で作成された分離絶縁領域１１４上には、電
源電位が与えられた金属配線２０１が配線されている。
に、第１の実施例と同様に、パッド１０７，１０８，１
０９のそれぞれに入力された第１，第２，第３の信号は
パッド１０７，１０８，１０９のそれぞれに接続された
信号線１１０，１１１，１１２を通して内部回路へ伝達
される。この途中で、第１，第２，第３の信号はスルー
ホール２０２およびコンタクト孔１１３を介してＮ型拡
散層１０４，１０５，１０６のそれぞれに接続されてい
る。Ｎ型拡散層１０４，１０５，１０６は、Ｐ+型拡散
層１０２から接地電位を与えられたＰ型ウェル１０１中
に形成されており、製造上最小寸法で作成された分離絶
縁領域１１４をはさんでその反対側には電源電位が与え
られたＮ型拡散層１０３が配置されている。また、製造
上最小寸法で作成された分離絶縁領域１１４上には、電
源電位が与えられた金属配線２０１が配線されている。
【００１７】この回路構成では、パッド１０７に絶対最
大定格の範囲外の電位が印加された場合、Ｎ型拡散層１
０４をソース、電源電位が与えられた金属配線２０１を
ゲート、電源電位が与えられたＮ型拡散層１０３をドレ
インとする寄生ＮＭＯＳトランジスタが導通し、注入さ
れた電荷を電源電位２０３から逃がして内部素子を静電
破壊から保護する働きを有してる。この場合も静電破壊
の耐量は、静電保護素子の容量（面積）すなわち電源電
位が与えられたＮ型拡散層１０３の面積に大きく依存す
るが、本実施例においても電源電位が与えられたＮ型拡
散層１０３を複数のバッファで共有する構成のため、バ
ッファ１個当たりの面積を増加させずに静電破壊の耐量
を上げることができる。
大定格の範囲外の電位が印加された場合、Ｎ型拡散層１
０４をソース、電源電位が与えられた金属配線２０１を
ゲート、電源電位が与えられたＮ型拡散層１０３をドレ
インとする寄生ＮＭＯＳトランジスタが導通し、注入さ
れた電荷を電源電位２０３から逃がして内部素子を静電
破壊から保護する働きを有してる。この場合も静電破壊
の耐量は、静電保護素子の容量（面積）すなわち電源電
位が与えられたＮ型拡散層１０３の面積に大きく依存す
るが、本実施例においても電源電位が与えられたＮ型拡
散層１０３を複数のバッファで共有する構成のため、バ
ッファ１個当たりの面積を増加させずに静電破壊の耐量
を上げることができる。
【００１８】
【発明の効果】以上説明したように本発明は、静電保護
素子に半導体チップの絶対最大定格範囲外の電圧が印加
された時、電荷の逃げ道となるＮ型拡散層１０３を複数
のバッファで共有する構造としたので、１バッファ当た
りのＮ型拡散層１０３面積が小さくなりバッファ部の面
積を減少させることができるという効果を有する。
素子に半導体チップの絶対最大定格範囲外の電圧が印加
された時、電荷の逃げ道となるＮ型拡散層１０３を複数
のバッファで共有する構造としたので、１バッファ当た
りのＮ型拡散層１０３面積が小さくなりバッファ部の面
積を減少させることができるという効果を有する。
【図１】本発明の第１の実施例を示すレイアウト図及び
Ａ−Ａ′線断面図並びに等価回路図。
Ａ−Ａ′線断面図並びに等価回路図。
【図２】本発明の第２の実施例を示すレイアウト図及び
Ｂ−Ｂ′線断面図並びに等価回路図。
Ｂ−Ｂ′線断面図並びに等価回路図。
【図３】従来の静電保護素子の一例を示すレイアウト
図。
図。
１０１ Ｐ型ウェル １０２ Ｐ+ 型拡散層 １０３ Ｎ型拡散層 １０４，１０５，１０６ Ｎ型拡散層 １０７，１０８，１０９ パッド １１０，１１１，１１２ 信号線 １１３ コンタクト孔 １１４ 分離絶縁領域 １１５ 接地 ２０１ 金属配線 ２０２ スルーホール ２０３ 電源電位 ３０１ 接地配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ａ 8427−4Ｍ 27/092 9170−4Ｍ Ｈ０１Ｌ 27/06 ３１１ Ｂ 9054−4Ｍ 27/08 ３２１ Ｊ 9054−4Ｍ ３２１ Ｈ
Claims (2)
- 【請求項１】 接地電位を与えられたＰ型ウェルまたは
Ｐ型基板に設けた素子分離絶縁領域の両側に、接地され
た第１のＮ型拡散層と、信号線に接続された第２のＮ型
拡散層が配置された素子をバッファとして備えた半導体
装置において、複数のバッファ同士で前記第１のＮ型拡
散層を共有することを特徴とする半導体装置。 - 【請求項２】 接地電位を与えられたＰ型ウェルまたは
Ｐ型基板に設けた素子分離絶縁領域上に、電源電位が与
えられた金属配線を有し、かつ前記素子分離絶縁領域の
両側に、電源電位が与えられた第３のＮ型拡散層と、信
号線に接続された第４のＮ型拡散層が配置された素子を
バッファとして備えた半導体装置において、複数のバッ
ファ同士で前記第３のＮ型拡散層を共有することを特徴
とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173924A JP3010911B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体装置 |
| US08/286,993 US5473182A (en) | 1992-07-01 | 1994-08-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173924A JP3010911B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621362A true JPH0621362A (ja) | 1994-01-28 |
| JP3010911B2 JP3010911B2 (ja) | 2000-02-21 |
Family
ID=15969603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4173924A Expired - Fee Related JP3010911B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5473182A (ja) |
| JP (1) | JP3010911B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031669A (ja) * | 2001-07-13 | 2003-01-31 | Ricoh Co Ltd | 半導体装置 |
| US20070090385A1 (en) * | 2005-10-21 | 2007-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| UST934009I4 (en) * | 1974-04-11 | 1975-05-06 | Abel ching nam sheng composite transistor | |
| JPS61144843A (ja) * | 1984-12-19 | 1986-07-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61152068A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | 半導体装置 |
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