JPS61248541A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61248541A JPS61248541A JP60090072A JP9007285A JPS61248541A JP S61248541 A JPS61248541 A JP S61248541A JP 60090072 A JP60090072 A JP 60090072A JP 9007285 A JP9007285 A JP 9007285A JP S61248541 A JPS61248541 A JP S61248541A
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- JP
- Japan
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- elements
- semiconductor
- gap
- semiconductor device
- film
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置パッケージングに関するヶ従来の
技術 半導体素子の回路パターンやパッケージングは、通常一
種類の機能に対して、一種類のパターンと一個のパッケ
ージから構成されている。特にプラスチックパッケージ
の場合は、半導体素子と外部回路との電気的信号の授受
を行うため０導体部を構成するリードフレームのパター
ンは二次元に配置されている。また、リードフレームに
は半導体素子を固着するだめのダイアタッチ部が、はぼ
中央に配置され、その部分に一個の半導体素子を搭載す
る。そしてダイアタッチ部を取り囲むリードフレームの
一部であるインナーリード先端部と半導体素子のアルミ
ニウム等からなる端子電極（以後、ポンディングパッド
と記す）部とを、金もしくは、アルミニウムからなる細
線で接続する。接続方法は、一般に熱圧着法、超音波波
圧理法あるいは上記ニガ法の併用が用いられる。この状
態のリードフレームをパッケージ成形用樹脂の溶融温度
以上に設定した成形用金型上に、配置し、その後に熱硬
化性樹脂を注入して外国パッケージを形成し、アウター
リード処理を施すことで、プラスチックパッケージが完
成する。
技術 半導体素子の回路パターンやパッケージングは、通常一
種類の機能に対して、一種類のパターンと一個のパッケ
ージから構成されている。特にプラスチックパッケージ
の場合は、半導体素子と外部回路との電気的信号の授受
を行うため０導体部を構成するリードフレームのパター
ンは二次元に配置されている。また、リードフレームに
は半導体素子を固着するだめのダイアタッチ部が、はぼ
中央に配置され、その部分に一個の半導体素子を搭載す
る。そしてダイアタッチ部を取り囲むリードフレームの
一部であるインナーリード先端部と半導体素子のアルミ
ニウム等からなる端子電極（以後、ポンディングパッド
と記す）部とを、金もしくは、アルミニウムからなる細
線で接続する。接続方法は、一般に熱圧着法、超音波波
圧理法あるいは上記ニガ法の併用が用いられる。この状
態のリードフレームをパッケージ成形用樹脂の溶融温度
以上に設定した成形用金型上に、配置し、その後に熱硬
化性樹脂を注入して外国パッケージを形成し、アウター
リード処理を施すことで、プラスチックパッケージが完
成する。
発明が解決しようとする問題点
半導体装置が実装される電子機器は、小型、薄型、軽量
化の追求の中で、半導体装置にもそれらの技術指向を求
めている。特に電子機器の機能を左右する記憶回路の大
容量化は、半導体素子の微細加工と、高密度化、さらに
は、それらの半導体素子を搭載するパッケージの小型化
に依存してきた。
化の追求の中で、半導体装置にもそれらの技術指向を求
めている。特に電子機器の機能を左右する記憶回路の大
容量化は、半導体素子の微細加工と、高密度化、さらに
は、それらの半導体素子を搭載するパッケージの小型化
に依存してきた。
しかしそれらの技術指向も限界に至り、現在では、半導
体大容量記憶素子のうち、特にダイナミック型ＲＡＭで
は、電気的雑音や、構成材料中に微量に混入しているウ
ランやトリウムから放出されるα線による、電気的誤動
作が深刻な問題となっているために、半導体素子表面に
α線遮へい用のコーテイング材を所定の厚さく通常、最
も薄い部分で２５０μｍ、厚さ部分では３００〜５００
μｍに及ぶ）に塗布している。従ってそれらを機械的に
保護出来る厚さにプラスチックで成形するためにパッケ
ージが膨大化し、その小型化が図れなかった。
体大容量記憶素子のうち、特にダイナミック型ＲＡＭで
は、電気的雑音や、構成材料中に微量に混入しているウ
ランやトリウムから放出されるα線による、電気的誤動
作が深刻な問題となっているために、半導体素子表面に
α線遮へい用のコーテイング材を所定の厚さく通常、最
も薄い部分で２５０μｍ、厚さ部分では３００〜５００
μｍに及ぶ）に塗布している。従ってそれらを機械的に
保護出来る厚さにプラスチックで成形するためにパッケ
ージが膨大化し、その小型化が図れなかった。
問題点を解決するだめの手段
電気的特性と共通ポンディングパッドやダミーを含む固
有ポンディングパッドが同一場所に配置された二個の半
導体大容量記憶素子から構成され、二個の半導体素子表
面上のパターンニングは、面対称とし、二個の半導体素
子の表面どうしを対向させた時、ボンディングバンドの
位置は、電気信号の共通化可能なものは完全に一致する
ようなパターンを配置し、共通不可能なものは、対向素
子の同一場所にダミーポンディングパッドを配置する。
有ポンディングパッドが同一場所に配置された二個の半
導体大容量記憶素子から構成され、二個の半導体素子表
面上のパターンニングは、面対称とし、二個の半導体素
子の表面どうしを対向させた時、ボンディングバンドの
位置は、電気信号の共通化可能なものは完全に一致する
ようなパターンを配置し、共通不可能なものは、対向素
子の同一場所にダミーポンディングパッドを配置する。
この二個の半導体素子のポンディングパッドの間に、外
部回路との接続を行うだめのリード材料を挟み、この状
態で、上下面の半導体素子を同時もしくは、個別に取り
付けて、これを、熱硬化性樹脂で覆うことで小型、薄型
化の半導体装置が達成できる。
部回路との接続を行うだめのリード材料を挟み、この状
態で、上下面の半導体素子を同時もしくは、個別に取り
付けて、これを、熱硬化性樹脂で覆うことで小型、薄型
化の半導体装置が達成できる。
作 用
この構成によシ、対向素子間の隙間を小さくし、この部
分へのα線侵入量を小さくし、コーテイング材不要の高
密度実装が実現できる。
分へのα線侵入量を小さくし、コーテイング材不要の高
密度実装が実現できる。
実施例
半導体大容量記憶素子の構造を用いて、本発明を実施例
によって詳しくのべる。
によって詳しくのべる。
第１図は、本発明実施例の断面図であり、第２図は一対
の半導体素子のパターン図である。第１図中の半導体素
子１は、第２図のパターンＡ、パターンＢに示されるよ
うに、表面上の構成回路パターン２の上下左右が全く反
対に形成された二個−組からなる半導体素子であり、こ
れらを通常の半導体製造工程でプラスチックパッケージ
１１に封入したものである。この時、パターンＡ、Ｂを
もつ一対の半導体素子１．１′の表面のボンディングパ
ッド３部は表面保護膜４に８０〜１５０μｍ口の開孔５
が設けられており開孔６部は端子電極６のの材料のアル
ミニウムやアルミニウム、シリコン合金、またはアルミ
ニウム、シリコン、銅合金が）叶／て贅名、乙↑”（Ｚ
４）’ Ｐｂ ”” ）や、り金属膜７を蒸着法で形成
する。つぎにポンディングパッド３より２０〜５０μｍ
大きい三層構造金属膜７のパターンを、通常の湿式また
は乾式法フォトリングラフ技術で形成する。このような
方法で作られた半導体素子１はダイシング法でフルカッ
トする。このうち、パターンＡを有する半導体素子１は
、Ｎ２： Ｈ２＝ ９ ： １ 、−ｒ ： ３ 、
Ｏ： １０からなる、水素還元雰囲気中で、インナーリ
ード８がハンダや金のバンプのついたフィルムキャリア
９に２５０〜３００ ’Ｃの互変で接続する。さらにパ
ターンＢを有する半導体素子１′は、前述のパターンＡ
を位置合わせの対称として、インナーリード８を挾んで
表面が対向し合うように、上記温度と雰囲気中で位置合
わせの後接続する。この方法で得られたパターンＡ、Ｂ
の各半導体素子１゜１′つきのフィルムキャリア９のア
ウターリードをリードフレーム１Ｑに熱圧着法や超音波
法などで接続し、これをパッケージ成形用樹脂１１で成
形して本発明の構造が達成できる。
の半導体素子のパターン図である。第１図中の半導体素
子１は、第２図のパターンＡ、パターンＢに示されるよ
うに、表面上の構成回路パターン２の上下左右が全く反
対に形成された二個−組からなる半導体素子であり、こ
れらを通常の半導体製造工程でプラスチックパッケージ
１１に封入したものである。この時、パターンＡ、Ｂを
もつ一対の半導体素子１．１′の表面のボンディングパ
ッド３部は表面保護膜４に８０〜１５０μｍ口の開孔５
が設けられており開孔６部は端子電極６のの材料のアル
ミニウムやアルミニウム、シリコン合金、またはアルミ
ニウム、シリコン、銅合金が）叶／て贅名、乙↑”（Ｚ
４）’ Ｐｂ ”” ）や、り金属膜７を蒸着法で形成
する。つぎにポンディングパッド３より２０〜５０μｍ
大きい三層構造金属膜７のパターンを、通常の湿式また
は乾式法フォトリングラフ技術で形成する。このような
方法で作られた半導体素子１はダイシング法でフルカッ
トする。このうち、パターンＡを有する半導体素子１は
、Ｎ２： Ｈ２＝ ９ ： １ 、−ｒ ： ３ 、
Ｏ： １０からなる、水素還元雰囲気中で、インナーリ
ード８がハンダや金のバンプのついたフィルムキャリア
９に２５０〜３００ ’Ｃの互変で接続する。さらにパ
ターンＢを有する半導体素子１′は、前述のパターンＡ
を位置合わせの対称として、インナーリード８を挾んで
表面が対向し合うように、上記温度と雰囲気中で位置合
わせの後接続する。この方法で得られたパターンＡ、Ｂ
の各半導体素子１゜１′つきのフィルムキャリア９のア
ウターリードをリードフレーム１Ｑに熱圧着法や超音波
法などで接続し、これをパッケージ成形用樹脂１１で成
形して本発明の構造が達成できる。
またこの構造は、半導体素子１．１′の対向する隙間を
３０〜４０μｍに保つことができる。
３０〜４０μｍに保つことができる。
発明の効果
本発明の構造を有する半導体大容量記憶装置では対向し
た複数の半導体素子の隙間が小さいために、周囲材料か
ら発生したα線によるンフトエラーの発生確立が極めて
低くなる。
た複数の半導体素子の隙間が小さいために、周囲材料か
ら発生したα線によるンフトエラーの発生確立が極めて
低くなる。
また裸の半導体素子（テップ）を対向して重ねるために
、小さなパッケージ内に収納でき、高密度実装が図れる
。
、小さなパッケージ内に収納でき、高密度実装が図れる
。
第１図は本発明による半導体装置の断面図、第２図は一
組の半導体素子のパターン略図、第３図は半導体素子が
リードに取シ付けられたバンプ付近の拡大断面図である
。 １・・・・・半導体素子、２・・・・・・構成回路パタ
ーン、３・・・・・・ポンディングパツド、４・・・・
・・表面保護膜、６・・・・・開孔、６・・・・・・端
子電極、７・・・・・・三層構造金属膜、８・・・・・
・インナーリード、９・・・・・・フィルムキャリヤ、
１ｏ・・・・・リードフレーム、１１・・・・・・パッ
ケージ成形用樹脂。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名城 城
組の半導体素子のパターン略図、第３図は半導体素子が
リードに取シ付けられたバンプ付近の拡大断面図である
。 １・・・・・半導体素子、２・・・・・・構成回路パタ
ーン、３・・・・・・ポンディングパツド、４・・・・
・・表面保護膜、６・・・・・開孔、６・・・・・・端
子電極、７・・・・・・三層構造金属膜、８・・・・・
・インナーリード、９・・・・・・フィルムキャリヤ、
１ｏ・・・・・リードフレーム、１１・・・・・・パッ
ケージ成形用樹脂。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名城 城
Claims (3)
- （１）単一のパッケージ内に配線面が対向して接着され
た複数の半導体素子が含まれ、両半導体素子の回路機能
が同一で、両素子の接着面から両素子共通のリードが引
き出されていることを特徴とする半導体装置。 - （２）２ケの半導体素子の電極端子パターンが面対称で
なることを特徴とする特許請求の範囲第１項記載の半導
体装置。 - （３）２ケの半導体素子共通のリードが銅、鉄、鉄／ニ
ッケル合金、鉄／ニッケル／コバルト合金の薄板からな
り、その表面は金または銀のメッキが施されていること
を特徴とする特許請求の範囲第１項または第２項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090072A JPS61248541A (ja) | 1985-04-26 | 1985-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090072A JPS61248541A (ja) | 1985-04-26 | 1985-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248541A true JPS61248541A (ja) | 1986-11-05 |
Family
ID=13988323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60090072A Pending JPS61248541A (ja) | 1985-04-26 | 1985-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248541A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1985
- 1985-04-26 JP JP60090072A patent/JPS61248541A/ja active Pending
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