KR100360047B1 - 반도체장치,그의제조방법및실장방법 - Google Patents

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Abstract

스택형 반도체장치에 있어서, 제 1 반도체장치 (10) 의 2측면에 제공된 리드 (11) 의 선단부가, 내부로 절곡되어, 제 1 반도체장치 (10) 의 후표면에 적층된 제 2 반도체장치 (20) 를 지지한다. 제 2 반도체장치 (20) 가 제 1 반도체장치 (10) 의 리드 (11) 에 대해 내측방향으로 지지되므로, 리드 (11) 의 외표면들간의 거리가 증가되지 않게 된다. 따라서, 실장면적이 단일 반도체장치 (10) 를 실장하는데 요하는 실장면적에 비해 증가되지 않게 되며, 더욱이, 제 2 반도체장치 (20) 를 적층시킴으로써, 고밀도 실장이 가능하게 된다.

Description

반도체 장치, 그의 제조방법 및 실장방법 {SEMICONDUCTOR DEVICE, MANUFACTURING METHOD AND MOUNTING METHOD THEREOF}
본 발명은 고밀도 실장에 적합한 반도체장치, 및 이 반도체장치를 제조하는 방법과 실장하는 방법에 관한 것이다.
최근, IC카드와 메모리 카드분야에서의 급속한 기술성장으로, 카드에 실장하기 위하여, 카드내에 장착되어지는 더 얇으면서도 좀더 컴팩트한 수지밀봉형 반도체장치가 요구되고 있다. 또한, 반도체장치를 2층이상으로 적층시켜 얻은 스택형 반도체장치가 메모리 모듈 등으로 제안되고 있다.
예컨대, 도 15 에 나타낸 것들중의 하나인, DIP (dual inline package) 반도체장치 (100) 가 채용하여, 도 16 에 나타낸 바와 같이, 반도체장치 (100) 을 다른 반도체장치의 상부에 적층하고 그 반도체장치 (100) 의 일측면상에 땜납 (102) 등이 제공된 리드 (101) 를 전기 접속함으로써, 스택형 반도체장치 (103) 를 얻을 수 있다. 또한, 도 17 에 나타낸 바와 같이 "J" 형으로 절곡된 리드 (105) 를 갖는 SOJ (small outline J-bend package) 반도체장치 (106) 를 채용하고, 그 상부에 DIP형 반도체장치 (100) 를 적층시켜, 도 18 에 나타낸 바와 같이 땜납 (107) 등을 갖는 리드 (105 및 101) 를 전기접속하여 얻은, 스택형 반도체장치 (108) 가 제안되고 있다. 이들 반도체장치 (106 및 100) 들은 반도체장치 (108) 가 하나의 레귤러 (regular) SOJ형 반도체장치의 높이와 같은 높이를 갖기에 충분히 얇게 형성된다. 스택형 반도체장치 (103 및 108) 는 고밀도 실장을 달성하기 위하여, 2단이상으로 반도체장치를 적층시켜 구성되며 2배의 정보를 저장할 수 있다.
그러나, 도 16 에 나타낸 스택형 반도체장치 (103) 를 기판에 실장하기 위해서는 관통홀에 리드 (101) 가 삽입되어야 하므로, 2배의 실장을 달성할 수가 없게 된다. 이의 이유는, 도 16 에 나타낸 반도체장치 (103) 가 다단 적층에 의해 구성되더라도, 2배 실장이 불가능하므로, 고밀도 실장을 달성하기 어렵기 때문이다.
또한, 도 18 에 나타낸 스택형 반도체장치 (108) 에서는, 리드 (105 및 101) 를 접속하는 땜납 (107) 의 외표면이 좌우측으로 2측면에 돌출하게 된다. 이의 이유는, 땜납 (107) 의 외표면들간의 거리 (L107) 가 SOJ 리드 (105) 의 외표면들간의 거리 (L105) 보다 더 크기 때문이다. 그 결과, 돌출하는 땜납 (107) 으로 인해, 도 18 에 나타낸 스택형 반도체장치 (108) 은 반도체장치 (106) 자체를 실장하는데 요하는 실장면적에 비해 더 큰 실장면적을 요하며, 고밀도 실장을 달성하는데 있어 방해물로서 나타나게 된다. 특히, 이러한 실장면적의 증가는 소자 인쇄기판이 매우 한정되는 초고밀도 실장의 경우에는 허용되지 않는다.
따라서, 본 발명의 목적은 단일 반도체장치를 실장하는 경우에 요하는 실장면적에 비해 실장면적을 증가시킴이 없이 고밀도 실장을 달성할 수 있는, 신규하고 개량된 스택형 반도체장치, 및 그러한 스택형 반도체장치를 제조 및 실장하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 이와 같은 스택형 반도체장치에 이상적으로 채용되어질 수 있는 신규하고도 개량된 반도체장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 측면에서는, 실장될 때 최외각 위치에 위치된 제 1 반도체장치의 2측면에 제공된 리드의 선단부가 제 1 반도체장치의 후면에 적층된 반도체장치를 지지하도록 내측으로 절곡되는 것을 특징으로 하는, 복수개의 반도체장치를 적층시켜 구성된 스택형 반도체장치가 제공된다.
이 스택형 반도체장치는, 제 2 반도체장치가 제 1 반도체장치에 대해 내측으로 더 지지되므로, 리드의 외표면들간의 거리가 증가하지 않게 된다. 따라서, 제 1 반도체장치 자체를 실장할 때에 요하는 실장면적에 비해, 실장면적의 증가가 불필요하게 되며, 제 2 반도체장치를 적층시킴으로써, 고밀도 실장을 가능하게 된다. 또한, 단일 제 2 반도체장치 대신에, 복수개의 제 2 반도체장치가 제공될 수도 있다. 즉, 청구항 1 에 개시된 스택형 반도체장치에서는, 제 1 반도체장치의 후면에 복수개의 제 2 반도체장치가 적층될 수 있다.
이러한 스택형 반도체장치에 있어서, 제 1 반도체장치의 리드는 "J" 형태로 형성하는 것이 바람직하다. 이와같이 리드를 "J"형태로 형성함으로써, 널리 사용된 종래기술의 SOJ 형 반도체장치에 비해 동일한 실장면적을 요하면서도 수배의 용량을 갖는 고밀도형 반도체장치가 달성될 수 있다. 또 다른 이점은, 종래기술에서 사용된 SOJ형 반도체장치의 소켓과 동일한 소켓이 테스트용으로 채용될 수 있다는 점이다. 더욱이, 리드가 변형되는 것을 방지하는 것이 가능하게 된다. 다른 방법으로는, 땜납볼이 제 1 반도체장치의 리드와 제 2 반도체장치의 리드사이에 제공될 수도 있다. 가열을 통하여 땜납볼을 용융시킴으로써, 제 1 반도체장치의 리드와 제 2 반도체장치의 리드를 용이하게 전기접속시킬 수가 있다. 이 경우, 만약 제 2 반도체장치의 리드가 제 1 반도체장치의 리드보다 더 내측으로 위치되게 되면, 땜납이 제 1 반도체장치의 리드의 좌우측으로 2측면에 돌출하지 않도록 보장하기 위하여 리드가 제 1 반도체장치의 리드에 대해 내측으로 전기접속될 수 있으므로, 실장면적이 증가되지 않게 될 것이다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제 2 측면에서는, 제 1 반도체장치의 후면에 적층되며 2측면에 리드를 갖는 제 2 반도체장치가 내측으로 절곡된 제 1 반도체장치의 리드 선단부에 의해 지지되어지는 것을 특징으로 하는 스택형 반도체장치를 제조하는 방법이 제공된다. 이 방법을 채택함으로써, 실장면적을 증가시킴이 없이 고밀도 실장을 달성하는 스택형 반도체장치를 제조하는 것이 가능하게 된다. 제 1 반도체장치의 리드와 제 2 반도체장치의 리드 사이에 땜납볼을 제공하는 것이 바람직함에 주의하여야 한다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제 3 측면에서는, 반도체장치의 전후면에 걸쳐 위치하는 리드가 반도체장치의 2측면에 제공되는 것을 특징으로 하는 반도체장치가 제공된다. 반도체장치의 전후면에 걸쳐 위치되는 이러한 반도체장치의 리드가, 반도체장치를 적층시킴으로써, 용이하게 서로 접속되어질 수 있으므로, 이러한 반도체장치는 스택형 반도체장치의 제조에 이상적이다.
또, 이와 같은 반도체장치에서는, 리드의 전면과 후면에 땜납볼을 제공하는 것이 바람직하다. 이는 스택형 반도체장치를 제조하는 경우에 간단히 열을 가함으로써, 리드를 용이하게 접속하는 것이 가능하게 하며, 기판에 실장하는 것을 용이하게 할 것이다.
또한, 본 발명의 제 4 측면에서는, 실장될 때 최외각 위치에 위치된 제 1 반도체장치의 후면에 적층된 제 2 반도체장치가 제 1 반도체장치의 2측면에 걸윙 (gull-wing) 형태의 리드에 대해 더 내측방향으로 지지되는 것을 특징으로 하는, 복수개의 반도체장치를 적층시켜 구성된 스택형 반도체장치가 제공된다.
제 2 반도체장치가 제 1 반도체장치의 리드의 내측방향으로 더 지지된 이 스택형 반도체장치에서는, 리드의 외표면들간의 거리가 증가하지 않게 된다. 따라서, 실장면적이 제 1 반도체장치 자체를 실장하는 경우에 요하는 실장면적에 비해 증가되지 않게 된다. 더욱이, 제 2 반도체장치를 실장함으로써, 고밀도 실장이 가능하게 된다. 단일 제 2 반도체장치 대신에 복수개의 제 2 반도체장치가 제공될 수도 있음에 주의하여야 한다. 즉, 이 스택형 반도체장치에는, 제 1 반도체장치의 후면에 복수개의 제 2 반도체장치가 적층되는 것이 가능하다.
또한, 상술한 스택형 반도체장치에서는, 제 2 반도체장치의 후면에 위치된 리드에 땜납볼을 제공하는 것이 바람직하며, 열을 가하여 땜납볼을 용융시켜, 제 1 반도체장치의 리드와 제 2 반도체장치의 리드를 용이하게 전기접속시킬 수 있다.
또, 상기 목적을 달성하기 위하여, 본 발명의 제 5 측면에서는, 2측면에 외측방향으로 리드가 제공된 제 1 반도체장치를 위치시켜 후면상에 제공된 그들의리드에 땜납볼을 갖는 제 2 반도체장치를 위치시킴으로써, 제 2 반도체장치가 제 1 반도체장치의 리드에 대해 더 내측방향으로 기판면에 제공되어, 기판면에 제 1 반도체장치와 제 2 반도체장치를 실장하는 것을 특징으로 하는, 반도체장치를 실장하는 방법이 제공된다. 이 방법을 채택함으로써, 기판면에서 실장면적을 증가시킴이 없이 고밀도 실장이 달성된다. 기판면에 제 1 반도체장치와 제 2 반도체장치를 동시에 실장하는 것이 바람직함에 주의하여야 한다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제 6 측면에서는, 실장될 때 최외각 위치에 위치되는 제 1 반도체장치의 후면에 위치된 리드 및 제 1 반도체장치의 후면에 적층된 제 2 반도체장치의 2측면에 위치된 리드가 땜납에 의해 전기접속되는 것을 특징으로 하는, 복수개의 반도체장치를 적층시켜 구성된 스택형 반도체장치가 제공된다. 이와같은 스택형 반도체장치에 단일 제 1 반도체장치 대신에 복수개의 제 1 반도체장치가 제공될 수 있음에 주의하여야 한다. 또한, 제 2 반도체장치의 리드는 "J"형태일 수도 있으며, 예컨대, 종래기술의 SOJ 형 반도체장치와 사용되는 소켓과 동일한 소켓이 테스트용으로 채용될 수도 있어, 리드가 변형되는 것이 방지되게 된다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제 7 측면에서는, 후면의 리드에 제공된 땜납을 갖는 제 1 반도체장치 및 2측면에 리드를 갖는 제 2 반도체장치가 외측상에 위치된 제 1 반도체장치와 내측상에 위치된 제 2 반도체장치와 적층되어 제 1 반도체장치의 리드와 제 2 반도체장치의 리드가 땜납에 의해 전기접속된 것을 특징으로 하는, 스택형 반도체장치를 제조하는 방법이 제공된다. 역시 이 방법을 채택함으로써, 실장면적을 증가시킴이 없이도 고밀도 실장을 달성하는 스택형 반도체장치를 제조하는 것이 가능하게 된다.
또, 상기 목적을 달성하기 위하여, 본 발명의 제 8 측면에서는, 후면의 리드에 땜납볼을 갖는 제 1 반도체장치 및 2측면에 리드를 갖는 제 2 반도체장치가 기판면에 외측상에 위치된 제 1 반도체장치와 내측상에 위치된 제 2 반도체장치를 적층되어, 제 1 반도체장치와 제 2 반도체장치를 동시에 기판면에 실장하는 것을 특징으로 하는, 반도체장치를 실장하는 방법이 제공된다. 역시, 이 방법을 채택함으로써, 기판면에서 실장면적을 증가시킴이 없이도 고밀도 실장을 달성하는 스택형 반도체장치를 제조하는 것이 가능하게 된다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제 8 측면에서는, 2측면으로부터 연장하는 복수개의 리드가 제공된 제 1 반도체장치 및 그 제 1 반도체장치에 대해 내측방향으로 제공되며 그 후면에 볼전극을 갖는 제 2 반도체장치를 구비한 스택형 반도체장치가 제공된다. 예를들어, 청구항 17 에 개시된 스택형 반도체장치에서는, 볼전극은 땜납볼이 제 2 반도체장치의 후면에 위치된 리드에 제공되는 구조로 가정할 수도 있다. 또, 제 1 반도체 소자의 리드와 그 리드에 대응하는 제 2 반도체장치의 볼전극이 기판면에 형성된 도전패턴에 공통접속되어지는 구조가, 채용될 수도 있다.
본 발명의 상기 및 다른 특징들과 부수되는 이점들은 바람직한 실시예를 예시한 첨부도면을 참조한 하기 설명으로부터 당해분야의 전문가들은 좀더 명확히 이해할 수 있을 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 스택형 반도체장치 제조시의 응용에 이상적인 제 1 반도체장치의 정면도.
도 2 는 본 발명의 제 1 실시예에 따른 스택형 반도체장치 제조시의 응용에 이상적인 제 2 반도체장치의 정면도.
도 3 은 제 2 반도체장치 후면의 사시도.
도 4 는 도 3 의 A-A 선에 따른 확대 단면도.
도 5 는 본 발명의 제 1 실시예에 따른 스택형 반도체장치를 제조하는 제조단계를 나타낸 도면.
도 6 은 본 발명의 제 1 실시예에 따른 스택형 반도체장치의 정면도.
도 7 은 본 발명의 제 2 실시예에 따른 반도체장치의 정면도.
도 8 은 본 발명의 제 2 실시예에 따른 반도체장치의 전면에 제 2 반도체장치를 적층시켜 구성된 스택형 반도체장치의 정면도.
도 9 는 본 발명의 제 3 실시예에 따른 반도체장치의 정면도.
도 10 은 본 발명의 제 3 실시예에 따른 반도체장치의 전면에 제 2 반도체장치를 적층시켜 구성된 스택형 반도체장치의 정면도.
도 11 은 본 발명의 제 4 실시예에 따른 스택형 반도체장치의 정면도.
도 12 는 기판면에 본 발명의 제 4 실시예에 따른 스택형 반도체장치를 실장하는 방법을 나타낸 확대도.
도 13 은 본 발명의 제 5 실시예에 따른 스택형 반도체장치의 정면도.
도 14 는 기판면에 동시에 실장하는, 본 발명의 제 5 실시예에 따른 스택형 반도체장치를 제조하는 방법을 나타낸 확대도.
도 15 는 DIP 형 반도체장치의 정면도.
도 16 은 DIP형 반도체장치를 수직하게 적층시켜 얻어진 스택형 반도체장치에서의 반도체장치의 정면도.
도 17 은 SOJ형 반도체장치의 정면도.
도 18 은 SOJ형 반도체장치의 전면에 DIP형 반도체장치를 적층시켜 구성된 스택형 반도체장치의 정면도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 스택형 반도체장치 10 : 제 1 반도체장치
11, 21 : 리드 20 : 제 2 반도체
22 : 땜납볼 23 : 반도체소자
24 : 수지 25 : 절연테이프
26 : 단자 27 : 도전선
이하, 도면을 참조하여, 본 발명의 바람직한 실시예를 설명한다.
하기 설명 및 첨부도면에서는, 반복설명의 필요성을 배제하기 위하여, 거의 동일한 기능 및 구조적인 특징을 갖는 구성요소에 대해서는 동일한 참조번호가 지정된다.
도 1 은 본 발명의 제 1 실시예에 따른 스택형 반도체장치 제조시의 응용에 이상적인, 제 1 반도체장치 (10) 의 정면도이며 도 2 는 제 2 반도체장치 (20) 의 정면도이다.
도 1 에 나타낸 바와 같이, 제 1 반도체장치 (10) 의 내부에 제공되는 반도체소자 (미도시) 에 대한 전기신호의 입/출력을 구현하는 리드 (11) 가 제 1 반도체장치 (10) 의 좌우측으로 2측면에 제공된다. 복수개의 리드가 제 1 반도체장치 (10) 의 좌우측으로 2측면에 각각 제공될 수도 있음에 주의하여야 한다. 또한, 리드 (11) 가 도면에 나타낸 예에서는 제 1 반도체장치의 좌측 또는 우측으로 뻗어있는 형태로 각각 형성되어 있지만, 그 대신에 예를들어, 리드 (11) 는 도 1 의 파선 (11') 로 나타낸 바와 같이, 우측 모서리에서 하방으로 절곡되게 형성될 수도 있다.
도 2 에 나타낸 바와 같이, 제 2 반도체장치 (20) 는 일반적으로 SOB(small outline ball) 반도체장치로서 지칭되는 반도체장치로 구성된다. 즉, 리드 (21) 가 제 2 반도체장치 (20) 의 후면 (도면에 나타낸 예에서는 저면) 에 좌우측으로 2측면에 제공된다. 이들 리드 (21) 는 리드 (21) 가 제 2 반도체장치 (20) 의 좌우측으로 2측면에 돌출되지 않는 길이를 갖는다. 또한, 기판 등에 제 2 반도체장치 (20) 를 실장하는 경우에 전기 커넥터로서 기능하는 땜납볼 (22) 이 각 리드 (21) 에 실장된다.
도 3 은 제 2 반도체장치 (20) 의 후면의 사시도이며, 도 4 는 도 3 의 A-A 선을 따른 확대 단면도이다.
도 3 에 나타낸 바와 같이, 복수개의 리드 (21) 와 복수개의 땜납볼 (22) 이 반도체장치 (20) 의 후면 좌우측으로 양측에 소정간격을 두고 제공된다. 도 4 에 나타낸 바와 같이, 반도체소자 (23) 는 제 2 반도체장치 (20) 의 내부에 수지 (24) 에 의해 밀봉된다. 도면에 나타낸 예에서는, 리드가 절연테이프 (25) 에 의해 반도체소자 (23) 의 표면상에 실장되며, 반도체소자 (23) 와 리드 (21) 가 수지 (24) 에 의해 집적장치로서 장착된 것으로 가정한다. 리드 (21) 는, 리드 (21) 에 의해 반도체소자 (23) 에 대하여 전기신호의 입/출력이 실현되도록, 예컨대 금배선과 같은 도전선 (27) 에 의해 반도체소자 (23) 의 표면에 형성된 단자 (26) 와 전기접속된다.
다음으로, 본 발명의 제 1 실시예에 따른 스택형 반도체장치 (1) 를 그 제조공정 순서에 따라서 설명한다.
먼저, 도 5 에 나타낸 바와 같이, 제 2 반도체장치 (20) 가 제 1 반도체장치 (10) 의 후면 (도면에 나타낸 예에서는 저면) 에 아래로부터 적층된다. 이때, 이 스택형 반도체장치 (1) 는, 접착제 등을 이용하여 제 2 반도체장치 (20) 의 전면 (도면에 나타낸 예에서는 상부표면) 을 제 1 반도체장치 (10) 의 후면에임시로 고정하면, 용이하게 제조될 것이다.
다음으로, "J"형태의 리드 (11) 를 얻기 위하여, 제 1 반도체장치 (10) 의 리드 (11) 가 우측 모서리에서 하방으로 절곡된 후, 리드 (11) 의 선단부가 내측으로 절곡된다. 만약, 리드 (11) 가 이미 하방으로 절곡되어 있다면 리드 (11) 의 선단을 내측으로 절곡시키는 것만이 요함에 주의하여야 한다. 따라서, 도 6 에 나타낸 바와 같이, 제 2 반도체장치 (20) 의 후면 좌우측으로 2측면에 제공된 땜납볼 (22) 이 제 1 반도체장치 (10) 의 리드 (11) 에 의해 포위되어, 제 2 반도체장치 (20) 가 제 1 반도체장치 (10) 의 후면에서 지지되게 된다.
제 1 실시예에 따른 스택형 반도체장치는 상술한 순서로 제조된다. 땜납볼 (22) 를 용융시켜 제 1 반도체장치 (10) 의 리드와 제 2 반도체장치 (20) 의 리드를 전기접속하는데 요하는 가열을 위하여, 상기 공정 후에 더이상의 공정이 주어질 수도 있음에 주의하여야 한다.
상술한 바와 같이 제조된 제 1 실시예에 따른 스택형 반도체장치에서는, 제 2 반도체장치 (20) 가 제 1 반도체장치 (10) 의 리드 (11) 에 대해 내측 방향으로 지지되며, 제 1 반도체장치 (10) 의 리드 (11) 와 제 2 반도체장치 (20) 의 리드 (21) 를 전기접속하는데 사용되는 땜납이 측면에 돌출하지 않아, 리드 (11) 의 외표면들간의 거리 (L11) 가 제 1 반도체장치 자체만 사용되는 경우의 외표면들간의 거리보다 같거나 작게 유지된다. 따라서, 실장면적이 제 1 반도체장치 (10) 자체만 실장하는 경우에 요하는 실장면적에 비해 증가되지 않으며, 더욱이, 그 상부에 제 2 반도체장치 (20) 가 적층되므로, 고밀도 실장이 가능하게 된다.
제 1 실시예에서 참고로 설명된 바와 같이, 제 1 반도체장치 (10) 을 "J"형태로 형성함으로써, 동일한 실장면적을 요하고 동일한 외형을 유지하면서, 종래기술에서 널리 사용된 SOJ형 반도체장치의 용량의 2배를 갖는 고밀도형 반도체장치 (1) 가 얻어짐에 주의하여야 한다. 또한, 종래기술에서 SOJ형 반도체장치와 사용된 소켓과 동일한 소켓이 테스트용으로 사용될 수 있으므로, 편리성이 달성된다. 더욱이, 리드 (11) 를 "J"형태로 형성함으로써, 리드 (11) 가 변형되는 것으로부터 보호할 수 있게 된다.
다음으로, 도 7 은 본 발명의 제 2 실시예에 따른 반도체장치 (2) 의 정면도를 나타낸 것이다.
또한, 도 7 에서는, 반도체장치 (2) 의 전면 (도면에 나타낸 예에서는 상부표면) 에 적층되어지는 제 2 반도체장치 (30) 가 도시되어 있다. 이 제 2 반도체장치 (30) 의 구조는 도 2 내지 4 를 참조하여 이미 설명한 제 2 반도체장치 (20) 의 구조와 동일하므로, 상세한 설명의 필요성을 배제하기 위하여, 도 2 의 참조번호와 동일한 참조번호가 동일 구성요소에 대해 지정된다.
도 7 에 나타낸 바와 같이, 반도체장치 (2) 의 전후면 (도면에 나타낸 예에서는 상하부면) 에 걸쳐 위치하는 리드 (31) 가 반도체장치 (2) 의 좌우측으로 2측면에 제공된다. 리드 (31) 에 의해 반도체장치 (2) 내부에 제공된 반도체소자 (미도시됨) 에 대해 전기신호의 입/출력이 주어진다. 또한, 땜납볼 (32) 는 리드 (31) 의 하부표면에 실장된다. 이 제 2 실시예에 따른 반도체장치는,예컨대, 도 2 내지 4 를 참조하여 이미 설명한 제 2 반도체장치 (20) 의 리드 (21) 를 전면으로 연장시켜 구성될 수도 있다.
제 2 실시예에 따른 반도체장치 (2) 의 리드 (31) 가 반도체장치 (2) 의 전후면에 걸쳐 위치하므로, 스택형 반도체장치의 제조를 용이하게 하기 위하여, 리드 (31) 는 반도체장치 (2) 를 적층시켜 서로 용이하게 접속시킬 수가 있다.
또한, 도 7 에 나타낸 바와 같이, 예컨대, 제 2 반도체장치 (30) 의 리드 (21) 는, 반도체장치 (2) 의 전면 (상부표면) 에 제 2 반도체장치를 간단하게 적층시켜 반도체장치 (2) 의 리드 (31) 에 접속될 수가 있다. 그후, 반도체장치 (2) 의 전면 (상부표면) 에 제 2 반도체장치 (30) 가 적층된 이 상태에서 열을 가하여, 제 2 반도체장치 (30) 의 리드 (21) 에 실장된 땜납볼 (22) 을 용융시킴으로써, 반도체장치 (2) 의 리드 (31) 및 반도체장치 (30) 의 리드 (21) 가 용이하게 전기접속될 수 있다. 따라서, 도 8 에 나타낸 바와 같이, 반도체장치 (2) 의 전면에 제 2 반도체장치 (30) 를 적층시켜 구성된 스택형 반도체장치 (33) 가 제조될 수 있게 된다.
또한, 반도체장치 (2) 의 리드 (31) 의 하표면에 장착된 땜납볼 (32) 에 의해, 상술한 바와 같이 제조된 스택형 반도체장치가 가열 응용을 통해 간단히 기판상에 용이하게 실장될 수 있다. 이 스택형 반도체장치 (33) 에서 함께 적층된 반도체장치 (2) 와 제 2 반도체장치 (30) 의 총두께가 예컨대, 이미 도 6 을 참조하여 설명한 스택형 반도체장치 (1) 에 비해, 약 0.4mm 정도 감소되는 것에 주의하여야 한다. 스택형 반도체장치 (33) 의 총높이는 많아야 1.2 mm 이며, 따라서 메모리카드와 같은 얇은 모듈에서의 응용에 이상적이다.
다음으로, 도 9 는 본 발명의 제 3 실시예에 따른 반도체장치 (3) 의 정면도이다.
반도체장치 (3) 의 전면 (도면에 나타낸 예에서는 상부표면) 에 적층되어지는 제 2 반도체장치 (40) 도 역시 함께 도시되어 있음에 주의하여야 한다. 이 제 2 반도체장치 (40) 의 구조는, 땜납볼 (22) 가 제공되지 않는 것을 제외하고는, 이미 도 2 내지 4 를 참조하여 설명한 제 2 반도체장치 (20) 의 구조와 동일하므로, 그 상세한 설명에 대한 필요성을 배제시키기 위하여, 동일 구성요소에 대해서 도 2 의 참조번호와 동일한 참조번호가 지정된다.
도 9 에 나타낸 바와 같이, 리드 (41) 는, 이미 설명한 제 2 실시예에 따른 반도체장치와 같이, 반도체장치 (3) 의 좌우측으로 2측면에 반도체장치 (3) 의 전후면 (도면에 나타낸 예에서는 상하표면) 에 걸쳐서 위치되게 제공되어, 반도체장치 (3) 의 내부에 제공된 반도체소자 (미도시됨) 에 리드 (41) 를 통하여 전기신호의 입출력이 구현되게 된다. 그러나, 반도체장치 (3) 에서는, 땜납볼 (42) 이 리드 (41) 의 상부표면에 실장된다.
역시, 이 제 3 실시예에 따른 반도체장치 (3) 에서도, 리드 (41) 가 반도체장치 (3) 의 전후면에 걸쳐 위치되므로, 반도체장치 (3) 를 함께 간단하게 적층시킴으로써 리드 (41) 가 서로 용이하게 접속될 수 있어, 스택형 반도체장치의 제조가 용이하게 된다.
또한, 도 9 에 나타낸 바와 같이, 예를들어, 제 2 반도체장치 (3) 의 전면 (상부표면) 상에 제 2 반도체장치 (40) 를 간단히 적층시킴으로써, 제 2 반도체장치 (40) 의 리드 (21) 가 반도체장치 (3) 의 리드 (41) 와 접속될 수 있다. 그후, 이 상태에서 열을 가하여, 제 2 반도체장치 (40) 를 반도체장치 (3) 의 전면 (상부표면) 에 적층하고 반도체장치 (3) 의 리드 (41) 에 장착된 땜납볼 (42) 을 용융시켜, 반도체장치 (3) 의 리드 (41) 와 제 2 반도체장치 (40) 의 리드 (21) 를 용이하게 전기접속시킬 수 있다. 이 공정을 통하여, 도 10 에 나타낸 바와 같이 반도체장치 (3) 의 전면에 제 2 반도체장치를 적층시켜 구성된 스택형 반도체장치 (43) 가 제조된다. 이러한 방법으로 제조된 스택형 반도체장치 (43) 의 두께가 이미 도 6 을 참조하여 설명한 스택형 반도체장치의 두께에 비해 약 0.4mm 정도 감소되며 기껏해야 총높이가 1.2mm 로 유지되므로, 이 스택형 반도체장치 (43) 는 메모리카드와 같은 얇은 모듈의 응용에 이상적임을 입증한다.
다음으로, 도 11 은 본 발명의 제 4 실시예에 따른 스택형 반도체장치 (4) 의 정면도이며, 도 12 는 이 스택형 반도체장치 (4) 를 기판면에 실장하는 방법을 나타낸 확대도이다.
도 11 에 나타낸 바와 같이, 이 스택형 반도체장치 (4) 는 제 1 반도체장치 (51) 의 후면 (도면에 나타낸 예에서는 하부표면) 에 제 2 반도체장치 (52) 를 적층시켜 구성된다. 제 1 반도체장치 (51) 는 소위 SOP 반도체장치로 구성된다. 즉, 제 1 반도체 소자 (51) 의 내부에 제공된 반도체소자 (미도시됨) 에 대한 전기신호의 입출력을 구현하는 리드 (53) 가 제 1 반도체장치 (51) 의 좌우측으로 2측면에 제공된다. 걸윙 형태로 형성된 복수개의 리드 (53) 가 제 1 반도체장치 (51) 의 좌우측으로 2측면에 각각 제공된다.
제 2 반도체장치 (52) 가 도 2 내지 4 를 참조하여 이미 설명한 제 2 반도체장치 (20) 와 동일하게 구성되므로, 그의 상세한 설명을 배제하기 위하여, 동일 구성요소에 대해 도 2 의 참조번호와 동일한 참조번호가 지정된다. 스택형 반도체장치 (4) 에는, 제 2 반도체장치 (52) 를 제 1 반도체장치 (51) 의 후면에서 아래로부터 적층함으로써, 제 2 반도체장치 (52) 가 제 1 반도체장치 (51) 의 리드 (53) 에 대해 내측 방향으로 지지된다.
이제, 도 12 를 참조하여, 스택형 반도체장치 (4) 를 실장하는 방법에 대하여 설명한다.
먼저, 땜납 페이스트 (56) 가 기판 (미도시됨) 의 전면에 형성된 인쇄기판 (55) (반도체 부분이 실장을 위해 전기접속되는 부분) 상으로 도포되어, 제 2 반도체기판 (52) 의 리드 (21) 하부표면에 장착된 땜납볼 (22) 이 땜납 페이스트 (56) 상으로 위치된다. 그후, 제 1 반도체장치 (51) 를 제 2 반도체장치 (52) 상으로 적층시켜, 제 1 반도체장치 (51) 의 리드 (53) 가 땜납 페이스트 (56) 가 상부에 도포된 인쇄기판 (55) 상에 위치된다. 이러한 방법으로 제 1 반도체장치 (51) 의 리드 (53) 를 제 2 반도체장치 (52) 의 외측에 또는 인접하게 위치시킴으로써, 제 2 반도체장치 (52) 가 기판면에서 제 1 반도체장치 (51) 의 리드 (53) 에 대해 내측 방향으로 위치된다. 이후, 열을 가하여 온도를 상승시키고 제 2 반도체장치 (52) 의 리드 (21) 의 하부표면에 장착된 땜납볼 (22) 과 인쇄기판 (55) 에 도포된 땜납 (56) 을 용융시켜 인쇄기판 (55) 상에서 리드(53) 와 리드 (21) 을 전기접속시키므로서, 기판면에서 제 1 반도체장치 (51) 와 제 2 반도체장치 (52) 가 동시에 실장되게 된다.
이러한 방법으로 기판면에 실장된 제 4 실시예에 따른 스택형 반도체장치에서는, 제 2 반도체장치 (52) 가 제 1 반도체장치 (51) 의 리드 (53) 에 대해 내측방향으로 지지되므로, 리드 (53) 의 외표면들간의 거리가 증가되지 않게 된다. 그 결과, 기판면에 형성된 인쇄기판 (55) 의 외폭 (L) 이, 참고로 도 12 에 나타낸 종래기술에서 널리 채용된 (SOP) 반도체장치 (57) 를 실장하기 위한 인쇄기판 (58) 의 외폭 (L) 과 거의 동일하게 유지된다. 따라서, 실장 면적이 종래기술에서 반도체장치 (57) 자체를 실장하는 경우에 요하는 실장면적에 비해 증가되지 않게 된다. 더욱이, 제 2 반도체장치 (52) 를 적층함으로써, 고밀도실장이 가능하게 된다. 인쇄기판 (55) 을 내측방향으로 연장하도록 형성하여 제 2 반도체장치 (52) 의 리드가 제 1 반도체장치 (52) 의 리드 (53) 에 대해 내측 방향으로 인쇄기판 (55) 에 접속되는 것이 바람직하다는 것에 주의하여야 한다.
다음으로, 도 13 은 본 발명의 제 5 실시예에 따른 스택형 반도체장치 (5) 의 정면도이며, 도 14 는 이를 기판면에 동시에 실장하면서 스택형 반도체장치 (5) 를 제조하는 방법을 나타낸 확대도이다.
도 13 에 나타낸 바와 같이, 이 스택형 반도체장치 (5) 는 제 1 반도체장치 (61) 의 후면 (도면에 나타낸 예에서는 하부표면) 에 제 2 반도체장치 (62) 를 적층시켜 구성된다.
한편, 도 13 은 땜납볼 (22) 이 용융되어 변형되어진 상태를 나타내었지만, 제 1 반도체장치 (61) 의 구조가, 도 2 내지 4 를 참조하여 이미 설명한 제 2 반도체장치 (20) 의 구조와 동일하므로, 그의 상세한 설명에 대한 필요성을 배제하기 위하여, 동일 구성요소에 대해 도 2 의 참조번호와 동일한 참조번호가 지정된다. 한편, 제 2 반도체장치 (62) 는 소위, SOJ 반도체장치로 구성된다. 즉, 제 2 반도체 소자 (62) 의 내부에 제공된 반도체소자 (미도시됨) 에 대한 전기신호의 입출력을 구현하는 리드 (63) 가 제 2 반도체장치 (62) 의 좌우측으로 2측면에 제공된다. "J" 형태를 얻기 위하여 내측으로 각각 절곡된 복수개의 리드 (63) 가 제 2 반도체장치 (62) 의 좌우측으로 2측면에 각각 제공된다. 이 스택형 반도체장치 (5) 는 제 2 반도체장치 (62) 가 제 1 반도체장치 (61) 의 후면에 적층된 상태에서 용융된 땜납볼 (22) 로서 제 2 반도체장치 (62) 의 리드 (63) 와 제 1 반도체장치 (61) 의 리드 (22) 를 전기접속시킴으로써, 얻어진다.
이제, 도 14 를 참조하여, 기판면에 동시에 실장하면서 스택형 반도체장치를 제조하는 방법을 설명한다.
먼저, 땜납 페이스트 (66) 가 기판 (미도시됨) 의 전면상에 형성된 인쇄기판 (65) 상으로 도포되며, 제 2 반도체장치 (62) 의 리드 (63) 가 상부의 콘택에 위치된다. 그후, 도 14 에 나타낸 바와 같이, 제 2 반도체장치 (62) 의 리드 (63) 가 노출된 상부영역상에 플럭스 (67) 를 도포한 후 제 2 반도체장치 (62) 상으로 제 1 반도체장치 (61) 를 적층시켜, 제 1 반도체장치 (61) 의 리드 (21) 의 하부표면에 장착된 땜납볼 (22) 이 플럭스 (67) 의 상부에 위치된다. 이후, 열을 가해, 온도를 상승시켜, 제 1 반도체장치 (61) 의 리드 (21) 의 하부표면에 장착된 땜납볼 (22) 을 용융시킴으로써, 리드 (21) 과 리드 (22) 사이에 전기접속이 이루어지며 또한, 인쇄기판 (65) 상에 도포된 땜납 (66) 을 용융시킴으로써, 기판면에서 제 1 반도체장치 (61) 와 제 2 반도체장치 (62) 가 동시에 실장되어진다.
이러한 방법으로 기판면에 실장하면서 제조된, 제 5 실시예에 따른 스택형 반도체장치 (5) 에서는, 제 1 반도체장치 (61) 의 리드 (21) 와 제 2 반도체장치 (62) 의 리드 (63) 를 접속하는데 사용되어지는 땜납이 거의 측면으로 돌출하지 않아, 리드 (63) 의 외표면간의 거리가 증가되지 않게 된다. 이의 이유는, 기판면에 형성된 인쇄기판 (65) 의 외폭 (L) 만이 참고로 도 14 에 나타낸 종래기술에서 널리 사용된 (SOP) 반도체장치 (68) 를 실장하는데 사용된 인쇄기판 (69) 의 외폭 (L) 과 거의 동일할 필요가 있으므로, 실장면적을 증가시킴이 없이 고밀도 실장을 달성하는 것이 가능하기 때문이다. 리드 (63) 를 "J"형태로 형성함으로써, 종래기술에서 테스트용으로 SOJ형 반도체장치와 함께 사용된 소켓과 동일한 소켓을 사용하는 것이 가능하게 되어, 또한 리드 (63) 가 변형되는 것으로부터 방지된다는 점에 주의하여야 한다.
본 발명에 따르면, 단일 반도체장치를 실장하는데 요하는 실장면적에 비해 실장면적을 증가시킴이 없이 고밀도 실장을 달성하는 스택형 반도체장치가 제공된다. 더욱이, 본 발명에 따르면, 이러한 스택형 반도체장치의 응용에 이상적인 반도체장치가 제공된다.
한편, 본 발명은 그의 바람직한 실시예에 대하여 도시 및 첨부도면을 참조하여 설명하였지만, 본 발명은 이들 예에 한정되지 않으며, 당해분야의 전무가들은 그 여러가지 형태와 내용의 변경이 본 발명의 정신, 범주 및 교시로부터 일탈함이 없이 이루어질 수 있음을 알수 있을 것이다.
예컨대, 본 발명은 2단 대신에 3단이상으로 반도체장치를 적층시켜 구성된 스택형 반도체장치에 채택되어질 수도 있다. 특히, 도 7 및 9 를 참조하여 설명한 반도체장치 (2 및 3) 의 리드가 반도체장치의 전후면에 걸쳐 위치되게 제공되고, 반도체장치를 간단히 적층시킴으로써, 리드가 서로 용이하게 접속되므로, 다단 스택형 반도체장치 제조시의 응용에 이상적임이 입증된다.
1997년 7월 25일자로 출원된 일본 특허출원 97-215665호 및 1997년 11월 25일자로 출원된 일본 특허출원 제 97-340660호의 명세서, 청구범위, 도면 및 요약서를 포함한 전문이 여기에 인용된다.

Claims (15)

  1. 개별적으로 수지밀봉된 복수개의 반도체장치를 적층시켜 구성된 스택형 반도체장치에 있어서,
    실장하는 동안에 최외각 위치에 위치되어지는 제 1 반도체장치의 2측면에 제공된 리드의 선단부가 내측으로 절곡되어, 상기 선단부가 상기 제 1 반도체장치의 후면에 적층된 제 2 반도체장치를 지지하며, 상기 제1반도체장치의 리드의 선단부가 상기 제2반도체장치의 후면에 형성된 리드에 접촉되는 것을 특징으로 하는 스택형 반도체장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체장치의 상기 리드는 "J"형태로 형성되는 것을 특징으로 하는 스택형 반도체장치.
  3. 제 1 항에 있어서,
    땜납볼들이 상기 제 1 반도체장치의 상기 리드와 상기 제 2 반도체장치의 리드 사이에 제공되는 것을 특징으로 하는 스택형 반도체장치.
  4. 제 1 항에 있어서,
    상기 제 2 반도체장치의 리드는 상기 제 1 반도체장치의 상기 리드에 대해내측방향으로 위치되는 것을 특징으로 하는 스택형 반도체장치.
  5. 개별적으로 수지밀봉된 복수개의 반도체장치를 적층시켜 구성된 스택형 반도체장치의 제조방법에 있어서,
    2측면에 리드를 갖는 제 1 반도체장치의 후면에 제 2 반도체가 적층되며, 상기 제 1 반도체장치의 상기 리드의 선단부가 내측으로 절곡되는 것에 의해 상기 제 2 반도체장치를 지지하며, 상기 제1반도체장치의 리드의 선단부가 상기 제2반도체장치의 후면에 형성된 리드에 접촉되는 것을 특징으로 하는 스택형 반도체장치의 제조방법.
  6. 제 5 항에 있어서,
    땜납볼들이 상기 제 1 반도체장치의 상기 리드와 상기 제 2 반도체장치의 리드 사이에 제공되는 것을 특징으로 하는 스택형 반도체장치의 제조방법.
  7. 개별적으로 수지밀봉된 복수개의 반도체장치를 적층시켜 구성된 스택형 반도체장치에 있어서,
    실장하는 동안에 최외각 위치에 위치되어지는 제 1 반도체장치의 후면에 적층된 제 2 반도체장치가, 상기 제 1 반도체장치의 양측면에 제공되며 걸윙(gull-wing) 형태로 형성된 리드에 대해 내측방향으로 지지되고, 땜납볼들이 상기 제 2 반도체장치의 후면에 위치된 리드에 제공되어, 상기 땜납볼의 용융에 의해 상기제1반도체장치의 리드와 상기 제2반도체장치의 리드가 기판상에서 상호 접속되는 것을 특징으로 하는 스택형 반도체장치.
  8. 반도체장치의 실장방법에 있어서,
    그 양측면에 리드를 갖는 제 1 반도체장치를 외측방향으로 위치시키고 그 후표면에 리드에 제공된 땜납볼을 갖는 제 2 반도체장치를 위치시킴으로써, 상기 제 2 반도체장치가 기판면에서 상기 제 1 반도체장치의 상기 리드에 대해 내측방향으로 위치되어, 상기 기판면에 상기 제 1 반도체장치와 상기 제 2 반도체장치가 실장되는 것을 특징으로 하는 반도체장치의 실장방법.
  9. 제 8 항에 있어서,
    상기 제 1 반도체장치 및 상기 제 2 반도체장치가 상기 기판면에 동시에 실장되는 것을 특징으로 하는 반도체장치의 실장방법.
  10. 복수개의 반도체장치를 적층시켜 구성된 스택형 반도체장치에 있어서,
    실장되는 동안에 최외각 위치에 위치되어지는 제 1 반도체장치의 후표면에 제공된 리드 및 상기 제 1 반도체장치의 후표면상에 적층된 제 2 반도체장치의 2개의 측면에 제공된 리드가, 땜납을 통해 전기접속되는 것을 특징으로 하는 스택형 반도체장치.
  11. 제 10 항에 있어서,
    상기 제 2 반도체장치의 상기 리드가 "J"형태로 형성되는 것을 특징으로 하는 스택형 반도체장치.
  12. 스택형 반도체장치의 제조방법에 있어서,
    그 후면에 제공된 리드에 땜납볼을 갖는 제 1 반도체장치를 외측방향으로 위치시키고 리드를 갖는 제 2 반도체장치를 그의 2 측면에서 내측방향으로 위치시킴으로써, 상기 제 1 반도체장치 및 상기 제 2 반도체장치가 적층되며, 상기 제 1 반도체장치의 상기 리드와 상기 제 2 반도체장치의 상기 리드가 땜납을 통하여 서로 전기접속되는 것을 특징으로 하는 스택형 반도체장치의 제조방법.
  13. 반도체장치의 실장방법에 있어서,
    그 후표면에 외측방향으로 제공된 리드에 땜납볼을 갖는 제 1 반도체장치를 위치시키고 그의 2측면에 내측방향으로 리드를 갖는 제 2 반도체장치를 위치시킴으로써, 상기 제 1 반도체장치와 상기 제 2 반도체장치가 적층 및 기판면에 위치지정되어, 상기 기판면에 상기 제 1 반도체장치와 상기 제 2 반도체장치가 동시에 실장되는 것을 특징으로 하는 반도체장치의 실장방법.
  14. 스택형 반도체장치에 있어서,
    그의 2측면으로부터 연장하는 복수개의 리드를 갖는 제 1 반도체장치; 및
    후면에 볼전극이 제공되며, 상기 제 1 반도체장치에 대해 내측방향으로 위치된 제 2 반도체장치를 구비하는 것을 특징으로 하는 스택형 반도체장치.
  15. 제 14 항에 있어서,
    상기 제 1 반도체장치의 상기 리드와 상기 제 2 반도체장치의 상기 리드가 기판면에 형성된 도전패턴과 공통접속되는 것을 특징으로 하는 스택형 반도체장치.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11317326A (ja) * 1998-03-06 1999-11-16 Rohm Co Ltd 電子部品
US6313998B1 (en) * 1999-04-02 2001-11-06 Legacy Electronics, Inc. Circuit board assembly having a three dimensional array of integrated circuit packages
US6521483B1 (en) * 1999-07-22 2003-02-18 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
US6545868B1 (en) * 2000-03-13 2003-04-08 Legacy Electronics, Inc. Electronic module having canopy-type carriers
US6487078B2 (en) 2000-03-13 2002-11-26 Legacy Electronics, Inc. Electronic module having a three dimensional array of carrier-mounted integrated circuit packages
US7337522B2 (en) * 2000-10-16 2008-03-04 Legacy Electronics, Inc. Method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips
AU2002250437A1 (en) * 2001-03-14 2002-09-24 Legacy Electronics, Inc. A method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US6914324B2 (en) * 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US7190060B1 (en) * 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US20030222740A1 (en) * 2002-03-18 2003-12-04 Microlab, Inc. Latching micro-magnetic switch with improved thermal reliability
US20040252474A1 (en) * 2002-11-25 2004-12-16 Kwanghak Lee Integrated circuit stack with lead frames
KR100564585B1 (ko) * 2003-11-13 2006-03-28 삼성전자주식회사 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
US7435097B2 (en) * 2005-01-12 2008-10-14 Legacy Electronics, Inc. Radial circuit board, system, and methods
US7981702B2 (en) * 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
US9917041B1 (en) * 2016-10-28 2018-03-13 Intel Corporation 3D chip assemblies using stacked leadframes

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129819A (ja) * 1995-11-01 1997-05-16 Hitachi Ltd 半導体装置およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
DE3911711A1 (de) * 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
US5446313A (en) * 1992-05-25 1995-08-29 Hitachi, Ltd. Thin type semiconductor device and module structure using the device
JPH0685161A (ja) * 1992-09-07 1994-03-25 Hitachi Ltd 高密度実装型半導体装置
US5455740A (en) * 1994-03-07 1995-10-03 Staktek Corporation Bus communication system for stacked high density integrated circuit packages
US5801437A (en) * 1993-03-29 1998-09-01 Staktek Corporation Three-dimensional warp-resistant integrated circuit module method and apparatus
US5369056A (en) * 1993-03-29 1994-11-29 Staktek Corporation Warp-resistent ultra-thin integrated circuit package fabrication method
KR950027550U (ko) * 1994-03-07 1995-10-18 정의훈 클로즈 가이드(Cloth guide)의 경사안내로울러 좌. 우 이송장치
KR970010678B1 (ko) * 1994-03-30 1997-06-30 엘지반도체 주식회사 리드 프레임 및 이를 이용한 반도체 패키지
US5760471A (en) * 1994-04-20 1998-06-02 Fujitsu Limited Semiconductor device having an inner lead extending over a central portion of a semiconductor device sealed in a plastic package and an outer lead exposed to the outside of a side face of the plastic package
KR100209782B1 (ko) * 1994-08-30 1999-07-15 가나이 쓰도무 반도체 장치
US5747874A (en) * 1994-09-20 1998-05-05 Fujitsu Limited Semiconductor device, base member for semiconductor device and semiconductor device unit
JPH08167691A (ja) * 1994-12-13 1996-06-25 Toshiba Corp 半導体装置
KR100214463B1 (ko) * 1995-12-06 1999-08-02 구본준 클립형 리드프레임과 이를 사용한 패키지의 제조방법
US5650920A (en) * 1995-07-27 1997-07-22 Motorola, Inc. Mount for supporting a high frequency transformer in a hybrid module
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
US5754408A (en) * 1995-11-29 1998-05-19 Mitsubishi Semiconductor America, Inc. Stackable double-density integrated circuit assemblies
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129819A (ja) * 1995-11-01 1997-05-16 Hitachi Ltd 半導体装置およびその製造方法

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TW392319B (en) 2000-06-01

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