TW392319B - Semiconductor device, manufacture thereof and mounting thereof - Google Patents

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TW392319B
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semiconductor device
stacked
lead
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bars
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TW087111202A
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Shinji Ohuchi
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Oki Electric Ind Co Ltd
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3547pif.d〇c/006 A7 B7 五、發明説明（I ) ~ 本發明是有關於一種適合高密度固定之半導體裝置； —種製造此半導體裝置之方法；以及，一種固定此半導體 裝置之方法。 近年來ic卡與記憶卡的技術領域快速成長，因此需 求更薄且更輕巧的樹脂密封半導體裝置來固定於這些卡 內。另外，堆疊2層或3層或更多層半導體裝置的堆疊形 式半導體裝置已被應用在記憶體模組或是類似之模組。 例如’雙同軸封裝（Dual Inline Package, DIP)的半導體 裝置100，其一如第15圖所顯示，可被應用來完成一種堆 疊形式半導體裝置1〇3，其方法爲以—個在另一個上之方 式堆疊半導體裝置1〇〇，以及在半導體裝置100的側邊表 面處以銲錫(solder)102或是類似之物電性連接鉛條(iead)， 如第16圖所示。另外，亦提出一種堆疊形式半導體裝置 108 ’ 其使用一種小型 j 形封裝（Small Outline J-bend Package， SOJ)半導體裝置，其鉛條i〇5彎曲成j形，如第17圖所示， 在其上部堆疊一 DIP形式半導體裝置100，並且以銲錫1〇7 或相似之物電性連接它們的鉛條107，如第18圖所示。這 些半導體裝置106與100形成夠薄，以致於半導體裝置ι〇8 的高度相當於一個正常S0J形式半導體裝置的高度。此堆 疊形式的半導體裝置103與108中，每一個皆是由堆疊超 過2層的半導體裝置所組成，用以完成高密度固定，以及 可儲存2倍的資訊。 然而，因爲鉛條101必須在直通孔處被插入，固定如 第16圖所示之堆疊形式半導體裝置103於一基底，·所以 4 本紙張尺度適用中國國家榇率（CNS ) A4規格（210X297公釐） --；--：----ί — (τί先閱讀背面之注意事項再填寫本頁) -a 3547pif.doc/〇〇6 八7 —--------------B」-- 五、發明説明（爻） 無法達成雙重固定。因爲如此，縱使第16圖中之半導體 裝置103可以由多層堆疊所組成，然而其難以完成高密度 固定，因爲雙重固定爲不可能。 此外，在第18圖的堆疊形式半導體裝置1〇8中，連 接鉛條105與101的銲錫1〇7之外部表面在兩側往左邊與 右邊向外突出。因爲如此，介於銲錫107外表面之間的距 離L107大於介於SO〗鉛條105外表面之間的距離u〇5。 因此’由於突出婷錫107的緣故’相較於固定半導體裝置 1〇6自己本身所需的固疋面積，弟18圖所顯示之堆疊形式 半導體裝置108需要較大的固定面積，表示要完成高密度 固定是有障礙的。特別是實現極高密度固定時，裝置的腳 印（footprint)是被嚴厲限制的’所以不允許固定面積如此货 加。 因此’本發明的一目的就是在提供一種新的且改進的 堆疊形式半導體裝置，其達成高密度固定，相較於固定— 單一半導體裝置時所需的固定面積其無須增加固定面積。 以及，提供一種製造及固定此堆疊形式半導體裝置之方 法。 本發明的另一目的是在提供一種新的且改進的半導體 裝置，其理想類型使用此種堆疊形式半導體裝置。 根據本發明之上述目的，在本發明第一例中，提供— 種堆疊形式半導體裝置，其由堆疊複數個半導體裝置所組 成’其特徵在於當第一半導體裝置的兩側所提供之鉛條固 定向內（向中心）彎曲來支撐（抓住）堆疊在第一半導體裝置 5 本紙張尺中國國家梯CNS)八4麟（2丨〇χ297公釐） ' -- --.--1-----ί 裝------訂------線 J (請先閱讀背面之注意事項再填寫本頁} ^ 547pif.d〇c/006 ^ 547pif.d〇c/006 .¾¾.部中头^.Sf-^M-T消贽AD竹妇印絮 A7 ' 〜-------------------B7 五、發明説明（多） —'—~ 的同面之第一半導體裝置時，給條的前端位於最遠的（遠 離中心的）位置。 在此堆疊形式半導體裝置中，因爲第二半導體裝置相 對於第一半導體裝置的鉛條其更被向內（向中心）抓住，所 以鉛條的外部表面之間的距離不會增加。因此，相較於固 定第一半導體裝置自己本身所需的固定面積，是不需要增 加固定面積的，並且以堆疊第二半導體裝置方式進行高密 度固定變成可能的。再者，可提供複數個第二半導體裝置， 用以取代單一的第二半導體裝置。換句話說，申請範圍第 1項所揭露之堆疊形式半導體裝置是可行的，其中複數個 第二半導體裝置在第一半導體裝置的背面堆疊。 在如此之堆疊形式半導體裝置中，第一半導體裝置的 鉛條需要被形成爲”r形狀。在此方法中，因爲鉛條形成”Γ 形狀，所以當需要相同固定面積時，仍可以實現較習知廣 泛使用的so】形式半導體裝置數倍容量的高密度形式半導 體裝置。另一優點，習知SOJ形式半導體裝置所使用之相 同插座(socket)亦可以用來測試之。再者，其可以防止鉛條 變形。另外’可在第一半導體裝置的鉛條與第二半導體裝 置的錯條之間提供錫球(solder balls)。藉由加熱融化錫球， 可以輕易地電性連接第一半導體裝置的銘條與第二半導體 裝置的給條。在此例中’假如第二半導體裝置的鉛條相^ 於第一半導體裝置的鉛條之位置更向內的話，這些錯條可 以向第一半導體裝置的錯條之內部電性連接，確保錫球不 會突出於第一半導體裝置的鈴條的左右兩側，因此固定的 6 i紙張尺度適^國國家標準（CNS ) A4規格（210X297公釐）'''''------ --.--\-----ί 裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 3547pif.doc/〇〇6 3547pif.doc/〇〇6 紝^..部中头秸5?->f.Jh.T的於合竹·5(1印掣 --------._ _BT_______- 五、發明説明（午） 面積不會增加。 另外，爲了完成上述目的，本發明第二例提供一種製 造堆疊形式半導體裝置之方法，其特徵在於，兩側具有鉛 條且堆疊在第一半導體裝置的背面之第二半導體裝置，其 由第〜半導體向內彎曲的鉛條之前端所支撐。採用此種方 法，可以在不增加固定面積下製造一種高密度固定的堆疊 形式半導體裝置。重要地，錫球必須提供於第一半導體裝 置的鉛條與第二半導體裝置的鉛條之間。 再者，爲了完成上述目的，在本發明第三例中’―種 半導體裝置其特徵在於，橫跨在此半導體裝置前面與後面 的一鉛條被提供於此半導體裝置的兩側。因爲此半導體裝 置的七條橫跨在此半導體裝置的前面與後面，所以可以相 互緊接而簡單堆疊此半導體裝置，如此製造的半導體裝置 是最好的。 此外，在此一半導體裝置中，於鉛條的前面且/或後面 必須要提供錫球。當製造堆疊形式半導體裝置時，這樣可 以以加熱簡單方式電性連接這些鉛條，且亦可是其更容易 固定於一基底。 再來，在本發明第四例中，提供由堆疊複數個半導體 裝置所組成的一種堆疊形式半導體裝置，其特徵在於，當 更向彳ΑΙ於第一半導體裝置兩側的海_翼狀(gUll_wing shaped) 的船條之內部固定時，堆疊在第一半導體裝置背面的第二 半導體裝置會位於最外邊的（遠離中心的)位置。 在此種堆疊形式半導體裝置中，其中第二半導體裝置 7 本紙張尺度適用中國囤家( CNS ) A4規格（210X297公釐） ~ ~ (請先閲讀背面之注意事項再填寫本頁j 裝· 、1Τ 漆 3547pif.doc/006 3547pif.doc/006 Α7
五、發明説明（γ) 更被置放於第-半導體裝置給條的內部， 外表面的距離。因此，相較於固定第 +增加介於鉛條 身所需的固定面積，是不需要增加固定:：裝=己: 二半導體裝置。換句話說’這種堆疊 可行的，其中複數個笛一 丰導體1¾置也是 二疊 個弟-半導體裝置在第1導體裝置的 另外’在上述的堆疊形式半導體裝置中 導體裝置的背面提供錫球，因此， 桌〜丰 以輕易地雷性、'亩垃M s /1'、融化錫球’可 半導體裝置 j 置的鉛條。 木〃弟一牛導體裝 再者，爲了完成上述目的，本發明胃 造堆疊形式半導體裝置之方法中=種製 錯條的第—半導體裝置向外排列在其兩側，以^ H 球的第二半導體裝置排難其背面_些靠位 裝置在—基底表面的此第-半導體裝置給条 咖· ，可以在—麵無，不增加^ 面積下，貫現高密麵定。·地，_在基底表 桌一半導體裝置與第二半導體裝置。 /再來，爲了完成上述目的，本發明第六例提供一種堆 疊形式半導體裝置，其由堆疊複數個半導體裝置所組成， 其特徵在於，當固定時一第〜半導體裝置的背面所排列的
3S47 pi*.d0 c/006 五 、發明說 A7 B7 明（ 於最外酬位置，並且位於H雜裝置的兩 %條藉由錫球電性連接之。重要地，在此種堆疊形 導體赌中，可類類㈣—半義裝置來取代單 以开^半導體裝置。另外’例如第二半導體裝置的錯條可 =成爲”Γ，形狀，如此可使用習知技藝中具有s〇j形式 導體裝置難用的插座來作測試，並且可防止給 又’胃了完成上述_，本發明帛七例提供—種製造 於^形式半導體裝置之方法’其中特徵在於，一第一半導 ^鏑釐具有錫球，錫球位於第一半導體裝置的背面的鉛條 ’ W且一第二半導體裝置在其雨側性蟲 %的第 部中头«.^r^d消赀合竹妇印掣 半導體裝置與在內部的第二半導體裝置一起堆 俨其中，第一半導體裝置的鉛條與第二半導體裝置的鉛 焊鍚電性連接。採用此種方法，可以在不增加固定面 與下，製造一種高密度固定的堆疊形式半導體裝置。 〜/、再者，爲了完成上述目的，本發明第八例提供一種固 半導體裝置之方法，其特徵在於，在背面的給條處具有 、求之弟一半導體裝置與在兩側具有錯條的一第二半導 =裘置堆疊在一基底的表面，第一半導體裝置位於外部且 第一半導體裝置位於內部，並且同時在基底表面固定第一 半導體裝置與第二半導體裝置。採用此種方法，可以在一 基底表面’不增加固定面積下，實現高密度固定。 又，爲了完成上述目的，在本發明第九例中，一種堆 疊形式半導體裝置具有，兩側延伸複數個鉛條的一第一半 囊
本紙張尺度制巾關家標CNS ) A齡（210X^JT . ^ -ί裝------訂------線-V (誚先閲讀背面之注意事項再填寫本頁) 3547pif.d〇c/006 五
好浐部屮λ"·^ϊ?Μ工消费合作妇印妒 、發明説明（q) 導體裝置，以及相_第-半導㈣隨於內部的 具有球電關-第二㈣體赌。申_請第17項= 露之堆疊形式半導體裝置中，球電極籠可以爲〜種斤 構，其中麟可提紐||二半導體赌__條處。= 外’可採用-種諸’其中第―半導體__條與 應給條的第—半裝置之球電極—般雜到彡成於 表面的導電圖案。 爲讓本發明之上述和其他目的、特徵、麵點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作 細說明如下： n 圖式之簡單說明： 第1圖是一種第一半導體裝置的前視圖，其最佳用以 應用匕製ia本發明桌一實施例之堆疊形式半導體裝置； 第2圖是一種第二半導體裝置的前視圖，其最佳用以 應用於製造本發明第一實施例之堆疊形式半導體裝置； 第3圖是第二半導體裝置的背面透視圖；. 第4圖是第3圖中沿著A_A線的放大剖面圖； 第5圖顯示一種製造本發明第一實施例之此堆疊形式 半導體裝置的製造步驟； 第6圖是本發明第一實施例之一種堆疊形式半導體裝 置的前視圖； 第7圖是本發明第二實施例之一種半導體裝置的前視 圖； 第8圖是一種堆疊半導體裝置的前視圖，其爲本發明 10 本紙張纽ϋ则’關家轉（CNS ) Α4胁（210X297公楚） (請先閱讀背面之注意事項再績寫本頁j 訂 3 547pif.doc/006 A 7 B7 五、發明説明（y ) 第二實施例中半導體裝置的前表面堆疊一第二半導體裝置 所組成； 第9圖是本發明第三實施例之一種半導體裝置的前視 圖， 第10圖是一種堆疊半導體裝置的前視圖，其爲本發 明第三實施例中半導體裝置的前表面堆疊一第二半導體裝 置所組成； 第11圖是本發明第四實施例之一種堆疊形式半導體 裝置的前視圖； 第12圖是一種分解視圖，顯示在一基底表面固定本 發明第四實施例之堆疊形式半導體裝置之方法； 第13圖是本發明第五實施例之一種堆疊形式半導體 裝置的前視圖； 第14圖是一種分解視圖，顯示製造本發明第五實施 例之堆疊形式半導體裝置之方法，同時於一基底表面固定 之； 第15圖是一種DIP形式半導體裝置的前視圖； 第16圖是一種在一堆疊形式半導體裝置中的半導體 裝置的前視圖，藉由垂直堆疊DIP形式半導體裝置完成堆 疊形式半導體裝置； 第17圖是一種SO〗形式半導體裝置的前視圖；以及 第18圖是一種堆疊形式半導體裝置視圖，其由在一 S0J半導體裝置的前表面堆疊一 DIP形式半導體裝置所組 成。 11 ί.---r---h裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 3 547pif.doc/006 A7 B7 五、發明説明（7) 圖式之標記說明： 100 :半導體裝置 102 :婷錫 105 :鉛條 107 :婷錫 10 :第一半導體裝置 1 =堆疊形式半導體裝置 20 :第二半導體裝置 22 :錫球 24 :樹脂 26 :端點 28 :源極線 30 :第二半導體裝置 32 :錫球 4 =堆疊形式半導體裝置 41 :鉛條 43 :堆疊形式半導體裝置 51 :第一半導體裝置 53 :鉛條 56 :錫膏 58 :腳點 61 :第一半導體裝置 63 :鉛條 66 ·錫霄 12 101 :鉛條 103 :堆疊形式半導體裝置 106 :半導體裝置 108 :堆疊形式半導體裝置 11 :鉛條 2:半導體裝置 21 :鉛條 23 :半導體元件 25 :絕緣膠帶 27 :導線 3:半導體裝置 31 :鉛條 33 =堆疊形式半導體裝置 40 :第二半導體裝置 42 :錫球 5:堆疊形式半導體裝置 52 :第二半導體裝置 55 :腳點 57 :半導體裝置（SOP) L :寬度 62 :第二半導體裝置 65 :腳點 67 :助熔劑 --.--^----裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） 3 5 4 7 p i f. d o c / Ο Ο 6 3 5 4 7 p i f. d o c / Ο Ο 6 69 :腳點 A7 B7 ‘發明説明（/〇 ) 68 :半導體裝置 寰施例 以下請參照圖式說明本發明較佳實施例。以下說明中 相同的爹考號碼分配給相同的功能與結構特徵的裝置，並 且附加的圖式無須重複解釋說明。 第1圖是第一半導體裝置1〇的前視圖，第2圖是第 一半導體裝置20的前視圖，其最佳用以應用於製造本發 明第一實施例之堆疊形式半導體裝置j。 -如第1圖所示’用以作爲一半導體元件(未繪示)的電 子信號之輸入/輸出的鉛條u，被提供於第一半導體裝置1〇 的左右兩側’其中在第一半導體裝置1〇內部提供此半導 體元件。重要地，複數個鉛條11是被提供於第一半導體 1¾置10的左側與右側任一邊。另外，在圖式中之舉例， 每一錯條11延伸形成於第一半導體裝置10的左側或右 側’此錯條11可以取代爲以直角向下彎曲，例如第1圖 中的虛線11’所示。 如第2圖所示’第二半導體裝置20由一半導體裝置 所組成’其一般爲一種小球(Small 〇utline Ball，S〇B)半導 體裝置。換句話說，鉛條是被提供於第二半導體裝置20 背面(在圖式中舉例爲下表面）的左右兩側。這些鉛條21具 有一長度’其中鉛條21並未突出於第二導體裝置2〇的左 右兩側。另外，當於一基底或類似之物上固定此第二半導 體裝置20時，錫球22將扮演電性連接器，而此錫球22 被固定於每一鉛條21上。 本紙张尺度通用中國國家標準（CNS ) A4規格（210X 297公釐） ^ ： K裝------訂------線 (銪先閱讀背面之注意事項再填寫本頁) M'浐部中央榀卑^··^-!.消货合竹·-¾•印來 3 547pif.doc/006 A7 五、發明説明（// ) 第3圖是第二半導體裝置的背面透視圖，以及第4圖 是第3圖中沿著A-A線的放大剖面圖。如第3圖所示，複 數個鉛條21與複數個錫球22每隔一特定間隔被提供於半 導體裝置20背面的左右兩側。如第4圖所示，半導體元 件23以樹脂24密封於第二半導體裝置20內。圖中之舉 例假設一結構，其中鉛條21藉由一絕緣膠帶25固定於半 導體元件23的表面，並且半導體元件23與鉛條21以樹 脂24結合成一積體單元。鉛條21與藉由一導線27形成 於半導體元件23表面的一端點26電性連接，導線27例 如爲一金線，如此半導體元件23的電性信號之輸入/輸出 藉由鉛條21而進行。另外，在樹脂24內提供用以供應源 極電流至半導體元件23的一源極線28。 接著，以下解釋本發明第一實施例中堆疊形式半導體 裝置1的製造步驟順序。首先，如第5圖所示，第二半導 體裝置20被堆疊於第一半導體裝置10的背面(在圖中所顯 示舉例爲下表面）。此堆疊形式半導體裝置1會容易製造， 假如此第二半導體裝置20的前表面（在圖中所顯示舉例爲 上表面）以一膠帶或相似物暫時固定於第一半導體裝置10 的背面。 再來，此第一半導體裝置10的鉛條11被向下彎曲成 直角，然後鉛條11的前端被向內彎曲形成一”Γ形狀。重 要地，假如鉛條11已經被向下彎曲，鉛條11的前端僅需 要被向內彎曲。因此，如第6圖所示，在第二半導體裝置 20的背面左右兩側所提供之錫球22被第一半導體裝置10 I-Γ.——,----裝------訂------‘線-T (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3547pif.d〇c/006 3547pif.d〇c/006 A7
發明説明（/2〇 的鉛條Π所封住，以妾於第二 … 籽沪部中央«.挲^,-^7-消於合竹私印絮 五 半導體裝置10的背面。 π L 20固疋於第一 第實施例的堆聲形式半導體裝置1係藉由上述井驟 所製造。並且，在上述程序之—’、 9 ’ 用以融化麟^鳩顧步驟’ 與第二半導體裝置裝置1〇的動 上述第-實麵所製造之堆疊形 第二半導體裝置20被固宙龙饴也、治咢酝戎匕1中 m ^ g 在第—半導體裝置10的鉛條11 內側’並且醜雜轉體赌 二半導體裝置20的鉛條21」如1木11 /、弟 U外部表面之__ Lu = ^突出邊緣’因此雜 in 仍然相等且不大於當只有第一 =;:導=外：：間的距離。所以’相較 會增加固定面積，再者，第定面積，不不 使得高密度随變成可帥。禮置扣堆紐其上’ 另外，如第一實施例所示，笛 ' 條形成，T，形#，可以完成高密产半、導體裝置10的錯 量爲習知技藝中廣泛使用之‘形其容 同時，同的外觀’或所需要的固定面=的：’， 因爲習知技藝SO]形式半導體裝慶所之 用來測試，所以更爲方便。並且，$ ° 座可被 可以防止變形。 1且站條Π形成爲”Γ，形狀， 接下來’帛7圖是本發明第4施例之— 置2的前視圖。於第7圖中…第二半導體裝置3〇^ 本紙張尺度適用中國國家標準（CNS ) A4規格（2IOX297公釐） . ¢ΐτ------.^'—Γ (請先閲讀背面之注意事項再楨寫本頁) 3547pif.doc/006 五、發明説明（/$ ) ~~~---- 疊於半導體裝置2的正面(在圖中舉例爲上表面）。因爲第 一半導體裝置30的結構與較早前所示第2-4圖之第二半導 體裝置2〇相同，因此第2圖的相同參考號碼指定給相= 元件，無須對其作詳細敘述。 〇 如第7圖所示，鉛條31跨於半導體裝置2的正面與 背面（在圖式中舉例爲上與下表面），其被提供在半導體裝 置2的左右兩側。一半導體元件(未繪示)的電性信號的輸 入/輸出藉由鉛條31提供至半導體裝置2的內部。另外，ϋ 錫球32被固定於鉛條31的下表面。重要地，舉例而言， 第二實施例中之半導體裝置2可由延伸先前第2-4圖所示 之第二半導體裝置20的鉛條21至正面所組成。 因爲鉛條31跨於半導體裝置2的正面與背面，其被 提供在半導體裝置2的左右兩側，因此藉由堆疊半導體裝 置2可輕易製造一種堆疊形式半導體裝置，其鉛條31可 以相互緊接。 再者’第7圖所示，舉例來說，藉由在半導體裝置2 的正面（上表面）簡單堆疊的第二半導體裝置30,第二半導 體裝置30的鉛條21可以緊接半導體裝置2的鉛條31。然 後，於第二半導體裝置30堆疊於半導體裝置2正面（上表 面)的狀態下，加熱融化固定於第二半導體裝置30的鉛條 21之錫球22，如此半導體裝置2的鉛條31與第二半導體 裝置30的鉛條21可以輕易電性連接。因此’如第8圖所 示，可以製造在半導體裝置2正面堆疊第二半導體裝置30 所組成之一堆疊形式半導體裝置33。 . ； ------,1τ------0 J f誚先閱讀背面之注意事項再填寫本頁) 本紙張尺度適州中國國家標準（CNS ) A4规格（210X297公釐） 3547pif.d〇c/〇〇6 A7 B7 五、發明説明（…） ~~~ ' 再者，錫球32固定於半導體裝置2的鉛條31之下表 面’如上所述之堆疊形式半導體裝置33可藉由一簡單加 熱作用，簡單地被固疋於一基底。特別地，在此堆疊形式 半導體裝置33中一起堆疊之半導體裝置2與第二半導體 1¾置30的總厚度可被降低約〇·4 mrn，例如與第6圖中先 _所述之堆疊形式半導體裝置1相比較。此堆疊形式半導 體裝置33的總高度最多約1.2 mm，因此其爲完美的—薄 模組，例如一記憶體卡。 接下來’第9圖是本發明第三實施例之一種半導體裝 置3的前視圖。相同地於第7圖中，一第二半導體裝置4〇 被堆疊於半導體裝置3的正面(在圖中舉例爲上表面）。除 了沒有錫球之外’因爲第一半導體裝置4〇的結構與較早 則所示第2-4圖之第一半導體裝置20相同，因此第2圖的 相同參考號碼指定給相同元件’無須對其作詳細敘述。 如第9圖所不，鉛條41跨於半導體裝置3的正面與 知面（在圖式中舉例爲上與下表面）’其被提供在半導體裝 置3的左右兩側，如先前所述之第二實施例中之半導體裝 置2，因此，一半導體元件（未繪示）的電性信號的輸入/輸 出藉由鉛條41提供至半導體裝置3的內部。然而，在半 導體裝置3內，錫球42是被固定於鉛條41的上表面。 在第三實施例的半導體裝置3中，因爲鉛條41也跨 於半導體裝置3的正面與背面’因此藉由堆疊半導體裝置 3可輕易製造一種堆疊形式半導體裝置，其鉛條41可以相 互緊接。 本紙乐尺戾適用中國國家標率（CNS ) A4规格（210X297公釐） — _.——.----裴------訂------線J (請先閱讀背面之注意事項再填寫本頁，> 3 54 7pi f.doc/006 A7 五、發明説明（/jr) 再者’第9圖所示，舉例來說，藉由在半導體裝置3 的正面（上表面）簡單堆疊的第二半導體裝置40,第二半導 體裝置40的鉛條21可以緊接半導體裝置3的鉛條41。然 後’於第二半導體裝置40堆疊於半導體裝置3正面（上表 面）的狀態下’加熱融化固定於半導體裝置3的鉛條41之 錫球42，如此半導體裝置3的鉛條41與第二半導體裝置 40的鉛條21可以輕易電性連接。藉由此步驟，如第9圖 所示，可以製造在半導體裝置3正面堆疊第二半導體裝置 40所組成之一堆疊形式半導體裝置43。因爲，此堆疊形 式半導體裝置43也以同樣方式製造，所以其總厚度可被 降低約0.4 mm，例如與第6圖中先前所述之堆疊形式半導 體裝置1相比較。並且此堆疊形式半導體裝置43的總高 度最多約1.2 mm，因此其爲完美的一薄模組，例如—記憶 體卡。 接下來，第11圖是本發明第四實施例之一種半導體 裝置4的前視圖，以及第12圖是—種分解視圖’顯示在 一基底表面固定此堆疊形式半導體裝置4之方法。如第u 圖所不，此堆疊形式半導體裝置4係由一第一半導體裝置 51的正面(於圖式中舉例爲上表面)堆疊一所謂的s〇p半導 體裝置。換句話說，鉛條53用以進行一半導體元件(未繪 示）電性信號之輸入/輸出，半導體元件被提供於第一半導 體S置51內部，並且錯條53被提供於第一半導體裝置51 的左右兩側。複數個鉛條53被形成海鷗翼狀，其被提供 於此第一半導體裝置51的左右兩側。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29^^7 II^---Γ---k 裝------ΐτ------線 (#先閱讀背面之注意事項再蛾寫本页) 鉀沪部中央打準而π-τ'ίΑ·於合竹，71卬轚 3547pif.doc/006 ________________ B7 五、發明説明（/㈠ 〜 — 因爲第二半導體裝置52被建構成與較早前所示第2_4 圖之第二半導體裝置20相同，因此第2圖的相同參考號 碼指定給相同元件，在此無須對其作詳細敘述。在此堆疊 形式半導體裝置4中’第二半導體裝置52被固定於第一 半導體裝置51的鉛條53內側，在第一半導體裝置51的 背面下方堆疊第二半導體裝置52。 現在’請參照第12圖說明固定此堆疊形式半導體裝 置4之步驟。首先’在腳點(f00tprints)55上塗抹錫膏(s〇ider paste)56(此部份爲半導體裝置要被固定電性連接處），腳點 55形成於一基底（未繪出）的正面，並且固定於第二半導體 裝置52的鉛條21下表面之錫球22被置放於錫膏56上。 然後’堆疊此第一半導體裝置51於第二半導體裝置52上 方，第一半導體裝置51的鉛條53被置放於腳點55上， 而腳點55上有塗抹錫宵56。如此方式，置放第一半導體 裝置51的鉛條53鄰接且位於第二半導體裝置52的鉛條21 外側’第一半導體裝置52是被置放於基底表面上的第— 半導體裝置51的鉛條53內側。之後，利用熱源提昇溫度 而融化固定於第二半導體裝置52的鉛條21下表面之錫球 22 ’以及塗抹於腳點55上之錫膏56，在腳點55上電性連 接鉛條53與鉛條21 ’以及同時將第一半導體裝置51與第 一半導體裝置52固定於基底表面。 在第四實施例中’因爲固定於基底表面的堆疊形式半 導體裝置4中，第二半導體裝置52固定於第一半導體裝 置53的鉛條53內側，所以鉛條53外表面間之距離不會 19 本紙張尺度制巾家知(CNS ) Α4· ( 2丨Qx29v>ji| ) 一 (諳先閱讀背面之注意事項再填寫本頁) .裝- -6 線 3547P»f.d〇c/〇〇6 A7 B7_ 五、發明説明（门） 增加。因此，形成於基底表面的腳點55之外部寬度L可 維持約等於用以固定一半導體裝置(SOP)57的腳點58之外 部寬度L，在習知技藝中被廣泛地應用，參考如第12圖所 示。因此，相較於習知技藝固定半導體裝置57，其所需之 固定面積並不會增加。再者，高密度堆疊第二半導體裝置 52成爲可行。重要地，形成腳點55來向內延伸，以至於 第二半導體裝置52的鉛條21可以連接至腳點55而位於 第〜半導體裝置52的鉛條53之內側。 接下'來，第13圖是本發明第五實施例之一種半導體 裝® 5的前視圖，以及第14圖是一種分解視圖，顯示同 3在〜基底袠面固定此堆疊形式半導體裝置5之方法。如 第13圖所示，此堆疊形式半導體裝置5係在一第一半導 胃61的背面(於圖式中舉例爲下表面)堆疊一第二半導 體裝置62。 ^第13 _所顯示狀態下，錫球22已經被融化了並且變 f ’第14圖中淸楚顯示第一半導體裝置61的結構與較早 則所π第2-4圖之第二半導體裝置20相同，因此第2圖的 相同參考號碼指定給相同元件，無須對其作詳細敘述。另 一方面’第二半導體裝置62是由所謂的SO〗半導體裝置 所組成。換句話說，鉛條63用以進行一半導體元件(未繪 不）電性信號之輸入/輸出，半導體元件被提供於第二半導 體裝置62內部，並且鉛條63被提供於第二半導體裝置62 的左右兩側。複數個鉛條63被向內彎曲形成”广形狀’其 被提供於此第二半導體裝置62的左右兩側。藉由融化錫 20 本紙張X度適用巾國國家樣卒（CNS) A4規格（2丨Gx297公羡） I-.——,----Ή裴------訂------線 (請先閱讀背面之注意事項再填本頁) 3547P»f.d〇c/006 A7 B7 五、發明説明（作） 球22電性連接第一半導體裝置61的鉛條21與第二半導 體裝置62的鉛條63如此完成此堆疊形式半導體裝置5， 其中第二半導體裝置62是被堆疊在第一半導體裝置61的 背面。 現在，請參照第14圖說明固定此堆疊形式半導體裝 置5之步驟，此時其被固定於一基底表面。首先，在腳點 65上塗抹錫膏66,腳點65形成於一基底（未繪出）的正面， 並且固定於第二半導體裝置62的鉛條63被置放與錫膏66 接觸。然後，如第14圖所示，於第二半導體裝置62鉛條 63的區域之上表面塗上助熔劑(nux)67之後，堆疊此第— 半導體裝置61於第二半導體裝置62上方，固定在第一半 導體裝置61鉛條21之下表面的錫球22被置放於助熔劑67 的上方。之後，利用加熱提昇溫度而融化固定於第一半導 體裝置61的鉛條21下表面之錫球22，電性連接鉛條21 與鉛條63，以及腳點65上之錫膏66亦融化，電性連接鉛 條63與腳點65 ’藉此同時將第一半導體裝置61與第二半 導體裝置62固定於基底表面。 在第五實施例的堆疊形式半導體裝置5中，其以被固 定於基底表面方式製造，錫球被用來連接第一半導體裝置 61的鉛條21與第二半導體裝置62的鉛條63，其幾乎不突 出於邊緣，因此，鉛條63的外部表面間之距離不會增加。 因爲如此，形成於基底表面的腳點65之外部寬度L只需 約等於用以固定一半導體裝置(S〇P)68的腳點69之外部寬 度L ’半導體裝置（SOP)68在習知技藝中被廣泛地應用， 21 本&張尺度剌Ns) A4規格（21()><297公楚） - — - ---：---τ---k 裝------、玎------m (請先閱讀背面之注意事項再填寫本頁} .^泸部中头棺率^h-T消竹妇印褽 3547pif.d〇c/〇〇6 A7 B7 五、發明説明（丨？） 參考如第14圖所示。因此，無須之增加固定面積下，可 以實現咼密度固定。重要地，鉛條63形成，7"形狀，所以 習知技藝SO〗形式半導體裝置所使用之相同插座可被用來 測試，並且，鉛條63亦可以防止變形。 根據本發明提供一種堆疊形式半導體裝置，與固定單 一半導體裝置時所需的固定面積相比較，其可在不增加固 定面積下實現高密度固定。另外，依照本發明提供一種半 導體裝置’其適用於一堆疊形式半導體裝置之應用。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內’當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 舉例來說’本發明可採用一堆疊三層以上之堆疊形式 半導體裝置’而取代兩層堆疊。特別地，參照第7與9圖 所示半導體裝置2與3的鉛條因爲跨於此半導體裝置的正 面與反面，鉛條可以相互緊接而簡單堆疊此半導體裝置， 因此’可以提供多階層的堆疊形式半導體裝置運用。 1997年7月25日申請之日本專利申請號第9-215665 號與1997年11月25日申請之日本專利申請號第9-340660 號所完整揭露，包括說明書、申請專利範圍、圖式與摘要 在此全部一倂作爲參考。 22 —一,------^裝------訂------J (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度通州中固國家標率（CNS ) A4規格（210X297公嫠）

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 I yi^fl.doc/oos ^ίι ?ff g?li|j^2p〇i 申請專利範圍 h一種堆疊形式半導體裝置，其由堆疊複數個_半 裝置所組成，其中： 位於—第一半導體裝置的兩側之鉛條的前端’該第— 半導體裝置於固定期間被置放於一最外緣的位置，該些鉛 ^的刖端被向內彎曲，以至於該些前端將固定住堆疊在該 第〜半導體裝置背面上之—第二半導體裝置。 2.如申請專利範圍第丨項所述之堆疊形式半導體裝 置，其中，該第一半導體裝置的該些鉛條被形成爲，τ,形狀。 3‘如申請專利範圍第丨項所述之堆疊形式半導體裝 置，其中，錫球被提供於該第一半導體裝置的該些鉛條與 該第二半導體裝置的鉛條之間。 〃 4. 如申請專利範圍第1項所述之堆疊形式半導體裝 置，其中，該第二半導體裝置的鉛條被置放於該第一半= 體裝置的鉛條內側。 ' 5. —種堆疊形式半導體裝置之製造方法，其中： 一第二半導體裝置被堆疊於一第二半導體裝置的背 面’該第一半導體裝置在其兩側具有鉛條，並且藉由將該 第一半導體裝置的該些鉛條的前端向內彎曲而固定住 二半導體裝置。 ~ 6. 如申請專利範圍第5項所述之堆疊形式半導體裝置 之製造方法，其中’錫球被提供於該第一半導體裝置的琴 些鉛條與該第二半導體裝置的鉛條之間。 ^ 7. —種堆疊形式半導體裝置’其由堆疊複數個半導體 裝置所組成，其中： S
    請 先 Μ 讀 背 意 事 項 再 填 · 寫梦 本 頁 訂 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 經濟部中央標牟局負工消費合作社印製 3 54 7p i f.dοc/ΟΟό gg C8 _ D8 六、申請專利範園 1. 一種堆疊形式半導體裝置，其由堆疊複數個半導體 裝置所組成，其中： 位於一第一半導體裝置的兩側之鉛條的前端，該第一 半導體裝置於固定期間被置放於一最外緣的位置，該些銘 條的前端被向內彎曲，以至於該些前端將固定住堆疊在該 第一半導體裝置背面上之一第二半導體裝置。 2. 如申請專利範圍第1項所述之堆疊形式半導體裝 置，其中’該第一半導體裝置的該些鉛條被形成爲"j"形狀。 3. 如申請專利範圍第1項所述之堆疊形式半導體裝 置，其中’錫球被提供於該第一半導體裝置的該些鉛條與 該第二半導體裝置的鉛條之間。 4. 如申請專利範圍第1項所述之堆疊形式半導體裝 置，其中’該第二半導體裝置的鉛條被置放於該第一半導 體裝置的鉛條內側。 5. —種堆疊形式半導體裝置之製造方法，其中： 一第二半導體裝置被堆疊於一第二半導體裝置的背 面，該第一半導體裝置在其兩側具有鉛條，並且藉由將該 第一半導體裝置的該些鉛條的前端向內彎曲而固定住該第 二半導體裝置。 6. 如申請專利範圍第5項所述之堆疊形式半導體裝置 之製造方法，其中，錫球被提供於該第一半導體裝置的該 些鉛條與該第二半導體裝置的鉛條之間。 7. —種半導體裝置，具有跨於該半導體裝置正面與反 面的鉛條，該些鉛條被提供於該半導體裝置的兩側。 23 ( CNS ^ ( 210X297^it ) ' '------- ——：—.----裝------訂------d (請先閲讀背面之注意事項再填寫本頁> 經濟部中央揉率局負工消費合作社印裝 3547pif.doc/006 B8 C8 D8 六、申請專利範圍 8. 如申請專利範圍第7項所述之半導體裝置，具有錫 球，位於該些鉛條的正面與反面。 9. 一種堆疊形式半導體裝置，其由堆疊複數個半導體 裝置所組成，其中： 於固定期間，堆疊於一第一半導體裝置正面之一第二 半導體裝置被置放於最外緣的位置，固定於該第一半導體 裝置兩側的鉛條之內側，並且該些鉛條被形成海鷗翼狀。 10. 如申請專利範圍第9項所述之堆疊形式半導體裝 置，其中，錫球被提供於該第二半導體裝置背面的鉛條位 置。 11. 一種半導體裝置之固定方法，其中： 排列兩側具有向外鉛條的一第一半導體裝置，以及排 列背面的鉛條內側具有錫球之一第二半導體裝置，使得在 一基底表面上該第二半導體裝置被排列於該第一半導體裝 置的內側，固定該第一半導體裝置與該第二半導體裝置於 該基底表面上。 12. 如申請專利範圍第11項所述之固定方法，其中， 該第一半導體裝置與該第二半導體裝置同時被固定於該基 底表面上。 13. —種堆疊形式半導體裝置，其由堆疊複數個半導體 裝置所組成，其中： 鉛條被提供於一第一半導體裝置的背面，於固定期間 該第一半導體裝置被置放於最外緣的位置，以及鉛條被提 供於一第二半導體裝置的兩側，該第二半導體裝置堆疊於 24 本紙張尺度逋用中國國家揉準（CNS ) A4規格（210 X 297公釐） ---II---.¥rl ^ _ ——————__丁______-良 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標率局貝工消f合作社印装 A8 B8 C8 D8 六、申請專利範圍 該第一半導體裝置的背面，藉由錫球而電性連接。 14. 如申請專利範圍第13項所述之堆疊形式半導體裝 置，其中，該第二半導體裝置的該些鉛條被形成爲'T形狀。 15. —種堆疊形式半導體裝置之製造方法，其中： 排列背面的鉛條外側處具有錫球之一第一半導體裝 置，以及排列兩側具有向內鉛條的一第二半導體裝置，而 堆疊該第一半導體裝置與該第二半導體裝置，並且藉由錫 球該第一半導體裝置的該鉛條與該第二半導體裝置的鉛條 相互電性連接。 16. —種半導體裝置之固定方法，其中： 排列背面外側的鉛條處具有錫球之一第一半導體裝 置，以及排列兩側具有向內鉛條的一第二半導體裝置，而 堆疊該第一半導體裝置與該第二半導體裝置於一基底表面 上，並且該第一半導體裝置與該第二半導體裝置同時被固 定於該基底表面上。 17. —種堆疊形式半導體裝置，包括： 一第一半導體裝置，具有從其兩側延伸之複數個鉛 條；以及 一第二半導體裝置，放置於該第一半導體裝置的內 側，在其背面提供有球電極。 18. 如申請專利範圍第17項所述之堆疊形式半導體裝 置，其中，該第一半導體裝置的該些鉛條與該第二半導體 裝置的該些球電極以形成於一基底表面上之一導體圖案共 接。 · 25 3547pif.doc/006 (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇 X 297公釐） 經濟部智慧財產局員工消費合作社印製 I yi^fl.doc/oos ^ίι ?ff g?li|j^2p〇i 申請專利範圍 h一種堆疊形式半導體裝置，其由堆疊複數個_半 裝置所組成，其中： 位於—第一半導體裝置的兩側之鉛條的前端’該第— 半導體裝置於固定期間被置放於一最外緣的位置，該些鉛 ^的刖端被向內彎曲，以至於該些前端將固定住堆疊在該 第〜半導體裝置背面上之—第二半導體裝置。 2.如申請專利範圍第丨項所述之堆疊形式半導體裝 置，其中，該第一半導體裝置的該些鉛條被形成爲，τ,形狀。 3‘如申請專利範圍第丨項所述之堆疊形式半導體裝 置，其中，錫球被提供於該第一半導體裝置的該些鉛條與 該第二半導體裝置的鉛條之間。 〃 4. 如申請專利範圍第1項所述之堆疊形式半導體裝 置，其中，該第二半導體裝置的鉛條被置放於該第一半= 體裝置的鉛條內側。 ' 5. —種堆疊形式半導體裝置之製造方法，其中： 一第二半導體裝置被堆疊於一第二半導體裝置的背 面’該第一半導體裝置在其兩側具有鉛條，並且藉由將該 第一半導體裝置的該些鉛條的前端向內彎曲而固定住 二半導體裝置。 ~ 6. 如申請專利範圍第5項所述之堆疊形式半導體裝置 之製造方法，其中’錫球被提供於該第一半導體裝置的琴 些鉛條與該第二半導體裝置的鉛條之間。 ^ 7. —種堆疊形式半導體裝置’其由堆疊複數個半導體 裝置所組成，其中： S
    請 先 Μ 讀 背 意 事 項 再 填 · 寫梦 本 頁 訂 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） A8 B8 C8 3547pif 1 .doc/〇〇8 丨丨丨？η?ρη, g#中力·寅妇丨軻 Μ- jc nm ：2〇m 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 於固定期間，堆疊於一第一半導體裝置正面之一第二 半導體裝置被置放於最外緣的位置，固定於該第一半導體 裝置兩側的鉛條之內側，並且該些給條被形成海_翼狀。 8. 如申請專利範圍第7項所述之堆疊形式半導體裝 置，其中，錫球被提供於該第二半導體裝置背面的鉛條位 置。 9. 一種半導體裝置之固定方法，其中： 排列兩側具有向外給條的~第一半導體裝置，以及排 列背面的鉛條內側具有錫球之—第二半導體裝置，使得在 一基底表面上該第二半導體裝置被排列於該第〜半導=壯 置的內側，固定該第一半導體裝置與該第二半導體壯管 該基底表面上。 10. 如申請專利範圍第9項所述之固定方法，其中，， 第一半導體裝置與該第二半導體裝置同時被固定^該基= 表面上。 、以 ~ 11. 一種堆疊形式半導體裝置，其由堆疊複數個半導體 裝置所組成，其中： 鉛條被提供於一第一半導體裝置的背面，於固定期間 該第一半導體裝置被置放於最外緣的位置，以及給條被提 供於一第二半導體裝置的兩側，該第二半導體裝置堆疊於 該第一半導體裝置的背面，藉由錫球而電性連接。 ' 12. 如申請專利範圍第11項所述之堆疊形式半導體裝 置，其中’該弟一丰導體裝置的該些船條被形成爲形狀。 13. —種堆疊形式半導體裝置之製造方法，其中： 24 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） 4 . 努-------訂---------線 f諝先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A8 B8 3547pifl .doc/008 結 锃笛S7i η 諕由夺直剌簕tf龙_m.Tfnm -^ΟΟΊ 4 3 六、申請專利範圍 排列背面的鉛條外側處具有錫球之一第一半導體裝 置，以及排列兩側具有向內鉛條的一第二半導體裝置，而 堆疊該第一半導體裝置與該第二半導體裝置，並且藉由錫 球該第一半導體裝置的該鉛條與該第二半導體裝置的鉛條 相互電性連接。 14. 一種半導體裝置之固定方法，其中： 排列背面外側的鉛條處具有錫球之一第一半導體裝 置，以及排列兩側具有向內鉛條的一第二半導體裝置，而 堆疊該第一半導體裝置與該第二半導體裝置於一基底表面 上，並且該第一半導體裝置與該第二半導體裝置同時被固 定於該基底表面上。 15. —種堆疊形式半導體裝置，包括： 一第一半導體裝置，具有從其兩側延伸之複數個鉛 條；以及 一第二半導體裝置，放置於該第一半導體裝置的內 側，在其背面提供有球電極。 16. 如申請專利範圍第15項所述之堆疊形式半導體裝 置，其中，該第一半導體裝置的該些鉛條與該第二半導體 裝置的該些球電極以形成於一基底表面上之一導體圖案共 接。 25 -------------癸-------訂---------線 S 9 - , (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11317326A (ja) * 1998-03-06 1999-11-16 Rohm Co Ltd 電子部品
US6313998B1 (en) * 1999-04-02 2001-11-06 Legacy Electronics, Inc. Circuit board assembly having a three dimensional array of integrated circuit packages
JP4051531B2 (ja) * 1999-07-22 2008-02-27 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US6487078B2 (en) 2000-03-13 2002-11-26 Legacy Electronics, Inc. Electronic module having a three dimensional array of carrier-mounted integrated circuit packages
US6545868B1 (en) * 2000-03-13 2003-04-08 Legacy Electronics, Inc. Electronic module having canopy-type carriers
US7337522B2 (en) * 2000-10-16 2008-03-04 Legacy Electronics, Inc. Method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips
EP1378152A4 (en) * 2001-03-14 2006-02-01 Legacy Electronics Inc METHOD AND DEVICE FOR PREPARING A PCB WITH A THREE-DIMENSIONAL ARRAY OF SEMICONDUCTOR CHIPS USED ON THE SURFACE
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US6914324B2 (en) * 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US7190060B1 (en) * 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US20030222740A1 (en) * 2002-03-18 2003-12-04 Microlab, Inc. Latching micro-magnetic switch with improved thermal reliability
US20040252474A1 (en) * 2002-11-25 2004-12-16 Kwanghak Lee Integrated circuit stack with lead frames
KR100564585B1 (ko) * 2003-11-13 2006-03-28 삼성전자주식회사 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
US7435097B2 (en) * 2005-01-12 2008-10-14 Legacy Electronics, Inc. Radial circuit board, system, and methods
US7981702B2 (en) * 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
US9917041B1 (en) * 2016-10-28 2018-03-13 Intel Corporation 3D chip assemblies using stacked leadframes

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
DE3911711A1 (de) * 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
MY114547A (en) * 1992-05-25 2002-11-30 Hitachi Ltd Thin type semiconductor device, module structure using the device and method of mounting the device on board
JPH0685161A (ja) * 1992-09-07 1994-03-25 Hitachi Ltd 高密度実装型半導体装置
US5369056A (en) * 1993-03-29 1994-11-29 Staktek Corporation Warp-resistent ultra-thin integrated circuit package fabrication method
US5455740A (en) * 1994-03-07 1995-10-03 Staktek Corporation Bus communication system for stacked high density integrated circuit packages
US5801437A (en) * 1993-03-29 1998-09-01 Staktek Corporation Three-dimensional warp-resistant integrated circuit module method and apparatus
KR950027550U (ko) * 1994-03-07 1995-10-18 정의훈 클로즈 가이드(Cloth guide)의 경사안내로울러 좌. 우 이송장치
KR970010678B1 (ko) * 1994-03-30 1997-06-30 엘지반도체 주식회사 리드 프레임 및 이를 이용한 반도체 패키지
US5760471A (en) * 1994-04-20 1998-06-02 Fujitsu Limited Semiconductor device having an inner lead extending over a central portion of a semiconductor device sealed in a plastic package and an outer lead exposed to the outside of a side face of the plastic package
KR100209782B1 (ko) * 1994-08-30 1999-07-15 가나이 쓰도무 반도체 장치
US5747874A (en) * 1994-09-20 1998-05-05 Fujitsu Limited Semiconductor device, base member for semiconductor device and semiconductor device unit
JPH08167691A (ja) * 1994-12-13 1996-06-25 Toshiba Corp 半導体装置
KR100214463B1 (ko) * 1995-12-06 1999-08-02 구본준 클립형 리드프레임과 이를 사용한 패키지의 제조방법
US5650920A (en) * 1995-07-27 1997-07-22 Motorola, Inc. Mount for supporting a high frequency transformer in a hybrid module
JPH09129819A (ja) * 1995-11-01 1997-05-16 Hitachi Ltd 半導体装置およびその製造方法
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
US5754408A (en) * 1995-11-29 1998-05-19 Mitsubishi Semiconductor America, Inc. Stackable double-density integrated circuit assemblies
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging

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