KR0169272B1 - 반도체장치 - Google Patents

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도모유키 안도
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사토 후미오
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Abstract

본 발명은, LOC구조 테입 부착여유를 필요로 하지 않고, 더욱이 외부도출용 내부리드와 동시에 테입상에 고립하는 내부배선용 내부리드를 형성한다.
본 발명은, 내부리드(11)는 외부도출용이고, 절연성 테이프(2)에서 단부가 고착되면서 타단부가 절연성 테이프의 외측에 도출되어 있다. 또한, 내부리드(12)는 내부배선용이고, 절연성 테이프(2)상에 각각 고립되어 고착되어 있다. 이들 양 내부리드가 일체로 된 절연테이프(2)는 반도체칩(3) 표면에 고착되고, 내부리드(11,12) 각각과 반도체칩(3)상의 각 전극패드(4)가 본딩와이어에 의해 접속되어 있다. 본 발명에서는 가공완료 이전의 리드프레임에 절연테이프를 붙이고, 그 후 내부리드와 절연테이프를 일체적으로 타발가공한다.

Description

반도체장치
제1도는 본 발명의 1실시예에 따른 LOC구조 반도체장치의 주요부의 구성을 나타낸 평면도.
제2도는 본 발명에 따른 LOC구조 반도체장치의 기본적인 제조방법을 공정순으로 나타낸 평면도 및 측면도.
제3도는 제1도에 도시한 구성의 타발(打拔)가공 이전의 구성을 나타낸 평면도.
제4도는 본 발명에 따른 주요부의 제1응용예를 나타낸 평면도.
제5도는 본 발명에 따른 주요부의 제2응용예를 나타낸 평면도.
제6도는 본 발명을 적용한 TSOP의 구성을 나타낸 평면도.
제7도는 본 발명을 적용한 메모리 모듈의 구성을 나타낸 평면도.
제8도는 종래의 LOC구조 반도체장치의 제조방법을 공정순으로 나타낸 평면도 및 측면도이다.
* 도면의 주요부분에 대한 부호의 설명
2 : 절연테이프 3 : 반도체칩
4 : 전극패드 5 : 본딩와이어
11 : 내부리드(외부도출용) 12 : 내부리드(내부배선용)
[산업상의 이용분야]
본 발명은, 특히 LOC(lead on chip)구조의 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
LOC구조는 반도체칩 주표면상의 전극패드를 반도체칩의 중앙부 곁에 배치하고, 각 내부리드의 단부를 반도체칩 주표면상에 절연테이프에 의해 고착시킨다. 이것에 의해 패키지의 축소가 도모된다.
제8도는 종래의 LOC구조 반도체장치의 제조방법을 공정순으로 나타낸 평면도 및 측면도이다. 제8도(a)에 도시된 내부리드(11)는 각각 외측의 한쪽단부는 외부틀(도시하지 않았음)에 접속되어 있다. 이 내부리드(11)에 있어서, 반도체칩과의 고착면측에 제8도(b)에 나타낸 것과 같이 절연테이프(2)가 붙여진다. 이 절연테이프(2)에 의해 내부리드(11)는 반도체칩(3)의 주표면에 고착되고, 그 후 제8도(c)에 나타낸 바와 같이 전극패드(4)와 내부리드(11)가 본딩와이어(5)에 의해 접속된다.
상기 구성에서는 공정상, 또는 구성상의 문제점이 있다. 테이프를 붙이는 공정은 내부리드가 성형되고 나서 수행된다. 이 때문에 적어도 내부리드(11)의 한쪽단부는 모두 리드프레임의 외부틀에 연결되어 있을 필요가 있어, 내부리드 패턴의 자유도가 제한된다. 즉, 반도체칩상에 형성되어 있는 금속배선의 대용보조를 하는 배선패턴을 내부리드로 요구할 수 없다.
예컨대, 테이프상에 고립된 리드를 형성할 수 없게 된다. 테이프상에 고립된 리드를 설치하는 것은 멀티칩화에 유리한 것으로 바람직한 구성이다. 더욱이, 테이프를 붙이는 리드단부에는 부착여유(△d)가 필요하고, 이것도 내부리드 패턴의 자유도를 감소시키고 있다.
종래의 LOC구조의 반도체장치에서는, 테이프상에 고립된 리드를 형성하는 것이 불가능하여 내부리드의 패턴에 자유도가 거의 없고, 반도체칩과 리드 사이의 배선에 있어서 응용하기 어렵다는 결점이 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, LOC구조를 갖는 반도체 패키지내의 내부리드의 배선에 있어서 테이프상에 배선으로 사용할 수 있는 고립된 리드를 설치할 수 있는 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 주표면을 갖춘 반도체칩이 제공되는 반도체장치에 있어서, 제1 및 제2표면을 갖춘 절연부재와; 각각 절연부재의 일측 엣지와 동일 높이로 배열됨과 더불어 절연부재의 제1표면에 고정되는 일단과, 상기 절연부재의 외부로 연장된 타단을 갖춘 다수의 외부코넥터 리드; 상기 절연부재의 제1표면에 고정된 바닥 표면을 갖춘 적어도 하나의 내부코넥터 내부리드 및; 상기 절연부재의 적어도 제2표면이 반도체칩의 주표면에 고정되게 하는 어셈블리수단을 구비하여 구성되고; 상기 적어도 하나의 내부리드의 양단이 상기 절연부재의 적어도 일측 엣지와 동일한 높이로 배열되는 것을 특징으로 한다.
또한 본 발명은, 주표면을 갖춘 반도체칩이 제공되는 반도체장치에 있어서, 제1 및 제2표면을 갖춘 절연부재와; 각각 절연부재의 일측 엣지와 동일 높이로 배열됨과 더불어 절연부재의 제1표면에 고정되는 일단과, 상기 절연부재의 외부로 연장된 타단을 갖추고, 절연부재의 돌출부가 외부코넥터 리드의 타단을 향해 연장되어 외부코넥터 리드의 바닥 표면에 존재하는 다수의 외부코넥터 리드; 각각 상기 절연부재의 일측 엣지와 동일한 높이로 배열된 적어도 일단과, 절연부재의 제1표면에 고정된 바닥 표면을 갖춘 다수의 내부코넥터 내부리드 및; 상기 절연부재의 적어도 제2표면이 반도체칩의 주표면에 고정되게 하는 어셈블리수단을 구비하여 구성된 것을 특징으로 한다.
또한 본 발명은, 각각 주표면을 갖추고, 반도체칩이 제공되는 반도체장치에 있어서, 제1 및 제2표면을 갖춘 절연부재와; 각각 절연부재의 일측 엣지와 동일 높이로 배열됨과 더불어 절연부재의 제1표면에 고정되는 일단과, 상기 절연부재의 외부로 연장된 타단을 갖춘 다수의 외부코넥터 리드; 각각 절연부재의 일측 엣지와 동일한 높이로 배열된 일단과, 절연부재의 제1표면에 고정된 바닥 표면을 갖추고, 내부코넥터 내부리드의 적어도 하나가 절연부재의 일측과 동일한 높이로 배열된 양단을 갖춘 다수의 내부코넥터 내부리드 및; 상기 절연부재의 적어도 제2표면이 각 반도체칩의 주표면에 고정되게 하는 어셈블리수단을 구비하여 구성된 것을 특징으로 한다.
또한 본 발명은, 주표면을 갖춘 반도체칩이 제공되는 반도체장치에 있어서, 제1 및 제2표면을 갖춘 절연부재와; 각각 절연부재의 일측 엣지와 동일 높이로 배열됨과 더불어 절연부재의 제1표면에 고정되는 일단과, 상기 절연부재의 외부로 연장된 타단을 갖춘 다수의 외부코넥터 리드 및; 상기 절연부재의 적어도 제2표면이 반도체칩의 주표면에 고정되게 하는 어셈블리수단을 구비하여 구성되고, 절연부재가 외부코넥터 리드의 상기 타단을 향해 연장되어 상기 외부코넥터 리드의 바닥 표면에 존재하는 돌출부를 더 포함하는 것을 특징으로 한다.
상기와 같이 구성된 본 발명은, 내부리드와 절연부재를 일체적으로 타발공정하는 것에 의해 부착여유를 필요로 하지 않는 내부리드가 형성된다. 더욱이, 외부코넥터 리드와 동시에 테이프상에 고립되는 내부코넥터 내부리드를 형성하는 것도 가능한 멀티칩에 유리한 구성이 얻어진다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 LOC구조 반도체장치의 주요부의 구성을 나타낸 평면도이다. 내부리드(11)는 외부도출용으로, 절연성 테이프(2)에 의해 단부가 고착되고, 타단부가 절연성 테이프의 외측으로 도출되어 있다. 또한, 내부리드(12)는 내부배선용으로, 절연성 테이프(2)상에 각각 고립되어 고착되어 있다. 이들 양 내부리드가 일체로 된 절연성 테이프(2)는 반도체칩(3) 표면에 고착되고, 내부리드(11,12) 각각과 반도체칩(3)상의 각 전극패드(4)가 본딩와이어(5)에 의해 접속되어 있다.
상기의 구성에 의하면, 칩상의 금속배선의 대용보조를 하는 배선패턴을 내부리드(12)로서 실현할 수 있다. 이에 의해, 내부리드 패턴의 자유도가 넓어진다. 또한, 테이프를 붙이는 리드단부의 부착여유가 필요없는데, 그 이유는 제조공정에 있고, 이하에 설명한다.
제2도는 본 발명에 따른 LOC구조 반도체장치의 기본적인 제조방법을 공정순으로 나타낸 평면도 및 측면도이다. 제2도(a)에 도시한 내부리드(21)는 도시하지 않았지만 양단부가 각각 외부틀에 접속되어 있다. 이 내부리드(21)에는, 반도체칩과의 고착면측에 제2도(b)에 나타낸 바와 같이 절연테이프(22)가 붙여진다. 또한, 절연테이프(22)는 테이프에 접착제가 도포되어 있는 것이나 접착제만으로 형성되는 것이고, 예컨대 가열에 의해 접착성이 나타나며, 열압착에 의해 붙여진다.
다음에, 제2도(c)에 나타낸 바와 같이 고착될 반도체칩에 일치하도록 내부리드(21)와 테이프(22)를 일체적으로 타발가공한다. 그 후, 제2도(d)에 도시한 바와 같이 내부리드(21)와 일체적인 절연테이프(22)는 반도체칩(23)의 주표면에 열압착에 의해 고착되고, 전극패드(24)와 내부리드(21)가 본딩와이어(25)에 의해 접속된다.
이와 같이, 본 발명에서는 가공완료 이전의 리드프레임에 절연테이프를 붙이고, 그 후 내부리드와 절연테이프를 일체적으로 타발가공한다. 따라서, 절연테이프를 붙이는 리드단부의 부착여유가 전혀 필요하지 않게 된다.
또한, 이와 같은 방법으로 타발가공한 경우, 제1도에 도시한 바와 같은 고립된 리드(12)가 가능하도록 하는 것도 용이하다. 제1도의 구성에 있어서 타발가공 이전은 어떠한 리드프레임 형상이어도 상관없다. 예컨대, 제3도(a) 또는 (b)에 도시한 바와 같은 리드프레임 형상이 고려된다. 부착테이프(2)와 함께 점선으로 나타낸 바와 같이 타발가공하는 것에 의해 최종적인 패턴이 실현되면 된다.
상기 구성에 의하면, 내부리드 패턴의 자유도가 넓고, 여러가지의 고립된 내부리드를 형성할 수 있다. 제4도 및 제5도는 그 일례로서, 각각 칩의 한쪽만 나타낸 내부배선용의 내부리드(12)의 구성이다. 칩내에서 신호의 입출력을 행하는 경우에 유리한 구성으로 되어 있다. 이 경우도 타발가공 이전, 즉 절연테이프가 붙여지기 이전, 내부리드(12)는 어떠한 형상으로 지지되어 있어도 타발가공 후는 각각 도면에 도시한 바와 같은 패턴으로 될 수 있다면 상관없다.
제6도는 TSOP(thin small out-line package)의 구성을 나타낸 평면도로서, 반도체칩 중앙부근에서 절연테이프상으로 고립된 내부리드의 패턴이 형성되어 있다. 본딩와이어(5)의 접속패턴이 정곡(正曲)대응의 실시예(p-a) 및, 접속패턴이 역곡(逆曲)대응의 실시예(p-b)로서, 편의상 제6도중에 2종류의 접속패턴을 나타낸다.
상기 정곡대응이라는 것은 반도체칩을 보드에 실장할 경우 본딩패드가 배치되어 있는 주표면을 위에서 이면(裏面)을 보드로 향해 일치시키도록 실장할 수 있도록 리드를 굽힌 구성이고, 역곡대응이라는 것은 반도체칩을 보드에 실장할 경우 본딩패드가 배치되어 있는 주표면이 보드로 향해 일치되도록 실장할 수 있도록 리드를 굽힌 구성이다. 용량의 증가등으로 보드의 표면과 이면에 같은 핀배치로 실장하는 경우 편리하고, 제6도의 내부리드 패턴이면 정곡, 역곡의 실장에 따라 본딩패턴이 변화된다.
제7도는 멀티칩 모듈의 실시예이다. 3개의 메모리칩(31,32,33)을 이용한 메모리 모듈의 구성이다. 테이프(2)부착 후의 타발가공에 의해 테이프(2)상에 고립된 리드(12)가 형성된다. 이 구성에 의해, 와이어본딩에 의한 내부리드(11)의 배선에 있어서는 다음과 같이 된다. 즉, 어드레스핀(11a), I/O핀(11b), 전원핀(11c)은 각 칩 공통으로 접속되고, 한편 칩선택용의 신호핀(11d) 각각은 각 칩에 한개만 접속된다.
상기 구성에 의하면, 테이프상에 고립되는 내부배선용 내부리드(12)의 패턴을 이용해서 멀티칩내의 여러가지의 배선보조가 가능하게 되고, 이로써 패키지의 축소화에 기여한다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, LOC구조 반도체 패키지내의 내부리드의 배선에 있어서 테이프상에 내부배선으로서 사용할 수 있는 고립된 리드를 배치할 수 있다. 이에 의해, 내부리드의 패턴 자유도가 증가하고, 멀티칩 구조에 유리한 구조가 얻어진다.

Claims (18)

  1. 주표면을 갖춘 반도체칩이 제공되는 반도체장치에 있어서, 제1 및 제2표면을 갖춘 절연부재와; 각각 절연부재의 일측 엣지와 동일 높이로 배열됨과 더불어 절연부재의 제1표면에 고정되는 일단과, 상기 절연부재의 외부로 연장된 타단을 갖춘 다수의 외부코넥터 리드; 상기 절연부재의 제1표면에 고정된 바닥 표면을 갖춘 적어도 하나의 내부코넥터 내부리드 및; 상기 절연부재의 적어도 제2표면이 반도체칩의 주표면에 고정되게 하는 어셈블리수단을 구비하여 구성되고; 상기 적어도 하나의 내부리드의 양단이 상기 절연부재의 적어도 일측 엣지와 동일한 높이로 배열되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 절연부재가 접착형 테이프인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 절연부재가 열압착형 테이프인 것을 특징으로 하는 반도체장치.
  4. 주표면을 갖춘 반도체칩이 제공되는 반도체장치에 있어서, 제1 및 제2표면을 갖춘 절연부재와; 각각 절연부재의 일측 엣지와 동일 높이로 배열됨과 더불어 절연부재의 제1표면에 고정되는 일단과, 상기 절연부재의 외부로 연장된 타단을 갖추고, 절연부재의 돌출부가 외부코넥터 리드의 타단을 향해 연장되어 외부코넥터 리드의 바닥 표면에 존재하는 다수의 외부코넥터 리드; 각각 상기 절연부재의 일측 엣지와 동일한 높이로 배열된 적어도 일단과, 절연부재의 제1표면에 고정된 바닥 표면을 갖춘 다수의 내부코넥터 내부리드 및; 상기 절연부재의 적어도 제2표면이 반도체칩의 주표면에 고정되게 하는 어셈블리수단을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 반도체칩에 적어도 하나의 외부 및 내부코넥터 리드를 전기적으로 접속하기 위한 수단을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  6. 제4항에 있어서, 반도체칩의 주표면 상에 배열되고, 절연부재에 인접하는 다수의 본딩패드를 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 외부 및 내부코넥터 리드를 상기 본딩패드에 전기적으로 접속하기 위한 수단을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  8. 제4항에 있어서, 상기 외부 및 내부코넥터 리드가 절연부재상에 교대로 배열된 것을 특징으로 하는 반도체장치.
  9. 각각 주표면을 갖추고, 반도체칩이 제공되는 반도체장치에 있어서, 제1 및 제2표면을 갖춘 절연부재와; 각각 절연부재의 일측 엣지와 동일 높이로 배열됨과 더불어 절연부재의 제1표면에 고정되는 일단과, 상기 절연부재의 외부로 연장된 타단을 갖춘 다수의 외부코넥터 리드; 각각 절연부재의 일측 엣지와 동일한 높이로 배열된 일단과, 절연부재의 제1표면에 고정된 바닥 표면을 갖추고, 내부코넥터 내부리드의 적어도 하나가 절연부재의 일측과 동일한 높이로 배열된 양단을 갖춘 다수의 내부코넥터 내부리드 및; 상기 절연부재의 적어도 제2표면이 각 반도체칩의 주표면에 고정되게 하는 어셈블리수단을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 각각의 반도체칩에 적어도 하나의 외부 및 내부코넥터 리드를 전기적으로 접속하기 위한 수단을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서, 각각의 반도체칩의 주표면 상에 배열되고, 절연부재에 인접하는 다수의 본딩패드를 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  12. 제11항에 있어서, 외부 및 내부코넥터 리드를 상기 본딩패드에 전기적으로 접속하기 위한 수단을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  13. 주표면을 갖춘 반도체칩이 제공되는 반도체장치에 있어서, 제1 및 제2표면을 갖춘 절연부재와; 각각 절연부재의 일측 엣지와 동일 높이로 배열됨과 더불어 절연부재의 제1표면에 고정되는 일단과, 상기 절연부재의 외부로 연장된 타단을 갖춘 다수의 외부코넥터 리드 및; 상기 절연부재의 적어도 제2표면이 반도체칩의 주표면에 고정되게 하는 어셈블리수단을 구비하여 구성되고; 절연부재가 외부코넥터 리드의 상기 타단을 향해 연장되어 상기 외부코넥터 리드의 바닥 표면에 존재하는 돌출부를 더 포함하는 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 절연부재가 접착형 테이프인 것을 특징으로 하는 반도체장치.
  15. 제13항에 있어서, 상기 절연부재가 열압착형 테이프인 것을 특징으로 하는 반도체장치.
  16. 제13항에 있어서, 상기 절연부재의 제1표면에 고정된 표면을 갖춘 내부코넥터 내부리드를 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서, 상기 각 내부리드가 상기 절연부재의 일측 엣지와 동일한 높이로 배열된 적어도 일단을 갖춘 것을 특징으로 하는 반도체장치.
  18. 제16항에 있어서, 상기 각 내부리드가 상기 절연부재의 적어도 일측 엣지와 동일한 높이로 배열된 한쌍의 단을 갖춘 것을 특징으로 하는 반도체장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0147259B1 (ko) * 1994-10-27 1998-08-01 김광호 적층형 패키지 및 그 제조방법
US5872398A (en) * 1996-01-11 1999-02-16 Micron Technology, Inc. Reduced stress LOC assembly including cantilevered leads
US6043558A (en) * 1997-09-12 2000-03-28 Micron Technology, Inc. IC packages including separated signal and power supply edge connections, systems and devices including such packages, and methods of connecting such packages
JP3480291B2 (ja) * 1998-01-08 2003-12-15 日立電線株式会社 半導体装置及び電子装置
JP4040484B2 (ja) 2003-01-31 2008-01-30 キヤノン株式会社 偏光分離光学系、投射型表示光学系、投射型画像表示装置および画像表示システム
JP4856863B2 (ja) 2004-09-17 2012-01-18 キヤノン株式会社 投射型画像表示装置及びそれに使用される調整方法
JP5538731B2 (ja) 2009-01-29 2014-07-02 キヤノン株式会社 積層薄膜、位相板、及び反射型液晶表示装置
KR102153159B1 (ko) * 2017-06-12 2020-09-08 매그나칩 반도체 유한회사 전력 반도체의 멀티칩 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0244746A (ja) * 1988-08-04 1990-02-14 Hitachi Ltd ウエハプローバ
JPH088330B2 (ja) * 1989-07-19 1996-01-29 日本電気株式会社 Ｌｏｃ型リードフレームを備えた半導体集積回路装置
JPH04348045A (ja) * 1990-05-20 1992-12-03 Hitachi Ltd 半導体装置及びその製造方法
JP2816239B2 (ja) * 1990-06-15 1998-10-27 株式会社日立製作所 樹脂封止型半導体装置
US5343366A (en) * 1992-06-24 1994-08-30 International Business Machines Corporation Packages for stacked integrated circuit chip cubes
US5311057A (en) * 1992-11-27 1994-05-10 Motorola Inc. Lead-on-chip semiconductor device and method for making the same

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