KR0117716Y1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR0117716Y1
KR0117716Y1 KR2019940033835U KR19940033835U KR0117716Y1 KR 0117716 Y1 KR0117716 Y1 KR 0117716Y1 KR 2019940033835 U KR2019940033835 U KR 2019940033835U KR 19940033835 U KR19940033835 U KR 19940033835U KR 0117716 Y1 KR0117716 Y1 KR 0117716Y1
Authority
KR
South Korea
Prior art keywords
chip
printed circuit
pad
circuit board
semiconductor package
Prior art date
Application number
KR2019940033835U
Other languages
English (en)
Other versions
KR960025464U (ko
Inventor
문두환
박인규
Original Assignee
황인길
아남산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 황인길, 아남산업 주식회사 filed Critical 황인길
Priority to KR2019940033835U priority Critical patent/KR0117716Y1/ko
Publication of KR960025464U publication Critical patent/KR960025464U/ko
Application granted granted Critical
Publication of KR0117716Y1 publication Critical patent/KR0117716Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 고안은 반도체칩상의 본딩패드(칩패드)주변에 인쇄회로기판을 부착하고 그 인쇄회로기판(PCB)의 패턴을 이용하여 다수의 동일신호를 하나의 리드로 전달토록 함으로써 고집적화된 반도체칩의 출력신호를 간단히 수용, 처리할 수 있도록 한 반도체 패키지에 관한 것으로, 고집적화된 반도체칩에 대응하여 리드와의 와이어본딩이 간단하게 이루어지도록 함으로써 고집적 반도체 패키지의 출현을 가능케 한 것이다.

Description

반도체 패키지
제1도는 종래 리드 온 칩 패키지의 평면 구성도.
제2도는 리드 온 칩 패키지의 단면 구성도.
제3도는 본 고안의 일실시예를 보인 반도체 패키지의 평면 구성도.
제4도는 본 고안의 타실시예를 보인 반도체 패키지의 평면 구성도.
제5도는 본 고안의 반도체 패키지 단면 구성도.
* 도면의 주요부분에 대한 부호의 설명
C : 반도체칩 CP : 칩패드
PCB : 인쇄회로기판 WD : 윈도우
IL : 내부리드
본 고안은 반도체칩상의 본딩패드(칩패드)주변에 인쇄회로기판을 부착하고, 그 인쇄회로기판의 패턴을 이용하여 다수의 동일신호를 하나의 리드로 전달되도록 함으로써 고집적화된 반도체칩의 출력신호를 간단히 수용처리할 수 있도록 한 반도체 패키지에 관한 것이다.
일반적으로 리드온 칩 패키지에서는 반도체칩상의 패드(CP)가 그 중심에 형성되어 있어 제1도와 제2도의 예시와 같이 칩패드(CP)의 위치주변부위에 내부리드(IL)를 접착테이프(AT)를 이용하여 접착하고 이 내부리드(IL)와 칩패드(CP)를 와이어(W)로 연결하여 패키지를 형성해 왔다.
이와같이 리드 온 칩 패키지에서는 반도체칩이 고집적화 되어 외부로 신호를 전달할 칩패드(CP)가 증가하게 되고 이에따라 칩패드를 수용할 리드프레임의 리드가 증가되어야 한다. 따라서, 그 크기가 한정된 반도체칩(C)의 상부에 증가된 리드를 부착하여야 하는데 반도체칩의 면적이 수적으로 증가된 리드의 면적을 수용하지 못하는 것이 현실정인 것이다.
이에, 본 고안에서는 상기의 종래 리드 온 칩 패키지가 갖는 칩패드에 대응하는 리드의 수용문제를 해결하기 위하여 안출된 것으로, 반도체칩의 중심에 형성된 칩패드의 주변에 인쇄회로기판을 부착하여 인쇄회로기판상의 패턴과 반도체칩패드를 와이어로 본딩(연결)토록 함으로써 증가된 칩패드의 신호를 용이하게 수용, 처리할 수 있는 반도체 패키지를 제공토록 한 것이다.
이하, 본 고안을 첨부예시도면에 의거 상세히 설명하면 다음과 같다.
본 고안은 반도체칩(C)의 상부중앙에 칩패드(CP)가 형성된 고집적화의 반도체 패키지를 구성함에 있어서, 반도체칩(C)의 칩패드(CP)주변부위에 인쇄회로기판(PCB)을 부착하여 상기 칩패드(CP)와 인쇄회로기판(PCB)상의 패턴 및 내부리드(IL)와의 순차적인 와이어본딩이 이루어지도록 함으로써 증가된 칩패드 및 내부리드를 간단히 수용, 처리할 수 있도록 한 것이다.
여기서 반도체칩(C)위에 부착되는 인쇄회로기판(PCB)은 제3도의 예시와 같이 중앙부분에 칩패드(CP)를 노출시키기 위한 윈도우(WD)를 형성하는 구조로 구성할 수도 있으며, 제4도의 예시와 같이 칩패드(CP)의 주변부위에 부착되는 인쇄회로기판(PCB)을 다수개 독립적으로 구성할 수가 있다. 즉, 반도체칩(C)의 중앙위치에 형성된 칩패드(CP)의 좌우로 독립된 인쇄회로기판을 부착하여 증가된 칩패드(CP) 및 내부리드(IL)를 수용케 할 수가 있는 것이다.
이와 같이 본 고안은 반도체칩(C)의 중심부에 형성된 칩패드(CP)의 주변에 인쇄회로기판(PCB)을 부착하여 이 인쇄회로기판(PCB) 패턴과 칩패드(CP)간의 와이어본딩이 이루어지도록 하고, 이 인쇄회로기판(PCB)에서 다수의 동일신호를 결합하여 하나의 패드로 신호를 인출하고, 이 인쇄회로기판(PCB)의 패드를 리드프레임의 내부리드(IL)와 와이어본딩토록 함으로써 증가된 칩패드 및 증가된 내부리드를 모두 수용, 처리할 수 있게 되는 것이다.
따라서, 본 고안에 의하면 고집적화된 반도체칩에 대응하여 리드와의 와이어본딩을 간단히 처리할 수 있어 고집적 반도체 패키지의 출현을 가능케 할 수 있는 것이다.

Claims (3)

  1. 반도체칩(C)의 상부중앙에 칩패드(CP)가 형성된 고집적화의 반도체 패키지를 구성함에 있어서, 반도체칩(C)의 칩패드(CP)주변부위에 인쇄회로기판(PCB)을 부착하여 상기 칩패드(CP)와 인쇄회로기판(PCB)상의 패턴 및 내부리드(IL)와의 순차적인 와이어본딩이 이루어지도록 함을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 반도체칩(C)위에 부착되는 인쇄회로기판(PCB)의 중앙부분에 칩패드 노출용 원도우(WD)를 형성함을 특징을 하는 반도체 패키지.
  3. 제1항에 있어서, 반도체칩(C)의 칩패드(CP)주변부위에 부착되는 인쇄회로기판(PCB)을 다수개 독립적으로 구성함을 특징으로 하는 반도체 패키지.
KR2019940033835U 1994-12-13 1994-12-13 반도체 패키지 KR0117716Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019940033835U KR0117716Y1 (ko) 1994-12-13 1994-12-13 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019940033835U KR0117716Y1 (ko) 1994-12-13 1994-12-13 반도체 패키지

Publications (2)

Publication Number Publication Date
KR960025464U KR960025464U (ko) 1996-07-22
KR0117716Y1 true KR0117716Y1 (ko) 1998-04-24

Family

ID=19401131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019940033835U KR0117716Y1 (ko) 1994-12-13 1994-12-13 반도체 패키지

Country Status (1)

Country Link
KR (1) KR0117716Y1 (ko)

Also Published As

Publication number Publication date
KR960025464U (ko) 1996-07-22

Similar Documents

Publication Publication Date Title
KR100246333B1 (ko) 비 지 에이 패키지 및 그 제조방법
US6159765A (en) Integrated circuit package having interchip bonding and method therefor
EP0720232A4 (en) MANY CHIP MODULE
JPH04307943A (ja) 半導体装置
US5399904A (en) Array type semiconductor device having insulating circuit board
JP2560805B2 (ja) 半導体装置
KR0117716Y1 (ko) 반도체 패키지
US5473188A (en) Semiconductor device of the LOC structure type having a flexible wiring pattern
US5719748A (en) Semiconductor package with a bridge for chip area connection
JPH0783035B2 (ja) 半導体装置
US5126828A (en) Wafer scale integration device
JPS6028256A (ja) 半導体装置
JPS63136657A (ja) 両面実装電子回路ユニツト
JPS62158352A (ja) 樹脂封止半導体装置
KR100216989B1 (ko) 2칩 1패키지용 리드 프레임
JPH0349255A (ja) 半導体集積回路の封止方式
JPS63141329A (ja) Ｉｃパツケ−ジ
JPH03167872A (ja) 半導体装置用リードフレーム
JP2522455B2 (ja) 半導体集積回路装置
JP2000077595A (ja) リードフレーム及び半導体集積回路装置
JPH0222886A (ja) 混成集積回路
KR0152950B1 (ko) 반도체 패키지용 리드 프레임
KR19980064432U (ko) 캐패시터 내장형 반도체 패키지
KR100567045B1 (ko) 반도체 패키지
JPH03218059A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20090213

Year of fee payment: 12

EXPY Expiration of term