KR19980082181A - 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조 및 제조방법 - Google Patents

Abstract

본 발명은 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조 및 제조방법에 관한 것으로, 리드 온 칩 타입의 반도체 패키지를 반도체칩의 크기로 형성함으로서 반도체 패키지의 크기를 축소하여 경박단소화 함은 물론, 반도체 패키지의 고집적화 및 고성능화 할 수 있도록 된 것이다.

Description

리드 온 칩 타입의 칩 스케일 반도체 패키지 구조 및 제조방법

본 발명은 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조 및 제조방법에 관한 것으로, 더욱 상세하게는 리드 온 칩 타입의 반도체 패키지를 반도체칩의 크기로 형성함으로서 반도체 패키지의 크기를 축소하여 경박단소화 함은 물론, 반도체 패키지의 고집적화 및 고성능화 할 수 있도록 된 것이다.

일반적으로 리드 온 칩 반도체 패키지는 리드프레임의 인너리드를 반도체칩의 상면에 배치하는 구조로서, 도 1에 도시된 바와 같이 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드(1')가 상면 중앙부에 배열되어 있는 반도체칩(1)과, 상기한 반도체칩(1)의 상면에 본드패드(1')의 양측으로 위치되도록 부착된 리드프레임의 인너리드(2)와, 상기한 반도체칩(1)의 신호를 외부로 전달하도록 반도체칩(1)의 본드패드(1')와 리드프레임의 인너리드(2)에 연결된 와이어(4)와, 상기한 반도체칩(1)의 회로부분과 그 외의 구성품을 외부의 산화 및 부식으로부터 보호하기 위하여 감싼 봉지재(5)와, 상기한 리드프레임의 인너리드(2)에 연장되어 봉지재(5)의 양측 하부로 절곡된 리드프레임의 아웃리드(3)로 이루어진 것이다.

이러한 종래의 리드 온 칩 반도체 패키지는 상기한 봉지재(5)가 리드프레임을 포함하여 반도체칩(1)을 감싸고 있을 뿐만 아니라, 상기한 리드프레임의 아웃리드(3)가 봉지재(5)의 양측으로 절곡되어 있음으로서 반도체 패키지의 전체적인 크기가 커지는 단점이 있었다.

또한, 이러한 리드 온 칩 반도체 패키지를 제조하기 위한 방법은, 복수개의 반도체칩(1)이 상하좌우로 반복되게 형성되어 있는 웨이퍼를 제공하는 단계와, 상기한 웨이퍼를 낱개의 반도체칩(1)으로 절단하는 단계와, 낱개로 분리된 반도체칩(1)의 상면에 리드프레임의 인너리드(2)를 부착하는 단계와, 상기한 반도체칩(1)의 신호가 외부로 전달되도록 리드프레임의 인너리드(2)와 와이어(4)로 연결하는 단계와, 상기한 반도체칩(1)의 내부회로와 그 외의 구성부품을 보호하기 위하여 봉지재(5)로 그 외부를 감싸는 단계와, 상기한 리드프레임의 인너리드(2)에 연장된 아웃 리드(3)를 봉지재의 양측 하부로 절곡하는 단계와, 상기한 단계를 거쳐 완성된 리드 온 칩 반도체 패키지의 불량을 검사하는 단계로 이루어진다.

이와같이 리드 온 칩 반도체 패키지의 제조 방법은 리드프레임의 아웃리드를 봉지재의 양측 하부로 절곡하는 단계 등에 의한 제조 방법이 복잡하고, 상기한 리드프레임의 아웃리드가 봉지재의 양측 하부로 절곡됨에 따른 반도체 패키지의 크기가 커지는 등의 단점이 있다.

본 발명의 목적은 이와같은 문제점을 해결하기 위하여 발명된 것으로서, 전자제품들이 소형화 되어가고 있는 추세에 따라 리드 온 칩 반도체 패키지의 크기를 기능 저하 없이 반도체칩의 크기로 형성하여 전자제품에 탑재시 그 탑재되는 면적을 최소화하여 제품의 소형화를 가져올 수 있는 리드 온 칩 타입의 칩 스케일 반도체 패키지의 구조 및 제조방법을 제공함에 있다.

도 1은 종래의 리드 온 칩 타입의 반도체 패키지 구조를 나타낸 단면도

도 2는 본 발명에 따른 리드 온 칩 타입의 칩 스케일 반도체 패키지의 구조를 나타낸 단면도

도 3a 내지 도 3d는 본 발명에 따른 노출단자의 여러 실시예를 나타낸 사시도

도 4a 내지 도 4f는 본 발명에 따른 리드 온 칩 타입의 칩 스케일 반도체 패키지의 제조 방법을 나타낸 도면으로서,

도 4a는 본 발명에 따른 웨이퍼의 평면도

도 4b는 본 발명에 따른 비전도성 테이프의 평면도

도 4c는 웨이퍼에 비전도성 테이프가 부착된 상태의 평면도

도 4d는 반도체칩의 본드패드와 비전도성 테이프의 패턴리드가 와이어로 본딩된 상태의 평면도

도 4e는 봉지재로 감싸진 상태를 나타낸 평면도

도 4f는 낱개의 반도체 패키지로 분리된 상태의 평면도

*도면의 주요 부분에 대한 부호의 설명*

10 - 반도체칩11 - 본드패드

20 - 비전도성 테이프21 - 리드패턴

22 - 노출단자40 - 와이어

50 - 봉지재60 - 솔더볼

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 리드 온 칩 타입의 칩 스케일 반도체 패키지의 구조를 나타낸 단면도로서, 그 구조는 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드(11)가 상면 중앙부에 배열되어 있는 반도체칩(10)과, 상기한 반도체칩(10)의 상면에 본드패드(11)의 양측으로 위치되도록 부착되며 상부에는 리드패턴(21)이 형성되고, 이 리드패턴(21)의 상부로 노출단자(22)가 부착된 비전도성 테이프(20)와, 상기한 반도체칩(10)의 신호를 외부로 전달하도록 반도체칩(10)의 본드패드(11)와 비전도성 테이프(20)의 리드패턴(21)을 연결하는 와이어(40)와, 상기한 반도체칩(10)의 회로부분과 그 외의 구성부품을 외부의 산화 및 부식으로부터 보호하기 위하여 감싼 봉지재(50)로 이루어진 것이다.

상기한 비전도성 테이프(20)의 리드패턴(21) 상부에 부착되어 있는 노출단자(22)는 일렬 또는 다수의 열로서 배열될 수 있는 것으로, 상기한 노출단자(22)는 봉지재(50)의 외부로 돌출되어 직접 입출력단자로 사용될 수 있고, 또는 상기한 노출단자(22)에 솔더볼(60)을 융착하여 이 솔더볼(60)을 입출력단자로 사용할 수 있는 것이다.

또한, 상기한 노출단자(22)의 형상은 도 3a 내지 도 3d에 도시된 바와 같이 원형 또는 사각형으로 형성될 수 있고, 이러한 형상으로 된 노출단자(22)의 중앙부에 공간(22a)을 형성하여 상기 솔더볼(60)을 융착시 솔더볼(60)의 락킹 효과를 극대화할 수 있다.

이와 같은 구조를 갖는 본 발명의 반도체 패키지는 반도체칩(10)의 상면에 리드패턴(21)이 부착된 비전도성 테이프(20)를 부착하고, 상기한 리드패턴(21)의 상부로 부착되어 있는 노출단자(22)를 이용하여 입출력 단자로 사용함으로서 반도체 패키지의 크기를 반도체칩(10)의 크기와 유사한 크기로 형성할 수 있는 것이다. 즉, 종래의 리드 온 칩 타입의 반도체 패키지에서 봉지재의 양측 하부로 절곡된 아웃리드가 필요 없음으로서 반도체 패키지의 크기를 축소시킬 수 있는 것이다.

이와같은 본 발명의 리드 온 칩 타입의 칩 스케일 반도체 패키지의 제조 방법은 도 4a 내지 도 4f에 도시된 바와 같이 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드(11)가 배열되어 있는 복수개의 반도체칩(10)이 상하좌우로 반복되게 형성되어 있는 웨이퍼(W)를 제공하는 단계와, 상기 웨이퍼(W)의 크기로 형성되고, 내부에는 복수개의 반도체칩(10)에 배열되어 있는 본드패드(11)가 오픈되도록 개방부(23)가 형성되며, 상기한 복수개의 반도체칩(10)에 대응하는 리드패턴(21)이 상부에 형성되고, 이 리드패턴(21)의 상부로 노출단자(22)가 부착되어 있는 비전도성 테이프(20)를 제공하는 단계와, 상기한 웨이퍼(W)의 상부에 상기한 비전도성 테이프(20)를 부착하는 단계와, 상기 복수개의 반도체 칩(10)에 배열되어 있는 각각의 본드패드(11)와 비전도성 테이프(20)의 리드패턴(21)을 와이어(40)로 연결하는 단계와, 상기한 반도체칩(10)의 회로 부분을 외부의 산화 및 부식으로부터 보호하도록 봉지재(50)로 감싸는 단계와, 소잉(Sawing)장비를 이용하여 웨이퍼(W) 상에 상하좌우로 반복되게 형성되어 있는 반도체칩(10)을 절단하는 단계로 이루어지는 것이다.

상기의 봉지재(50)로 감싸는 단계에서 비전도성 테이프(20)의 노출단자(22)는 상기한 봉지재(50)의 외부로 노출시키고, 이와같이 노출된 노출단자(22)에 솔더볼(60)을 융착하는 단계를 포함하여 상기한 솔더볼(60)을 입출력단자로 사용하는 것이다. 또는 상기한 노출단자(22)를 봉지재(50)의 외부로 돌출시켜 직접 입출력 단자로 사용할 수 있다.

또한, 상기한 비전도성 테이프(20)의 리드패턴(21) 상부에 부착되어 있는 노출단자(22)는 일렬 또는 다수의 열로서 배열되도록 하는 것이며, 이러한 노출단자(22)의 중앙부에는 공간(22a)을 형성하여 상기한 솔더볼(60)을 융착시킬 때 솔더볼(60)의 락킹 효과를 극대화 하는 것이다.

이와같은 제조방법에 의해 형성된 본 발명의 칩 사이즈 패키지는 종래의 리드 돈 칩 타입의 반도체 패키지의 제조 방법에서 봉지재의 양측 하부로 리드프레임의 아웃리드를 절곡하는 단계를 생략함으로서 제조 방법을 간단히 할 수 있다.

이상의 설명에서와 같이 본 발명에 의하면, 리드 온 칩 타입의 반도체 패키지를 기능 저하 없이 반도체칩의 크기로 형성함으로서 전자제품에 탑재시 그 탑재되는 면적을 최소화하여 제품의 소형화를 가져올 수 있는 잇점이 있는 것이다.

Claims (9)

1. 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드가 상면 중앙부에 배열되어 있는 반도체칩과, 상기한 반도체칩의 상면에 본드패드의 양측으로 위치되도록 상부에는 리드패턴이 형성되고, 이 리드패턴의 상부로 노출단자가 부착된 비전도성 테이프와, 상기한 반도체칩의 신호를 외부로 전달하도록 반도체칩의 본드패드와 비전도성 테이프의 리드패턴을 연결하는 와이어와, 상기한 반도체칩의 회로부분과 그 외의 구성부품을 외부의 산화 및 부식으로부터 보호하기 위하여 감싼 봉지재로 이루어진 것을 특징으로 하는 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조.
2. 청구항 1에 있어서, 상기한 노출단자는 봉지재의 외부로 돌출된 것을 특징으로 하는 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조.
3. 청구항 1에 있어서, 상기한 노출단자는 봉지재의 외부로 노출되어 솔더볼이 융착된 것을 특징으로 하는 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조.
4. 청구항 3에 있어서, 상기한 노출단자의 중앙부에는 공간이 형성된 것을 특징으로 하는 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조.
5. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기한 노출단자는 일렬 또는 다수의 열로서 배열된 것을 특징으로 하는 리드 온 칩 타입의 칩 스케일 만도체 패키지 구조.
6. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기한 노출단자는 원형 또는 사각형상으로 형성된 것을 특징으로 하는 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조.
7. 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드가 배열되어 있는 복수개의 반도체칩이 상하좌우로 반복되게 형성되어 있는 웨이퍼를 제공하는 단계와, 상기 웨이퍼의 크기로 형성되고, 내부에는 복수개의 반도체칩에 배열되어 있는 본드패드가 오픈되는 개방부가 형성되며, 상기한 복수개의 반도체칩에 대응하는 리드패턴이 상부에 형성되고, 이 리드패턴의 상부로 노출단자가 부착되어 있는 비전도성 테이프를 제공하는 단계와, 상기한 웨이퍼의 상부에 상기한 비전도성 테이프를 부착하는 단계와, 상기 복수개의 반도체칩에 배열되어 있는 각각의 본드패드와 비전도성 테이프의 리드패턴을 와이어로 연결하는 단계와, 상기한 반도체칩의 회로 부분을 외부의 산화 및 부식으로부터 보호하도록 봉지재로 감싸는 단계와, 소잉(Sawing)장비를 이용하여 웨이퍼 상에 상하좌우로 반복되게 형성되어 있는 반도체칩을 절단하는 단계로 이루어진 것을 특징으로 하는 리드 온 칩 타입의 칩 스케일 반도체 패키지 제조방법.
8. 청구항 7에 있어서, 상기의 봉지재로 감싸는 단계에서 노출단자는 상기한 봉지재의 외부로 노출시키고, 노출된 노출단자에 솔더볼을 융착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리드 온 칩 타입의 칩 스케일 반도체 패키지 제조방법.
9. 청구항 7에 있어서, 상기의 봉지재로 감싸는 단계에서 노출단자는 상기한 봉지재의 외부로 돌출되도록 감싸는 것을 특징으로 하는 리드 온 칩 타입의 칩 스케일 반도체 패키지 제조방법.