JPH07312412A - 半導体モジュールおよびその組立方法 - Google Patents
半導体モジュールおよびその組立方法Info
- Publication number
- JPH07312412A JPH07312412A JP6104184A JP10418494A JPH07312412A JP H07312412 A JPH07312412 A JP H07312412A JP 6104184 A JP6104184 A JP 6104184A JP 10418494 A JP10418494 A JP 10418494A JP H07312412 A JPH07312412 A JP H07312412A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- circuit devices
- semiconductor
- semiconductor module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 プリント基板に反りが発生しない積層構造の
半導体モジュールを提供する。 【構成】 アウターリード２ａ，３ａが相互に反対方向
となるガルウィング状に形成されて積層された一対の半
導体集積回路装置２，３と、貫通孔４ａが開設されたプ
リント基板４とからなり、一対の半導体集積回路装置
２，３のそれぞれのアウターリード２ａ，３ａが重ね合
わされるとともに半導体集積回路装置２，３の一方が貫
通孔４ａに位置されてプリント基板４に実装されるた半
導体モジュール１とする。これによれば、一対の半導体
集積回路装置２，３のアウターリード２ａ，３ａが重ね
合わされた状態でプリント基板４に装着されるので、実
装時におけるはんだリフローを１回とすることができ、
半導体モジュール１全体としての厚みを薄くすることも
できる。
半導体モジュールを提供する。 【構成】 アウターリード２ａ，３ａが相互に反対方向
となるガルウィング状に形成されて積層された一対の半
導体集積回路装置２，３と、貫通孔４ａが開設されたプ
リント基板４とからなり、一対の半導体集積回路装置
２，３のそれぞれのアウターリード２ａ，３ａが重ね合
わされるとともに半導体集積回路装置２，３の一方が貫
通孔４ａに位置されてプリント基板４に実装されるた半
導体モジュール１とする。これによれば、一対の半導体
集積回路装置２，３のアウターリード２ａ，３ａが重ね
合わされた状態でプリント基板４に装着されるので、実
装時におけるはんだリフローを１回とすることができ、
半導体モジュール１全体としての厚みを薄くすることも
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体モジュールおよび
その組立方法に関し、特にアウターリードがガルウィン
グ状に形成されたパッケージ構造を有する半導体集積回
路装置の高密度実装について有効な技術に関する。
その組立方法に関し、特にアウターリードがガルウィン
グ状に形成されたパッケージ構造を有する半導体集積回
路装置の高密度実装について有効な技術に関する。
【０００２】
【従来の技術】特にＤＲＡＭ、ＳＲＡＭと称される半導
体メモリにおいて、アウターリードがガルウィング状に
形成された半導体集積回路装置が高密度に実装された半
導体モジュール１１としては、図２に示すように、両面
に配線パターンが形成されたプリント基板１４の表裏面
のそれぞれに半導体集積回路装置１２，１３を実装する
手法、すなわち積層実装構造が、たとえば特開昭６０−
２００５９９号公報によって知られている。
体メモリにおいて、アウターリードがガルウィング状に
形成された半導体集積回路装置が高密度に実装された半
導体モジュール１１としては、図２に示すように、両面
に配線パターンが形成されたプリント基板１４の表裏面
のそれぞれに半導体集積回路装置１２，１３を実装する
手法、すなわち積層実装構造が、たとえば特開昭６０−
２００５９９号公報によって知られている。
【０００３】このような積層実装構造の半導体モジュー
ル１１によれば、まずプリント基板１４の一方面に対し
て一方の半導体集積回路装置１２をはんだ付けし、次に
反対面に他方の半導体集積回路装置１３をはんだ付けを
することとなる。
ル１１によれば、まずプリント基板１４の一方面に対し
て一方の半導体集積回路装置１２をはんだ付けし、次に
反対面に他方の半導体集積回路装置１３をはんだ付けを
することとなる。
【０００４】
【発明が解決しようとする課題】しかし、昨今の半導体
集積回路装置におけるリードピッチのファイン化やこの
半導体集積回路装置１２，１３が搭載されるプリント基
板１４の薄型化に伴い、上記のような積層実装構造では
はんだリフローを２回行う必要が生じ、そのためにプリ
ント基板１４に反りが発生することとなる。そして、こ
の反りはプリント基板１４に形成された配線の断線原因
となるのみならず、装着された半導体集積回路装置１
２，１３のアウターリード１２ａ，１３ａがプリント基
板１４から離反するというはんだ付け不良を引き起こす
ことにもなる。
集積回路装置におけるリードピッチのファイン化やこの
半導体集積回路装置１２，１３が搭載されるプリント基
板１４の薄型化に伴い、上記のような積層実装構造では
はんだリフローを２回行う必要が生じ、そのためにプリ
ント基板１４に反りが発生することとなる。そして、こ
の反りはプリント基板１４に形成された配線の断線原因
となるのみならず、装着された半導体集積回路装置１
２，１３のアウターリード１２ａ，１３ａがプリント基
板１４から離反するというはんだ付け不良を引き起こす
ことにもなる。
【０００５】また、はんだリフローを２回行うことは実
装作業効率の点からして望ましいものではなく、これが
１回で済むことになれば大幅な効率改善につながること
になる。
装作業効率の点からして望ましいものではなく、これが
１回で済むことになれば大幅な効率改善につながること
になる。
【０００６】ところで、今日の半導体モジュール１１に
対する市場のニーズの一つは小型化、薄型化にあるが、
前記のような積層実装構造では２つの半導体集積回路装
置１２，１３の厚みとプリント基板１４の厚みとが必要
になり、薄型化には一定の限界がある。
対する市場のニーズの一つは小型化、薄型化にあるが、
前記のような積層実装構造では２つの半導体集積回路装
置１２，１３の厚みとプリント基板１４の厚みとが必要
になり、薄型化には一定の限界がある。
【０００７】そこで、本発明の目的は、半導体集積回路
装置が装着されるプリント基板に反りが発生しない積層
実装構造の半導体モジュールに関する技術を提供するこ
とにある。
装置が装着されるプリント基板に反りが発生しない積層
実装構造の半導体モジュールに関する技術を提供するこ
とにある。
【０００８】本発明の他の目的は、実装作業効率を向上
させることのできる積層実装構造の半導体モジュールに
関する技術を提供することにある。
させることのできる積層実装構造の半導体モジュールに
関する技術を提供することにある。
【０００９】本発明のさらに他の目的は、一層の薄型化
を実現することのできる積層実装構造の半導体モジュー
ルに関する技術を提供することにある。
を実現することのできる積層実装構造の半導体モジュー
ルに関する技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
【００１２】すなわち、本発明に係る半導体モジュール
は、アウターリードが相互に反対方向となるガルウィン
グ状に形成されて積層された一対の半導体集積回路装置
と、貫通孔が開設されたプリント基板とからなり、一対
の半導体集積回路装置のそれぞれのアウターリードが重
ね合わされるとともに半導体集積回路装置の一方が貫通
孔に位置されてプリント基板に実装されたものである。
この場合において、前記の半導体集積回路装置は、ＴＳ
ＯＰあるいはＴＱＦＰとすることができる。
は、アウターリードが相互に反対方向となるガルウィン
グ状に形成されて積層された一対の半導体集積回路装置
と、貫通孔が開設されたプリント基板とからなり、一対
の半導体集積回路装置のそれぞれのアウターリードが重
ね合わされるとともに半導体集積回路装置の一方が貫通
孔に位置されてプリント基板に実装されたものである。
この場合において、前記の半導体集積回路装置は、ＴＳ
ＯＰあるいはＴＱＦＰとすることができる。
【００１３】また、本発明に係る半導体モジュールの組
立方法は、アウターリードが向かい合うように重ね合わ
せて積層された一対の半導体集積回路装置を用意し、貫
通孔が開設されたプリント基板を用意し、半導体集積回
路装置の一方を貫通孔内に位置決めさせ、はんだリフロ
ーにより一対の半導体集積回路装置をプリント基板に実
装するものである。
立方法は、アウターリードが向かい合うように重ね合わ
せて積層された一対の半導体集積回路装置を用意し、貫
通孔が開設されたプリント基板を用意し、半導体集積回
路装置の一方を貫通孔内に位置決めさせ、はんだリフロ
ーにより一対の半導体集積回路装置をプリント基板に実
装するものである。
【００１４】
【作用】上記した手段によれば、一対の半導体集積回路
装置の一方がプリント基板に開設された貫通孔内に位置
することとなり、半導体モジュール全体としての厚みを
薄くすることができる。
装置の一方がプリント基板に開設された貫通孔内に位置
することとなり、半導体モジュール全体としての厚みを
薄くすることができる。
【００１５】また、一対の半導体集積回路装置のアウタ
ーリードが重ね合わされた状態でプリント基板に装着さ
れるので、実装時におけるはんだリフローを１回とする
ことができる。
ーリードが重ね合わされた状態でプリント基板に装着さ
れるので、実装時におけるはんだリフローを１回とする
ことができる。
【００１６】
【実施例】以下、本発明の実施例を、図面に基づいて詳
細に説明する。
細に説明する。
【００１７】図１は本発明の一実施例である半導体モジ
ュールを示す断面図である。
ュールを示す断面図である。
【００１８】本実施例の半導体モジュール１は、たとえ
ばメモリの如く同一機能、同一容量を有する一対の半導
体集積回路装置２，３と、この半導体集積回路装置２，
３が装着されるプリント基板４とから構成されるもので
ある。
ばメモリの如く同一機能、同一容量を有する一対の半導
体集積回路装置２，３と、この半導体集積回路装置２，
３が装着されるプリント基板４とから構成されるもので
ある。
【００１９】半導体集積回路装置２，３は、アウターリ
ード２ａ，３ａがガルウィング状に形成された面実装形
のパッケージ構造を有する、たとえば２方向リードのＴ
ＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａ
ｃｋａｇｅ）タイプのものである。
ード２ａ，３ａがガルウィング状に形成された面実装形
のパッケージ構造を有する、たとえば２方向リードのＴ
ＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａ
ｃｋａｇｅ）タイプのものである。
【００２０】一対の半導体集積回路装置２，３のうち、
図面上方に位置する半導体集積回路装置２のアウターリ
ード２ａは順方向、すなわち本体２ｂの側面から下方に
屈折され、図面下方に位置する半導体集積回路装置３の
アウターリード３ａは逆方向、すなわち本体３ｂの側面
から上方に屈折され、双方の共通したアウターリード２
ａ，３ａが相互に反対方向とされている。そして、相互
に向かい合うようにしてアウターリード２ａ，３ａ同士
が重ね合わされて共通に接続され、一対の半導体集積回
路装置２，３が積層されている。なお、それぞれの半導
体集積回路装置２，３における独立のコントロールピン
（図示せず）はそれぞれ独立に接続され、共通には接続
されていない。
図面上方に位置する半導体集積回路装置２のアウターリ
ード２ａは順方向、すなわち本体２ｂの側面から下方に
屈折され、図面下方に位置する半導体集積回路装置３の
アウターリード３ａは逆方向、すなわち本体３ｂの側面
から上方に屈折され、双方の共通したアウターリード２
ａ，３ａが相互に反対方向とされている。そして、相互
に向かい合うようにしてアウターリード２ａ，３ａ同士
が重ね合わされて共通に接続され、一対の半導体集積回
路装置２，３が積層されている。なお、それぞれの半導
体集積回路装置２，３における独立のコントロールピン
（図示せず）はそれぞれ独立に接続され、共通には接続
されていない。
【００２１】プリント基板４には貫通孔４ａが開設され
ており、下方の半導体集積回路装置３がこの貫通孔４ａ
に位置するようにしてプリント基板４にはんだ付けされ
ている。
ており、下方の半導体集積回路装置３がこの貫通孔４ａ
に位置するようにしてプリント基板４にはんだ付けされ
ている。
【００２２】本実施例に示す半導体モジュール１によれ
ば、アウターリード２ａ，３ａが重ね合わされ、接着剤
によりこれが仮固定され、次に図面下方の半導体集積回
路装置３が貫通孔４ａに位置された状態で一対の半導体
集積回路装置２，３がプリント基板４に装着されるの
で、実装時におけるはんだリフローが１回で足りること
となる。したがって、プリント基板４の反りが未然に防
止され、プリント基板４に形成された配線（図示せず）
の断線やプリント基板４にはんだ付けされたアウターリ
ード２ａ，３ａが離反するというはんだ付け不良が発生
することがない。
ば、アウターリード２ａ，３ａが重ね合わされ、接着剤
によりこれが仮固定され、次に図面下方の半導体集積回
路装置３が貫通孔４ａに位置された状態で一対の半導体
集積回路装置２，３がプリント基板４に装着されるの
で、実装時におけるはんだリフローが１回で足りること
となる。したがって、プリント基板４の反りが未然に防
止され、プリント基板４に形成された配線（図示せず）
の断線やプリント基板４にはんだ付けされたアウターリ
ード２ａ，３ａが離反するというはんだ付け不良が発生
することがない。
【００２３】また、本実施例の半導体モジュール１によ
れば、半導体集積回路装置２，３をプリント基板４に実
装するためのはんだリフローの回数を従来の２回から１
回に低減することができるので、実装作業効率を大幅に
向上させることができる。
れば、半導体集積回路装置２，３をプリント基板４に実
装するためのはんだリフローの回数を従来の２回から１
回に低減することができるので、実装作業効率を大幅に
向上させることができる。
【００２４】さらに、下方の半導体集積回路装置３がプ
リント基板４に開設された貫通孔４ａに位置することと
なるので、プリント基板４の両面に実装した場合に比べ
て厚みを薄くすることができ、半導体モジュール１の薄
型化を実現することができる。
リント基板４に開設された貫通孔４ａに位置することと
なるので、プリント基板４の両面に実装した場合に比べ
て厚みを薄くすることができ、半導体モジュール１の薄
型化を実現することができる。
【００２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００２６】たとえば、本実施例においては図面下方の
半導体集積回路装置３、すなわちアウターリード３ａが
本体３ｂの側面から上方に屈折された半導体集積回路装
置３がプリント基板４の貫通孔４ａに位置することとさ
れているが、逆に、アウターリード２ａが下方に屈折さ
れた半導体集積回路装置２を貫通孔４ａに位置させるこ
ともできる。したがって、積層された半導体集積回路装
置２，３の何れか一方が貫通孔４ａに位置されていれば
よい。
半導体集積回路装置３、すなわちアウターリード３ａが
本体３ｂの側面から上方に屈折された半導体集積回路装
置３がプリント基板４の貫通孔４ａに位置することとさ
れているが、逆に、アウターリード２ａが下方に屈折さ
れた半導体集積回路装置２を貫通孔４ａに位置させるこ
ともできる。したがって、積層された半導体集積回路装
置２，３の何れか一方が貫通孔４ａに位置されていれば
よい。
【００２７】また、本実施例の半導体モジュール１とし
て構成される半導体集積回路装置２，３はＴＳＯＰタイ
プのパッケージ構造を有しているが、ガルウィング状の
リードを有する面実装形のパッケージ構造のものであれ
ば足り、たとえばＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ
Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ ＱｕａｄＦ
ｌａｔ Ｐａｃｋａｇｅ）、ＱＦＰ（Ｑｕａｄ Ｆｌａ
ｔ Ｐａｃｋａｇｅ）タイプの各半導体集積回路装置を
装着することが可能である。なお、半導体モジュール１
の薄型化の観点からすると、ＴＳＯＰタイプおよびＴＱ
ＦＰタイプの半導体集積回路装置を装着することがが望
ましい。
て構成される半導体集積回路装置２，３はＴＳＯＰタイ
プのパッケージ構造を有しているが、ガルウィング状の
リードを有する面実装形のパッケージ構造のものであれ
ば足り、たとえばＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ
Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ ＱｕａｄＦ
ｌａｔ Ｐａｃｋａｇｅ）、ＱＦＰ（Ｑｕａｄ Ｆｌａ
ｔ Ｐａｃｋａｇｅ）タイプの各半導体集積回路装置を
装着することが可能である。なお、半導体モジュール１
の薄型化の観点からすると、ＴＳＯＰタイプおよびＴＱ
ＦＰタイプの半導体集積回路装置を装着することがが望
ましい。
【００２８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
【００２９】(1).すなわち、本発明の半導体モジュール
によれば、一対の半導体集積回路装置のアウターリード
が重ね合わされた状態でプリント基板に装着されている
ので、実装時におけるはんだリフローが１回で足りるこ
ととなる。
によれば、一対の半導体集積回路装置のアウターリード
が重ね合わされた状態でプリント基板に装着されている
ので、実装時におけるはんだリフローが１回で足りるこ
ととなる。
【００３０】(2).上記(1) によって、有害なプリント基
板の反りが未然に防止されことになり、プリント基板に
形成された配線の断線やアウターリード離反とのはんだ
付け不良が阻止され部品搭載精度が安定する。
板の反りが未然に防止されことになり、プリント基板に
形成された配線の断線やアウターリード離反とのはんだ
付け不良が阻止され部品搭載精度が安定する。
【００３１】(3).上記(1) および(2) によって、半導体
モジュール自体の歩留まりが向上し、コストダウンを図
ることが可能になる。
モジュール自体の歩留まりが向上し、コストダウンを図
ることが可能になる。
【００３２】(4).また、(1) に記載したように、はんだ
リフローの回数を従来の２回から１回に低減することが
できるので、実装作業効率を大幅に向上させることがで
き、この点からも半導体モジュールのコストダウンを図
ることができる。
リフローの回数を従来の２回から１回に低減することが
できるので、実装作業効率を大幅に向上させることがで
き、この点からも半導体モジュールのコストダウンを図
ることができる。
【００３３】(5).さらに、一対の半導体集積回路装置の
一方がプリント基板に開設された貫通孔に位置すること
となるので、両面実装の場合に比べて厚みを薄くするこ
とができ、半導体モジュールの薄型化を実現することが
できる。
一方がプリント基板に開設された貫通孔に位置すること
となるので、両面実装の場合に比べて厚みを薄くするこ
とができ、半導体モジュールの薄型化を実現することが
できる。
【図１】本発明の一実施例による半導体モジュールを示
す断面図である。
す断面図である。
【図２】本発明者によって検討された半導体モジュール
を示す断面図である。
を示す断面図である。
【符号の説明】 １ 半導体モジュール ２ 半導体集積回路装置 ２ａ アウターリード ２ｂ 本体 ３ 半導体集積回路装置 ３ａ アウターリード ３ｂ 本体 ４ プリント基板 ４ａ 貫通孔 １１ 半導体モジュール １２ 半導体集積回路装置 １２ａ アウターリード １３ 半導体集積回路装置 １３ａ アウターリード １４ プリント基板
Claims (4)
- 【請求項１】 アウターリードが相互に反対方向となる
ガルウィング状に形成されて積層された一対の半導体集
積回路装置と、貫通孔が開設されたプリント基板とから
なり、一対の前記半導体集積回路装置のそれぞれの前記
アウターリードが重ね合わされるとともに一対の前記半
導体集積回路装置の一方が前記貫通孔内に位置されて前
記プリント基板に実装されることを特徴とする半導体モ
ジュール。 - 【請求項２】 前記半導体集積回路装置は、ＴＳＯＰで
あることを特徴とする請求項１記載の半導体モジュー
ル。 - 【請求項３】 前記半導体集積回路装置は、ＴＱＦＰで
あることを特徴とする請求項１記載の半導体モジュー
ル。 - 【請求項４】 アウターリードが向かい合うように重ね
合わせて積層された一対の半導体集積回路装置を用意
し、貫通孔が開設されたプリント基板を用意し、前記半
導体集積回路装置の一方を前記貫通孔内に位置決めし、
はんだリフローにより一対の前記半導体集積回路装置を
前記プリント基板に実装することを特徴とする半導体モ
ジュールの組立方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6104184A JPH07312412A (ja) | 1994-05-18 | 1994-05-18 | 半導体モジュールおよびその組立方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6104184A JPH07312412A (ja) | 1994-05-18 | 1994-05-18 | 半導体モジュールおよびその組立方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312412A true JPH07312412A (ja) | 1995-11-28 |
Family
ID=14373917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6104184A Pending JPH07312412A (ja) | 1994-05-18 | 1994-05-18 | 半導体モジュールおよびその組立方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07312412A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007093709A1 (fr) * | 2006-02-16 | 2007-08-23 | Valeo Systemes De Controle Moteur | Procede de fabrication d'un module electronique par fixation sequentielle des composants. |
| CN102625594A (zh) * | 2011-01-27 | 2012-08-01 | 曹先国 | 集成电路块在印刷电路板上的安装焊接方法 |
-
1994
- 1994-05-18 JP JP6104184A patent/JPH07312412A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007093709A1 (fr) * | 2006-02-16 | 2007-08-23 | Valeo Systemes De Controle Moteur | Procede de fabrication d'un module electronique par fixation sequentielle des composants. |
| US8468691B2 (en) | 2006-02-16 | 2013-06-25 | Valeo Systemes De Controle Moteur | Method for producing an electronic module by means of sequential fixation of the components, and corresponding production line |
| EP2787797A1 (fr) * | 2006-02-16 | 2014-10-08 | Valeo Systèmes de Contrôle Moteur | Procédé de fabrication d'un module électronique par fixation séquentielle des composants. |
| CN102625594A (zh) * | 2011-01-27 | 2012-08-01 | 曹先国 | 集成电路块在印刷电路板上的安装焊接方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5801438A (en) | Semiconductor device mounting and multi-chip module | |
| JP2568748B2 (ja) | 半導体装置 | |
| JPH07326644A (ja) | テープキャリアおよびこれを用いた半導体デバイス の実装構造 | |
| JPH0677644A (ja) | 三次元構造電子部品の端子部形成方法 | |
| JPH07312412A (ja) | 半導体モジュールおよびその組立方法 | |
| US6538310B2 (en) | LSI package with internal wire patterns to connect and mount bare chip to substrate | |
| JPS63136657A (ja) | 両面実装電子回路ユニツト | |
| JP3227930B2 (ja) | 複合半導体装置及びその製造方法 | |
| JP2705468B2 (ja) | 混成集積回路装置 | |
| JPS60160641A (ja) | リ−ドレスパツケ−ジｉｃの基板実装方法 | |
| JPH0629421A (ja) | 電子部品搭載用基板 | |
| JPH01304795A (ja) | プリント板の配線方法 | |
| JP2783075B2 (ja) | 集積回路パッケージ組立体 | |
| JPH0645763A (ja) | 印刷配線板 | |
| JPH05251840A (ja) | 半導体装置モジュール | |
| JPS60200559A (ja) | メモリモジュール | |
| KR20020028473A (ko) | 적층 패키지 | |
| JP2777114B2 (ja) | テープキャリア | |
| JPH0414859A (ja) | 電子部品のリード端子構造 | |
| JPH05335437A (ja) | 半導体装置 | |
| JPH04181748A (ja) | Ｔａｂテープ | |
| JPH1065087A (ja) | モジュールｉ／ｏリード構造 | |
| JPH02122694A (ja) | Ｓｏｐ型ｓｍｄの両面実装プリント板 | |
| JPH04284662A (ja) | 半導体モジュールの実装構造 | |
| JPH0828393B2 (ja) | 電子装置 |