CN101359908A - 基于可编程穿越门的逻辑元件 - Google Patents
基于可编程穿越门的逻辑元件 Download PDFInfo
- Publication number
- CN101359908A CN101359908A CNA200810145354XA CN200810145354A CN101359908A CN 101359908 A CN101359908 A CN 101359908A CN A200810145354X A CNA200810145354X A CN A200810145354XA CN 200810145354 A CN200810145354 A CN 200810145354A CN 101359908 A CN101359908 A CN 101359908A
- Authority
- CN
- China
- Prior art keywords
- input
- mentioned
- door
- passing
- logic element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 230000009977 dual effect Effects 0.000 claims description 9
- 230000011664 signaling Effects 0.000 claims description 4
- 230000008676 import Effects 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 32
- 230000006870 function Effects 0.000 abstract description 28
- 238000010276 construction Methods 0.000 abstract 1
- 230000003068 static effect Effects 0.000 description 37
- 230000008859 change Effects 0.000 description 18
- 238000005516 engineering process Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 238000013461 design Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000004891 communication Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 230000018109 developmental process Effects 0.000 description 5
- 102000000582 Retinoblastoma-Like Protein p107 Human genes 0.000 description 4
- 108010002342 Retinoblastoma-Like Protein p107 Proteins 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Images
Landscapes
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开一种基于可编程穿越门的逻辑元件，其中一种基于可编程穿越门的逻辑元件，用以提供至少一布尔函数，包括：一第一穿越门，用以接收一第一输入；一第二穿越门，用以接收一第二输入；以及一第三输入及一第三输入互补信号，耦接至上述第一穿越门及上述第二穿越门，作为多个门控制信号，其中上述第一穿越门及上述第二穿越门的输出形成一联合输出，且编程上述第一输入、上述第二输入、及上述第三输入以提供一双输入布尔函数。本发明使不是为特定目的而配置的构建块可使用于诸如一般存储器及/或仅改变一些掩模的一般逻辑等一般性目的。
Description
本发明为申请号为“200610077245.X”且发明名称为“可配置逻辑存储块及基于可编程穿越门的逻辑元件”的中国申请的分案。
技术领域
本发明涉及一种半导体元件，特别是涉及一种可在工艺最后部分进行定制化的配置的可编程逻辑(programmable logic)及存储元件，因而减少了设计成本以及上市时间。
背景技术
在当今移动计算高度发展的时代，消费者越来越要求多样化的复杂功能，而仅消耗较少的电源。为了将如此众多的功能尽量整合至最小且电源利用最有效率的集成电路(integrated circuit；IC)中，半导体制造商一般使用标准的或定制化的元件，以提供整个集成电路预先设计好的功能以及有效利用电源的功能。
有关于标准的或定制化的元件的一议题是上述元件包括具有特殊功能的固线式(hardwired)元件。因此，无法更进一步地变更。随着制造成本愈趋昂贵以及上市时间愈趋紧迫，即使固线式元件也需要某种程度的配置。
近来由于技术进步，使得半导体制造商能够将一些可编程技术应用至集成电路。举例说来，半导体制造商将最近发展的高复杂度可编程逻辑元件(Complex Programmable Logic Device；CPLD)(以下皆以CPLD表示)以及现场可编程门阵列(Field-Programmable Gate Array；FPGA)(以下皆以FPGA表示)等技术应用至整个集成电路。然而，本领域的技术人员应该清楚，与标准元件相比，上述技术并未有效利用晶片空间，且呈现较差的效能。举例说来，因为FPGA一般需要40倍的空间，而且效能较标准元件低20％至30％。相对而言，CPLD具有稍好的空间利用性以及效能评价。尽管，CPLD对于可配置的弹性较FPGA差，但是当所设计集成电路中嵌入式逻辑的尺寸很小，CPLD便是较佳选择。然而，CPLD的构建块(building block)仅使用于简单及小型的逻辑设计中，而且若CPLD的构建块一开始不是为使用而设计的，在设计步骤完成后便不能再用。
另一传统技术是将定制化元件嵌入于诸如CPLD以及FPGA等可编程元件。上述定制化元件仍提供固定的以及特殊的功能，但是仍由可编程元件所主导。然而，目前以相反方式操作(亦即将可编程元件或存储器嵌入于标准/定制化元件)既无效亦无效率。
因此需要采用额外的标准设计方法改善其可配置性，以使非为特定目的而配置的构建块可使用于诸如一般存储器及/或仅具有一些可定制化掩模层的一般逻辑等一般性目的。
发明内容
如上所述，本发明的目的是提供能够改善集成电路的可配置性的多种系统以及方法，以使不是为特定目的而配置的构建块可使用于诸如一般存储器及/或仅改变一些掩模的一般逻辑等一般性目的。
在本发明的第一实施例中，公开一种可配置逻辑存储块(configurablelogic and memory block；CLMB)(以下皆以CLMB表示)。CLMB可具有多个存储单元、一写入控制输入、以及一读取控制输入。当仅使用一控制输入时，CLMB如同静态随机存取存储器(SRAM)。若同时存取读取控制输入以及写入控制输入，CLMB便为双端口静态随机存取存储器。若利用写入控制输入将数据配置至单元，然后利用读取控制输入来存取数据，而且输出设置有NOR门，CLMB便如同具有静态随机存取存储器的可配置的可编程逻辑元件(PLD)。利用输入及输出配置，仅需改变一些掩模，CLMB可被用以完成SRAM、双端口静态随机存取存储器、可编程逻辑元件、CPLD、或上述元件的组合等，因而降低了开发时间及成本。
在本发明的第二实施例中，公开一种利用穿越门(pass gate)完成不同的布尔逻辑函数(Boolean logic function)的可配置的逻辑元件。此设计方法可被用以完成比FPGA更有效率以及更快速的逻辑。可重配置逻辑系统通过相互耦接的掩模完成多个逻辑或布尔运算，来进行编程。因为上述新的编程掩模可在工艺最后部分进行，定制化并不会增加实质上的开发时间以及成本。
根据本发明的第一实施例，提供一种可配置逻辑存储块，包括：至少一静态随机存取存储单元；一第一输出模块，当上述可配置逻辑存储块用作一静态随机存取存储器时，通过读取上述至少一静态随机存取存储单元来产生一第一输出；以及一第二输出模块，当上述可配置逻辑存储块用作一可编程逻辑单元时，通过读取上述至少一静态随机存取存储单元来产生一第二输出，其中耦接至上述静态随机存取存储单元的至少一位线上的数据可通过控制而馈入上述第一输出模块以及上述第二输出模块。
根据本发明的第二实施例，提供一种基于可编程穿越门的逻辑元件，用以提供至少一布尔函数，包括：一第一穿越门，用以接收一第一输入；一第二穿越门，用以接收一第二输入；以及一第三输入及一第三输入互补信号，耦接至上述第一穿越门及上述第二穿越门，作为多个门控制信号，其中上述第一穿越门及上述第二穿越门的输出形成一联合输出，且编程上述第一输入、上述第二输入、及上述第三输入以提供一双输入布尔函数。
根据本发明的另一实施例，提供一种基于可编程穿越门的逻辑元件，用以提供至少一布尔函数，包括：一第一穿越门，用以接收一第一输入；一第二穿越门，用以接收一第二输入；以及一第三输入及一第三输入互补信号，耦接至上述第一穿越门及上述第二穿越门，作为多个门控制信号，其中上述第一穿越门与上述第二穿越门的输出形成一联合输出，且编程上述第一输入、上述第二输入、与上述第三输入以提供一双输入布尔函数，以及其中上述布尔函数通过利用多个金属或导孔连线的掩模编程，选择性地利用一正电压、一接地信号、一第一输入信号及一第二输入信号以及分别与上述第一输入信号及上述第二输入信号互补的一第一输入互补信号及一第二输入互补信号，来耦接上述第一输入、上述第二输入、及上述第三输入。
本发明的构造与操作方法，及其附加的目的与优点，可从下列具体实施例的说明并配合附图，来充分了解。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：
附图说明
图1A显示根据本发明的第一实施例所述的嵌入式存储元件。
图1B至图1D显示根据本发明的第一实施例所述的可编程阵列逻辑以及可编程逻辑阵列。
图2A显示根据本发明的第一实施例所述具有阵列维度为2x2的四个嵌入式存储元件的第一变化例。
图2B显示根据本发明的第一实施例所述具有阵列维度为2x2的四个嵌入式存储元件的第二变化例。
图2C显示根据本发明的第一实施例所述具有阵列维度为2x2的四个嵌入式存储元件的第三变化例。
图3A显示根据本发明的第二实施例所述的可配置逻辑元件。
图3B显示根据本发明的第二实施例所述的可配置2-输入逻辑元件完成的部分逻辑列表。
图4A显示根据本发明的第二实施例所述的可配置逻辑元件的第一变化例。
图4B显示根据本发明的第二实施例所述的可配置逻辑元件的第二变化例。
图4C显示根据本发明的第二实施例所述的可配置逻辑元件的第三变化例。
图4D显示根据本发明的第二实施例所述的可配置逻辑元件的第四变化例。
图5显示根据本发明的第二实施例所述可具有逻辑信号的全域绕线的金属或导孔内连线的二维切换阵列。
其中，附图标记说明如下：
100 可配置逻辑存储块(configurable logic and memory block；CLMB)；
102、104、106、108 标准存储单元；
110 静态随机存取存储器输出模块；
112 可编程逻辑元件输出模块；
202 具有阵列维度为2x2的四个嵌入式存储元件的第一变化例；
204、212、216 元件；
206、208 总线；
210 具有阵列维度为2x2的四个嵌入式存储元件的第二变化例；
214 具有阵列维度为2x2的四个嵌入式存储元件的第三变化例；
300 可配置逻辑元件；
302 以可配置逻辑元件完成的部分逻辑列表；
402 可配置逻辑元件的第一变化例；
404 可配置逻辑元件的第二变化例；
406 可配置逻辑元件的第三变化例；
408 可配置逻辑元件的第四变化例；
410、506 导孔内连线；
500 切换阵列；
502 水平金属内连线；
504 垂直金属内连线；
A、B 单元；
F 输出；
I0、I1、C 输入；
RBL0、RBL1 读取位线；
RWL0、RWL1 读取字线；
RYS0、RYS1 读取命令线；
WBL0、WBL1 写入位线；
WWL0、WWL1 写入字线；
WYS0、WYS1 写入命令线。
具体实施方式
本发明提供多种方法改善集成电路的可配置性，以使不是为特定目的而配置的构建块可使用于诸如一般存储器及/或仅改变一些掩模的一般逻辑等一般性目的。
参阅图1A，图1A显示根据本发明的第一实施例所述的CLMB 100。在本实施例中，CLMB 100具有一标准静态随机存取存储元件，并另具有额外电路以使上述静态随机存取存储元件可作为可编程逻辑元件。上述CLMB100为一双端口元件，第一端口用以回传静态随机存取存储器的输出，而第二端口用以回传可编程逻辑元件的输出。在本实施例中，CLMB 100包括四个标准存储单元102、104、106、以及108。任何上述标准存储单元可通过两对读取/写入字线：RWL0/WWL0与RWL1/WWL1，以及两对读取/写入位线：RBL0/WBL0与RBL1/WBL1来写入及读取数据。
为完成静态随机存取存储器的写入动作，CLMB 100首先选择写入命令线WYS0或WYS1。然后数据通过写入位线WBL0或WBL1。再进一步通过选择写入字线WWL0或WWL1，将数据写入上述四个标准存储单元之一。举例说来，为了写入存储单元102，写入命令线WYS0及写入字线WWL0均须被选择。为完成静态随机存取存储器的读取动作，通过选择读取字线RWL0或RWL1，数据从上述四个标准存储单元中两个标准存储单元传输至读取位线RBL0或RBL1。再进一步通过选择读取命令线RYS0或RYS1，数据可被从读取位线RBL0或RBL1读取。举例说来，为了从存储单元104读取数据，读取字线RWL1及读取命令线RYS0均须被选择。通过传输信号通过感测放大器(sense amplifier；SA)，并进而通过静态随机存取存储器输出模块110至一输出线，即可完成静态随机存取存储器的读取动作。要注意的是静态随机存取存储器输出模块110为一多工器，可选择其中一行的输出作为其输出。
为利用CLMB 100作为可编程逻辑元件，首先通过写入位线将多个既定位(亦即0或1)写入存储单元。然后利用读取输出线或位线从CLMB 100读取数据，上述CLMB 100作为一个查找表(lookup table)。在本实施例中，可编程逻辑元件输出模块112包括一个在可编程阵列逻辑(programmablearray logic；PAL)中的NOR门。可编程逻辑元件输出控制信号RYS1，与一般的位线选择信号相同，将位线上的数据传输至感测放大器(也是一典型组件)，然后至输出模块(如NOR门)。另一NOR门的输入则来自于相邻的位线。
为达到说明的目的，CLMB 100具有一静态随机存取存储器输出线及一可编程逻辑元件的输出线。然而本领域的技术人员应该清楚此仅作为说明CLMB 100如何可具有静态随机存取存储器及可编程逻辑元件的两种功能，而且在其他实施例中为满足不同最后系统单晶片的需求，在不脱离本发明的精神下，模块110及112可互换。本发明使固线式特定用途集成电路(application specific integrated circuit；ASIC)嵌入可编程逻辑与存储模块均具有弹性。如上述说明，静态随机存取存储元件可被配置成单端口静态随机存取存储器、双端口静态随机存取存储器、可编程逻辑元件、CPLD、以及任何上述的组合。
若相似区块设置于阵列中，上述结构亦可用以完成一可编程逻辑阵列(programmable logic array；PLA)。任何布尔逻辑可表示为至少一AND-OR项的组合，根据德摩根定律(DeMorgan’s law)，还可表示为多种NOR-NOR项的组合。一般而言，可编程逻辑阵列以两个平面来完成NOR项。如此可编程两个NOR平面来完成任何布尔函数，然而以可编程阵列逻辑而言，可编程第一NOR平面，但是仍保持第二NOR平面为固线式。利用上述基于静态随机存取存储器的查找表单元，CLMB可被用以完成NOR平面作为可编程逻辑阵列或可编程阵列逻辑。参阅图1B，图1B显示一可编程阵列逻辑模块，根据输入(如A至C以及A’至C’)的组合以提供两个输出F1及F2。参阅图1C，图1C显示根据本发明的一实施例所述的可编程逻辑阵列模块，根据输入(如A至C以及A’至C’)的组合以提供两个输出F1及F2。图1B以及图1C中“点状物”的实际电路显示于图1D。
在本质上，上述CLMB 100可具有多个存储单元、一写入控制输入、以及一读取控制输入。当仅使用一控制输入时，CLMB如同静态随机存取存储器(SRAM)。若同时存取读取控制输入以及写入控制输入，CLMB便为双端口静态随机存取存储器。若利用写入控制输入将数据配置至单元，然后利用读取控制输入来存取数据，而且输出设置有NOR门，CLMB便如同具有静态随机存取存储器的可配置的可编程逻辑元件(PLD)。利用输入及输出配置，仅需改变一些掩模，CLMB可被用以完成SRAM、双端口静态随机存取存储器、可编程逻辑元件、CPLD、或上述元件的组合等，因而降低了开发时间及成本。
参阅图2A至图2C，图2A至图2C显示根据本发明的第一实施例所述的三种具有阵列维度为2x2的四个存储元件100的变化例。图2A为根据本发明的实施例所述的第一变化例202，显示四个元件204通过数据总线206用以在元件204的静态随机存取存储器的输出间通讯。上述每一元件204等同于图1所示的CLMB 400。数据总线208用以在元件204的可编程逻辑元件的输出间通讯。换言之，在第一变化例202中，使用四条静态随机存取存储器的输出线以及四条可编程逻辑元件的输出线。图2B为根据本发明的实施例所述的第二变化例210，显示四个元件212通过数据总线208用以在元件212的可编程逻辑元件的输出间通讯。除了未使用静态随机存取存储器的输出外，上述元件212等同于图1所示的CLMB 100。因此，也未使用数据总线206(如虚线所示)。换言之，在第二变化例210中，仅使用四条可编程逻辑元件的输出线，并未使用静态随机存取存储器的输出线。图2C为根据本发明的实施例所述的第三变化例214，该变化例使用一个元件216以及三个元件212。除了未使用可编程逻辑元件的输出外，上述元件216等同于图1所示的CLMB 100。因为仅具一个静态随机存取存储块，数据总线206直接通达外部电路。同时，数据总线208用以使三个可编程逻辑元件通讯。值得注意的是，如先前所定义，因为未使用元件216的可编程逻辑元件的输出，数据总线208并未与元件216通讯。当然，亦有其他变形，包括阵列维度的变化以及输出线的变化，均会用以完成包含于整个集成电路的存储器系统。举例说来，变化例202会被用以完成由静态随机存取存储器以及可编程逻辑元件所形成维度为2x2的阵列。因为有些元件会被换成其他元件以达成不同的目的，通过使用静态随机存取存储器单元以及可编程逻辑元件两种标准元件可更有弹性。举例说来，在可编程阵列逻辑中，NOR门可被配置成符合不同应用。在另一实施例中，静态随机存取存储器以及可编程逻辑元件两个输出还通过多工器选择其一输出。上述交换的配置可于工艺最后部分仅改变一些掩模，因而节省定制化的成本及上市时间。换言之，因为上述方法允许设计者权衡其所拥有的静态随机存取存储器、双端口静态随机存取存储器、以及可编程逻辑元件，而无需重新规划工艺，所以具有显著的优点。
参阅图3A，图3A是显示根据本发明的第二实施例所述基于可编程穿越门的可配置逻辑元件300。上述可配置逻辑元件300是基于多工器的元件，可完成任何双输入的布尔函数。有利用全互补金属氧化物半导体(complementary metal oxide semiconductor；CMOS)逻辑来完成通用逻辑门的现有技术，但是均使用太多面积且过于耗时。
在本实施例中，可配置逻辑元件300具有三个输入I0、I1、与C，以及一个输出F。两个穿越门串联且根据三个输入值产生一组合逻辑。应该理解，在此技术中，穿越门通常由一输入以及根据两个导通或截断穿越门的控制信号来产生一输出。两个输入I0及I1分别输入两个穿越门，且上述两个穿越门联合输出F。在本实施例中，控制信号C及其反相信号用以控制上述两个穿越门的切换。在上述设计中，既无浮置栅极(floating gate)亦无元件反抗(device fighting)。如图3A所示，上方的穿越门由C及C’来控制输入I0至F，然而下方的穿越门由C’及C来控制输入I1至F。因此，在任何时刻I0或I1输出至F。
多个金属线(未显示)可用以配置可配置逻辑元件300。通过选择性地设置金属或导孔内连线于不同位置，可配置逻辑元件300可被重配置以完成任何双输入的逻辑函数(部分表列于图3B)。实质上而言，通过策略性地设置导孔内连线或金属内连线，可以编程可配置逻辑元件300。还应该理解，利用多个可配置逻辑元件300可以类似方式完成闩锁(latch)及/或触发器(flip-flop)。在本质上，利用多个可配置逻辑元件300通过互连网络可完成任何布尔逻辑。
参阅图3B，图3B为显示根据本发明的第二实施例所述可配置逻辑元件300完成的部分逻辑列表302。如图3B所示，元件的三个输入可耦接至原输入或其互补信号，或根据布尔函数的需要通过耦接至正电压或接地，来将输入固定至逻辑1或0。通过变化不同的输入I0、I1、与C，可以得到任何双输入的布尔函数F。举例说来，XOR逻辑可通过分别输入A’、A、与B至I0、I1、与C，以及如上述说明通过选择性地设置导孔内连线来完成。本领域的技术人员应该理解A’是A的反相而B’是B的反相。
参阅图4A至图4D，图4A至图4D显示根据本发明的实施例所述的可配置逻辑元件300的四种变化例402、404、406、以及408。上述变化例通过在工艺最后几个步骤策略性地设置导孔内连线来完成。上述变化例利用图3A所示的可配置逻辑元件300，但是也包括不同掩模产生的导孔内连线410以获致期望输出函数的内连线互接方式。举例说来，图4A显示根据本发明的实施例所述的变化例402，包括五个掩模产生的导孔内连线410以提供逻辑函数NXOR的输出。图4B显示根据本发明的实施例所述的变化例404，包括五个掩模产生的导孔内连线410以提供逻辑函数XOR的输出。图4C显示根据本发明的实施例所述的变化例406，包括五个掩模产生的导孔内连线410以提供逻辑函数(AB’)’的输出。图4D显示根据本发明的实施例所述的变化例408，包括六个掩模产生的导孔内连线410以及一个额外的逻辑门以形成具有一时钟输入Ck、一重置输入Rs、以及一闩锁输出Q的闩锁电路。
具有许多变化例的阵列可用以完成使用于整个集成电路的可重配置逻辑系统。因为穿越门为可重配置逻辑系统的关键组件，在制作过程中完成较为实际。举例说来，因为上述的编程可于制作过程的最后步骤完成(一般在最后两个金属层制造步骤)，所以定制化逻辑可以较低的成本完成于整个集成电路。此外，上述可重配置逻辑模块所使用的门数很少。举例说来，一个2-输入的布尔函数可以不超过10个电晶体，而任意3-输入的布尔函数可以串联两个可配置逻辑元件300，或利用单一元件(如可配置逻辑元件300)但是进行较复杂的配置。
参阅图5，图5为显示根据本发明的实施例所述的二维切换阵列500，上述二维切换阵列500可具有逻辑信号的全域绕线的导孔内连线。举例说来，上述切换阵列500包括以水平金属内连线502、垂直金属内连线504、以及导孔内连线506耦接的多个单元A(变化例402、404、及406)以及多个单元B(变化例408)。利用单元A以及单元B可完成任何组合及循序逻辑。在本实施例中，每一个单元B便对应至三个单元A。利用制造处理的最后几个步骤形成的金属或导孔内连线，切换阵列500可被用以完成可重配置逻辑系统于整个集成电路。
在本发明中，CLMB 100以及基于可编程穿越门的可配置逻辑元件300使存储器系统以及可重配置逻辑系统得以分别形成。因为定制化可于最后两个金属层工艺步骤执行所以易于定制化上述系统，且可完成于整个集成电路并提供需要的功能而无须增加其设计成本及时间。我们应可明了，可定制化存储器系统以及可重配置逻辑系统可为适应性系统单晶片的一部分。因为上述CLMB也可在多项目晶片半导体上完成，所以可更进一步加强其弹性。
上述说明提供许多不同实施例，用以完成本发明的不同特色。组成元件及过程的具体实施例用以辅助阐述本发明。上述说明仅作为实施例，并非用以限定本发明的范围。
本发明虽以优选实施例公开如上，然其并非用以限定本发明的范围，本领域的技术人员，在不脱离本发明的精神和范围内，可以进行修改与改变，因此本发明的保护范围应当视后附的权利要求所限定的范围为准。
Claims (9)
1.一种基于可编程穿越门的逻辑元件，用以提供至少一布尔函数，包括：
一第一穿越门，用以接收一第一输入；
一第二穿越门，用以接收一第二输入；以及
一第三输入及一第三输入互补信号，耦接至上述第一穿越门及上述第二穿越门，作为多个门控制信号，
其中上述第一穿越门及上述第二穿越门的输出形成一联合输出，且编程上述第一输入、上述第二输入、及上述第三输入以提供一双输入布尔函数。
2.如权利要求1所述的基于可编程穿越门的逻辑元件，其中上述至少一布尔函数，包括：多个常数，即0或1；一单变数；以及任何双输入布尔函数，包括NXOR、XOR、AND、OR及其反运算。
3.如权利要求1所述的基于可编程穿越门的逻辑元件，其中上述布尔函数通过利用至少一金属接点的掩模编程，选择性地利用一正电压、一接地信号、以及两个输入信号及与上述两个输入信号分别互补的信号，来耦接上述第一输入、上述第二输入、与上述第三输入。
4.如权利要求1所述的基于可编程穿越门的逻辑元件，其中上述布尔函数通过利用至少一穿孔接点的掩模编程，选择性地利用一正电压、一接地信号、以及两个输入信号及与上述两个输入信号分别互补的信号，来耦接上述第一输入、上述第二输入、与上述第三输入。
5.一种基于可编程穿越门的逻辑元件，用以提供至少一布尔函数，包括：
一第一穿越门，用以接收一第一输入；
一第二穿越门，用以接收一第二输入；以及
一第三输入及一第三输入互补信号，耦接至上述第一穿越门及上述第二穿越门，作为多个门控制信号，
其中上述第一穿越门与上述第二穿越门的输出形成一联合输出，且编程上述第一输入、上述第二输入、与上述第三输入以提供一双输入布尔函数，以及
其中上述布尔函数通过利用多个金属或导孔连线的掩模编程，选择性地利用一正电压、一接地信号、一第一输入信号及一第二输入信号以及分别与上述第一输入信号及上述第二输入信号互补的一第一输入互补信号及一第二输入互补信号，来耦接上述第一输入、上述第二输入、及上述第三输入。
6.如权利要求5所述的基于可编程穿越门的逻辑元件，其中上述布尔函数，包括：多个常数，即0或1；一单变数；以及任何双输入布尔函数，包括NXOR、XOR、AND、OR及其反运算。
7.如权利要求6所述的基于可编程穿越门的逻辑元件，其中上述第二输入为上述第一输入互补信号，以完成NXOR或XOR的运算。
8.如权利要求5所述的基于可编程穿越门的逻辑元件，其中上述第二输入被固定于1或0，且上述第三输入接收上述第二输入信号或上述第二输入互补信号，以完成AND或OR的运算。
9.如权利要求5所述的基于可编程穿越门的逻辑元件，其中上述第一输入接收一外界输入数据而上述第二输入则固定于1或0，或者上述第二输入接收上述外界输入数据而上述第一输入则固定于1或0，以完成一反运算。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/119,086 | 2005-04-29 | ||
| US11/119,086 US7401302B2 (en) | 2004-04-29 | 2005-04-29 | System on chip development with reconfigurable multi-project wafer technology |
| US11/180,936 US7350177B2 (en) | 2004-04-29 | 2005-07-13 | Configurable logic and memory devices |
| US11/180,936 | 2005-07-13 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200610077245XA Division CN100538881C (zh) | 2005-04-29 | 2006-04-28 | 可配置逻辑存储块 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101359908A true CN101359908A (zh) | 2009-02-04 |
| CN101359908B CN101359908B (zh) | 2010-08-18 |
Family
ID=37195497
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200810145354XA Expired - Fee Related CN101359908B (zh) | 2005-04-29 | 2006-04-28 | 基于可编程穿越门的逻辑元件 |
| CNB200610077245XA Expired - Fee Related CN100538881C (zh) | 2005-04-29 | 2006-04-28 | 可配置逻辑存储块 |
| CNB200610078986XA Active CN100508190C (zh) | 2005-04-29 | 2006-04-29 | 多项目晶片上的半导体电路及其设计方法与可调性系统 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200610077245XA Expired - Fee Related CN100538881C (zh) | 2005-04-29 | 2006-04-28 | 可配置逻辑存储块 |
| CNB200610078986XA Active CN100508190C (zh) | 2005-04-29 | 2006-04-29 | 多项目晶片上的半导体电路及其设计方法与可调性系统 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP4730192B2 (zh) |
| CN (3) | CN101359908B (zh) |
| TW (2) | TWI321841B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110808732A (zh) * | 2018-08-01 | 2020-02-18 | 新唐科技股份有限公司 | 可编程阵列逻辑 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130191572A1 (en) * | 2012-01-23 | 2013-07-25 | Qualcomm Incorporated | Transaction ordering to avoid bus deadlocks |
| US10176855B2 (en) * | 2013-11-21 | 2019-01-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional (3-D) write assist scheme for memory cells |
| US9275180B1 (en) * | 2014-07-14 | 2016-03-01 | Xilinx, Inc. | Programmable integrated circuit having different types of configuration memory |
| KR102201566B1 (ko) * | 2017-08-18 | 2021-01-11 | 주식회사 엘지화학 | 맞춤형 bms 모듈 및 그 설계 방법 |
| CN110364203B (zh) * | 2019-06-20 | 2021-01-05 | 中山大学 | 一种支撑存储内计算的存储系统及计算方法 |
| US11088693B2 (en) * | 2019-07-08 | 2021-08-10 | Hossein Asadi | Configurable logic block for implementing a Boolean function |
| CN112106139A (zh) * | 2020-08-13 | 2020-12-18 | 长江存储科技有限责任公司 | 闪速存储器设备 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695569B2 (ja) * | 1984-11-20 | 1994-11-24 | 富士通株式会社 | ゲ−トアレイｌｓｉ装置 |
| US5200907A (en) * | 1990-04-16 | 1993-04-06 | Tran Dzung J | Transmission gate logic design method |
| JPH04240768A (ja) * | 1991-01-25 | 1992-08-28 | Matsushita Electron Corp | 読み出し専用半導体記憶装置 |
| JPH06224300A (ja) * | 1993-01-26 | 1994-08-12 | Hitachi Ltd | 半導体集積回路の設計方法および評価用半導体集積回路 |
| JP3407975B2 (ja) * | 1994-05-20 | 2003-05-19 | 株式会社半導体エネルギー研究所 | 薄膜半導体集積回路 |
| US6237132B1 (en) * | 1998-08-18 | 2001-05-22 | International Business Machines Corporation | Toggle based application specific core methodology |
| JP2002289817A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| US7170315B2 (en) * | 2003-07-31 | 2007-01-30 | Actel Corporation | Programmable system on a chip |
| US7032191B2 (en) * | 2004-02-27 | 2006-04-18 | Rapid Bridge Llc | Method and architecture for integrated circuit design and manufacture |
-
2006
- 2006-04-28 CN CN200810145354XA patent/CN101359908B/zh not_active Expired - Fee Related
- 2006-04-28 TW TW095115249A patent/TWI321841B/zh active
- 2006-04-28 CN CNB200610077245XA patent/CN100538881C/zh not_active Expired - Fee Related
- 2006-04-28 TW TW095115248A patent/TWI315610B/zh not_active IP Right Cessation
- 2006-04-29 CN CNB200610078986XA patent/CN100508190C/zh active Active
- 2006-05-01 JP JP2006127703A patent/JP4730192B2/ja active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110808732A (zh) * | 2018-08-01 | 2020-02-18 | 新唐科技股份有限公司 | 可编程阵列逻辑 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI315610B (en) | 2009-10-01 |
| CN100538881C (zh) | 2009-09-09 |
| TW200644426A (en) | 2006-12-16 |
| TWI321841B (en) | 2010-03-11 |
| CN100508190C (zh) | 2009-07-01 |
| JP4730192B2 (ja) | 2011-07-20 |
| CN1917082A (zh) | 2007-02-21 |
| JP2006310869A (ja) | 2006-11-09 |
| CN101359908B (zh) | 2010-08-18 |
| CN1855485A (zh) | 2006-11-01 |
| TW200723501A (en) | 2007-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101359908B (zh) | 基于可编程穿越门的逻辑元件 | |
| Meinerzhagen et al. | Towards generic low-power area-efficient standard cell based memory architectures | |
| US5926036A (en) | Programmable logic array circuits comprising look up table implementation of fast carry adders and counters | |
| US5838628A (en) | Programmable logic array integrated circuits | |
| US6839888B2 (en) | Method for implementing bit-swap functions in a field programmable gate array | |
| US7915918B2 (en) | Method and apparatus for universal program controlled bus architecture | |
| US5256918A (en) | Programmable logic circuit | |
| US6624658B2 (en) | Method and apparatus for universal program controlled bus architecture | |
| WO1991007015A1 (en) | Programmable logic cell and array | |
| US20180262198A1 (en) | Block Memory Layout and Architecture for Programmable Logic IC, and Method of Operating Same | |
| US6988258B2 (en) | Mask-programmable logic device with building block architecture | |
| US6483344B2 (en) | Interconnect circuitry for implementing logic functions in a field programmable gate array and method of operation | |
| CN1734676B (zh) | 掩模可编程逻辑器件及其数字处理系统、印刷电路板 | |
| US7350177B2 (en) | Configurable logic and memory devices | |
| JP4461242B2 (ja) | 再構成可能集積回路 | |
| CN103809769B (zh) | 一种block ram级联实现结构 | |
| CN103632726A (zh) | 一种基于可编程基本逻辑单元的数据移位寄存电路 | |
| GB2313459A (en) | Customizable gate array and memory | |
| CN203909724U (zh) | 一种block ram级联实现结构 | |
| US9729154B2 (en) | Reconfigurable logic device configured as a logic element or a connection element | |
| US7132850B2 (en) | Semiconductor integrated circuit and circuit design apparatus | |
| CN113764012B (zh) | 一种可调刷新速率的双端口存储器 | |
| CN103631754A (zh) | 可编程信号处理单元 | |
| CN117235003B (zh) | 存储器读出电路，存储器内的数据运算方法及相关设备 | |
| US11742001B2 (en) | Configurable multiplexing circuitry |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100818 |