CN100508190C - 多项目晶片上的半导体电路及其设计方法与可调性系统 - Google Patents

Abstract

本发明提供一种多项目晶片上的半导体电路及其设计方法与可调性系统，特别涉及一多项目晶片上的一半导体电路、相关的电路设计以及一调适性系统。该半导体电路包含有至少一标准模组、至少一可重组模组以及至少一连接层。该标准模组具有验证过的功能。可依据一预定设计，该可重组模组可以被程序化，且该标准模组以及该可重组模组可以相互连接。该可重组模组包含有至少一存储模组以及一输入/输出模组。本发明可以减少完成整个SOC所需要的步骤，也同时减少了要完成原型电路所需要的制程步骤。经过验证原型电路设计之后，正式的产品晶片仅仅需要去除不用的模组，重新安排各个需要模组的位置以及相对应的连接，就可以减少基底面积。

Description

多项目晶片上的半导体电路及其设计方法与可调性系统

技术领域

本发明是关于半导体元件，特别是关于可重组(reconfigurable)的多项目晶片(multi-project wafer，MPW)半导体的运用，来缩短产品上市的时间、降低开发成本以及减小当今整合性单晶片(system-on-chip，SOC)设计上的潜在风险。

背景技术

随着半导体技术演进到深次微米(deep sub-micron)尺寸的时代，以及整合性单晶片设计变的越来越复杂，制程流程、研发时间、研发成本以及开发这些电路的技术风险都急速成长。一个复杂的电路可能需要有数字信号处理(digital signalprocessing)、乙太网络(Ethernet)、存储器、高速输入/输出模组(high speed input/output module)、模拟数字转换器(analog-to-digital converter，ADC)、数字模拟转换器(digital-to-analog converter，DAC)、或是其他特别的电路。在传统的电路晶片设计上，在整合到整个电路之前，每一个个别模组的效能都必须先设计以及验证过。然后，整个电路的操作效能才可以被验证。电路设计者花费了可观的时间以及金钱，用于原型化(prototype)这些元件以及使他们足以置入产品中。然而，因为交叉干扰(cross-talk)、电迁移(electro-migration)、连线延迟(wire delay)等等原因，深次微米元件的功能表现可能被严重的影响，因此，对于研发计划往往造成了额外的风险。这样的流程造成了耗时的光掩模与晶圆往返的实验时间，导致了产品上市时间的延迟、研发成本的激增、流程步骤的复杂以及技术风险的增加。

因此，当今需要是一种适用于多种产品的额外标准设计，并且，可以将客制化(customization)的动作，留给最后几道产品制程步骤，来节省下金钱以及时间。于整合性单晶片电路设计的领域中，也需要一个有效率的方法来研发原型与产品电路，透过使用成本分享的可重组模组，来降低产品研发至上市的时间。

发明内容

本发明提供于一多项目晶片上的一半导体电路。该半导体电路包含有至少一标准模组、至少一可重组模组以及至少一连接层。该标准模组具有验证过的功能。可依据一预定设计，该可重组模组可以被程序化，且该标准模组以及该可重组模组可以相互连接。该标准模组包含有至少一存储模组以及一标准输入/输出模组。

本发明提供一种于一多项目晶片上的一种半导体电路，该半导体电路包含有：至少一标准模组，具有验证过的功能；至少一可重组模组；以及至少一连接层，可依据一预定设计，来程序化该可重组模组以及连接该标准模组以及该可重组模组；其中，该标准模组包含有至少一存储模组以及一输入/输出模组。

本发明所述的于一多项目晶片上的一种半导体电路，该半导体电路具有多个标准模组，该等标准模组是由不同厂商所设计。

本发明所述的于一多项目晶片上的一种半导体电路，该半导体电路具有多个标准模组，该等标准模组是可依据使用者需求来任意确定。

本发明所述的于一多项目晶片上的一种半导体电路，该连接层是于一制造流程中，由包含有最后一道金属化工艺的步骤所制造。

本发明又提供一种用以在一多项目晶片上设计至少一半导体电路的方法。该方法包含有下列步骤：提供至少一标准模组，具有验证过的功能；于至少一连接层中产生至少一连接，以程序化至少一可重组模组；以及，依据一预定电路设计，连接该被程序化的可重组模组以及该标准模组。该标准模组包含至少一存储模组以及一标准输入/输出模组。于程序化之前，至少一标准模组以及至少一可重组模组具有至少一制作完成的金属层，且该可重组模组的该程序化以及连接是通过该金属层之后的至少一连接层实现。

本发明所述的用以在一多项目晶片上设计至少一半导体电路的方法，该方法提供多个标准模组，该等标准模组是由不同厂商所设计。

本发明所述的用以在一多项目晶片上设计至少一半导体电路的方法，该方法提供多个标准模组，该等标准模组是可依据使用者需求来任意确定。

本发明所述的用以在一多项目晶片上设计至少一半导体电路的方法，该方法提供多个连接层，该等连接层包含有多个金属线以及多个连接层(interlayer)连接。

本发明所述的用以在一多项目晶片上设计至少一半导体电路的方法，更包含有另一步骤：依据该多项目晶片上的电路，移除在一产品晶片上不需要的标准模组。

本发明还提供在整合性单晶片(SOC)单元上的一可调适性系统(adaptive system)。该调适性系统包含有至少一标准模组以及至少一可重组模组。该标准模组具有验证过的功能，由至少一厂商所设计。该可重组模组具有至少一功能，该功能可以通过至少一连接层中产生至少一连接来启动。依据一预定的电路设计并以该晶片单元的最后至少一金属层制程步骤来对至少一标准模组进行连接、并且对至少一可重组模组进行连接。

本发明所述的在一整合性单晶片单元上的一种可调性系统，该调适性系统具有多个标准模组，该等标准模组是可依据使用者需求来任意确定。

本发明所述的在一整合性单晶片单元上的一种可调性系统，于该功能被启动前，该可重组模组具有至少一金属层。

本发明所述的在一整合性单晶片单元上的一种可调性系统，该可重组模组具有一现场可重组单元(field reconfigurableunit)。

本发明所述的在一整合性单晶片单元上的一种可调性系统，该可重组模组具有一逻辑单元(logic unit)。

本发明所述的在一整合性单晶片单元上的一种可调性系统，该可重组模组具有一存储单元(memory unit)。

本发明所述的在一整合性单晶片单元上的一种可调性系统，该可重组模组具有一光掩模式可重组单元(mask reconfigurableunit)。

本发明所述的在一整合性单晶片单元上的一种可调性系统，该可重组模组具有至少一输入/输出单元。

本发明所述的在一整合性单晶片单元上的一种可调性系统，该可重组模组具有至少一效能可重组模组(performancereconfigurable module)。

本发明所述的在一整合性单晶片单元上的一种可调性系统，该可重组模组具有至少一时脉速率(clock rate)可重组模组。

本发明所述整合性单晶片单元上的半导体电路及其可调性方法与系统，可以减少完成整个SOC所需要的步骤，也同时减少了要完成原型电路所需要的制程步骤。经过验证原型电路设计之后，正式的产品晶片仅仅需要去除不用的模组，重新安排各个需要模组的位置以及相对应的连接，就可以减少基底面积。

附图说明

图1为在客制化之前于一可重组的MPW上的一标准调适性SOC；

图2为依据本发明的一实施例，为客制化之后的一客户SOC的布局图；

图3依据本发明的一实施例，显示一SOC产品晶片的布局图；

图4显示依据本发明的一实施例的一产品生产流程400，为使用调适性SOC的一产品生产流程。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

本说明书提供一种方法，使用可重组的多项目晶片(multi-project wafer，MPW)半导体，来研发客户电路设计(customcircuit design)。一个特别的MPW也许具有数个晶粒(die)，而每个晶粒可能具有不同的电路设计。每一个晶粒可以视为一个调适性的S OC，具有成本分享单元或是重组模组。重组模组是在最后几个制造层时，才被客制化而具有需要的功能。这些功能可以当客户有需求时候，才客制化而实现。在重组层被制作之前，此成本分享单元可以具有至少一层已经制作完成的金属层。重组的动作可以在最后几个制造层中加以实现，或是，如果可能的话，只有在最后的一个制造层中加以实现。

调适性的SOC也可以具有由不同厂商提供的不同设计模组或是智财(intellectual property，IP)，然后加以制作直到最后几个制造层。这些可重组调适性的SOC的产品可以利用可重组模组，譬如说数个内建的存储单元，或是可重组的逻辑单元。可重组的逻辑单元可以透过一些最后几个连接层所提供的程序化动作，来实现任何的布尔(Boolean)功能。SOC也可以依照现场重组、光掩模重组、或是效能重组功能加以归类。具有现场可重组功能的可重组模组也可以在整个SOC制作完成后，以施加电压电流方式加以重组。现场可重组元件可以是单次可程序化(one-timeprogrammable，OPT)或是多次可程序化(multiple-timeprogrammable，MTP)现场可程序化门阵列(field programmablegate array，FPGA)、复杂可程序化逻辑元件(complexprogrammable logic device，CPLD)、快闪存储器(Flash RAM)或是非易失性存储器(non-volatile RAM)元件。具有光掩模重组功能的可重组模组仅仅可以在制造厂中，以光掩模或是电子束写入的方式，来加以程序化。光掩模式只读存储器为其中的一个例子。具有效能重组功能的可重组模组比较着重在功效上，而非功能上。这些可以调整的功效或是效能可以是速度(speed)、电路时脉(circuit rate)、频宽(bandwidth)、位截割宽度(bit slice width)、模拟效能或是精确度。简而言之，可重组模组可以是各种的元件，譬如说，特殊应用集成电路(ASIC)、存储器、输入/输出电路、模拟智财、无线、混合模式智财、MEM、PLA或是PLD元件。

虽然在此这个发明是以利用内建存储器模组以及可重组逻辑模组的一种研发客制电路设计方法来表示，但是本发明并非被限制在所示的实施例中，因为在没有脱离本发明的精神的条件下，许多的调整或是结构上的变化都可以据以实施，并且，这些调整或是结构上的变化都可能依然落入权利要求的均等范畴之内。

图1为在客制化之前于一可重组的MPW上的一标准调适性SOC 100。一般标准模组是内建在可重组或是调适性SOC 100的基底(substrate)中，预留给客制化电路所使用。调适性SOC 100包含有一可重组存储器模组104、一可重组逻辑模组106、数个数据总线(data bus)区域108、以及一些其他验证过的标准功能性模组(譬如说混合信号(Mixed Signal)、锁相回路(phase Lock loop，PLL)、ADC、DAC等等)。在这个例子中，这些标准功能性模组是由厂商A到H所提供，用以符合客制化电路时候，各样所需要的功能。在客制化或是重组之前，调适性SOC 100具有至少一个已经制作完成的连接层。所有的或是部分的标准模组将会用来符合最终电路的需求。这些标准模组都已经测试过了，所以对于这些模组的功能而言，也不需要有额外的侦错动作。任何没有用到的标准模组依然会待在电路基底上，只是没有连接到这个原型机(prototype unit)。这些没有用到的标准模组的输入/输出的信号可能会固定锁在VDD或是GND以避免无用的漏电流。这些没有用到的标准模组，在产品晶片上的时候，可以被移除，来减小产品晶片的基底面积。此外，在一MPW上，可以有针对不同产品设计的许多个不同的SOC或是个别独立分开的晶片，因为本质上，这个晶圆是一个测试用的晶圆，不同的SOC或是晶片一起共用一个晶圆，可以节省成本。而收费方式，可以视使用者选取了哪些标准模组而在一固定成本上，额外增加付费，所以基本上是使用者付费的方式。

内建的存储器模组104以及重组逻辑模组106可以被客制化以符合客户功能上以及内连线上的需求。此外标准模组之间的绕线(routing)也可以同时完成。譬如说，数据总线绕线区域108也可以重新定位(realign)，以确保数据是否正确的传递。所以，除了最后几个金属层制程步骤或是最后几个连接层之外，这个使用验证过模组的调适性SOC的制作过程大致已经完成。这最后几个内连接层允许这标准调适性SOC被程序化或是客制化，也可以连接附近的电路上所有所需要的标准模组。因此，可以预期的是，设计与验证的周转时间(turnaround time)就会很短。这样实施如此客制化设计的好处是，客制化可以在最后几个金属层时才被实现，因此，可以缩小其他需要完成整个SOC的制程时间。也就是说，绝大部分的模组，在客制化之前，都已经预先制作或是生产到一些制造层。一旦客制化所需要的动作一决定，晶圆就可以从那些制造层之后直接接着开始下一步制程，因而减短生产时间以及成本。

图2为依据本发明的一实施例，为客制化之后的一客户SOC200的布局图。客户SOC 200是设计来符合一特别产品的最终电路需求。换言之，在调适性SOC 100上的许多的标准功能模组，在图上虽然都已经被删除，但是事实上其电路是依然存在在晶圆上，而其他的功能模组，包含了内建存储器模组104以及一些可重组逻辑模组106，都已经为了一个特定电路客户的产品，而被客制化。

比较图1跟图2的布局就可以发现，很清楚的，因为IP#1、混合信号1、以及可重组I/O等模组都已经没有在图2中了，所以在图2中，那些区域就以点状区202来表示，意味着没有用到的晶片基底。换言之，客户SOC 200并不需要那些模组的功能。然而，这并非意味着那些模组就此消失在晶圆上，事实上，那些模组依然会出现在原型布局中，(譬如说，混合信号1就会出现在点状区204中)，他们只是没有连接出去，或是说，没有运作罢了。请注意，那些没有用到的模组，就算是经过客制化之后，在图2中的相对位置，实际上并没有改变。金属连接以及内连接线是在标准制程的最后几个连接层(譬如说，最后两层金属层)才制作，因此，可重组逻辑模组可以适当的被程序化，并且，标准模组也可以适当的被连接在一起。

到目前的阶段，所有有连接的模组就可以针对功能性，来被测试以及验证。因为，客制化是在最后几道制造层，所以，相较于传统的半导体设计方法以及流程，这个客户SOC 200可以很快的被制造出来，因为标准的基底部局并没有改变、使用的是标准模组、以及其他客制化的模组是在最后几道制造层时才被制作。譬如说，利用这个调适性SOC流程，一个SOC的生产周期(cycletime)可能可以大幅的从60天缩短到7至10天。从成本上的考量，对于一个传统的90纳米(nm)SOC设计而言，因为客制化光掩模的数量减少，SOC的成本也许可以从一个MPW所需的7万5千美金，大幅缩减到一个可重组的MPW所需的7千5百美金。换言之，客户仅仅需要负担最后几道光掩模的费用，而其他大部分的主要光掩模费用都因为大量投片的晶圆，而与其他客户分享或是摊提。

图3依据本发明的一实施例，显示一SOC产品晶片300的布局图。在SOC产品晶片300中，虽然说一样是具有那些被验证过的标准模组(也就是内建存储器模组104、ADC、DAC等等)，整个布局是重新的安排，以使没有用到的电路基底区域302，可以减到最小。因而一样的电路设计就可以实施在一个比较小的晶粒上，来增加晶圆良率(wafer yield)。这个产品晶片符合了客户电路功能上的需求，但是，透过了验证过的标准模组的使用以及在最后几道制程对于逻辑、存储器以及内连接线路的客制化，能够大幅的降低了传统电路设计所需要的时间以及成本。

该SOC至少具有一个存储器模组(譬如说静态随机存取存储器(Static Random Access Memory，SRAM)模组)以及一个输入/输出模组，都透过金属连接，连接到可重组模组，而组成了循序或是组合逻辑电路。该SOC也涵盖了对于不同客户的多重设计，而整个晶片的功能性方面，是透过金属连接的方式，来产生所需要的功能。

图4显示依据本发明的一实施例的一产品生产流程400，为使用调适性SOC的一产品生产流程。产品生产流程400从步骤402开始，选用一标准可重组MPW，准备用于一特定的SOC设计中。这个标准可重组MPW具有一个或是多个调适性SOC，譬如说SOC100。调适性SOC依照特定某些连接层绕线的不同，可以转变成不同的元件。也就是说，某些SOC上的功能，可以透过连接层绕线的不同，来被致动。产品生产流程400接着执行步骤404，选取所有符合最终SOC设计所需要的标准模组。然后进行步骤406，排除或是去除那些没有符合最终SOC设计所需要的标准模组。也就是，使那些没有符合最终SOC设计所需要的标准模组不会被连接出去。接着进行步骤408，其中，透过定义在最后几个金属层的连接线，来程序化可重组模组，以完成最终SOC设计。譬如说，至少用最后一层连接层来客制化可重组模组。在最后的生产步骤还没有做之前，该MPW可以在步骤410被重定位以及包装，来减少所需要的基底面积。最后，在步骤412，在MPW上的该SOC就可以进行最后几道生产步骤了。

总而言之，当那SOC要用来设计一个半导体电路时，由一个或是多个厂商验证过的至少一个标准模组会被找出来或是选择出来。至少SOC上的一个可重组的逻辑模组将被程序化，透过一或多个连接层，来产生一个或是多个连接。标准模组与可重组的逻辑模组彼此透过一预定的设计相连接。然后，整个电路才被验证。需了解的是，标准模组包含了至少一存储器模组以及一输入/输出模组，而对可重组的逻辑模组的程序化以及模组之间的连接，是透过一个半导体制造流程中，最后几道连接制程来完成。所谓最后几道连接制程可以是产生金属连接线或是层间连接物的制程。

对于该SOC而言，除了最后的几道用来客制化存储器与逻辑设计的连接层之外，生产标准验证过的晶片基底都是可以预先完成。而透过验证过的标准模组以及额外的客户逻辑、存储器以及内连接线，这样的一个标准验证过的晶片基底可以给许多的客户设计所使用。这样的一个电路设计的功能需求，可以决定最后原型设计中，哪一个标准模组将会被选取以及连接。至于在基底所具有的其他模组将不会在最后原始设计中所使用，但是仍然会停放在晶片上。客户逻辑重组以及客户模组连接是在最后几道连接层中实施，因此可以减少完成整个SOC所需要的步骤，也同时减少了要完成原型电路所需要的制程步骤。经过验证原型电路设计之后，正式的产品晶片仅仅需要去除不用的模组，重新安排各个需要模组的位置以及相对应的连接，就可以减少基底面积。

虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。

附图中符号的简单说明如下：

标准调适性SOC：100

可重组存储器模组：104

可重组逻辑模组：106

数据总线区域：108

客户SOC：200

点状区：202、204

SOC产品晶片：300

电路基底区域：302

Claims (17)

1.于一多项目晶片上的一种半导体电路，其特征在于，该半导体电路包含有：

至少一标准模组，具有验证过的功能；

至少一可重组模组；以及

至少一连接层，可依据一预定设计，来程序化该可重组模组以及连接该标准模组以及该可重组模组；

其中，该标准模组包含有至少一存储模组以及一标准输入/输出模组。

2.根据权利要求1所述的于一多项目晶片上的一种半导体电路，其特征在于，该半导体电路具有多个标准模组，所述标准模组是由不同厂商所设计。

3.根据权利要求1所述的于一多项目晶片上的一种半导体电路，其特征在于，该半导体电路具有多个标准模组，所述标准模组是可依据使用者需求来任意确定。

4.根据权利要求1所述的于一多项目晶片上的一种半导体电路，其特征在于，该连接层是于一制造流程中，由包含有最后一道金属化工艺的步骤所制造。

5.一种用以在一多项目晶片上设计至少一半导体电路的方法，其特征在于，该方法包含有：

提供至少一标准模组，具有验证过的功能；

于至少一连接层中产生至少一连接，以程序化至少一可重组模组；以及

依据一预定电路设计，连接该被程序化的可重组模组以及该标准模组；

其中，该标准模组包含至少一存储模组以及一标准输入/输出模组；以及

其中，于程序化之前，至少一标准模组以及至少一可重组模组具有至少一制作完成的金属层，且该可重组模组的程序化以及连接是通过该金属层之后的至少一连接层实现。

6.根据权利要求5所述的用以在一多项目晶片上设计至少一半导体电路的方法，其特征在于，该方法提供多个标准模组，所述标准模组是由不同厂商所设计。

7.根据权利要求5所述的用以在一多项目晶片上设计至少一半导体电路的方法，其特征在于，该方法提供多个标准模组，所述标准模组是可依据使用者需求来任意确定。

8.根据权利要求5所述的用以在一多项目晶片上设计至少一半导体电路的方法，其特征在于，该方法提供多个连接层，所述连接层包含有多个金属线以及多个连接层连接。

9.根据权利要求5所述的用以在一多项目晶片上设计至少一半导体电路的方法，其特征在于，更包含有另一步骤：

依据该多项目晶片上的电路，移除在一产品晶片上不需要的标准模组。

10.在一整合性单晶片单元上的一种可调性系统，其特征在于，该可调性系统包含有：

至少一标准模组，具有验证过的功能，由至少一厂商所设计；以及

至少一可重组模组，具有至少一功能，该功能可以通过至少一连接层中产生至少一连接来启动；

其中，依据一预定的电路设计并以该晶片单元的最后至少一金属层制程步骤来对至少一可重组模组进行连接、并且对至少一标准模组进行连接。

11.根据权利要求10所述的在一整合性单晶片单元上的一种可调性系统，其特征在于，该调适性系统具有多个标准模组，所述标准模组是可依据使用者需求来任意确定。

12.根据权利要求10所述的在一整合性单晶片单元上的一种可调性系统，其特征在于，于该功能被启动前，该可重组模组具有至少一金属层。

13.根据权利要求10所述的在一整合性单晶片单元上的一种可调性系统，其特征在于，该可重组模组具有一现场可重组单元。

14.根据权利要求10所述的在一整合性单晶片单元上的一种可调性系统，其特征在于，该可重组模组具有一逻辑单元。

15.根据权利要求10所述的在一整合性单晶片单元上的一种可调性系统，其特征在于，该可重组模组具有一存储单元。

16.根据权利要求10所述的在一整合性单晶片单元上的一种可调性系统，其特征在于，该可重组模组具有一光掩模式可重组单元。

17.根据权利要求16所述的在一整合性单晶片单元上的一种可调性系统，其特征在于，该可重组模组具有至少一输入/输出单元。

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