JPH09246501A - 半導体集積回路およびそのレイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲートアレイの個別製品のレイアウト設計の
際に、回路構成と無関係に、下地ウェハ上のすべてのセ
ルを有効に利用し得るようにする。 【解決手段】 下地ウェハの各チップの内部セル領域
１’は、各々独立したＰチャネルトランジスタおよびＮ
チャネルトランジスタを１個ずつ使用したセルＣ’によ
り構成する。また、回路を構成するための共通部品たる
各マクロ毎に当該マクロを構成するトランジスタおよび
各トランジスタに施すべき配線を予めライブラリ情報と
して定義しておく。個別製品の自動レイアウトの際に
は、個別製品の機能記述情報とライブラリ情報とに基づ
いて、トランジスタレベルのネット情報を作成する。そ
して、ネット情報中の各トランジスタをチップ上の各ト
ランジスタに対応付け、この結果とネット情報とに基づ
いて各トランジスタを接続する配線のパターン情報を生
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、多品種少量生産
に適したゲートアレイ等の半導体集積回路およびそのレ
イアウト設計方法に関する。

【０００２】

【従来の技術】半導体集積回路の製造工程は、半導体ウ
ェハにトランジスタ、抵抗等の素子を形成する拡散工程
と、これらの各素子間を接続するための配線パターンを
形成するメタライズ工程（配線工程）とに大別すること
ができる。ゲートアレイは、このような製造工程のうち
拡散工程を製品によらず共通化し、後者の配線工程のみ
を各個別製品毎に実施するようにしたものであるといえ
る。以下、ゲートアレイの製造の概要について説明す
る。

【０００３】まず、ゲートアレイの製造工程において
は、種々の個別製品の製造に先立ち、多数のトランジス
タを有する半導体ウェハ（下地ウェハ）が予め製造さ
れ、ストックされる。図５は、この下地ウェハに形成さ
れた多数のチップのうち１つを例示したものである。チ
ップの中央には、図５に示す内部セル領域１が設けられ
ている。この内部セル領域１は、所定個数のトランジス
タからなるセルＣ，Ｃ，…が縦横に規則的に配列されて
なるものである。なお、内部セル領域１の周囲には、当
該チップが外部装置との信号の授受を行うための入出力
回路を形成するための周辺領域があるが、この領域につ
いては煩雑化防止のため図示が省略されている。各セル
Ｃの構造は、ＴＴＬ、ＥＣＬ、ＣＭＯＳ等、素子の種類
により異なったものとなるが、ＣＭＯＳゲートアレイの
場合は、図５に示すように、２個のＰチャネルトランジ
スタおよび２個のＮチャネルトランジスタからなるセル
構成が一般的である。また、種々の回路規模の個別製品
の製造に対応するため、例えば１０００セル、２０００
セル、４０００セル、１００００セル、…といった具合
に、収容セル数の異なった複数種類の下地ウェハを用意
しておき、個別製品の回路規模に応じて最適な下地ウェ
ハを選択して使用する、という手段が一般的に採られて
いる。

【０００４】下地ウェハから種々の個別製品を製造する
ためには、各個別製品に対応した配線パターンを下地ウ
ェハ上に形成する必要があり、そのためのマスクを製造
する必要がある。このマスクの製造は、コンピュータ技
術を駆使したＣＡＤ（Computer Aided Design）ツール
を用い、以下の手順に従って行われる。

【０００５】まず、個別製品の回路は、ＮＡＮＤゲー
ト、ＮＯＲゲート、フリップフロップ等、所定の論理機
能を営む各種のマクロを回路要素とし、各回路要素を配
線によって接続したものである。これらの各回路要素と
して使用される各マクロは、どの個別製品に使用された
としても同一の機能を発揮すべきものであり、複数の個
別製品間で共通部品として使用するものである。そこ
で、各マクロ毎に、セルＣ内の各トランジスタを用いて
当該回路要素を構成するのに必要な配線パターンを予め
設計し、そのパターン情報をＣＡＤツールの記憶装置に
予めストックしておく。このようにしてストックされる
各マクロ毎に定義された固定のパターン情報を、便宜
上、ハードマクロと呼ぶ。

【０００６】図６〜図８はハードマクロの例を示すもの
である。図６は２入力ＮＡＮＤゲートのハードマクロの
例を示すものである。２入力ＮＡＮＤゲートは、Ｐチャ
ネルトランジスタおよびＮチャネルトランジスタを２個
ずつ必要とするため、図６に示すようにセルＣを１個使
用する。この２入力ＮＡＮＤゲートのハードマクロを得
るためには、セル内の各トランジスタを図示の接続状態
にするために必要な配線、スルーホール等のすべてのパ
ターン情報を作成する必要がある。例えば左側に図示さ
れたＰ，Ｎ両チャネルのトランジスタに関しては、これ
らのゲート同士を接続する必要があるので、一方のゲー
トの上部から他方のものの上部に至る配線のパターン情
報と、この配線とその下方の各ゲートとを結ぶスルーホ
ールのパターン情報を作成することとなる。その他の接
続箇所についても、接続を果すのに必要な配線およびス
ルーホールのパターン情報を作成しておく。そして、こ
のようにして作成したパターン情報をまとめて２入力Ｎ
ＡＮＤゲートに対応したハードマクロとして登録してお
く。図７は４入力ＮＯＲゲートの場合、図８はインバー
タの場合のハードマクロを各々例示している。４入力Ｎ
ＯＲゲートはＰ，Ｎ各チャネルのトランジスタを各々４
個必要とするため、図７に示すようにセルＣを２個使用
し、図示の接続状態を実現するための配線、スルーホー
ルのパターン情報をハードマクロとして登録する。イン
バータの場合は、Ｐ，Ｎ各チャネルのトランジスタを各
々１個しか必要としない。そこで、図８に示すようにセ
ルＣを１個使用し、図示の接続状態を実現するためのハ
ードマクロを登録する。この場合、Ｐ，Ｎ各チャネル
共、１個ずつ未使用のトランジスタが生じるが、これら
については例えば各々のソース、ドレイン、ゲートを基
板の電位に固定する等の措置を採る。

【０００７】そして、ある個別製品の受注があった場合
には、ＣＡＤツールを使用した自動レイアウト処理が実
行され、当該個別製品に対応したマスクを製造するため
のパターン情報が生成される。より詳しくは次の通りで
ある。

【０００８】まず、自動レイアウト処理に先立ち、設計
対象たる個別製品の回路構成を定義した機能記述情報が
設計者によって作成される。ここで、機能記述情報は、
個別製品の回路を構成する各回路要素が如何なるマクロ
であるかを示す情報と、各回路要素間の接続関係を表す
情報とを含んでいる。例えば個別製品が図９に示す回路
を含んでいる場合には、回路要素としてゲートＧ１，Ｇ
２，Ｇ３を含んでおり、これらのゲートＧ１〜Ｇ３のマ
クロとして各々２入力ＮＡＮＤゲート、インバータ、４
入力ＮＯＲゲートを使用する旨の情報と、各ゲートＧ１
〜Ｇ３が図示のように接続されていることを示す情報が
機能記述情報として作成されることとなる。このように
して作成された機能記述情報がＣＡＤツールに引き渡さ
れる。

【０００９】ＣＡＤツールには、上述したハードマクロ
の他、下地ウェハのチップ上における各セルの所在位置
等を定義した情報が予め記憶されている。自動レイアウ
ト処理においては、この情報が参照され、機能記述情報
中の各回路要素に対応したハードマクロをチップ内のい
ずれかのセル上に仮想的に配置する配置処理が行われ
る。次いで、機能記述情報中に定義された各回路要素間
の接続関係に従い、仮想配置された各ハードマクロ間を
結ぶ配線（スルーホールを含む）のパターン情報が自動
生成される。

【００１０】図１０は、図９に示す回路について自動レ
イアウト処理を行った場合の結果を例示したものであ
る。図９において、斜線を施した部分は、ゲートＧ１〜
Ｇ３のハードマクロが配置されたセルを表している。こ
れらの各セルには、図６〜図８に示した各ハードマクロ
に対応した接続状態を構成するための配線パターン（ス
ルーホールを含む）が配置される。また、Ｎ１〜Ｎ８
は、自動レイアウト処理により生成された各ハードマク
ロ間の配線を例示したものである。

【００１１】以上の自動レイアウト処理を経て、最終的
には１チップを構成する全配線パターン（配線およびス
ルーホール）を定義したパターン情報が得られる。そし
て、このパターン情報に基づいて、配線形成のためのマ
スク、スルーホール形成のためのマスク等が製作され、
製造現場に供給される。製造現場においては、このよう
にして各個別製品毎に製作されたマスクを使用すること
により、下地ウェハに対するスルーホールの形成処理、
配線パターンの形成処理等が順次実施され、各個別製品
に対応した配線パターンを有するゲートアレイ製品が完
成する。

【００１２】

【発明が解決しようとする課題】ところで、上述した従
来のゲートアレイの製造においては、複数のトランジス
タによって構成されたセル単位でハードマクロを用意し
ていたため、ハードマクロの種類によっては図８に例示
したように未使用のトランジスタが生じてしまう。従っ
て、この種のハードマクロを多用するような個別製品の
場合、セルの有効利用が図れないため、製品を構成する
トランジスタの数に見合った下地ウェハよりも収容セル
数の大きな下地ウェハを選択しなければならないという
不合理が生じることがある。例えば、ある個別製品が１
６００個のインバータによって構成されているとする
と、この個別製品の製造には、各々１６００個のＰチャ
ネルトランジスタおよびＮチャネルトランジスタ、すな
わち、図５のセル構成の場合は８００セル分のトランジ
スタがあれば足りる。ところが、図８に示すように１セ
ルを占有して１個のインバータのハードマクロを構成し
たとすると、１６００個のインバータを構成するのに１
６００個のセルが必要となる。このため、場合によって
は、使用する下地ウェハを１クラス上のチップサイズの
大きな下地ウェハに変更する必要が生じる。

【００１３】この発明は以上説明した事情に鑑みてなさ
れたものであり、個別製品の回路構成と無関係に、下地
ウェハ上のすべてのセルを有効に利用することが可能な
半導体集積回路およびそのレイアウト設計方法を提供す
ることを目的としている。

【００１４】

【課題を解決するための手段】請求項１に係る発明は、
配線を除き相互に共有部分を持たない独立したトランジ
スタによってセルが構成され、該セルが半導体基板上に
多数配置されてなり、これらの各セル内のトランジスタ
を配線によって接続してなることを特徴とする半導体集
積回路を要旨とする。

【００１５】請求項２に係る発明は、半導体基板上の相
互に独立した多数のトランジスタに施す配線のパターン
情報をコンピュータを使用した演算処理によって生成す
るレイアウト設計方法において、半導体集積回路の構成
部品として使用されるマクロ毎に当該マクロを構成する
トランジスタおよび各トランジスタに施すべき配線を定
義するライブラリ情報を予め作成しておき、設計対象た
る半導体集積回路を構成する各回路要素について、当該
回路要素に対応したマクロおよび他の回路要素との接続
関係を定義することにより、当該半導体集積回路の回路
構成を表す機能記述情報を作成し、前記コンピュータ
が、前記ライブラリ情報および前記機能記述情報に基づ
いて、前記半導体集積回路を構成する各トランジスタお
よび各トランジスタに施すべき配線を定義する情報を含
んだトランジスタレベルネット情報を作成し、前記トラ
ンジスタレベルネット情報に表れる各トランジスタを前
記半導体半導体基板上の各トランジスタに対応付ける配
置処理を実行し、前記トランジスタレベルネット情報と
前記配置処理の結果に基づいて前記各トランジスタを接
続する配線のパターン情報を生成することを特徴とする
半導体集積回路のレイアウト設計方法を要旨とする。

【００１６】既存のゲートアレイセルの中には、セル内
のあるトランジスタのドレインが他のトランジスタのド
レインと共用されているものとか、ＰチャネルおよびＮ
チャネルの各トランジスタの各ゲートが連続した１本の
ゲートによって構成されているもの等があるが、請求項
１に係る発明においては、セルを構成する各トランジス
タは相互に全く独立したものである。従って、各トラン
ジスタに対して任意の配線を施すことができる。

【００１７】請求項２に係る発明は、請求項１に係る半
導体集積回路に好適なレイアウト設計方法を提供するも
のである。すなわち、本発明においては、ハードマクロ
といった固定のパターン情報は使用せず、個別製品毎
に、当該個別製品を構成する各トランジスタおよび各ト
ランジスタに施すべき配線を定義する情報を含んだトラ
ンジスタレベルネット情報を作成し、このトランジスタ
レベルネット情報に従って各トランジスタに施す配線の
パターン情報を生成する。従って、本方法においては、
ハードマクロ使用時の未使用トランジスタに相当するも
のは生じず、チップ内のセルを有効に使用することがで
きる。また、各回路要素毎にライブラリ情報を定義して
おけば、個別製品の機能記述情報をトランジスタレベル
ネット情報に変換する処理は、コンピュータが行う演算
処理により簡単に実行することができるため、トランジ
スタレベルネット情報の作成のための設計者の負担は全
くない。

【００１８】

【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。

【００１９】図１はこの発明の実施の形態であるＣＭＯ
Ｓゲートアレイの内部セル領域の構成を示すものであ
る。この図に示すように、内部セル領域１’は、多数の
セルＣ’，Ｃ’，……が縦横に配置されてなるものであ
り、個々のセルＣ’はＰチャネルトランジスタおよびＮ
チャネルトランジスタを各々１個ずつ使用した構成とな
っている。ここで、複数のトランジスタ間でのソースま
たはドレインの共用、ゲートの共用等を行っている箇所
は全くなく、各セルを構成している各トランジスタは、
相互に独立している。従って、任意の配線を施すことが
可能である。

【００２０】図２はこのＣＭＯＳゲートアレイの個別製
品の設計を行う自動設計システムのフローを示すもので
ある。この自動設計システムを利用するのに先立ち、ゲ
ートレベルライブラリとトランジスタレベルライブラリ
を予め作成しておく。ここで、ゲートレベルライブラリ
とは、ＮＡＮＤゲート、ＮＯＲゲート、インバータ、…
といった各回路要素毎に、各々が有する入力端子、出力
端子および各々が果す論理機能等を定義したライブラリ
である。また、トランジスタレベルライブラリとは、上
記各回路要素毎に、当該要素を構成するトランジスタお
よび各トランジスタに施すべき配線を定義したライブラ
リ情報である。図６に示す２入力ＮＡＮＤゲートを例に
挙げると、２個のＰチャネルトランジスタと２個のＮチ
ャネルトランジスタを使用する旨を表す情報およびこれ
らの各トランジスタのソース、ドレイン、ゲートの接続
先を指定する情報がトランジスタレベルライブラリとし
て作成される。

【００２１】個別製品の自動設計を行う際には、自動設
計に先立ち、機能記述情報と制約条件に関する情報を作
成する。ここで、機能記述情報は、既に従来技術の説明
において述べた通り、個別製品の回路を構成する各回路
要素と、各回路要素間の接続関係を表す情報からなるも
のである。制約条件としては、複数の特定の回路要素を
接近して配置する旨の優先指定、特定の回路要素を特定
の位置に強制的に配置させる強制指定等、レイアウトの
際の制約条件があれば、該当する条件を設定する。

【００２２】自動設計においては、まず、最初に論理合
成と呼ばれる処理を行う。この論理合成においては、ゲ
ートレベルライブラリを参照することにより、個別製品
の機能記述情報からゲートレベルネットリストを自動生
成する。このゲートレベルネットリストは、個別製品の
回路内の各配線（ネット）毎に、当該配線に接続される
回路要素の入力端子、出力端子等を定義した情報であ
る。例えば、図９には配線Ｎ１〜Ｎ８を含んだ回路が示
されているが、この回路の機能記述情報を用いて論理合
成を行ったとすると、図示しないゲートとゲートＧ１の
第１入力端とを接続する配線Ｎ１に関する定義情報、図
示しないゲートとゲートＧ１の第２入力端とを接続する
配線Ｎ２に関する定義情報、…等からなるゲートレベル
ネットリストが得られることとなる。

【００２３】そして、このゲートレベルネットリストを
使用した論理シミュレーション（ゲートレベルシミュレ
ーション）を実行し、所期の論理機能を果すか否かの検
証を行う。

【００２４】上記シミュレーションの結果、異常が認め
られない場合には、上記ゲートレベルネットリストから
トランジスタレベルネットリストを自動生成する。この
トランジスタレベルネットリストは、個別製品の回路構
成をトランジスタを用いた表現形式で表した情報であ
り、回路内の各配線毎に、当該配線に接続されるトラン
ジスタの端子を定義したものである。例えば、図９に示
す回路を論理記号ではなく、トランジスタを使用した表
現形式に変更すると、図３に示す回路図が得られる。こ
の例では、トランジスタＭＰ１〜ＭＰ７，ＭＮ１〜ＭＮ
７を使用した表現形式に変更したことにより、２０本の
配線ＴＮ１〜ＴＮ２０が生じているが、これらの各配線
毎に、当該配線の接続先を定義した情報が作成されるこ
ととなる。このトランジスタレベルネットリストのう
ち、各回路要素（ゲートＧ１，Ｇ２，…等）内の各トラ
ンジスタ間の接続のための配線に対応した部分（例えば
配線ＴＮ４，ＴＮ５等）は、トランジスタレベルライブ
ラリ内に含まれていた情報に基づいて作成される。ま
た、各回路要素間の接続のための配線に対応した部分
（例えば配線ＴＮ３）は、トランジスタレベルライブラ
リ内の情報の他、ゲートレベルネットリスト内に含まれ
ていた情報に基づいて作成される。

【００２５】次にトランジスタレベルネットリストを使
用したトランジスタレベルシミュレーションを実施し、
各機能素子を構成する個々のトランジスタのスイッチン
グ動作およびこのスイッチング動作によって生じる信号
の伝播が正常か否かの検証を行う。

【００２６】このトランジスタレベルシミュレーション
の結果、異常が認められない場合には、上記トランジス
タレベルネットリストおよびレイアウトについての制約
条件に基づいて自動レイアウトを実行する。すなわち、
まず、予め用意されたチップ上における各トランジスタ
の所在位置等の定義情報を参照し、トランジスタレベル
ネットリスト中の各トランジスタをチップ内のいずれか
のトランジスタに対応付ける配置処理を実行する。ここ
で、トランジスタの強制配置指定等の制約条件がある場
合には、配置処理に反映させる。次いで、トランジスタ
レベルネットリスト中に定義された各配線毎の定義情報
に従い、該当するトランジスタのソース等と他とを結ぶ
配線（スルーホールを含む）のパターン情報を生成す
る。

【００２７】図４は、図３に示す回路のトランジスタレ
ベルネットリストを使用して自動レイアウト処理を行っ
た場合の結果を例示したものである。なお、図４では、
煩雑化を避けるため、図３に示す回路のうち、ゲートＧ
１に関連した部分のみが示されている。図４に示すよう
に、ゲートＧ１は、内部セル領域内の任意のトランジス
タを使用して構成される。図示を省略した他のゲートに
ついても同様である。このように、トランジスタレベル
ネットリストに定義されたトランジスタをチップ内の任
意のトランジスタに対応付けてレイアウトを行うように
したので、未使用トランジスタに相当するものを生じさ
せることなく、自動レイウアトを行うことができ、セル
利用率を高めることができる。

【００２８】自動レイアウト処理が終了すると、各トラ
ンジスタ間の配線に関する情報が得られる。従って、必
要であれば、これらの情報を参照することにより、配線
遅延等を考慮したさらに詳細なゲートレベルシミュレー
ション、トランジスタレベルシミュレーションを実施す
る。

【００２９】

【発明の効果】以上説明したように、この発明によれ
ば、従来のハードマクロ使用時の未使用トランジスタに
相当するものを生じさせることなく自動レイウアトを行
うことができ、セル利用率を高めることができるという
効果が得られる。また、本発明によれば、設計に関する
負担を軽減する効果も得られる。すなわち、従来技術に
おいてハードマクロを構成する配線パターンは、下地ウ
ェハのセルを構成する各トランジスタの寸法、形状等が
変わった場合にはこれに合わせて変更しなけらばならな
いため、製造プロセス毎に各マクロに対応したハードマ
クロを用意する必要があり、設計者の負担、情報管理に
関する負担が大きなものとなっていた。しかし、本発明
において各マクロ毎に作成し管理する情報は、マクロを
構成するためのトランジスタレベルネット情報のみであ
り、この情報は製造プロセスとは全く無関係な情報であ
る。従って、本発明によれば、上記のような製造プロセ
ス毎の設計、情報管理の負担から開放されるという効果
が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の形態であるＣＭＯＳゲート
アレイの内部セル領域の構成を示す図である。

【図２】 同ＣＭＯＳゲートアレイの自動設計を行うシ
ステムのフローを示す図である。

【図３】 同ＣＭＯＳゲートアレイの自動設計における
トランジスタレベルネットリストのイメージを表した回
路図である。

【図４】 同ＣＭＯＳゲートアレイの自動設計における
自動レイアウト処理の結果を例示した図である。

【図５】 従来のＣＭＯＳゲートアレイの内部セル領域
の構成を示す図である。

【図６】 従来のＣＭＯＳゲートアレイの自動レイアウ
トにおいて使用していたハードマクロを説明する図であ
る。

【図７】 従来のＣＭＯＳゲートアレイの自動レイアウ
トにおいて使用していたハードマクロを説明する図であ
る。

【図８】 従来のＣＭＯＳゲートアレイの自動レイアウ
トにおいて使用していたハードマクロを説明する図であ
る。

【図９】 自動レイアウトの対象たる機能記述情報のイ
メージを表した図である。

【図１０】 従来の自動レイアウト処理結果を例示した
図である。

【符号の説明】

１’……内部セル領域、Ｃ’……セル。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 配線を除き相互に共有部分を持たない独
   立したトランジスタによってセルが構成され、該セルが
   半導体基板上に多数配置されてなり、これらの各セル内
   のトランジスタを配線によって接続してなることを特徴
   とする半導体集積回路。
2. 【請求項２】 半導体基板上の相互に独立した多数のト
   ランジスタに施す配線のパターン情報をコンピュータを
   使用した演算処理によって生成するレイアウト設計方法
   において、 半導体集積回路の構成部品として使用されるマクロ毎に
   当該マクロを構成するトランジスタおよび各トランジス
   タに施すべき配線を定義するライブラリ情報を予め作成
   しておき、 設計対象たる半導体集積回路を構成する各回路要素につ
   いて、当該回路要素に対応したマクロおよび他の回路要
   素との接続関係を定義することにより、当該半導体集積
   回路の回路構成を表す機能記述情報を作成し、 前記コンピュータが、前記ライブラリ情報および前記機
   能記述情報に基づいて、前記半導体集積回路を構成する
   各トランジスタおよび各トランジスタに施すべき配線を
   定義する情報を含んだトランジスタレベルネット情報を
   作成し、 前記トランジスタレベルネット情報に表れる各トランジ
   スタを前記半導体半導体基板上の各トランジスタに対応
   付ける配置処理を実行し、 前記トランジスタレベルネット情報と前記配置処理の結
   果に基づいて前記各トランジスタを接続する配線のパタ
   ーン情報を生成することを特徴とする半導体集積回路の
   レイアウト設計方法。