JP2015536562A - 複数のトランジスタチェーンを含むビア構成可能高性能ロジックブロック - Google Patents

Abstract

ストラクチャードＡＳＩＣのためのビア構成可能ロジックブロックアーキテクチャが複数のビアを通じてお互いに接続された複数のＭＯＳＦＥＴトランジスタチェーンを有する。１実施形態において、３つのチェーンがあり、第１のトランジスタチェーンはｎＦＥＴトランジスタチェーンであり、第２のトランジスタチェーンがｐＦＥＴトランジスタチェーンであり、第３のトランジスタチェーンがｎＦＥＴトランジスタチェーンである。第１、第２および第３のトランジスタチェーンが、ＬＶＴ、ＳＶＴ、およびＨＶＴデバイスからなる電圧閾値グループから選択される複数のトランジスタで作成された複数のデバイスへ形成され、第１および第３のトランジスタチェーンは、お互いに異なる電圧閾値グループからの複数のデバイスへ形成される。別の実施形態において、トランジスタドライブ強度は、ロジックブロックのトランジスタチェーンにおいて変動されうる。さらに他の実施形態において、電圧閾値およびドライブ強度の両方は対称的な様式で共に変動されうる。

Description

本願発明は、概して、複数のストラクチャードＡＳＩＣの分野に関する。本願発明の複数の実施形態は、半導体デバイスにおいて利用されうる構成可能ロジックブロック（ＣＬＢ）のアーキテクチャに関しうる。

本願発明は、概して、改善されたストラクチャードＡＳＩＣ（ストラクチャード特定用途向け集積回路）に関する。広義には、複数のストラクチャード特定用途向け集積回路（ＡＳＩＣ）は、複数の製品に渡る物理的実装の複数の部分を標準化することによって、複数のＡＳＩＣを製造する労力、費用及びリスクを低減するよう試みうる。大きなセットの異なる複数の設計に渡るデバイスの高価な複数のマスク層を償却することによって、売られたユニットの数に依存しない複数のワンタイムコストである、特定の顧客によりみられるカスタマイズされたＡＳＩＣのための非反復エンジニアリング（ＮＲＥ）が、著しく低減される。より高い規則性による改善された歩留まりおよび／またはテープアウトからパッケージチップまでの低減された製造時間を含みうる、マスクセットのある部分の標準化の追加の利益がありうる。

複数のＡＳＩＣは、さらに、フルカスタムＡＳＩＣ、スタンダードセルベースＡＳＩＣ（スタンダードセル）、ストラクチャードＡＳＩＣ、及びゲートアレイＡＳＩＣに分類されうる。ＡＳＩＣの対極にあるのはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であり、集積回路が、ファウンドリ又はＩＣ製造工場でよりむしろ製造した後に、複数のソフトウェアコマンドを利用するフィールドにおいて顧客又はデザイナーによって構成されるように設計される。他の複数の非ＡＳＩＣは、単純及び複雑な複数のＰＬＤ（プログラマブル論理デバイス）、及びオフザシェルフ小型及び中型ＩＣコンポーネント（ＳＳＩ／ＭＳＩ）を含む。さらに複数の分類は、構成可能（設定変更可能な）ロジックブロック（ＣＬＢ）を含む。構成可能ロジックブロック（ＣＬＢ）は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複数のストラクチャード特定用途向け集積回路（ＡＳＩＣ）デバイス、および／または他の複数のデバイスの一要素であってよい。複数のＣＬＢは、例えば、複数の異なる論理セル（複数のＮＡＮＤ、ＮＯＲ、又はインバータのような組合せ、および／または複数のフリップフロップ又はラッチのようなシーケンシャル）を実装するように構成されうる。

フルカスタムＡＳＩＣは、１０から１５の層を有しうるＡＳＩＣデバイスの全ての層をカスタマイズし、リソグラフィープロセスにおいて１０から１５のマスクを必要とする。ＡＳＩＣのカスタマイズされた設計は、トランジスタレベルで生じ、現代の複数のＡＳＩＣは、数億ではない場合には数十のトランジスタを有するため、フルカスタムＡＳＩＣは、通常、数百万のユニットを必要とした複数の適用についてのみ経済的に適している。そのような適用の例は、携帯電話デジタルモデム又はフラットパネルテレビビデオプロセッシングデバイスである。

スタンダードセルＡＳＩＣにおいて、複数の回路は、複数のセルとして知られる、予め定義されたロジックコンポーネントから構成される。複数のデザイナーは、より微細なトランジスタレベルではなく、ゲートレベルで作業し、プロセスを単純化する。デバイスを製造する製造工場は、複数の論理ゲート、組合せコンポーネント（アンドオアインバータ、マルチプレクサ、１ビット全加算器）、及びＤタイプラッチ及びフリップフロップのようなベーシックメモリのような、複数のセルにおいて利用されうる複数のベーシック構成ブロックのライブラリを提供する。加算器、バレルシフタ、及びランダムアクセスメモリ（ＲＡＭ）のような他の複数の機能ブロックのライブラリも存在する。スタンダードセルにおける各セルのレイアウトは既定のものであるが、回路自身は、全ての層を互いに接続することにより独自に構成される必要があり、複数のセルはカスタムの方法で各層内にあり、時間と労力を要する。

ゲートアレイＡＳＩＣにおいて、抽象化のレベルは、スタンダードセルより高い１つのレベルであり、ゲートアレイにおける各構成ブロックが、論理ゲートに似た、ベースセルとして知られる既定義の複数のセルのアレイからのものである。セルのロケーション及びタイプが既定のものであるため、複数のゲートアレイＡＳＩＣは、より大量に予め製造され、後の使用のために一覧表に記入されうる。回路は、複数の金属相互接続マスクにおいて行われる、これらのセルの間の相互接続のカスタマイズによって製造される。複数のゲートレベルＡＳＩＣの場合のように、通常３から５の金属層が、回路を完成させるために必要な相互接続を特定すべく、カスタマイズされる必要があり、これにより製造プロセスを単純化する。

ストラクチャードＡＳＩＣにおいて、抽象化のレベルは、フルカスタムＡＳＩＣとＦＰＧＡの間のいずれかである。ストラクチャードＡＳＩＣにおいて、１２又はそれより多い金属層があってよいが、多くのストラクチャードＡＳＩＣにおいては、全ての金属層がルーティングのために必要とされるわけではなく、いくつかの層がプレルーティングされてよく、複数の最上層のみがルーティングのために用いられる。ストラクチャードＡＳＩＣの後のアイデアは、複数の層のほとんどが予め定義され、少数の金属又はビア層のみがカスタマイズに利用できるということである。極端な場合は、本発明に対する譲受人であるｅＡＳＩＣストラクチャードＡＳＩＣであり、単一のビア層のみがカスタマイズに利用でき、他の全ての層が組み込まれたものである。これにより、複数のフォトリソグラフィーマスクが全ての層に対してではなく、より少ない金属層に対してのみ必要であるので、非反復エンジニアリングコストがさらに非常に低いため、製造プロセスの複雑さを低減し、メタライゼーションが比較的迅速な処理であるので、複数の製造サイクルが非常に短くなる。複数の金属層は、「ビア」金属層と呼ばれることができ、導電性材料で充填される複数のビアと呼ばれる選んだ複数の垂直の穴においてお互いに相互接続されてよく、このためこれらはこの層において構成可能又はビア構成可能でありうる。ストラクチャードＡＳＩＣを含む論理構造が複数のフォトリソグラフィーマスクを必要とする従来のＩＣ光学リソグラフィーで構成される場合、それは、マスクプログラマブルであると考えられうる。例えば本願発明についての本願譲受人、ｅＡＳＩＣコーポレーションによる、いくつかの設計において、カスタマイズ可能メタライゼーション層は、カスタマイズが実行される少数の又は単一のビア層にさらに低減されうる。例として、限定されないが、２００５年１０月１１日にｅＡＳＩＣコーポレーションに発行された米国特許第６，９５３，９５６号、２００２年１１月５日にｅＡＳＩＣコーポレーションに発行された米国特許第６，４７６，４９３号、及び２００１年１２月１８日にｅＡＳＩＣコーポレーションに発行された米国特許第６，３３１，７３３号を参照し、全てが、それらの全体における参照により本明細書に組み込まれる。さらに、９５６特許によって教示されるように、単一ビア接続層が、マスクベース光学リソグラフィーを用いること無く、しかしマスクレス電子ビーム処理を用いてカスタマイズされうる。

コンプレックスフィールドプログラマブルデバイスは、時に複数のＡＳＩＣセルより精巧でありうる、複数の一般的論理セルのような最も可変性の非ＡＳＩＣであり、相互接続構造は、例えば複数のフォトリソグラフィーマスクを用いる製造工場におけるよりむしろソフトウェアを用いるフィールドにおいてプログラマブルでありうる。コンプレックスフィールドプログラマブルデバイスは、ＡＳＩＣと同様に、製造工場において一度のみプログラマブルであるよりむしろ、数時間の間に異なる回路へ再プログラムされうる。コンプレックスフィールドプログラマブルデバイスは、大まかに、２つのカテゴリー、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）及びフィールドプログラマブルゲートアレイ（ＦＰＧＡ）に分類されうる。ＣＰＬＤの論理セルは、ＦＰＧＡより複雑であり、複数の構成可能製品の用語で、Ｄタイプフリップフロップ、及びＰＡＬ（商標）タイププログラマブル論理デバイス半導体のようなプログラマブル論理デバイス半導体を有する。ＣＰＬＤの相互接続は、少数の集中化されたルーティングラインを用いて、より集中化される。ＦＰＧＡ論理セルはより小さく、Ｄタイプフリップフロップ及び小さいルックアップテーブル（ＬＵＴ）、ロジックマッピングのために広く利用される複数入力及び単一出力ブロック、又は相互接続及び複数の論理セルを通じて複数の信号をルーティングするための複数のマルチプレクサを有する。回路を規定するＦＰＧＡ設計は、ＲＡＭに格納され、そのためＦＰＧＡへの電源供給がオフにされる場合には、回路の設計が消滅する。ＦＰＧＡがバックアップで電源供給される場合、不揮発性メモリから回路設計をリロードする必要がある。

歴史的にプログラマブル論理デバイスと呼ばれる単純なＰＬＤは、一般の相互接続構造を有さないために適用がさらに非常に限定される。今日、これらのデバイスは単独であるのは比較的まれであり、今ではＡＳＩＣ又はＣＰＬＤの内部コンポーネントとして利用される。同様に、複数のオフザシェルフ小型及び中型ＩＣコンポーネント（ＳＳＩ／ＭＳＩ）は、１９６０年代及び７０年代に複数のコンピュータを構築するために利用され、様々な会社によって製造された７４００シリーズトランジスタ−トランジスタロジック（ＴＴＬ）のような第１世代のデバイスであるため、もはやめったに利用されない。これらのコンポーネントは、モデムＥＤＡ（電子設計オートメーション）ソフトウェアによってもはやサポートされず、非常に限定された機能性を有する。

コンプレックスフィールドプログラマブルデバイスは、プログラマブルロジック構造の形態であると考えられうる。そのようなプログラマブルロジック構造の一つとして、フィールドプログラマブルゲートアレイ及びコンプレックスプログラマブルロジックデバイスの基礎を形成するＳＲＡＭプログラマブルルックアップテーブル（ＬＵＴ）技術がある。プログラマブル構造技術により、要求された論理機能を実行するために論理構造上へ合成される、ハードウェア記述言語（ＨＤＬ）において記述されたロジック設計の合成が可能となる。論理構造は、複数のメモリブロック、組み込み乗算器、レジスタ及びルックアップテーブルロジックブロックを含む。複数のロジック要素間の相互接続はまた、ＳＲＡＭプログラマブルである。ＳＲＡＭの状態は電源供給がオフにされると削除されるため、ＳＲＡＭを組み込むプログラマブルロジック構造の機能は変更されうる。

ＡＳＩＣ設計フローは全体として、論理合成、テスト容易化設計（ＤＦＴ）挿入、ゲートレベルネットリストの電気的ルールチェック（ＥＲＣ）、フロアプラン、ダイサイズ、Ｉ／Ｏ構造、設計パーティション、マクロ配置、電力分配構造、クロック分配構造、予備チェック、（例えば、ＩＲドロップ電圧降下、静電気放電（ＥＳＤ））、配置及びルーティング、寄生抽出及び低減（複数の寄生デバイス）、複数のＥＤＡツールによって生成される標準遅延フォーマット（ＳＤＦ）タイミングデータ、限定しないが静的タイミング分析、クロストーク分析、ＩＲドロップ分析及びエレクトロマイグレーション分析を含む様々なチェックのような、さらに本開示で説明されるような多くのタスクを含む複雑な試みである。

ＡＳＩＣ設計フローの第１段階、設計入力段階では、回路は、複数の機能目標、パワー及び速度のような複数の性能制約、複数の物理的寸法のような技術制約、及び所定のＩＣファウンドリに特有の製作技術及び複数の設計技術を含む、回路が達成すべき設計仕様において記述される。さらに設計入力段階において、動作記述で、ハードウェアへの参照無しに、回路の意図した機能挙動（例えば、２つの数字を加算器へ加える）をハイレベルに記述する。次は、たとえ複数のレジスタを用いるハイレベルの抽象化においても、ハードウェアを参照するＲＴＬ（レジスタ転送言語）構造的記述である。ＲＴＬは、すべてのレジスタが所定のクロックサイクルで同時に同期回路において更新される、複数のレジスタ間での複数の信号のフローに焦点をあて、これは、複数のクロックが同期され、複数の回路がタイミング制約及びタイミング収束を達成することを、設計フローにおいてさらに必要とする。ＲＴＬ記述は、各クロックサイクルで、設計の変更を捕獲する。すべてのレジスタは、同期回路に対するクロックサイクルで同時に更新される。同期回路は、２種類の要素、すなわち複数のレジスタ及び組み合わせのロジックからなる。複数のレジスタは、クロック、入力データ、出力データ、およびイネーブル信号ポートを有する。クロックサイクルごとに、入力データが内部で格納され、出力データが更新されて、内部データと一致する。しばしば複数のフリップフロップとして実装される、複数のレジスタは、回路のオペレーションを回路クロック信号の複数のエッジと同期させ、かつメモリを有する。組み合わせのロジックは、回路におけるすべての論理機能を実行し、通常は、複数の論理ゲートからなる。ＲＴＬは、通常、工業規格言語記述である、ヴェリログまたはＶＨＤＬハードウェア記述言語（ＨＤＬ）において表される。ハードウェア記述言語（ＨＤＬ）は、デジタルシステム、例えばネットワークスイッチ、メモリ、またはフリップフロップを記述するために用いられる言語である。ＨＤＬを用いることによって、任意のデジタルハードウェアを記述できる。

設計フローは、論理設計段階からより物理的設計段階まで進行する。複数の回路間でタイミングがフローの複数の異なる段階で変更されうるため、このフローを通じて、タイミングは、非常に重要であり、タイミング収束が回路を通じて実現されるように常に再評価されるべきである。さらに、回路は、複数のフォールトのテストをされるように設計されるべきである。テスト回路素子の挿入は、論理合成段階で実行されることができ、このさい、レジスタ転送レベル（ＲＴＬ）は、ＮＡＮＤゲートのような複数の論理ゲートに関して設計実装に変わる。このため、論理合成は、特定のデバイス技術（たとえば複数の３２ｎｍ特徴）に拘束されず、コンポーネントの伝播遅延またはサイズのいかなる情報も処置しない、複数のプリミティブゲートレベルコンポーネント（ＮＯＴ，ＮＡＮＤ、およびＮＯＲ等）の最適数を用いて、ＲＴＬ設計出力から構造的ビューを生成するプロセスである。論理合成において、回路は、ブーリアン代数学を用いて処理されることができる。論理合成は、２レベル合成及び多層合成に分類されうる。複数のゲートに対する多くのファンイン（ゲートへの入力の数）によって、２レベル合成は、プログラマブルロジックアレイ（ＰＬＡ）及び複数のモディファイドプログラマブルアレイロジック（ＰＡＬ）ベースＣＰＬＤデバイスとして知られる複数の特別ＡＳＩＣ構造を使う。多層合成は、設計におけるゲートの数とファンインとに対する複数の厳密な要件を除去するため、より効率的で柔軟であり、好ましい。多層合成の実装は、回路におけるエリア及び遅延を最適化することによって実現される。しかし、多層合成のロジックを最適化することは、２レベル合成のロジックを最適化することより困難であり、しばしば複数のヒューリスティック技術を用いる。

機能合成は、設計が特定のアーキテクチャを実装するかをチェックすべく、設計入力段階で実行される。機能検証が完了すると、ＲＴＬは、論理合成又はＲＴＬ合成と呼ばれる段階において、複数のより小さな構成ブロックを用いて、最適化されたゲートレベルネットリストへ変換される。ＥＤＡにおいて、このタスクは、複数のサードパーティツールによって実行される。合成ツールは、入力として、特定の製造業者についてのＲＴＬハードウェア記述とスタンダードセルライブラリとを受け入れ、出力として、ゲートレベルネットリストを生成する。スタンダードセルライブラリは、今日のＩＣ設計についての基本構成ブロックレポジトリである。タイミング、エリア、速度、テスト容易性、及び電力に対する制約が考慮される。複数の合成ツールは、様々な実装のエンジニアリングコストを計算することによって、複数の制約を満たすことを試みる。ツールはその後、検討中の特定の製造プロセスを対象とする、所定のセットの制約ために、最良のゲートレベル実装を生成することを試みる。結果として生じるゲートレベルネットリストは、設計の「複数の葉（ｌｅａｖｅｓ）」における複数のスタンダードセルのみを有する完全な構造記述である。論理／ＲＴＬ合成において、また、ゲートレベル変換が、シミュレーションを実行することによって正確に実行されたかを検証される。ネットリストは、通常、ネットリストにおけるいずれかの大きなネットが、ゲートがいくつのデバイスを駆動できるかを示す、適切なドライブ強度（ファンアウト）の複数のセルを有するかを保証すべく変更される。駆動ゲートは、スタンダードセルライブラリにおける任意のセルでありうる。ネットリストのコンパイル中に、ＥＤＡツールは、多くが、過剰に大きなドライブ強度を有することによってエリア及びパワーが回路内で浪費されないように、ネットリストの各ネットを駆動するゲートのサイズを調節する。複数のバッファセルは、大きなネットがＥＤＡツールによって複数のより小さなセクションに分解される場合に挿入される。

論理設計状態を通じて、ＥＤＡツールは、実際の物理的設計の前に、レイアウトのコンピュータシミュレーションを実行する。

ＡＳＩＣフローにおける次の段階は、ゲートレベルネットリストの物理的実装、又はシステムパーティショニング、フロアプランニング、配置、及びルーティングのような物理的設計である。ゲートレベルネットリストは、設計のレイアウトの幾何学的表現へ変換される。レイアウトは、デジタルデバイスを構築するための製造工場についてライブラリにおいて特定された複数の設計ルールに従って、設計される。複数の設計ルールは、製作プロセスの複数の制限に基づく複数のガイドラインである。

物理的実装段階は、複数のサブ段階、すなわち、システムパーティショニング、フロアプランニング、配置、及びルーティングからなる。これらの段階は、１つ又は複数のＡＳＩＣの場合、複数の機能ブロックによってデジタルデバイスがどのように表されるか（システムパーティショニング）、複数の機能ブロックが１つのＡＳＩＣ上にどのようにレイアウトされるか（フロアプランニング）、及び複数の論理セルが複数の機能ブロック内にどのように配置可能か（配置）、及びこれらの論理セルが配線でどのように相互接続されるか（ルーティング）に関する。この物理的実装の出力において生成されたファイルは、ＡＳＩＣを製造すべくファウンドリによって利用されるファイルである、いわゆるＧＤＳＩＩファイルである。

特定の速度で動作するための任意の設計に対して、タイミング分析は、ＡＳＩＣ設計フローを通じて実行されるべきである。ＥＤＡにおける静的タイミングツールを用いて、設計が仕様書の複数の速度要件を満たしているかをチェックすべきである。複数の工業規格静的タイミングツールは、物理的設計プロセスによって生じる全ての可能なタイミング違反について設計をチェックすることによって、設計のタイミング性能を検証する、プライムタイム（シノプシス）を含む。

配置によって生じる相互接続の長さが相互接続のキャパシタンスを変更し、結果として相互接続における遅延を変更するため、配置の間で、例えばタイミングが達成される。ＥＤＡ配置ツールの目標は、チップ上の複数の柔軟なブロック内に全ての論理セルを配置し、例えば、ルータがルーティング段階を完了させることができることを保証し、全ての重大なネット遅延を最小限にし、チップを可能な限り密度を高くし、電力の浪費を最小限にし、及び複数の信号間でのクロストークを最小限にするような、複数の目的を達成する。現代のＥＤＡ配置ツールは、上記よりも、さらに固有の達成可能な基準を用いる。最も一般に用いられる複数の配置目的は、合計推定相互接続長さを最小限にすること、複数のクリティカルネットについてのタイミング要件を満たすこと、及び相互接続輻輳を最小限にすることのうちの１または複数である。

配置のための複数のアルゴリズムが存在し、例えば、最小直線シュタイナー木（ｔｈｅ ｍｉｎｉｍｕｍ ｒｅｃｔｉｌｉｎｅａｒ Ｓｔｅｉｎｅｒ ｔｒｅｅ：ＭＲＳＴ）が、長方形格子を用いる最も短い相互接続である。ＭＲＳＴの決定は、概して、合理的な時間で解決することが困難なＮＰ完全問題である。少数の端末に対して複数のヒューリスティックアルゴリズムが存在するが、それらは、計算するエンジニアリングコストが、高価である。ＭＲＳＴへの複数の近似が存在し、複数のＥＤＡツールによって用いられる。

ルーティング段階において、複数の要素間での配線が計画される。ストラクチャードＡＳＩＣの断面は、複数の金属層を有し、スタンダードセルＡＳＩＣでは、９つの金属層があってよいが、多くのストラクチャードＡＳＩＣでは、金属層の全てがルーティングのために必要というわけでは無く、いくつかの層が、プレルーティングされてよく、複数の最上層のみがルーティングのために用いられる。複数の金属層は、導電性材料で充填されたおよび／または伝導するようにされた複数のビアと呼ばれる複数の選択した垂直穴でお互いに相互接続され、「ビア」接続層又はビア金属層と呼ばれ、このためこの層で構成可能でありうる又は「ビア構成可能」でありうる。ストラクチャードＡＳＩＣを含む論理構造が、複数のフォトリソグラフィーマスクを必要とする従来のＩＣ光学リソグラフィーで構成される場合、それは、「マスクプログラマブル」と考えられうる。本願発明についての本譲受人ｅＡＳＩＣコーポレーションによるようないくつかの設計では、複数のカスタマイズ可能メタライゼーション層は、カスタマイズが実行される単一のビア接続層に低減されてよく、例によってかつ限定しないで、２００５年１０月１１日にｅＡＳＩＣコーポレーションに発行された米国特許６９５３９５６号にみられ、その全体における参照により本明細書に組み込まれる。

回路抽出及びポストレイアウトシミュレーションの間、バックアノテートネットリストは、物理的設計が設計固有の速度、及びパワー等の複数の目標を実現したかをみるために、タイミング情報とともに用いられる。そうでない場合、全体のＡＳＩＣ設計フロープロセスが繰り返される。複数の現代のＥＤＡツールにおいて、複数の物理的設計段階における、設計で用いられる複数のライブラリセルのシミュレーションライブラリから算出された複数の遅延は、ＳＤＦ（シノプシス遅延フォーマット）ファイルと呼ばれる特別ファイルに配置される。各セルは、ネットリストにおいてどこで見つけ出されたか、その隣接する複数のセルが何であるか、セルへの負荷、及びファンイン等に基づいて、それ自身の遅延を有しうる。セルにおける各内部パスは、タイミングアークとして知られる、信号についての異なる進行時間を有しうる。最大可能クロックレートは、クリティカルパスと呼ばれる、回路内の最も遅いロジックパスによって決定される。

遅延の問題を妥協することは、同期ＡＳＩＣにおいて、クロックスキューを回避する必要があるということであり、ＡＳＩＣの複数の異なる部分は、それらを制御する複数の異なるクロック領域を有してよく、複数の配線ネットは、クロックツリーの形態で分岐するクロックネットを形成するクロック信号をもたらす。大きなクロックツリーの駆動を助けるべく、しばしば複数のバッファセルのような追加の回路素子を必要とする、このツリーを形成することは、クロックツリー合成と呼ばれる。ＡＳＩＣが同期回路であるため、クロックツリー内の全てのクロックは、同期しているべきであり、チップタイミング制御が、通常、複数の位相同期ループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）および／または複数の遅延同期ループ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ ＬｏｏｐＤＬＬ）を用いることにより実現される。クロック信号が複数の異なるコンポーネントに複数の異なる時に到達する場合、クロックスキューがある。クロックスキューは、配線相互接続長さ、複数の温度変化、及びクロックを用いる複数のデバイスの複数のクロック入力の入力キャパシタンスの複数の違いのような、多くの異なるものによって生じうる。さらに、タイミングは、レジスタセットアップを満たし、複数の時間要件を保持すべきである。データ伝播遅延及びクロックスキューの両方は、これらの計算において重要な部分を果たす。クロックスキューの複数の問題は、複数の短いデータパスを減らし、データパスに遅延を追加し、およびクロックリバースすること等により解決されうる。このため、複数の物理的合成段階の間、クロック合成は重要な段階であり、ＡＳＩＣを通じてクロックネットワークを供給し、クロックスキュー及び遅延を最小限にする。

最後に、半導体プロセッサのようなプロプラエタリサードパーティ機能性の形態のＩＰが、複数のサードパーティから買うことができる複数のソフトマクロ、ファームマクロ及びハードマクロを用いるＡＳＩＣに組み込まれうる。ソフトマクロは、ＩＰをＲＴＬコードとして記述し、設計仕様を与えられたタイミング収束も、検討中のプロセスに対するレイアウト最適化も有さない。しかし、ＲＴＬコードのように、ソフトマクロは、デザイナーによって複数のＥＤＡツールで変更され、デザイナーのライブラリへ合成されることができる。対照的に、ハードマクロは、特定の設計仕様及びプロセス技術に対して、タイミング保証及びレイアウト最適化されるが、検討中の特定の設計及びプロセスの外側に移植できず、ＲＴＬコードにおいて表されず、むしろハードマクロは、特定のファウンドリのために合わせられ、ＧＤＳＩＩレイアウトにより近い。ファームマクロは、ハードマクロとソフトマクロの間にはいる。複数のファームマクロは、ネットリストフォーマットであり、特定の作製技術を用いて性能／エリア／パワーについて最適化され、複数のハードマクロより柔軟で移植可能であり、複数のソフトマクロより、用いられる性能及びエリアが予測的である。複数のマクロは、デザイナーがスクラッチからの全てのコンポーネントを設計することを不要にし、非常に時間を節約するものである。複数のサードパーティデザイナーがファーム及びハードマクロを奨励し、これは、そのようなマクロに存在する知的財産（ＩＰ）を隠すことがソフトマクロにおけるそのようなＩＰを隠すより容易であるためである。

上記の場合、ＦＰＧＡのようなコンプレックスフィールドプログラマブルデバイスに対する複数のスタンダードセルＡＳＩＣの得失は以下である。複数のＦＰＧＡの複数の利点は、それらが、設計容易であり得ること、短い開発時間を有すること、及びこのため市場に出るまでの時間がより速く、より低い複数のＮＲＥコストを有することである。これらはまた、複数のスタンダードセルＡＳＩＣの複数の欠点であり、それらが、設計困難であり得ること、長い開発時間及びより高いＮＲＥコストを有することである。複数のＦＰＧＡの複数の欠点は、設計サイズが複数の比較的小さな製造設計に限定されること、設計複雑性が限定されること、性能が限定されること、電力消費が高いこと、及びユニット毎に高コストであることである。これらのＦＰＧＡの複数の欠点は、複数のスタンダードセルが、複数の大きく複雑な設計をサポートし、高ボリュームで、高性能、低電力消費、かつユニット毎のコストが低いため、スタンダードセルの複数の利点である。

ストラクチャードＡＳＩＣは、分類及び性能では、ＦＰＧＡとスタンダードセルベースＡＳＩＣとの間に入る。複数のストラクチャードＡＳＩＣのものは、複数の中間ボリュームレベル設計について用いられる。ストラクチャードＡＳＩＣにおいて、デザイナーに対するタスクは、回路を、既知の複数のセルの固定の配置にマッピングする。

複数のストラクチャードＡＳＩＣは、複数のＦＰＧＡに対してそれらの複数の利点において複数のスタンダードセルにより近い。複数のＦＰＧＡと比較した複数のストラクチャードＡＳＩＣの複数の欠点は、複数のＦＰＧＡが製造中に任意のユーザ設計情報を必要としないということである。このため、ＦＰＧＡの複数の部分は、複数のより大きなボリュームで製造されることができ、より大きな在庫に存在することができる。これにより、適切なボリュームで複数のパーツを顧客へ届ける待機時間を低減させることができる。複数のＦＰＧＡは、また、それらの最初の構成の後に変更されることができ、これは、複数の設計バグが製作サイクルを必要とせずに除かれることができることを意味する。設計の複数の改善は、当該分野においてなされることができ、離れてなされることもでき、これは、システムと物理的に相互に接する技術者の要件を除く。

これらの得失を前提として、複数のストラクチャードＡＳＩＣは、複数のＦＰＧＡ及び複数のスタンダードセルＡＳＩＣの複数の最良の特徴を組み合わせる。複数のスタンダードセルＡＳＩＣ及びＦＰＧＡに対するストラクチャードＡＳＩＣの複数の利点は、それらが主として、複数のコンポーネントが、様々な予め定義された構成においてほとんど接続され、これらの構成のいずれか一つにカスタマイズされる用意ができている、組み立て式であるということを含む。ストラクチャードＡＳＩＣの製作のためにより少ない金属層が必要とされ、これが、ターンアラウンド時間を劇的に低減する。複数のストラクチャードＡＳＩＣは、複数のスタンダードセルＡＳＩＣより、設計がより容易でより速い。複数のグローバル及びローカルクロックは、ストラクチャードＡＳＩＣにおいて作成済みである。結果的に、ＡＳＩＣデザイナーによって対処される必要があるスキュー問題はない。このため、信号のインテグリティ及びタイミング問題は、本質的に対処され、回路の設計をより単純により速くする。ストラクチャードＡＳＩＣにおける容量、性能、及び電力消費は、スタンダードセルＡＳＩＣのものにより近い。さらに、複数のストラクチャードＡＳＩＣは、複数のスタンダードセルＡＳＩＣよりも、より速い設計時間、低減されたＮＲＥコスト、及びより迅速なターンアラウンドを有する。このため、複数のストラクチャードＡＳＩＣの場合、ユニット毎のコストは、数百から１００ｋのユニット実走行に対して合理的である。

フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と比較して、ストラクチャードＡＳＩＣソリューションのユニット価格は、構成ストレージ及び実装に必要とされるストレージ及びロジックの除去によって、桁違いに低減されうる。ストラクチャードＡＳＩＣのユニットコストは、所定のＩ／Ｏ、メモリ及びロジック容量を有する、主に複数の設計要件と規格化ベース層との間の不完全な適合により、フルカスタムＡＳＩＣよりいくらか高くなりうる。理想的なＡＳＩＣデバイスは、複数のＦＰＧＡのフィールドプログラム可能性を、複数のＡＳＩＣ又はストラクチャードＡＳＩＣの電力及びサイズ効率性と組み合わせうる。

相補型金属酸化物半導体（ＣＭＯＳ）は、複数の集積回路を作成するための技術である。ＣＭＯＳは、ときに、相補対称型金属酸化物半導体（又はＣＯＳ−ＭＯＳ）と呼ばれる。「相補対称」という言葉は、ＣＭＯＳを用いる典型的なデジタル設計スタイルが、複数の論理機能についてのｐ型及びｎ型金属酸化物半導体の電界効果トランジスタ（複数のＭＯＳＦＥＴ）の相補的で対称的な複数の対（複数のＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴ）を用いるという事実を参照する。複数の相補型金属酸化物シリコン回路は、同一基板上のｎＭＯＳ及びｐＭＯＳトランジスタ技術を必要とする。ｎ型ウェルがｐ型基板に設けられる。もしくは、低ドープ基板におけるｐウェル又はｎ型とｐ型ウェルの両方を用いることができる。ゲート酸化物、ポリシリコンゲート及びソース−ドレインコンタクト金属は、通常、ｐＭＯＳ及びｎＭＯＳ技術の間で共有され、一方、ソース−ドレインインプラントは別々に行われる。複数のＣＭＯＳ回路は、より低い正孔移動度の影響を受ける複数のｐＭＯＳデバイスを含むため、複数のＣＭＯＳ回路は、それらの全てのｎＭＯＳの一方より速くない。複数のｐＭＯＳデバイスのサイズをそれらが同一の電流を提供するようにスケーリングするときでさえ、より大きなｐＭＯＳデバイスは、より高い容量を有する。

ＣＭＯＳの利点は、ＣＭＯＳインバータの出力が、電源電圧と同じ高さであり、グラウンドと同じ低さでありうることである。この大きな電圧スイング及び複数のロジックレベルの間の急な遷移は、大きなオペレーションマージンをもたらし、このため高い回路歩留まりももたらす。加えて、いずれの論理ステートにもパワー浪費はない。代わりに、パワー浪費は、複数の論理ステートの間で遷移が行われたときのみ生じる。 複数のＣＭＯＳ回路は、このため、複数のｎＭＯＳ回路より速くないが、超／極超大規模集積回路（ＶＬＳＩ／ＵＬＳＩ）により適している。

システムインパッケージ（ＳｉＰ）は、複数のベアダイおよび／または複数のチップスケールパッケージ（ＣＳＰ）デバイスであり、各々が、それらを共に接続するために用いられるＳｉＰ共通基板上に搭載された、それら自身の機能を実装する（例えばアナログ、デジタル及び高周波（ＲＦ）ダイ）。基板及びその複数のコンポーネントは、その後、従来の２次元（２Ｄ）チップである、ＩＣ（集積回路）又はＳｉＰと呼ばれる単一パッケージに配置される（又は組み込まれる）。２．５Ｄ ＩＣ／ＳｉＰは、従来の２Ｄ ＩＣ／ＳｉＰとは異なるものであり、２．５Ｄ ＩＣの１つのタイプにおいて、シリコンインターポーザが、ＳｉＰ共通基板と複数のダイの間に配置され、このシリコンインターポーザが、シリコンインターポーザの上面と下面の複数のメタライゼーション層を接続する複数のシリコン貫通電極（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）を有する。複数のベアダイは、直径で約１０μｍ以下（〜１０μｍ）である複数のマイクロバンプを用いるシリコンインターポーザに取り付けられることができ、同様に、シリコンインターポーザが、直径で１００μｍ以下（〜１００μｍ）でありうる複数の標準のフリップチップバンプを用いるＳｉＰ基板に取り付けられる。さらに、３Ｄ ＩＣ／ＳｉＰ構成により、複数のデザイナーが、複数のダイがお互いの上に垂直にスタック可能とすることによって、より高いレベルの統合を達成できる。複数のワイヤボンディングは、一番上のダイを、基礎をなすＳｉＰ基板と接続し、一番上のダイが、基礎をなすダイによって覆われたＳｉＰ基板と通信することを可能にする。

複数のＡＳＩＣ ＣＭＯＳ集積回路ライブラリは、複数の閾値電圧を有する複数のトランジスタを提供し、複数の回路が、より大きなＩＣリーク電流を有する、複数の低電圧閾値（ＬＶＴ）トランジスタを含む複数の回路より小さなパワーを消費する複数のスタンダード電圧閾値（ＳＶＴ）トランジスタを含む。しかし、複数のＬＶＴデバイスは、ＬＶＴトランジスタがより速く起動するため、より高い回路性能を提供する。第３のカテゴリーの閾値電圧デバイスは、複数の最も遅いトランジスタであるが最も少量の電力を消費する複数のハイＶｔ（ＨＶＴ）トランジスタである。

ＦＥＴ（電界効果トランジスタ）は、電界を用いて、半導体において電荷キャリアチャネルの導電率を制御するトランジスタである。一般的なタイプのＦＥＴは、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴは、酸化物絶縁ゲート電極に電圧をかけることにより、ソース及びドレインと呼ばれる２つのコンタクト間で導電チャネルを誘導することによって動作する。２つのタイプのＭＯＳＦＥＴが、チャネルを流れる複数のキャリアのタイプに依存して、ｎＭＯＳＦＥＴ（一般にｎＭＯＳ又はＮＦＥＴとして知られる）及びｐＭＯＳＦＥＴ（一般にｐＭＯＳ又はＰＦＥＴとして知られる）と呼ばれる。ｎＭＯＳトランジスタは、ｎ型ソース及びドレインと、ｐ型基板とからなる。ｎＭＯＳにおける３つのモードのオペレーションが、カットオフ、トライオード及びサチュレーションと呼ばれる。ｎＭＯＳロジックは、設計及び製造が容易であるが、直流（ＤＣ）電流が、出力が低いときに論理ゲートを流れるため、複数のｎＭＯＳ論理ゲートからなる複数のデバイスは、回路のアイドリング時に静的電力を浪費する。逆に、ｐＭＯＳトランジスタは、ｐ型ソース及びドレインとｎ型基板とからなり、ｐＭＯＳ技術は、低コストで、ノイズ耐性が良い。ｎＭＯＳにおいて、複数のキャリアは複数の電子であり、一方ｐＭＯＳにおいて、複数のキャリアは複数のホールであり、複数の電子は複数のホールより速く移動するため、ＮＦＥＴに等しい全てのものは、ＰＦＥＴの２倍の速さである。高電圧がゲートに適用されるとき、ゲートソース電圧がある閾値を超え（Ｖ_ＧＳ＞Ｖ_ＴＨ）、ｎＭＯＳが伝導し、一方ｐＭＯＳはしない。逆に、低電圧がゲートに適用されるとき、ｎＭＯＳが伝導しないでｐＭＯＳは伝導する。複数のＰＦＥＴが通常は複数の閉じたスイッチであり、複数のＮＦＥＴは通常は複数の開いたスイッチである。複数のロジックブロックを形成するとき、複数のＰＦＥＴはしばしば、複数のＮＦＥＴよりもシリコンエリアを占有する。複数のｐＭＯＳデバイスは、複数のｎＭＯＳデバイスよりもノイズの影響を受ける。さらに、ｎＭＯＳが同一形状及び動作コンディションにおいてｐＭＯＳによって提供されるインピーダンスの半分を提供できるため、複数のｎＭＯＳ ＩＣは、同一の機能性を有するｐＭＯＳ ＩＣより小さい。

ＣＭＯＳトランジスタにおいて、トランジスタのドライブ強度は、トランジスタが駆動でき、より速くスイッチできる電流に関する。ドライブ強度は、トランジスタのいわゆるアスペクト比及びＷ／Ｌに関し、Ｗ／Ｌを増加させることで、ドライブ強度を、例えば１ｘ−２ｘ、３ｘ等からより高い値へ増加させ、１．５ｘのような非整数倍も可能である。セルがより高いドライブ強度によって、より多くの電力とより大きなエリアを消費するトレードオフで、ドライブ強度が高くなるほど、トランジスタはより迅速にスイッチでき、又はトランジスタによって構成されたセルがより速くなる。

従って、本願発明の態様は、ビア構成可能ロジックブロック（ＶＣＬＢ）アーキテクチャを含みうる、ＮＦＥＴ／ｎＭＯＳ及びＰＦＥＴ／ｐＭＯＳトランジスタを用いるＣＭＯＳプロセスを用いて製造された、ストラクチャードＡＳＩＣの実装を提供する。ＶＣＬＢ構成および／またはストラクチャードＡＳＩＣの複数の要素間の構成は、いわゆる「複数の構成可能ビア」の複数の特性−複数のＶＣＬＢ内部ノード間又はストラクチャードＡＳＩＣの複数の要素間の複数の接続を変更することによって、実行されうる。プログラマブルビアは、イネーブル又はディセーブルのいずれかでありうる、２つの可能な状態のうちの１つであってよい。プログラマブルビアがイネーブルである場合、信号を伝達できる（例えば、ビアが存在し、低抵抗を有する）。ビアがディセーブルである場合、実質的に信号を伝達できない（例えば、ビアが非常に高い抵抗を有し又は物理的に存在しない）。複数のＶＣＬＢは、複数のストラクチャードＡＳＩＣデバイスにおいて用いられうる。

本願発明の他の態様は、シリアル／パラレルトランジスタ構造を用いうるストラクチャードＡＳＩＣのタイプを提供する。２又は３以上のシリアルに接続されたトランジスタを検討してよく、この場合、第１のトランジスタのドレインは、第２のトランジスタのソースに接続されてよく、第２のトランジスタのドレインは、第３のトランジスタのソースに接続されてよい、等である。第１のトランジスタのドレインと最後のトランジスタのソースは、つり下げられたまま（例えば非接続）にしてよい。相互接続された複数のトランジスタのこのグループを「トランジスタチェーン」と呼びうる。

本願発明の他の態様は、２８ｎｍ又はそれより小さいＣＭＯＳプロセスリソグラフィーノード上で製造された、本開示のＶＣＬＢのタイプを提供する。

本願発明のさらなる態様は、最大デザイナー適用性のため、ＬＶＴ、ＳＶＴ、及びＨＶＴ電圧閾値トランジスタを含む、一連のＰ型及びＮ型ＦＥＴトランジスタチェーンをパラレルに用いるＶＣＬＢのタイプを提供する。

本願発明の他の態様は、電力を節約する又は性能を最大化する複数のＮＦＥＴ／ｎＭＯＳ及びＰＦＥＴ／ｐＭＯＳトランジスタチェーンにおける複数のＬＶＴ、ＳＶＴ、又はＨＶＴタイプトランジスタを提供する。

本願発明のさらに他の態様は、本開示の半導体デバイスのための単一のビア構成可能層を提供する。

本願発明の実施形態の他の態様は、パラレルに動作する複数のトランジスタチェーンのドライブ強度を、電力消費及び占有エリアのトレードオフで、性能が増加されうるように変更する。

本願発明のさらに他の態様は、単一のアーキテクチャにおいて、複数の電圧閾値トランジスタのタイプとドライブ強度との両方を変更する。

全ての上記利点の要旨は、本開示の発明から開示され本質的な他の多数の利点と同様に、複数の従来技術に対する改善を生成する。

本願発明の上記及び多くの他の特徴及び付随の利点は、添付の図面と合わせて考慮され、以下の詳細な説明の考慮から明らかになるであろう。

発明の好ましい複数の実施形態の詳細な説明は、複数の添付の図面を参照して行われる。本開示は、発明を実施する現在知られた最良のモードの詳細な説明である。この説明は、限定する意味にとられるべきではないが、単なる発明の概略の原理を示す目的で行われる。この詳細な説明のセクションタイトル及び全体の構成は、利便のみのためであり、本願発明を限定する意図ではない。

複数の構成可能ビアのアレイを有するストラクチャードＡＳＩＣのためのｐＭＯＳ−ｐＭＯＳ−ｎＭＯＳ ＶＣＬＢを示す発明の１実施形態の概略図である。

ｎＭＯＳ及びｐＭＯＳトランジスタを用いるスタティックＣＭＯＳインバータ論理ゲートの概略図である。

図１の実施形態を用いて、図２のインバータが、低電力で遅い速度のインバータへどのように構成されうるかを示す概略図である。

図３のｐＭＯＳ／ＰＦＥＴの概略的拡大図である。

図３のｎＭＯＳ／ＮＦＥＴの概略的拡大図である。

図１の実施形態を用いて、図２のインバータがハイパワーなハイスピードインバータへどのように構成されうるかを示す概略図である。

インバータ、２入力ＮＡＮＤゲート、及び２入力ＮＯＲゲートを含む単純な論理ゲートの従来技術の概略図である。 インバータ、２入力ＮＡＮＤゲート、及び２入力ＮＯＲゲートを含む単純な論理ゲートの従来技術の概略図である。 インバータ、２入力ＮＡＮＤゲート、及び２入力ＮＯＲゲートを含む単純な論理ゲートの従来技術の概略図である。

インバータ、２入力ＮＡＮＤゲート、及び２入力ＮＯＲゲートを含む単純な論理ゲートを構築するための、発明の別の実施形態においてドライブ強度を用いる概略図である。 インバータ、２入力ＮＡＮＤゲート、及び２入力ＮＯＲゲートを含む単純な論理ゲートを構築するための、発明の別の実施形態においてドライブ強度を用いる概略図である。 インバータ、２入力ＮＡＮＤゲート、及び２入力ＮＯＲゲートを含む単純な論理ゲートを構築するための、発明の別の実施形態においてドライブ強度を用いる概略図である。

単一の設計アーキテクチャへ、電圧閾値とドライブ強度コンセプトを組合わせる発明のさらに他の実施形態の概略図である。

当業者が、本願発明の教示を用いて、図に示された複数の実施形態を本開示の発明の意図から逸脱することなく変更しうることは理解されるべきである。複数の図において、複数の異なる図において同様の数字がつけられた複数の参照番号を有する複数の要素は、前に規定した同一の複数の要素の存在を示す。

本願発明の方法及び装置は、ＥＤＡツールにおける発明の表示のようなソフトウェアにおいて説明され、又は実際の物理的具体化のようなハードウェアにおいて実現されうる。

発明の実施形態により、例えば図１に示されるように、発明の１実施形態の概略図は、複数の構成可能ビアのアレイを有する、半導体デバイス又はストラクチャードＡＳＩＣのための、ｐＭＯＳ−ｐＭＯＳ−ｎＭＯＳ構成ＶＣＬＢ又は要素１０を示す。３つのトランジスタチェーン１５、１７および１９は、並んで形成される。複数のトランジスタは好ましくは複数のＦＥＴトランジスタであり、複数のＮ型トランジスタを形成する複数のｎＭＯＳＦＥＴトランジスタはチェーン１５を形成し、また、点線で「ＬＶＴ」とマーク付けされ、複数のＰ型トランジスタを形成する複数のｐＭＯＳＦＥＴトランジスタはチェーン１７を形成し、また点線で「ＬＶＴ」とマーク付けされ、及び、複数のＮ型トランジスタを形成する複数のｎＭＯＳＦＥＴトランジスタはチェーン１９を形成し、また、点線で「ＳＶＴ」とマーク付けされる。本開示でさらに説明されるように、「ＬＶＴ」及び「ＳＶＴ」の名称は、複数の低電圧閾値（ＬＶＴ）トランジスタ及びスタンダード電圧閾値（ＳＶＴ）トランジスタへそれぞれ形成されるこれらのトランジスタチェーンを参照する。

Ｐチェーン及びＮチェーンは、同一又は異なる数のトランジスタを有しうる。Ｐチェーンは通常、複数のＰチェーンを有し、Ｎチェーンは通常、ストラクチャードＡＳＩＣにおいて回路又はセルを形成する複数のＮチェーンを有する。このため、多様なＰチェーンおよび／またはＮチェーンがあってよく、同一数のＰチェーン及びＮチェーンである必要は無い。２又は３以上のシリアルに接続されたトランジスタを考慮してよく、この際、第１のトランジスタのドレインは、第２のトランジスタのソースに接続されてよく、第２のトランジスタのドレインは、第３のトランジスタのソースに接続されてよい、等である。第１のトランジスタのドレインと、最後のトランジスタのソースは、つり下げられた（ｈａｎｇｉｎｇ）まま（すなわち非接続）であってよい。相互接続された複数のトランジスタのこのグループをトランジスタチェーンと呼びうる。または、チェーンは、ソース及びドレインの間のＰチェーン又はＮチェーンにおいていくつかのポイントで断続的であってよく、このため、一般性の損失無しに、ドレイン及び複数のソースは、例えば３つのトランジスタチェーン又はグループ１５、１７および１９のギャップ１８において接続されず、まだトランジスタのこれらのグループを（チェーンに中断がある場合でさえも）「チェーン」と呼ぶ。対応する構造は、示されるように、切れ目１８にあるような複数のグループの複数の切れ目がある又は無い場合に、実質的にシリアルに接続される方式で、複数のグループにおいてｐＦＥＴ又はｎＦＥＴトランジスタが交互にあるように配置された複数のＰ型又はＮ型半導体であり、単数で、チェーン、チェーングループ、又はチェーンアイランドと呼ばれうる構造を形成する。

さらに、３つのトランジスタチェーンが本願発明の好ましい実施形態に示されるが、一般性の損失無しに、同一の機能性を達成する場合は、概して、複数のチェーンが、同一のシリコンエリア上に並んでお互いから離れていてよい。これと整合して、第４のチェーンアイランドグループ２０が、図１のアウトラインブロック形態において示されるように、チップ上に配置されうる。複数のチェーンの複数のトランジスタの全てのソース／ドレイン／ゲートは概して、構造２１として示される、複数のビア構成可能ルーティング構造に接続されてよく、当該構造は、複数の垂直ライン２３及び水平ライン２５の交差部における複数の円として示された、複数のビアによって接続された複数の垂直ライン２３及び水平ライン２５のような、ルーティングする複数の信号ラインの交差部を含む。用語の容易のために、複数のトランジスタ及びトランジスタの複数のグループを互いに接続するこの構造は、複数のビア構成可能相互接続と呼ばれてよく、これらのビアの所定数が充填され、複数の所定のトランジスタを互いに接続して、構造を組み入れるＡＳＩＣを、ＡＳＩＣデザイナーによって要求される設計機能性に依存して、プログラム、構成、及びカスタマイズする。同等に、規則的に間隔をもたせた複数のビアを用いて又は用いないで、いくつかの所定のルートを有するように、信号が伝達する複数のパスウェイを接続する複数のビアと同一機能を実行する代替の構造が、この用語によってみてとれる。構造／複数のビア構成可能相互接続はまた、複数の入力ライン２７及び出力ライン２９のような複数の外部ポート、および／または複数のパワーライン（Ｖｄｄ）および／またはグラウンドライン（Ｖｓｓ）に接続されうる。図１において、複数のビア構成可能ルーティング構造２１は、例えば、様々なトランジスタ、Ｖｄｄパワーライン、Ｖｓｓグラウンドライン、入力又は出力端末２７および２９、又はストラクチャードＡＳＩＣについての要素１０の他のライン及びトレースへ接続する、潜在的な複数の接続ポイントに位置する複数の構成可能ビア（ライン２３および２５の交差部における複数の円として示される）を含みうる。

少なくとも１つの入力３４と少なくとも１つの出力３５を有し、適切なパワーＶｄｄ及びグラウンドＶｓｓを有する、マルチプレクサ回路３３のような適切な任意の制御回路素子は、構造における任意の複数の論理ゲートを駆動すべく、ＶＣＬＢ／ストラクチャードＡＳＩＣ１０に位置しうる。

構造において使用可能なビアが無い場合、複数のチェーンにおける複数のトランジスタと、様々な外部ポートおよび／またはＶｄｄおよび／または複数のグラウンドラインとの間の直接の接続はない。例外として、Ｐチェーンの複数のトランジスタのいくつかのゲート（しかし全てではない）が、Ｎチェーンの複数のトランジスタの複数のゲートに直接接続され（ハードウェアに組み込まれ（ハードワイヤード））うることがある。しかし、発明の複数の実施形態により、１つのトランジスタチェーン（Ｐチェーン又はＮチェーン）の少なくとも１つのトランジスタが、他のトランジスタチェーンのトランジスタに直接接続され（ハードウェアに組み込まれ）なくてよいことが考えられる。ビア構成可能ルーティング構造には、一つのＰチェーンと一つのＮチェーン（又は一つより多くのＰチェーンと一つより多くのＮチェーン）の複数のトランジスタの間に複数のビア構成可能接続があってよく、これらの接続は、ＰチェーンとＮチェーンにおいてパラレルに（例えば向かい合うように又は対応する複数の位置に）配置されたＰ型及びＮ型トランジスタの間に厳密にある必要が無く、むしろＰチェーンのＰ型トランジスタはＮチェーンのいずれかのＮ型トランジスタへのビア構成可能接続を有してよいということも考えられる。概して、複数のビア構成可能接続は、Ｐチェーンの全てのトランジスタとＮチェーンの全てのトランジスタとの間にあってよく、又は、それらは、ＰチェーンとＮチェーンのいずれか又は両方の複数のトランジスタのサブセットのみが、複数のビア構成可能接続を用いてお互いに接続されることができるようにしてもよい。

ルーティング構造２１に複数のビアを挿入することによって、複数のトランジスタ、Ｖｄｄパワー／Ｖｓｓグラウンドライン、および／または複数の外部ポートの間で複数の接続を確立可能でありうる。そうする際、そのような複数の接続を用いて、複数の異なるタイプの組合せのおよび／またはシーケンシャルな複数のロジックブロック（状態情報が保存され又はラッチ又はメモリが存在する）を生成しうる。そのような複数のロジックブロックは、ａｎｄインバータ、ＮＡＮＤ、又はＮＯＲのような単一の論理機能に限定される必要は無く、しかし、単一のブロックにおいて複数の論理機能を含みうる。従って、複数の組み合わせおよび／またはシーケンシャルの論理機能も実装されてよい。

ビア構成可能接続構造は、多層回路アーキテクチャの複数の金属層Ｍｉと隣接する層Ｍｉ＋１（ｉ＝整数）との間の複数の構成可能接続を形成するように実装されてよいが、一方発明はこれに限定されない。発明の様々な実施形態により、複数の構成可能ビアは、複数の接続が、Ｍｉ＋１より多い１または複数の金属層を含むことができるように確立されてよく、又は、そのようなより多い金属層の１または複数に実装されてよいということが考えられる。

複数のトランジスタは、ＣＭＯＳ技術を用いて製造され、図１の好ましい実施形態における以下の規定により、トランジスタチェーン１５、１７、１９の複数のグループにおいて示されるようにパラレルに配置されてよい。複数のｎＭＯＳＦＥＴトランジスタからなるトランジスタチェーン１５が、複数のＳＶＴトランジスタより多くの電力を消費するがより速い複数のＬＶＴトランジスタに形成され、複数のｎＭＯＳＦＥＴトランジスタからなるトランジスタチェーン１９が、複数のＳＶＴトランジスタに形成され、チェーン１５、１９の間に挟まれ、複数のｐＭＯＳＦＥＴトランジスタからなるトランジスタチェーン１７が、複数のＳＶＴ形成トランジスタより速くスイッチし、より高い回路性能を提供する複数のＬＶＴトランジスタに形成される。

しかし、それぞれＬＶＴ−ＬＶＴ−ＳＶＴトランジスタへ形成されるＮＦＥＴ−ＰＦＥＴ−ＮＦＥＴトランジスタチェーン構成が考えられるが、本願発明の教示による、ＬＶＴ−ＬＶＴ−ＳＶＴデバイスにそれぞれ形成される、ＰＦＥＴ−ＮＦＥＴ−ＰＦＥＴトランジスタのような複数の他の構成、又はそれらの任意の他の組み合わせも可能である。重要なことは、第１のトランジスタチェーン、図１のトランジスタチェーン１５が、第３のトランジスタチェーン、図１のトランジスタチェーン１９とは異なるということである。結果、一般性の損失なしに、複数のトランジスタの第２のチェーン、図１の複数のトランジスタ１７が、それぞれ、第１及び第３のチェーン、チェーン１５および１９ほどは関連しないため、ＰＦＥＴ−ＮＦＥＴ−ＰＦＥＴトランジスタの３つのチェーンについて、それらをＬＶＴ−ＳＶＴ−ＳＶＴデバイスへ形成できる。加えて、複数のＨＶＴトランジスタチェーンが導入されうる。例えば、ハイパワー／高リークであるが速いスイッチングの複数のトランジスタについてＬＶＴを、及び普通のリークでより低いパワー消費の複数のトランジスタについてＳＶＴを用いる場合、さらに、複数のＳＶＴトランジスタより遅いスイッチングでより低いクリティカルタイミングを利用するがさらにより低いＳＶＴパワーリークのために、複数のＨＶＴトランジスタ（ハイＶｔトランジスタ）も導入しうる。 複数の置き換えが、３つのトランジスタチェーンについて、表１のテーブルに以下示されるように可能である。

例えば、以下の表１の第１行は、図１に示されるように、ＮＦＥＴ−ＰＦＥＴ−ＮＦＥＴ ＭＯＳＦＥＴタイプの３つのトランジスタチェーンに対するＬＶＴ−*−ＳＶＴ閾値電圧タイプの複数のトランジスタであり、このため、第１のトランジスタチェーン、ＮＦＥＴトランジスタチェーンが、閾値電圧タイプのＬＶＴを有し、第２のトランジスタチェーン、ＰＦＥＴチェーンが、「ドントケア」基準、「*」、又は、閾値電圧トランジスタタイプがＬＶＴ、ＳＶＴ又はＨＶＴでありうる条件を有し、ＮＦＥＴタイプの第３のトランジスタチェーンが、ＳＶＴ閾値タイプに形成される。これは、以下のように、表１の行１において、セル：ＮＦＥＴ、ＰＦＥＴ、ＮＦＥＴ、ＬＶＴ、*、ＳＶＴ（*＝ドントケア条件、すなわち第２のトランジスタチェーンがＬＶＴ、ＳＶＴ、又はＨＶＴタイプトランジスタからなりうる）の各値について示される。複数の他の置き換えは、以下示されるように、３つのトランジスタチェーンについてものであってよく、ミラーイメージが省略され、これら以下の組み合わせを含むが限定されない（すなわち、ＮＦＥＴ、ＰＦＥＴ、ＮＦＥＴ、ＳＶＴ、*、ＬＶＴがＮＦＥＴ、ＰＦＥＴ、ＮＦＥＴ、ＬＶＴ、*、ＳＶＴのミラーイメージであり、前者が後者に対して余分であるようには示されない）。

*＝ドントケア条件、例えばチェーンがＬＶＴ、ＳＶＴ、又はＨＶＴタイプトランジスタでありうる。

表１からわかるように、これに示される複数の例は、第１のトランジスタチェーンが、ＬＶＴ又はＳＶＴデバイスからなる第１の電圧閾値グループから選択される複数のデバイスへ形成される場合、第３のトランジスタチェーンは、第１の電圧閾値グループより遅いスイッチングでより低いパワー消費の第２の電圧閾値デバイスグループから選択され、この第２のグループは、第１のトランジスタチェーン又はデバイスの電圧閾値グループとは異なるＳＶＴ又はＨＶＴデバイスからなるということを示す。違いが表に示され、このため、第１のグループがＬＶＴデバイス（又は複数のＬＶＴデバイスから作成されたトランジスタチェーン）である場合、第２のグループはＳＶＴ又はＨＶＴデバイス（複数のＳＶＴ又はＨＶＴトランジスタから作成されたトランジスタチェーン）であり、一方、第１のグループがＳＶＴデバイスである場合、第２のグループはＨＶＴデバイスである。加えて、対称性が存在し、上記のように、左から右へよりむしろ右から左へいくことにおいて一般性の損失はなく、結果、単に第３のトランジスタチェーンを第１のトランジスタチェーンとスイッチするため、ＬＶＴ−*−ＳＶＴは、一般性の損失なしに、ＳＶＴ−*−ＬＶＴと同等であるということは理解されるべきである。このように、本願発明を用いるデザイナーは、表１に示すような「ドントケア欄」からの第２のトランジスタチェーンを、以下に教示するように、第１のチェーン又は第３のチェーンのいずれかと組み合わせ、複数の異なる性能特性を有する回路を実現する。

そのため、シリアルに接続された複数のＭＯＳＦＥＴトランジスタの第１及び第３のチェーンは、複数のＮＦＥＴ（又はＰＦＥＴ）トランジスタであり、シリアルに接続された複数のＭＯＳＦＥＴトランジスタの第２のチェーンは、ＰＦＥＴ（又は、第１および第３のチェーンがＰＦＥＴである場合はＮＦＥＴ）であり、第１のトランジスタチェーンは、ＬＶＴ、ＳＶＴ、及びＨＶＴトランジスタからなる第１の電圧閾値トランジスタグループから選択される複数のデバイスへ形成され、第３のトランジスタチェーンは、ＬＶＴ、ＳＶＴ、及びＨＶＴトランジスタからなる第２の電圧閾値グループから選択され、第３のトランジスタチェーンは、第１のトランジスタチェーンの電圧閾値グループとは異なる電圧閾値グループからのデバイスへ形成され、例えば、第１のトランジスタチェーンがＬＶＴである場合、第３のトランジスタチェーンは、ＳＶＴ又はＨＶＴでありえ、一方、中間のトランジスタチェーンは、ＬＶＴ、ＳＶＴ又はＨＶＴでありうる。

図１においてＬＶＴ−ＬＶＴ−ＳＶＴトランジスタチェーンとして示される、ＬＶＴ−*−ＳＶＴタイプトランジスタへ形成されるＮＦＥＴ−ＰＦＥＴ−ＮＦＥＴトランジスタチェーン構成を構成することによって、デザイナーが、より多くの電力を使用する、速いストラクチャードＡＳＩＣ回路、又はより小さいエネルギーを消費する、低電力消費ストラクチャードＡＳＩＣ回路のいずれかを、ＡＳＩＣに対するいくらかより多くのチップエリアレイアウトを用いるコストで、同時に実現することができるように、最大のフレキシビリティを有することが可能である。例えば、図１の実施形態において、遅い回路設計又は比較的遅いクリティカルパスが所望される場合、チェーン１７および１９の複数のトランジスタは、接続構造２１を介して接続されうる。この遅い回路は、遅いが、電力を節約し、複数のＳＶＴ形成トランジスタの複数の特性に整合しうる。速い回路設計又は速いクリティカルパスが所望される場合、チェーン１５および１７の複数のトランジスタが接続されうる。逆のタイプのＰＦＥＴトランジスタチェーン１５および１９を有することによって、本願発明のＶＣＬＢアーキテクチャは、本願発明のアーキテクチャを組み込む複数のストラクチャードＡＳＩＣセルの標準在庫からいずれかのタイプの回路（ハイパワーで速い、又は低電力で遅い）を容易に形成することができる。

より速い／より高電力の及びより遅い／低電力の例として、本願発明のアーキテクチャによって適用可能なトレードオフが図３及び４に示され、図２のスタティックＣＭＯＳインバータ論理ゲートを実装する。単純なインバータがこの例に対して示されるが、任意のロジックが、概して、インバータ、ＮＡＮＤ、及びラッチ等のような単純なライブラリ機能から、複雑なマクロまで実装されることができる。

図２は、それ自体がよく知られた、ＣＭＯＳロジックからなるインバータ２００についての概略図を示す。信号ライン２０２における入力信号「Ａ」は、ＰＦＥＴトランジスタ２０８が最も上にあり、ＮＦＥＴトランジスタ２１０が底にある、ＣＭＯＳ構成における２つの相補的トランジスタのゲート２０４、２０６につながれる。Ｖｄｄは電源ラインで、Ｖｓｓはグラウンドラインであり、ＰＦＥＴ２０８とＮＦＥＴ２１０のソースへ適用され、一方、ＰＦＥＴ２０８とＮＦＥＴ２１０のドレインは、インバータ２００の出力にいく。回路の分析は、この構成が、出力２１２においてＺ＝Ａ'（ＺはＡのコンプリメント（ｃｏｍｐｌｉｍｅｎｔ）である）であるように、入力信号のインバータとして動作しうることを示す。

以下図３に目を向けると、複数のビアが接続され又は充填されることを除いて、その他の点では図１と同一の構造を有する、図２のインバータの低電力でより遅い速度の実装を示す。図１の同一のアーキテクチャが図３に示されるが、複数の金属層間で複数の信号ラインを接続し、このため回路へ機能をプログラムすべく、複数の特定の相互接続において充填された複数のビアを有する。「Ａ」における入力信号ラインは、入力信号Ａを表し、「Ｚ」における出力信号ラインは、出力信号Ｚを表す。Ｖ_ＤＤ３０６には、複数のＬＶＴタイプトランジスタに形成されたＰＦＥＴトランジスタチェーン１７において、図３Ａにおいて拡大されたように、ゲート３１２を有するＰＦＥＴトランジスタのソース３１０と、Ｖｄｄ電源ライン３０６を接続するべく充填されるビア３０８がある。ＰＦＥＴトランジスタのドレイン３１６は、出力を出力信号ラインＺと接続すべく、充填されたビア３２０と接続される。入力信号ラインＡは、充填されたビア３３０においてトランジスタ３１２のゲートに接続される。

これは、図２のインバータ設計の半分を完了させる。他の半分については、図３のインバータが低電力インバータであることを意図されるため、複数のＳＶＴタイプトランジスタに形成された複数のＮＦＥＴトランジスタが、ＮＦＥＴトランジスタチェーン１９において用いられる。グラウンドラインＶｓｓは、図３Ｂに拡大して示されるように、充填されたビア３０９を通じて、ドレイン３４６とゲート３４２を有するＮＦＥＴトランジスタのソース３４０へ接続される。ドレイン３４６は、充填されたビア３２１において、出力信号ラインＺへ接続されて出力へいく。ＮＦＥＴトランジスタチェーン１９のＮＦＥＴトランジスタのゲート３４２は、充填されたビア３０２を通じて、制御入力信号ラインＡへつながれる。

このためわかりうるように、図３の設計は、ＬＶＴとＳＶＴタイプトランジスタを用いる種類のインバータとなり、純粋なＬＶＴタイプトランジスタ構成より遅いということを犠牲にして、より小さな電力を消費するという効果を有する。

しかし、図４に示すように、図１の形状及びアーキテクチャを用いることで、同一のインバータが、ＬＶＴタイプトランジスタチェーン１５、１７の複数のトランジスタを用いるストラクチャードＡＳＩＣのための同一のｐＭＯＳ−ｐＭＯＳ−ｎＭＯＳ ＶＣＬＢ／ブロック要素上の速いスイッチングでハイパワーのインバータへ設計されることができる。

以下図４に目を向けると、複数のビアが接続され又は充填されることを除いて、その他の点では図１と同一である、図４の構造を有する、図２のインバータのハイパワーで速い速度の実装を示す。再度、特定の複数のビアが、複数の金属層間で複数の信号ラインを接続し、このため、回路へ機能をプログラムするべく、特定の相互接続において充填される。入力信号ラインＡは、入力信号を提供し、出力信号ラインＺは出力信号を提供する。ＬＶＴタイプトランジスタへ形成されるＰＦＥＴトランジスタチェーン１７において、Ｖｄｄ電源ライン３０６を、図３ＡのＰＦＥＴトランジスタと同様のｐＦＥＴトランジスタのソース３１０と接続すべく充填されるビア３０８がＶｄｄ３０６にある。ＰＦＥＴトランジスタのドレイン３１６は、ＰＦＥＴドレインを出力信号ラインＺと接続するべく、充填されたビア３２０と接続される。入力信号ラインＡ，入力は、充填されたビア３３０において、ＰＦＥＴトランジスタのゲート３１２に接続される。

図３のインバータがハイパワー消費であるがハイスピードインバータであるように意図されるため、回路の他の半分については、複数のＬＶＴタイプトランジスタへ形成される複数のＮＦＥＴトランジスタが、トランジスタチェーン１５から用いられる。ＮＦＥＴのドレイン３４６は、充填されたビア４０９において出力信号ラインＺへ接続される。グラウンドラインＶｓｓは、充填されたビア４２１を通じて、図３Ｂに示すように、ｎＦＥＴトランジスタのソース３４０へ接続される。ＮＦＥＴトランジスタのゲート３４２は、充填されたビア４０２において、入力信号ラインＡへつながる。

さらに一般的に、複数の電圧閾値タイプに関して３つのトランジスタチェーンの間の関係を以下示しうる。

前の通り、上記表２において、中間欄「*」は、「ドントケア条件」欄であるが、違いは、第１のチェーン電圧閾値タイプへの制約が、単純に、第３のトランジスタチェーンの電圧閾値タイプと等しくない（シンボル："！＝"）ということであり、同様に、第３のトランジスタチェーンが第１のトランジスタチェーンと等しくない電圧閾値タイプであるということである。これは、Ｐ−Ｎ−Ｐと同様にＮ−Ｐ−Ｎである３つのトランジスタチェーンすべてにとって真実である。結果、３つのトランジスタチェーンアーキテクチャのこのより一般的な設計については、以下の置き換えが、とりわけ、Ｎ−Ｐ−Ｎ構成（又はＰ−Ｎ−Ｐ構成）：ＨＶＴ−*−ＬＶＴ，ＳＶＴ−*−ＨＶＴ，ＬＶＴ−*−ＳＶＴについて許容される。

好ましい実施形態を通じて、３つのチェーンアイランドが１５、１７、及び１９で示され、概して、チェーン２０のようなより多くのチェーンアイランドを有することができる。チェーン１５、１７および１９がそれぞれｎＦＥＴ、ｐＦＥＴ、及びｎＦＥＴである場合、チェーン２０は、製造の容易のために、ｐＦＥＴチェーンでありうる。概して、Ｐ及びＮ型トランジスタを交互にするこの関係は、ＣＭＯＳ製造において見られる。

最も一般的な場合では、４つのトランジスタチェーンのための複数の電圧閾値グループは、以下の制約に従って構成されてよく、それは、第１のチェーンは第３のチェーンの電圧閾値タイプとは同一では無いこと、及び第２のチェーンは第４のチェーンとは同一の電圧閾値タイプではないことである。

この関係は、以下の表３において見られる。

表３の説明は、表２の説明と同様で有り、以下である。第１のチェーンの複数の電圧閾値グループタイプは、第３のチェーンと同一ではなく、逆のことも言える。第２のチェーンの電圧閾値タイプは、第４のチェーンの電圧閾値タイプと同一ではなく、逆のことも言える。これは、Ｎ−Ｐ−Ｎ−Ｐ及びＰ−Ｎ−Ｐ−Ｎタイプチェーンにとって真実である。結果、４つのトランジスタチェーンアーキテクチャのこの一般的な設計について、以下の置き換えが、とりわけ、Ｎ−Ｐ−Ｎ−Ｐ構成（又はＰ−Ｎ−Ｐ−Ｎ構成）：（ＨＶＴ−ＬＶＴ−ＳＶＴ−ＨＶＴ，ＬＶＴ−ＳＶＴ−ＳＶＴ−ＨＶＴ，ＳＶＴ−ＬＶＴ−ＬＶＴ−ＨＶＴ）について許容される。

複数のＭＯＳＦＥＴタイプが使われる限りは、複数のアイランドが、第１及び第３のチェーンアイランドが同一タイプのＭＯＳＦＥＴトランジスタ（例えば両方、ｐＭＯＳ又はｎＭＯＳ）であり、第２及び第４のチェーンアイランドが、同一のタイプのＭＯＳＦＥＴトランジスタ（例えば両方、ｐＭＯＳ又はｎＭＯＳ）であるように、複数のｎＦＥＴ及びｐＦＥＴが交互であるという事実に従って、本願発明において構成される。第１及び第３のＭＯＳＦＥＴタイプは、第２及び第４のＭＯＳＦＥＴタイプとは異なる。 このように、Ｐ−Ｎ−Ｐ−Ｎ構成又はＮ−Ｐ−Ｎ−Ｐ構成により、すなわち、複数の隣接するトランジスタが異なるタイプであることによる、複数の隣接するＭＯＳＦＥＴにおいて交互のタイプのＭＯＳＦＥＴをえる。

以下本願発明の他の態様に目を向け、３つのトランジスタチェーンが、それらのドライブ強度を、より速い論理ゲートスイッチングを（より高いドライブ強度を有するトランジスタチェーンがより多くの電力を消費し、より高いドライブ強度でより大きいダイエリアをとるコストで）達成するように、どのように変動させうるかを開示する。より高いドライブ強度のコストは、より高いドライブ強度を有する、これらのトランジスタチェーン及び複数のチェーンから形成されたロジックが、より多くの電力を消費し、より大きいチップエリアをとるということである。当該技術分野においてそれ自体が知られているように、より高いドライブ強度は、複数のトランジスタのために選択された複数のＷ／Ｌ（トランジスタゲート長さで割ったトランジスタゲート幅）比に依存する、１ｘの任意の倍数、すなわち２ｘ，３ｘ，及び４ｘ等であり、又は０．５ｘ，１．０ｘ，１．３ｘ，及び２．５ｘ等のような任意の有理数でありうる。実際に、ゲート長さは大きくは変動されず、可能な限り小さく維持され、一方ゲート幅Ｗはドライブ強度を変更すべく変動される。ドライブ強度は、Ａ＝２．５のような任意の有理数Ａでありうる。

図５Ａ、５Ｂ，及び５Ｃは、すべてが従来技術を形成する、インバータ（図５Ａ）、２入力ＮＡＮＤゲート（図５Ｂ）、及び２入力ＮＯＲゲート（図５Ｃ）を示す、複数の単純な論理ゲートの構成を示す。論理ゲートにおける遅延をモデリングし、遅延を回避する様々な従来技術が研究され実施されてきた。遅延は、複数の変数によって生成され、時に可変遅延及び固定（寄生）遅延として分類されるということが発見された。可変遅延は、さらに、ロジカルエフォート及び固定エフォートの生成物として分類される。ロジカルエフォートは、論理ゲートトポロジーの複数の特性に関連し、例えば、論理ゲートによって低減された出力電流が概してより遅いオペレーションを意味する。エレクトリカルエフォートは、複数のゲートトランジスタのサイズと同様に、論理ゲートの電気的環境に関し、時に、複数のＣＭＯＳデザイナーによって「ファンアウト」とよばれ、ただの駆動されるゲートの数ではなく、負荷容量に関する。複数の論理ゲートにおいて可変遅延を最小限にするエフォート、特にエレクトリカルエフォートでは、複数のＣＭＯＳトランジスタのゲートの複数のトランジスタのサイズを増すことで、可変遅延を減らすことを見いだした。

極小の可変遅延に対する最も単純な論理ゲートの一つは、図５Ａのインバータである。このインバータ論理ゲートが出力電流によって測定される特定の性能レベルを有すると仮定して、他の複数の論理ゲートは、それらのトランジスタドライブ強度が示されるように変動する場合に同一の性能レベルを有する。これは、回路における残りの論理ゲートのいずれも障害とならないように適切であることが重要である。図５（ｂ）のＮＡＮＤ及び図５（ｃ）のＮＯＲの複数の論理ゲートの複数のドライブ強度を変動させることによって、複数のトランジスタドライブ強度が示された表示（例えば、複数のＣＭＯＳトランジスタのゲートにおいて、図５（ｂ）では「２」、「２」及び図５（ｃ）では「１」、「４」）によって与えられ、図５Ａ，５Ｂ，及び５Ｃの３つの論理ゲート回路は、複数の遅延効果についてほぼ同等であることが、ＳＰＩＣＥ（集積回路エンファシスを有するシミュレーションプログラム、Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）のようなシミュレータ又は任意の他のシミュレータを用いるシミュレーションによって示されることができる。これは、複数の論理ゲートを形成する複数のトランジスタゲートの複数のドライブ強度を変動させた後に一つの効果を示す。

このため、以下図６に示すような本願発明に目を向けると、図１に類似した３つのアイランドトランジスタを示し、６つのトランジスタチェーン６０２、６０４、６０６、６０８、６１０、６１２を示す。前のように、図１−４に示される本願発明の複数の前の実施形態に関連して、複数のチェーンの複数のトランジスタの全てのソース／ドレイン／ゲートは、概して、構造２１として示される、複数のビア構成可能ルーティング構造に接続されうる。構造は、垂直ライン２３と水平ライン２５の交差部における複数の円として示される、複数のビアによって接続された複数の垂直ライン２３および水平ライン２５のようなルーティングする複数の信号ラインの交差部を含む。用語の容易のために、複数のトランジスタとトランジスタの複数のグループをお互いに接続するこの構造は、複数のビア構成可能相互接続と呼ばれる。所定数のこれらのビアは、複数の特定のトランジスタをお互いに接続するべく充填され、ＡＳＩＣデザイナーによって要求される設計機能に依存して、構造を組み込むＡＳＩＣを、プログラム、構成、及びカスタマイズする。

図６Ａ−６ＣのＣＭＯＳ回路素子についてのＰＦＥＴ／ｐＭＯＳ及びＮＦＥＴ／ｎＭＯＳ構成は、図をランドスケープモードにおいて見たとき、二分する線６１４の左にある３つのアイランド６０２、６０４および６０６が、複数のＮＦＥＴ／ｎＭＯＳトランジスタであり、一方、二分する線６１４の右にある３つのアイランド６０８、６１０および６１２が、複数のＰＦＥＴ／ｐＭＯＳトランジスタであるものである。

６つトランジスタチェーンは、複数のトランジスタドライブ強度を有し、１つの好ましい実施形態では、３つのグループにおいて対にし、チェーンの以下の対：チェーン６０６および６０８、チェーン６０４および６１０、及びチェーン６０２および６１２は、同一のドライブ強度を有する。結果、デザイナーは、回路を設計すべく、様々なドライブ強度の複数のトランジスタを混ぜて対応させることができる。

結果、１つの例について、トランジスタチェーン６０６および６０８の複数のトランジスタドライブ強度は、１．０ｘであってよく、チェーン６０４および６１０の複数のドライブ強度は２．０ｘ（チェーン６０６、６０８の２倍）であってよく、一方、６０２および６１２の複数のドライブ強度は４．０ｘ（チェーン６０６、６０８のドライブ強度の４倍で、チェーン６０４、６１０のドライブ強度の２倍）であってよい。複数のトランジスタドライブ強度の複数の他の有理数も使用されうる。増加したドライブ強度は、複数のトランジスタにおいてより多くの電力を消費するが、論理ゲートスイッチングの速度を上げうる。

本開示の教示から当業者によって認識されうるように、複数のトランジスタを、複数の方法で、複数のトランジスタ駆動チェーンついて、混ぜて対応させうる。このため、複数のトランジスタが、仮想分割線６１４のいずれかの側から選ばれて、回路を形成し、線６１４は、構造が複数の特性で対称的である、構造の中心周りに、図６の６つのトランジスタ構造を二分し、結果、同一の複数のトランジスタチェーンは、仮想分割線６１４から複数のトランジスタチェーンがどれだけ遠いか（例えば、仮想分割線からのそれらの位置）に依存して、複数の同一の特性を共有する。

結果、デザイナーが、図６Ａ，６Ｂ、および６Ｃに示す単純なゲートのような任意の論理回路を構築したいと仮定して、それらは、図５Ａ−５Ｃの回路でのように、ほぼ同一の遅延を有する。これは、本願発明の図６Ａ−６Ｃのアーキテクチャを用いてなされうる。このため、図６Ａに目を向けると、基準遅延を有するインバータをどのように構築するかが示される。検査によって、回路シミュレーションから、Ｐ型ＭＯＳＦＥＴ又はｎ型ＭＯＳＦＥＴトランジスタのいずれが、破線の中心の対称的な線６１４に最も近い複数の第１のトランジスタに存在するかに依存して、ドレイン又はソースである、ポイント６０３、６０５における複数のビアを接続（充填）すること、および、「Ｚ」（６１１）で示された出力ラインへ導く、複数のビア６０７、６０９を充填することは、インバータ論理ゲートへの複数の入力「Ａ」（６１３）又は「Ａ'」（６１３'）（２つの入力信号Ａは同一信号であり、図５Ａに示されたものと類似する）のいずれか１つのような入力に供給される信号の反転を与えうる。

以下、デザイナーが、図６Ｂに示される、ＮＡＮＤゲートを含む他の論理ゲート回路において図６Ａのインバータとほぼ同一の遅延を実現したいと仮定する。本願発明のアーキテクチャを用いることで、これは容易に実行されうる。検査によって、回路シミュレーションから、アイランドチェーン６０４および６０８からの複数のトランジスタを用いることで、図５Ｂの回路と同等のＮＡＮＤ論理ゲート回路を提供しうることが示されうる。このため、複数の選択ポイントにおける複数のビアを接続（充填）することは、図６Ａのインバータとほぼ同一の遅延を、遅延を有する等価回路に提供しうる。これは、トランジスタドライブ強度を使用することによって、インバータと同等の遅延を有する等価ＮＡＮＤ回路を構築すべく、複数のビアの選択的な充填により実行される。充填された１つのビアは、ＮＡＮＤゲートの入力「Ａ」に接続される、入力信号ライン６１６へそのゲートで接続されたＮ型ＭＯＳＦＥＴチェーンアイランドグループ６０４のトランジスタの、Ｖｓｓ（グラウンド）へ接続するトランジスタソースに対するポイント６１５にある。チェーンアイランドグループ６０４における３つのトランジスタは、前のように、お互いにシーケンシャルに接続される。ポイント６２１にある他の充填されたビアは、ＮＡＮＤゲートの入力「Ｂ」に接続する、入力信号ライン６１８に接続されたそのゲートを有するチェーンアイランドグループ６０４のトランジスタのドレインを接続する。ＮＡＮＤゲートの入力Ａ，Ｂが、複数のＮＡＮＤゲートについての周知の真理値表によって決定されるような出力Ｚを与えることは理解される。チェーンアイランドグループ６０４は、トランジスタドライブ強度２ｘである。

図６ＢのＰ型ＭＯＳＦＥＴ側に移り、これらの同一入力Ａ，Ｂは、３つのトランジスタチェーンアイランドグループ６０８のうちの２つのトランジスタに通じる、信号ライン６２０、６２２へ（ライン６２０は入力Ｂに、ライン６２２は入力Ａに）接続されるように示され、３つのトランジスタはシリアルに接続され、それらは、１ｘトランジスタ強度である。２つのトランジスタは、チェーン６０８の一部であるという特質によって、お互いにシーケンシャルに接続される。図６Ｂに示すように、充填された２つのビア６１７、６２８があり、これらは、Ｖｄｄ（パワー）に接続されるトランジスタチェーンアイランドグループ６０８における２つのｐＭＯＳトランジスタのソース／ドレインを接続し、ビア６２５を充填することによって、トランジスタチェーンアイランドグループ６０４の複数のビア６１５は充填されたビア６２１に接続され、ＡおよびＢが入力である場合、同様に他の複数のラインは出力「Ｚ」に接続されて、複数のＮＡＮＤゲートのための周知の真理値表によってそれ自体が知られているように、ＮＡＮＤゲートに対して出力を与える。このため、図６ＢのＮＡＮＤゲートのデザイナーは、図５Ｂに対する等価回路を実現し、当然に、図６Ａのインバータの遅延を適合した。

同様に、デザイナーが、ＮＯＲゲートを含む他の論理ゲート回路における図６Ａのインバータとほぼ同一の遅延を実現したかった場合、デザイナーは、本願発明のアーキテクチャによって提供されるような、原理で図５Ｃと類似した図６Ｃに示される構成を用いうる。検査によって、回路シミュレーションから、アイランドチェーン６０６（ドライブ強度１ｘの複数のｎＭＯＳトランジスタ）とアイランドチェーン６１０（ドライブ強度２ｘの複数のｐＭＯＳトランジスタ）とからの複数のトランジスタを用いることで、図６Ａのインバータとほぼ同一の遅延を有する等価回路を提供することが示されうる。このため、ＮＯＲ入力Ａ，Ｂは、それぞれライン６３４、６３６に接続され、３つのトランジスタチェーンアイランドグループ６０６の２つのトランジスタのゲートへつながる。ビア６３１、６２３は充填され、３つのトランジスタチェーンアイランド６０６の２つのトランジスタのソースをＶｓｓ（グラウンド）に接続し、他のビア６３５は、２つのトランジスタ出力を出力ラインＺに接続すべく充填される。ＣＭＯＳ回路のｐＭＯＳ側では、前述のように、Ａ，Ｂの同一の信号である２つの入力Ａ，Ｂがあり、これらは、充填されたビア６３９によってＶｄｄ（パワー）ラインにそれらのソース／ドレイン出力を接続するように、２つのｐＦＥＴトランジスタのゲートに導かれる、複数の信号ライン６４０（入力信号Ｂへつながる）および６４２（入力信号Ａへつながる）へつながる。同様に、ＡおよびＢが入力の場合、この出力信号は、ビア６３７を充填することによって出力ライン「Ｚ」へつながり、複数のＮＯＲゲートのための周知の真理値表によって知られるように、ＮＯＲゲートへの出力を与える。

同様に、６０２，６１２の第３のチェーンアイランドグループは、本願発明の教示を用いて、増加したドライブ強度のために当業者のデザイナーによって用いられうる。任意の数の組み合わせが、本開示の複数の教示を用いて使用されうる。

３つのトランジスタチェーンアイランドの対は図６に示されるが、３つより多い又は少ない任意数のトランジスタチェーンが使用されてよく、そのようなチェーンのより多くの対（仮想分割線６１４周りに対称的な）が、本願発明の教示を用いて使用されうる。さらに、２８ｎｍノードテクノロジーにおいて、トランジスタ強度比における相対的な違いが、図５の従来技術によって提案されるより大きな比よりむしろ、１．５から１の比にまでより減らすことを実際に見いだした。

このため、以下図７に示されるような本願発明に目を向けると、電圧閾値と複数のドライブ強度コンセプトを組合わせる発明のさらなる他の実施形態の概略図がある。４トランジスタアイランドの対は、前の複数の実施形態に類似し、分割されて中心線７１０周りに対称的な８つのトランジスタチェーンが示される。これらのトランジスタは、中心線７１０からのそれらの距離から示すと、７０２Ａ，７０２Ｂ，７０４Ａ，７０４Ｂ，７０６Ａ，７０６Ｂ，７０８Ａ，７０８Ｂであり、「Ａ」で指定された複数のトランジスタが複数のｐＭＯＳＦＥＴトランジスタで、「Ｂ」で指定された複数のトランジスタがｎＭＯＳＦＥＴトランジスタである。前述のように、図１、３，４，６Ａ−Ｃで示す本願発明の前の複数の実施形態に関して、複数のチェーンの複数のトランジスタの全てのソース／ドレイン／ゲートは、概して、構造２１として示す、ビア構成可能ルーティング構造に接続されてよく、構造は、垂直および水平ラインの交差部における複数の円として示される、複数のビアによって接続された複数の垂直ラインおよび水平ラインのような複数のルーティング信号ラインの交差部を含む。複数のトランジスタとトランジスタの複数のグループをお互いに接続するこの構造は、用語の容易のために、複数のビア構成可能相互接続と呼ばれる。所定数のこれらのビアが充填され、複数の特定のトランジスタをお互いに接続し、ＡＳＩＣデザイナーによって要求される設計機能に依存して、構造を組み込むＡＳＩＣをプログラム、構成、およびカスタマイズする。ライン７２３、７２５は、ある種類のメモリ又はラッチを必要とする複数のシーケンシャル回路のような、状態情報の保存を必要とする複数の回路を形成する際に状態情報を保存するために、出力からのフィードバックを提供し、さもなければ、図７の実施形態は、図１、３，４，６Ａ−Ｃに関連して前で示されたようなものであり、これはまた、状態情報を保存すべく、ここに示したようなフィードバックも組み込みうる。複数の出力７３０および複数の入力７３２は、図７のアーキテクチャにおいて提供され、複数の回路を設計する際にデザイナーに最大のフレキシビリティを与え、これで、同じ図７レイアウト上に並んで存在する低電力／低性能およびハイパワー／高性能回路を与えることができ、複数のビア７３４のような複数のビアが賢明な方法で近い場合、複数の入力および出力が提供されるようにお互いに干渉しない。このため、３つの論理機能（例えば、インバータ、ＮＡＮＤ、ＮＯＲ）に至る、３つの出力７３０が配置されてよく、概して、示されたように、より多くの行を有するように構造２１を延ばすことにより、任意の数の出力および入力を有しうる。

図７の実施形態は、様々な構成にされることができ、複数の電圧閾値とトランジスタドライブ強度の両方が利用される。

１例の構成である、ハイパワーで最高性能のオプションは、より高い電力消費を犠牲にして最大の速度を強調し、トランジスタ７０２Ａおよび７０２Ｂは、１ｘのトランジスタドライブ強度であってよく、一方、７０４Ａ、７０４Ｂは、２ｘのトランジスタドライブ強度であってよく、一方７０２Ａ、７０２Ｂ、７０４Ａ、７０４Ｂが複数のＬＶＴトランジスタに作成される。２つの異なるドライブ強度（概して、Ｘドライブ強度とＹドライブ強度であってよく、Ｘ，Ｙが有理数である）の存在で、この構成を用いて複数の回路を設計する際にネットリストを最適化するときに良好なデザイナーフレキシビリティと最大性能を提供する。

他の例の低減された電力で中間性能のオプションとして、２つの外側のトランジスタチェーン７０６Ａおよび７０８Ａと、７０６Ｂおよび７０８Ｂは、複数のＳＶＴトランジスタに作成されてよく、一方、トランジスタチェーン７０２Ａ、７０２Ｂ、７０４Ａ、７０４Ｂは、複数のＬＶＴトランジスタに作成される。ドライブ強度に関して、トランジスタチェーン７０２Ａおよび７０６Ａのドライブ強度は、ある有理数Ｘと同一であり、一方、トランジスタチェーン７０４Ａおよび７０８Ａの両方は、有理数Ｙでありうる（Ｙは、Ｘより大きく、概してＸとは異なる）。同様に、トランジスタチェーン７０２Ｂおよび７０６Ｂは、あるドライブ強度Ｘであり、トランジスタチェーン７０４Ｂおよび７０８Ｂは、あるドライブ強度Ｙでありうる。本例において、より速くより大きな電力消費のＬＶＴトランジスタに対して、より遅くより小さい電力消費のＳＶＴトランジスタを用いるかの基準は、構築される回路がネットリストの「クリティカルパス」上にあるか否かに依存する。クリティカルパスは、ボトルネックが潜在的に生じうるところであり、複数の最も速い（例えばＬＶＴ）トランジスタを必要とする。クリティカルパス外にある複数の回路は、より遅くより小さな電力を必要とする複数のＳＶＴトランジスタを用いることができる。結果、例を用いて、インバータ、ＮＡＮＤ、ＮＯＲのようなプリミティブ論理機能は、この低減された電力で中間性能のオプション構成例において、速いＬＶＴ又はより遅いＳＶＴトランジスタのいずれかを用いて構成されうる。複数の出力および入力７３０、７３２を用いて、低電力／低性能かつハイパワー／高性能の回路が同一の図７レイアウト上に配置されることができ、３つの出力が３つまで示される場合、そのような複数の回路は同時に配置されうる。

概して、その後、図７の実施形態について、中心線７１０のような仮想中心分割線周りに対称的である、シリアルに接続された複数のＭＯＳＦＥＴトランジスタの複数のトランジスタチェーンアイランドから、複数のＭＯＳＦＥＴトランジスタの対を選択してよく、線７１０の一方の側のＭＯＳＦＥＴトランジスタチェーンの１つのグループは、ｎＦＥＴ（例えば、トランジスタチェーン７０２Ａ、７０４Ａ、７０６Ａ、７０８Ａ）であり、ＭＯＳＦＥＴトランジスタチェーンの他のグループは、ｐＦＥＴ（例えばトランジスタチェーン７０２Ｂ、７０４Ｂ、７０６Ｂ、７０８Ｂ）である。ｎＦＥＴおよびｐＦＥＴトランジスタチェーンの各グループの複数の電圧閾値は、中心線７１０周りに対称的な様式で変更されてよく、これにより、例えば中心線７１０から離れているトランジスタチェーン、３つのチェーンが複数のＨＶＴトランジスタからなってよく（例えば、それぞれｎＦＥＴおよびｐＦＥＴトランジスタからなる、トランジスタチェーン７０８Ａ、７０８Ｂ）、トランジスタチェーン７０４Ａ、７０６Ａおよび７０４Ｂ、７０６Ｂのようなトランジスタチェーンの他のグループは、それぞれｎＦＥＴおよびｐＦＥＴトランジスタであり、複数のＳＶＴタイプトランジスタからなってよく、一方、トランジスタチェーン７０２Ａ、７０２Ｂのようなトランジスタチェーンの第３のグループは、複数の電圧閾値として、複数のＬＶＴタイプトランジスタからなる。

結果、図７において、シリアルに接続された複数のｎＭＯＳＦＥＴトランジスタの第１のｎＦＥＴトランジスタチェーンアイランド（例えば、チェーン７０２Ａ）、シリアルに接続された複数のｎＭＯＳＦＥＴトランジスタの第２のｎＦＥＴトランジスタチェーンアイランド（例えば、チェーン７０４Ａ）、シリアルに接続された複数のｐＭＯＳＦＥＴトランジスタの第１のｐＦＥＴトランジスタチェーンアイランド（例えば、チェーン７０２Ｂ）、およびシリアルに接続された複数のｐＭＯＳＦＥＴトランジスタの第２のｐＦＥＴトランジスタチェーンアイランド（例えば、チェーン７０４Ｂ）が開示され、第１のｎＦＥＴチェーンアイランド、第２のｎＦＥＴチェーンアイランド、第１のｐＦＥＴチェーンアイランド、および第２のｐＦＥＴチェーンアイランドは、複数のチェーンアイランドを二分する仮想線７１０周りの対称構造を形成し、二分する仮想線７１０の一方の側に第１および第２のｎＦＥＴトランジスタチェーンがあり、二分する仮想線の他方の側に第１および第２のｐＦＥＴトランジスタチェーンがある。ｎＦＥＴ／ｐＦＥＴトランジスタチェーンの数は、チェーンの任意の数まで、より多くの第１および第２のチェーンを含むように一般化されることができる。さらに、本開示で説明したように、複数のｐＦＥＴチェーンアイランド（例えば７０２Ａ，７０４Ａ，７０６Ａ，７０８Ａ）の少なくとも１つと、複数のｎＦＥＴチェーンアイランド（例えば７０２Ｂ，７０４Ｂ，７０６Ｂ，７０８Ｂ）の少なくとも１つとが、ＬＶＴ、ＳＶＴ、およびＨＶＴデバイスからなる電圧閾値グループから選択された複数の電圧閾値を有する複数のデバイスから形成される。同様に、複数のトランジスタドライブ強度特性を述べる際、複数の等価トランジスタチェーンの複数の対（接尾辞において「Ａ」又は「Ｂ」によって指定され、例えば７０２Ａおよび７０２Ｂはドライブ強度についての等価トランジスタ対である）があり、これにより、等価トランジスタチェーンの第１の対は、二分する仮想線７１０のｎＦＥＴチェーンアイランド側からのトランジスタチェーンの少なくとも１つのセット、および線７１０のｐＦＥＴチェーンアイランド側からの他のセット（対を形成する）から選択され、等価トランジスタチェーンのこの第１の対は、実質的に同一の所定のドライブ強度Ｘを有し、Ｘ＝有理数である。本開示のように、同一のドライブ強度Ｘを有する複数のトランジスタチェーンのセットは、１、２又は３以上のトランジスタチェーンでありうる。そして、等価トランジスタチェーンの第２の対は、二分する仮想線７１０のｎＦＥＴチェーン側からのトランジスタチェーンの少なくとも１つのセット、および線７１０のｐＦＥＴチェーンアイランド側からの他のセット（対を形成する）から選択され、等価トランジスタチェーンのこの第２の対は、実質的に同一の所定のドライブ強度Ｙを有し、Ｙ＝有理数であり、ＹはＸと等しくない。また、本開示のように、同一のドライブ強度Ｙを有するトランジスタチェーンのセットは、１、２又は３以上のトランジスタチェーンでありうる。

ｎＦＥＴおよびｐＦＥＴトランジスタチェーンをお互いから分割する中心線周りのこれらの関係における対称性についてのべる。これは、トランジスタチェーンの異なる電圧閾値グループからにもかかわらず、複数のトランジスタチェーンについて複数の異なる電圧ドライブ強度の可能性を提供する。結果、この仮定の組み合わせにおいて、トランジスタチェーン７０２Ａおよび７０６Ａの対は、トランジスタチェーン７０２ＡについてのＬＶＴ電圧閾値タイプおよびトランジスタチェーン７０６ＡについてのＳＶＴ電圧閾値タイプにかかわらず、同一のドライブ強度Ｘ（Ｘはある有理数）を有することができ、一方、トランジスタチェーン７０４Ａおよび７０８Ａの両方はトランジスタチェーン７０４ＡがＳＶＴタイプ電圧閾値トランジスタであり、７０８ＡがＨＶＴタイプ電圧閾値トランジスタであるのにかかわらず、同一のドライブ強度Ｙ（有理数Ｙ）（概して、ＹはＸとは異なる）を有しうる。同様に、分割線７１０のｐＦＥＴ側からの複数のトランジスタチェーンは、本例のこの対称性に一致し、分割線７１０の反対側のそれらの相似形に、複数の等価トランジスタチェーンを形成し、トランジスタチェーン７０２Ｂは、ＬＶＴタイプ電圧閾値トランジスタを含み、トランジスタチェーン７０４Ｂ、７０６Ｂは、ＳＶＴタイプ電圧閾値トランジスタを含み、トランジスタチェーン７０８Ｂは、ＨＶＴタイプ電圧閾値トランジスタからなり、すべてｐＭＯＳＦＥＴタイプである。トランジスタドライブ強度は、分割線７１０の反対側の複数のトランジスタの対称性に一致し、複数の等価トランジスタチェーンを形成し、それらの相似形は分割線を横切ってみられる。このため、本例において、トランジスタチェーン７０２Ｂおよび７０６Ｂは、同一のドライブ強度Ｘ（Ｘはある有理数）を有することができ、一方、トランジスタチェーン７０４Ｂおよび７０８Ｂの両方は、同一のドライブ強度Ｙを有し、Ｙは有理数であり（概して、ＹはＸとは異なる）、本開示の教示から認識できるように、７０２Ａ，７０４Ａ，７０６Ａ，７０８Ａ、および７０２Ｂ，７０４Ｂ，７０６Ｂ，７０８Ｂは、電圧閾値又はドライブ強度のいずれかの特性において、お互いに複数の対称的な相似体である。概して、ドライブ強度に関して、任意数のＬＶＴ、ＳＶＴ、ＨＶＴトランジスタチェーンおよび任意の組み合わせ（概して、３つのタイプの電圧閾値について、全てのＬＶＴ、ＳＶＴ、ＨＶＴ、又はＬＶＴ、ＳＶＴのみ、又はＬＶＴ、ＨＶＴのみ、又はＳＶＴ、ＨＶＴのみ、又はＬＶＴ、ＨＶＴ等、電圧閾値タイプトランジスタチェーンの９つのそのような組み合わせが可能である）がありうる。同様に、電圧ドライブ強度は、複数のトランジスタチェーンの任意の組み合わせ（上記したように、同一の電圧閾値グループでさえないものを含む）について変動されてよく、唯一の制約は、設計を最適に容易にするために、中心線７１０のような分割する対称的な線の両側に配置されたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴトランジスタの２つのグループの間の、複数の電圧閾値と複数のトランジスタドライブ強度との両方が対称であるべきということであり、これにより、複数の等価トランジスタチェーンを形成する。結果、ｎＦＥＴおよびｐＦＥＴトランジスタチェーンは、仮想の二分する線７１０周りに、特性（特性は、電圧閾値又はドライブ強度）において対称的であり、同一のトランジスタチェーンは、トランジスタチェーンが仮想分割線７１０からどれほど遠いか（例えば分割線からのそれらの位置）に依存して、同一の特性を共有する。結果、トランジスタチェーン７０２Ａ、７０４Ａ、７０６Ａ、７０８Ａおよび７０２Ｂ、７０４Ｂ、７０６Ｂ、７０８Ｂは、電圧閾値又はドライブ強度のいずれかの特性において、お互いに線７１０周りで対称的な相似形であり、例えば、チェーン７０２Ａおよび７０２Ｂは、両方、ＬＶＴ電圧閾値グループデバイスであり、チェーン７０２Ａ、７０６Ａは、本開示で説明したように、７０２Ｂ、７０６Ｂと同一のドライブ強度でありうる。

図７のロジックは、１６個のセルの一つのような、ストラクチャードＡＳＩＣのセルとなってよく、それは、４つのグループにおいて、全加算器とともに、本願発明の譲受人により名付けられた「ｅＭｏｔｉｆ」セルを構成し、好ましい１つの構成において、図７レイアウトのうちの２つは、各々のｅＭｏｔｉｆセルにあり、全加算器に動作可能に接続される。しかし、概して、本願発明は、ストラクチャードＡＳＩＣのみではなく、任意の半導体デバイスで使用されうる。

本願発明の全ての実施形態の装置を作成し使用する方法は、ストラクチャードＡＳＩＣを設計し、本開示で教示したように、従来のＡＳＩＣ設計フローを用いてストラクチャードＡＳＩＣを形成する。しかし、ビア構成可能高性能ロジックブロックのアーキテクチャは、３つのトランジスタチェーンを含み、本開示で教示したように、トランジスタチェーンにおいて複数のＮＦＥＴおよびＰＦＥＴトランジスタを有し、ＮＦＥＴおよびＰＦＥＴトランジスタチェーンは、例えば図１のグループ１５、１７、１９または１５、１７、１９および２０、又は図６のチェーングループ６０２、６０４、６０６およびチェーングループ６０８、６１０、６１２におけるような複数のトランジスタアイランドチェーンのｐＦＥＴ又はｎＦＥＴトランジスタの複数のグループにおいて、図に示されるように、ＭＯＳＦＥＴ ＩＣ製造に最も効率的であるように、並んで交互に配置されている。

本願発明の電圧閾値の態様に関して、電圧閾値タイプは、さらに、表１，２および／または３で教示したように、ストラクチャードＡＳＩＣについての様々な組み合わせにおいて、複数のトランジスタのこれらのチェーンのために製造される。ストラクチャードＡＳＩＣは、表１，２，又は３に示すような置き換えのうちの任意の数又は全てを有することができる。複数のビア構成可能ルーティング構造はさらに、ＮＦＥＴおよびＰＦＥＴトランジスタに接続され、適切な電力、グラウンド、および制御回路が配置され、複数のビア接続層において、リソグラフィー又はマスクレス技術のいずれかで、又は、複数のビア構成可能層でカスタマイズされうる単一のビア接続層を充填することによってカスタマイズされうるセルを形成する。ストラクチャードＡＳＩＣのカスタマイズ又はプログラムは、複数の非カスタマイズストラクチャードＡＳＩＣチップの在庫が製造され在庫に格納された後に行われる。このため、本開示の教示から当業者によって認識されうるように、請求項の発明を形成する方法は、１のファウンドリで一度に全て起こる必要は無く、設計が確定されうるストラクチャードＡＳＩＣチップの在庫を用いて、複数の段階にわたりより長い期間にわたって延ばされうる。このため、このように、非カスタマイズストラクチャードＡＳＩＣが大量の製造量で製造され、単一のビア接続層においてカスタマイズされてよく、２００５年１０月１１日にｅＡＳＩＣコーポレーションに発行された米国特許第６，９５３，９５６号、２００２年１１月５日にｅＡＳＩＣコーポレーションに発行された米国特許第６，４７６，４９３号、２００１年１２月１８日にｅＡＳＩＣコーポレーションに発行された米国特許第６，３３１，７３３号によって限定されずに参照し、全てがそれらの全体における参照によって本開示に組み込まれる。ＮＦＥＴおよびＰＦＥＴトランジスタを機械的に接続する任意の他の適切な形態が用いられうる。複数の閾値電圧タイプトランジスタは、複数のストラクチャードＡＳＩＣの在庫のために、表１に整合するように形成され、これらのストラクチャードＡＳＩＣは在庫に格納される。顧客が、これらのストラクチャードＡＳＩＣを用いて回路を設計したい場合、ストラクチャードＡＳＩＣは、単一のビア層を用いてマスクプログラムされ、設計が完了される。

本願発明のビア構成可能ストラクチャードＡＳＩＣは、任意のプロセスノードサイズ、好ましくは２２又は２０ｎｍＣＭＯＳプロセスリソグラフィーノードでおよびこの寸法又はそれより小さい寸法のフィーチャーサイズを有するように製造されうる。本願発明は、従来の２Ｄ ＩＣ／ＳｉＰよりむしろ、２．５Ｄ ＩＣ／ＳｉＰで製造されうる。本願発明は、また、３Ｄ ＩＣ／ＳｉＰ構成で製造されうる。本開示の教示から当業者に認識できるように、ｐＦＥＴおよびｎＦＥＴトランジスタのレイアウトは、図に示されるような平面レイアウトとは異なり、図７をみて、例により、分割線７１０より下の複数のｎＭＯＳＦＥＴトランジスタは、平面又は平面の最も上の層又は実際のレイアウトにおいて分割線７１０の上に見られる複数のｐＭＯＳＦＥＴトランジスタを保持する層にあり、図７に示されるアーキテクチャから一般性の損失無しに、好ましい実施形態により、事実、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのレイアウトは同一平面上である。結果、ｎＦＥＴおよびｐＦＥＴトランジスタチェーンを記述する場合に「隣接する」という用語を用いる際には、同一平面上にはなく、複数の異なる層上にあるが、お互いにすぐそばにあるｎＦＥＴおよびｐＦＥＴトランジスタチェーンを排除しない。

複数の変形、削減および／または追加は、本願発明の範囲から逸脱することなく、本開示の教示から、当業者によって適用可能である。例えば、好ましい実施形態では、３つのトランジスタチェーンを参照する言語があったが、任意数のチェーンが、発明の教示により利用されうる。このため、発明の範囲は請求項によってもっぱら限定される。

本願発明の範囲は、全てのそのような変形および／または追加にまで延び、本願発明の範囲は下記のクレームセットによってもっぱら限定されるということが意図される。

Claims (20)

1. ＡＳＩＣのための半導体デバイスであって、
   シリアルに接続された複数のＭＯＳＦＥＴトランジスタの第１のチェーンアイランドと、
   シリアルに接続された複数のＭＯＳＦＥＴトランジスタの第２のチェーンアイランドと、
   シリアルに接続された複数のＭＯＳＦＥＴトランジスタの第３のチェーンアイランドと、
   複数のトランジスタの３つの前記チェーンアイランド間の複数のビア構成可能相互接続とを備え、
   前記ＡＳＩＣは、前記複数のビア構成可能相互接続を通じて構成される半導体デバイス。
2. シリアルに接続された複数のＭＯＳＦＥＴトランジスタの前記第１及び第３のチェーンアイランドは、複数のＮＦＥＴトランジスタであり、シリアルに接続された複数のＭＯＳＦＥＴトランジスタの前記第２のチェーンアイランドは、複数のＰＦＥＴトランジスタであり、
   前記第１のチェーンアイランドは、ＬＶＴ、ＳＶＴ、及びＨＶＴデバイスからなる第１の電圧閾値グループから選択される複数のデバイスに形成され、
   前記第３のチェーンアイランドは、ＬＶＴ、ＳＶＴ、及びＨＶＴデバイスからなる第２の電圧閾値グループから選択され、
   前記第３のチェーンアイランドは、前記第１のチェーンアイランドの前記電圧閾値グループとは異なる電圧閾値グループからのデバイスに形成される
   請求項１に記載の半導体デバイス。
3. 前記第２のチェーンアイランドは、前記第１及び第３のチェーンアイランドの中間にあり、
   前記第３のチェーンアイランドの隣の第４のチェーンアイランドは、複数のＭＯＳＦＥＴトランジスタを有し、
   前記第１及び第３のチェーンアイランドは同一タイプのＭＯＳＦＥＴトランジスタであり、前記第２及び第４のチェーンアイランドは同一タイプのＭＯＳＦＥＴトランジスタであり、前記第１及び第３のチェーンアイランドのＭＯＳＦＥＴのタイプは、前記第２及び第４のチェーンアイランドのＭＯＳＦＥＴのタイプとは異なり、
   前記第１、第２、第３、及び第４のチェーンアイランドは、電圧閾値タイプを有し、前記第１及び第３のチェーンアイランドは、互いに異なる電圧閾値タイプを有し、前記第２及び第４のチェーンアイランドは、互いに異なる電圧閾値タイプを有し、
   前記ＡＳＩＣは、複数のトランジスタの４つの前記チェーンアイランド間の複数のビア構成可能相互接続を通じて構成される
   請求項１に記載の半導体デバイス。
4. シリアルに接続された複数のＭＯＳＦＥＴトランジスタの前記第１及び第３のチェーンアイランドは、複数のＰＦＥＴトランジスタであり、シリアルに接続された複数のＭＯＳＦＥＴトランジスタの前記第２のチェーンアイランドは、複数のＮＦＥＴトランジスタであり、
   前記第１のチェーンアイランドは、ＬＶＴ、ＳＶＴ、及びＨＶＴデバイスからなる第１の電圧閾値グループから選択される複数のデバイスに形成され、前記第３のチェーンアイランドは、ＬＶＴ、ＳＶＴ、及びＨＶＴデバイスからなる第２の電圧閾値グループから選択され、前記第３のチェーンアイランドは、前記第１のチェーンアイランドの前記電圧閾値グループとは異なる電圧閾値グループからのデバイスに形成される
   請求項１に記載の半導体デバイス。
5. 前記第２のチェーンアイランドは、前記第１及び第３のチェーンアイランドの中間にあり、
   前記第１及び第３のチェーンアイランドは同一タイプのＭＯＳＦＥＴトランジスタであり、前記第２のチェーンアイランドは、前記第１及び第３のチェーンアイランドとは異なるタイプのＭＯＳＦＥＴトランジスタであり、
   前記第１及び第３のチェーンアイランドは、電圧閾値タイプを有し、前記第１及び第３のチェーンアイランドは、互いに異なる電圧閾値タイプを有する
   請求項１に記載の半導体デバイス。
6. 前記第３のチェーンアイランドの隣の第４のチェーンアイランドは、複数のＭＯＳＦＥＴトランジスタを有し、
   前記第２及び第４のチェーンアイランドは同一タイプのＭＯＳＦＥＴトランジスタであり、前記第１及び第３のチェーンアイランドのＭＯＳＦＥＴのタイプは、前記第２及び第４のチェーンアイランドのＭＯＳＦＥＴのタイプとは異なり、
   前記第２及び第４のチェーンアイランドは、電圧閾値タイプを有し、前記第２及び第４のチェーンアイランドは、互いに異なる電圧閾値タイプを有し、
   前記ＡＳＩＣは、複数のトランジスタの４つの前記チェーンアイランド間の複数のビア構成可能相互接続を通じて構成される
   請求項５に記載の半導体デバイス。
7. パワーライン及びグラウンドラインをさらに備え、
   前記複数のビア構成可能相互接続は、複数の前記チェーンアイランドを、前記パワーライン及びグラウンドラインの少なくとも一つに接続し、
   前記第１及び第３のチェーンアイランドの中間にある前記第２のチェーンアイランドは、前記第１及び第３のチェーンアイランドから実質的に等距離にあり、
   前記ＡＳＩＣは、インバータ、ＮＡＮＤ、ラッチ、及びマクロからなるグループから選択される電子デバイスを形成し、
   前記半導体デバイスは、２８ｎｍＣＭＯＳプロセスリソグラフィーノードに関連する複数の加工寸法及びそれより小さい加工寸法を有する
   請求項６に記載の半導体デバイス。
8. 前記第２のチェーンアイランドは、前記第１及び第３のチェーンアイランドの中間に配置され、
   シリアルに接続された複数のＭＯＳＦＥＴトランジスタの第５のチェーンアイランドは、シリアルに接続された複数のＭＯＳＦＥＴトランジスタの第４のチェーンアイランドと、シリアルに接続された複数のＭＯＳＦＥＴトランジスタの第６のチェーンアイランドとの中間に配置され、
   仮想分割線が、前記第１、第２、第３のチェーンアイランドを、前記第４、第５、及び第６のチェーンアイランドから分割し、前記第１及び第４のチェーンアイランドが、前記仮想分割線の最も近くに配置され、
   シリアルに接続された複数のＭＯＳＦＥＴトランジスタの第７のチェーンアイランドは、前記仮想分割線から最も離れて、前記第１、第２、及び第３のチェーンアイランドとともに配置され、
   シリアルに接続された複数のＭＯＳＦＥＴトランジスタの第８のチェーンアイランドは、前記仮想分割線から最も離れて、前記第４、第５及び第６のチェーンアイランドとともに配置され、
   前記第１、第２、第３、第４、第５、第６、第７及び第８のチェーンアイランドは、複数の前記チェーンアイランドを二分する前記仮想分割線に関して対称構造を形成し、前記第３及び第４のチェーンアイランドは、前記二分する仮想分割線に最も近く、
   前記二分する仮想分割線の両側の、前記第１、第２、第３、第４、第５、第６、第７、及び第８のチェーンアイランドのうちの少なくとも一つから選択される第１のセットの複数の等価トランジスタチェーンは、実質的に同一の所定のドライブ強度Ｘを有し、ここで、Ｘ＝有理数であり、
   前記二分する仮想分割線の両側の、前記第１、第２、第３、第４、第５、第６、第７、及び第８のチェーンアイランドのうちの少なくとも一つから選択される第２のセットの複数の等価トランジスタチェーンは、実質的に同一の所定のドライブ強度Ｙを有し、ここで、Ｙ＝有理数で、ＹはＸに等しくなく、
   前記二分する仮想分割線の両側の、前記第１、第２、第３、第４、第５、第６、第７、及び第８のチェーンアイランドのうちの少なくとも一つから選択される第３のセットの複数の等価トランジスタチェーンは、ＬＶＴ、ＳＶＴ、ＨＶＴ電圧閾値タイプを有するグループから選択される複数の電圧閾値タイプを有する複数のトランジスタチェーンから選択される複数のデバイスに形成される
   請求項１に記載の半導体デバイス。
9. シリアルに接続された複数のＭＯＳＦＥＴトランジスタの前記第１及び第３のチェーンアイランドは、複数のＰＦＥＴトランジスタであり、シリアルに接続された複数のＭＯＳＦＥＴトランジスタの前記第２のチェーンアイランドは、複数のＮＦＥＴトランジスタである
   請求項１に記載の半導体デバイス。
10. シリアルに接続された複数のＭＯＳＦＥＴトランジスタの前記第１及び第３のチェーンアイランドは、複数のＰＦＥＴトランジスタであり、シリアルに接続された複数のＭＯＳＦＥＴトランジスタの前記第２のチェーンアイランドは、複数のＮＦＥＴトランジスタであり、
    前記第１のチェーンアイランドは、ＬＶＴ、ＳＶＴ、及びＨＶＴデバイスからなる第１の電圧閾値グループから選択される複数のデバイスに形成され、前記第３のチェーンアイランドは、ＬＶＴ、ＳＶＴ、及びＨＶＴデバイスからなる第２の電圧閾値グループから選択され、
    前記第３のチェーンアイランドは、前記第１のチェーンアイランドの前記電圧閾値グループとは異なる電圧閾値グループからのデバイスに形成される
    請求項９に記載の半導体デバイス。
11. パワーライン及びグラウンドラインをさらに備え、
    前記複数のビア構成可能相互接続は、前記パワーライン及びグラウンドラインの少なくとも一つへ複数の前記チェーンアイランドを接続し、
    前記第２のチェーンアイランドは、前記第１及び第３のチェーンアイランドの中間にあり、前記第１及び第３のチェーンアイランドから実質的に等距離にある
    請求項１０に記載の半導体デバイス。
12. 前記複数のビア構成可能相互接続は、単一のビア構成可能層上に充填された複数のビアであり、
    前記ＡＳＩＣは、インバータ、ＮＡＮＤ、ラッチ、及びマクロからなるグループから選択される電子デバイスを形成する
    請求項１１に記載の半導体デバイス。
13. ストラクチャードＡＳＩＣのための半導体デバイスを作成する方法であって、
    設計入力、論理合成、システムパーティショニング、フロアプランニング、配置、及びルーティングの段階に従って、プログラマブルロジック構造をレイアウトする段階と、
    接続された複数のＭＯＳＦＥＴトランジスタの第１のチェーンアイランドを集積回路へ挿入する段階と、
    接続された複数のＭＯＳＦＥＴトランジスタの第２のチェーンアイランドを前記集積回路へ挿入する段階と、
    接続された複数のＭＯＳＦＥＴトランジスタの第３のチェーンアイランドを前記集積回路へ挿入する段階と、
    複数のＭＯＳＦＥＴトランジスタの３つの前記チェーンアイランドの間に複数のビア構成可能相互接続を形成する段階とを備え、
    前記ＡＳＩＣは、前記複数のビア構成可能相互接続の選択された複数のビアを充填することによって、製造後のカスタマイズのために構成される方法。
14. 複数のＮＦＥＴタイプトランジスタと複数のＰＦＥＴタイプトランジスタとから、接続された複数のＭＯＳＦＥＴトランジスタの前記第１、第２、及び第３のチェーンアイランドを形成する段階であって、隣接する複数の前記トランジスタが異なるタイプのものである、段階と、
    互いに異なる電圧閾値タイプを有する、電圧閾値タイプの前記第１及び第３のチェーンアイランドを形成する段階とをさらに備える
    請求項１３に記載の方法。
15. 前記第３のチェーンアイランドの隣の、複数のＭＯＳＦＥＴトランジスタを有する第４のチェーンアイランドを形成する段階と、
    同一タイプのＭＯＳＦＥＴタイプトランジスタの前記第２及び第４のチェーンアイランドを形成する段階であって、前記第１及び第３のチェーンアイランドのＭＯＳＦＥＴのタイプは前記第２及び第４のチェーンアイランドのＭＯＳＦＥＴのタイプとは異なる、段階と、
    前記第１及び第３のチェーンアイランドが互いに異なる電圧閾値タイプからなり、前記第２及び第４のチェーンアイランドが互いに異なる電圧閾値タイプからなるように、前記第１、第２、第３、及び第４のチェーンアイランドを複数の電圧閾値タイプに形成する段階とをさらに備え、
    前記ＡＳＩＣは、前記複数のトランジスタの４つの前記チェーンアイランドの間の複数のビア構成可能相互接続を通じて構成される
    請求項１４に記載の方法。
16. 接続された複数のＭＯＳＦＥＴトランジスタの前記第１及び第３のチェーンアイランドを、複数のＮＦＥＴタイプトランジスタと複数のＰＦＥＴタイプトランジスタとからなるグループから選択される複数のトランジスタに形成する段階と、
    接続された複数のＭＯＳＦＥＴトランジスタの前記第２のチェーンアイランドを、複数のＮＦＥＴタイプトランジスタと複数のＰＦＥＴタイプトランジスタとからなるグループから選択される複数のトランジスタに形成する段階と、
    パワーライン及びグラウンドラインを前記ＡＳＩＣに適用する段階と、
    前記第１のチェーンアイランドを、ＬＶＴ、ＳＶＴ、及びＨＶＴデバイスからなる第１の電圧閾値グループから選択される複数の電圧閾値を有する複数のデバイスに形成する段階と、
    前記第３のチェーンアイランドを、ＬＶＴ、ＳＶＴ、及びＨＶＴデバイスからなる第２の電圧閾値グループから選択される複数の電圧閾値を有する複数のデバイスに形成する段階であって、前記第３のチェーンアイランドは、前記第１のチェーンアイランドの前記電圧閾値グループとは異なる電圧閾値グループからのデバイスに形成される、段階と、
    前記第１及び第３のチェーンアイランドの中間で、前記第１及び第３のチェーンアイランドから実質的に等距離に、前記第２のチェーンアイランドを形成する段階とをさらに備える
    請求項１４に記載の方法。
17. 前記ＡＳＩＣを、前記複数のビア構成可能相互接続の選択的な前記充填を通じて電子デバイスに形成する段階であって、前記電子デバイスは、インバータ、ＮＡＮＤ、ラッチ、及びマクロからなるグループから選択される、段階と、
    前記ＡＳＩＣを、２８ｎｍＣＭＯＳプロセスリソグラフィーノードに関連する加工寸法及びそれより小さい加工寸法を有するように、ＣＭＯＳリソグラフィープロセスで形成する段階と、
    前記第４のチェーンアイランドを、ＬＶＴ、ＳＶＴ、ＨＶＴデバイスからなる第３の電圧閾値グループから選択される複数の電圧閾値を有する複数のデバイスに形成する段階とをさらに備え、
    前記第４のチェーンアイランドは、前記第３のチェーンアイランドの前記電圧閾値グループとは異なる電圧閾値グループからのデバイスに形成される
    請求項１５に記載の方法。
18. ＡＳＩＣのための半導体デバイスであって、
    シリアルに接続された複数のｎＭＯＳＦＥＴトランジスタの第１のｎＦＥＴチェーンアイランドと、
    シリアルに接続された複数のｎＭＯＳＦＥＴトランジスタの第２のｎＦＥＴチェーンアイランドと、
    シリアルに接続された複数のｐＭＯＳＦＥＴトランジスタの第１のｐＦＥＴチェーンアイランドと、
    シリアルに接続された複数のｐＭＯＳＦＥＴトランジスタの第２のｐＦＥＴチェーンアイランドとを備え、
    前記第１のｎＦＥＴチェーンアイランド、前記第２のｎＦＥＴチェーンアイランド、前記第１のｐＦＥＴチェーンアイランド、及び前記第２のｐＦＥＴチェーンアイランドは、複数の前記チェーンアイランドを二分する仮想線に関して対称構造を形成し、前記第１及び第２のｎＦＥＴチェーンアイランドは前記二分する仮想線の一方の側にあり、前記第１及び第２のｐＦＥＴチェーンアイランドは前記二分する仮想線の他方側にあり、前記第１のｎＦＥＴ及び前記第１のｐＦＥＴチェーンアイランドは、前記二分する仮想線に最も近く、
    複数の前記ｐＦＥＴチェーンアイランドの少なくとも一つと複数の前記ｎＦＥＴチェーンアイランドの少なくとも一つとは、ＬＶＴ、ＳＶＴ、及びＨＶＴデバイスからなる電圧閾値グループから選択される複数の電圧閾値を有する複数のデバイスから形成され、
    前記少なくとも一つのｐＦＥＴチェーンアイランドと少なくとも一つのｎＦＥＴチェーンアイランドとの全ては、前記二分する仮想線に関して同一の電圧閾値グループを共有する複数の電圧閾値を有し、
    前記二分する仮想線の両側の、前記第１のｎＦＥＴチェーンアイランド、前記第２のｎＦＥＴチェーンアイランド、前記第１のｐＦＥＴチェーンアイランド、及び前記第２のｐＦＥＴチェーンアイランドからの複数のトランジスタチェーンの少なくとも一つのセットから選択される等価トランジスタチェーンの第１の対が、実質的に同一の所定のドライブ強度Ｘを有し、Ｘ＝有理数であり、
    前記二分する仮想線の両側の、前記第１のｎＦＥＴチェーンアイランド、前記第２のｎＦＥＴチェーンアイランド、前記第１のｐＦＥＴチェーンアイランド、及び前記第２のｐＦＥＴチェーンアイランドのうちの複数のトランジスタチェーンの少なくとも一つのセットから選択される等価トランジスタチェーンの第２の対が、実質的に同一の所定のドライブ強度Ｙを有し、Ｙ＝有理数で、ＹはＸと等しくなく、
    前記ＡＳＩＣは、複数の前記チェーンアイランドの間の複数のビア構成可能相互接続を通じて構成され、
    前記複数のビア構成可能相互接続は、ビア構成可能層上で充填される複数のビアである
    半導体デバイス。
19. シリアルに接続された複数のｎＭＯＳＦＥＴトランジスタの第１の複数のｎＦＥＴチェーンアイランドと、
    シリアルに接続された複数のｐＭＯＳＦＥＴトランジスタの第２の複数のｐＦＥＴチェーンアイランドとをさらに備え、
    前記第１の複数のｎＦＥＴチェーンアイランドと第２の複数のｐＦＥＴチェーンアイランドとは、複数の前記チェーンアイランドを二分する前記仮想線に関して対称構造を形成し、
    前記複数のｎＦＥＴチェーンアイランドの少なくとも一つと前記複数のｐＦＥＴチェーンアイランドの少なくとも一つとは、ＬＶＴ、ＳＶＴ、及びＨＶＴデバイスからなる電圧閾値グループから選択される複数の電圧閾値を有する複数のデバイスから形成され、
    前記複数のｎＦＥＴチェーンアイランドの前記少なくとも一つと前記複数のｐＦＥＴチェーンアイランドの少なくとも一つとの全ては、前記二分する仮想線に関して同一の電圧閾値グループを共有する複数の電圧閾値を有し、
    前記複数のｎＦＥＴチェーンアイランドの前記少なくとも一つと前記複数のｐＦＥＴチェーンアイランドの少なくとも一つとの前記複数の電圧閾値は、前記第１及び第２のｎＦＥＴチェーンアイランドの前記少なくとも一つと前記第１及び第２のｐＦＥＴチェーンアイランドの少なくとも一つとの前記複数の電圧閾値とは異なり、
    前記半導体デバイスの複数のチェーンアイランドは、複数の電圧閾値を有する
    請求項１８に記載の半導体デバイス。
20. 前記第１の複数のｎＦＥＴチェーンアイランド、前記第１のｎＦＥＴチェーンアイランド、前記第２のｎＦＥＴチェーンアイランド、前記第２の複数のｐＦＥＴチェーンアイランド、前記第１のｐＦＥＴチェーンアイランド、及び前記第２のｐＦＥＴチェーンアイランドからの複数のトランジスタチェーンの少なくとも一つのセットから選択される等価トランジスタチェーンの前記第１の対をさらに備え、等価トランジスタチェーンの前記第１の対が、実質的に同一の所定のドライブ強度Ｘを有し、Ｘ＝有理数であり、
    前記第１の複数のｎＦＥＴチェーンアイランド、前記第１のｎＦＥＴチェーンアイランド、前記第２のｎＦＥＴチェーンアイランド、前記第２の複数のｐＦＥＴチェーンアイランド、前記第１のｐＦＥＴチェーンアイランド、及び前記第２のｐＦＥＴチェーンアイランドからの複数のトランジスタチェーンの少なくとも一つのセットから選択される等価トランジスタチェーンの前記第２の対をさらに備え、等価トランジスタチェーンの前記第２の対が、実質的に同一の所定のドライブ強度Ｙを有し、Ｙ＝有理数でありＹはＸと等しくなく、
    前記半導体デバイスの複数のチェーンアイランドは、複数のトランジスタドライブ強度を有する
    請求項１９に記載の半導体デバイス。

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