JP4061294B2

JP4061294B2 - 自己同期型擬似ランダム・ビット・シーケンス・チェッカ

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Publication number: JP4061294B2
Application number: JP2004245015A
Authority: JP
Inventors: モヒット・カプル; キム・ソンウォン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2003-08-28
Filing date: 2004-08-25
Publication date: 2008-03-12
Anticipated expiration: 2024-08-25
Also published as: JP2005080296A; US7757142B2; US7412640B2; US20080276139A1; US20050050419A1

Description

本発明は、一般に通信回路および通信チャネルに関し、特に擬似ランダム・ビット・シーケンス・チェッカに関する。

同期トランスポート・モジュール（ＳＴＭ）、１０ギガビット・イーサネット(R)（ＩＥＥＥ８０２．３ａｅ）およびその他いくつかの応用例のための通信回路および通信チャネルの現行の開発では、擬似ランダム・ビット・シーケンス（ＰＲＢＳ）発生器、ならびに通信回路および／または通信チャネルをテストするためのＰＲＢＳチェッカを用いる必要がある。

従来のＰＲＢＳチェッカには、主として２つのタイプがある。第１のタイプのＰＲＢＳチェッカは、同期回路を必要とするものである。このタイプのチェッカの様々な実施態様は、参照によりその開示を本明細書に組み込む、米国特許第３６４８２３７号、第５２８３８３１号、第４７７１４６３号、第５３２１７５４号、第３６９４７５７号、第４６３９５４８号および第５３９２２８９号に開示されている。

第２のタイプのＰＲＢＳチェッカは、自己同期技術を用いたものである。この技術は、参照によりその開示を本明細書に組み込む「デジタル・データ伝送システムの検査（Testing Digital Data Transmission Systems）」と題するＲ．ウェスコット（R.Westcott）の英国特許第１２８１３９０号、および「ＰＲＢＳ検査用の１０Ｇｂ／ｓシリコン・バイポーラＩＣ（A10-Gb/s Silicon Bipolar IC for PRBS Testing）」、ＩＥＥＥ固体回路ジャーナル（IEEE Journal ofSolid State Circuits）、vol.33、no.1、1998年1月に開示されている。

上述のように、従来のチェッカには主に２つのタイプがある。第１のタイプでは、図２に示すように非常に単純な技術を使用する。ＰＲＢＳチェッカ２３０は、同期検出器（同期回路）２３２と、ローカルＰＲＢＳ発生器２３４と、比較器回路２３６とを含む。同期検出器２３２は、入来ストリーム内に既知のパターンがないかどうか探索する。検出器２３２は、既知のパターンを検出すると、ローカルＰＲＢＳ発生器２３４をオンにする。ローカル発生器２３４およびＤＵＴ２２０の入力にある発生器は、同じ設計である。

同期が行われた後は、２つの発生器は、同じビット・ストリームを生成するものと予想される。比較器回路２３６は、ＤＵＴ２２０によって生じる任意の不整合を検出する。

この技術の大きな欠点は、同期回路を有することである。これらの回路は、構築が困難であり、入来データの最高速度で動作すると大量の電力を消費し、生成多項式が長くなるとその大きさも大きくなる。

従来の第２の手法では、図３に示すように自己同期技術を使用する。この手法では、同期回路は不要である。図示のように、ＰＲＢＳ発生器３１０は、シフト・レジスタ・チェーンを構成するシフト・レジスタＴ０、Ｔ１およびＴ２を含む。Ｔ２およびＴ１の出力は、ＸＯＲ（排他的ＯＲ）ゲートＴＸ０に送られる。ＴＸ０の出力は、レジスタＴ０の入力に送られる。このようにして、長さ７のＰＲＢＳが形成される。どの時点をとっても、発生器のレジスタ（Ｔ０からＴ２）内に３ビット存在する。これら３ビットにより、発生器が循環的にとる７つの状態のから１つの状態が識別される。どのような新しい状態も、それ以前の状態からＸＯＲおよびシフト動作によって導き出すことができる。この基本発生原理を、自己同期チェッカでは使用する。

ＰＲＢＳチェッカ３３０は、Ｒ０、Ｒ１およびＲ２を含むシフト・レジスタ・チェーンを含む。チェッカ３３０は、ＸＯＲゲートＲＸ０、ＸＯＲゲートＲＸ１、およびエラー・カウンタ３３２も含む。ＤＵＴ３２０からの入来ビットは、直接、発生器のシフト・レジスタと同じ長さのシフト・レジスタ・チェーンに入る。受信側のレジスタＲ２およびＲ１の出力は、その後、ＸＯＲゲートＲＸ０に送られる。ＲＸ０の出力は、入来ビットと比較される。この比較は、ＸＯＲゲートＲＸ１を用いて行われる。理想的な環境では、入来ビットは、ＲＸ０の出力と同じとなる。その後、ＤＵＴ３２０によってもたらされた任意のエラーが、エラー・カウンタ３３２でカウントされる。

この技術には、３つの欠点がある。第１の欠点は、一度エラーが起こると複数のエラー・フラグが立てられることである。例えば、エラー・ビットを１つ含むビット・ストリームをＤＵＴが送信した場合に、ＸＯＲゲートＲＸ１の出力で最初にエラー・フラグが立てられることになる。その後、２回のクロック・イベントの後に、このエラー・ビットはレジスタＲ０の入力からＲ１の出力まで伝播する。この誤りビットがＲ１の出力に到着すると、２度目のエラー・フラグが立てられる。このビットがＲ２の出力に到達したときに、３度目のエラー・フラグが立てられる。こうして、１つのエラーに対して、フラグが３回立てられることになる。

第２の欠点は、図３の技術ではエラーが隠れることである。例えば、任意の所与の入来ストリーム内に、１箇所、２箇所または３箇所のビット位置で分離される２つのエラー・ビットがある場合に、これらが互いを打ち消しあい、エラーが全く示されなくなる。これはマスキングと呼ばれる。図３の技術の第３の欠点は、ＤＵＴがゼロ・ビットしか送信しない場合に、エラー・フラグが立てられないことである。

エラー・フラグが複数になること、およびマスキングが起きることの根本的な原因は、誤りビットが複数のシフト・レジスタ内を伝播することである。
米国特許第３６４８２３７号米国特許第５２８３８３１号米国特許第４７７１４６３号米国特許第５３２１７５４号米国特許第３６９４７５７号米国特許第４６３９５４８号米国特許第５３９２２８９号英国特許第１２８１３９０号「ＰＲＢＳ検査用の１０Ｇｂ／ｓシリコン・バイポーラＩＣ（A10-Gb/s Silicon Bipolar IC for PRBS Testing）」、ＩＥＥＥ固体回路ジャーナル（IEEE Journal ofSolid State Circuits）、vol.33、no.1、1998年1月

本発明の目的は、上述した２つの従来技術の欠点を解消して、エラービットの伝播を止めることである。

本発明は、擬似ランダム・ビット・シーケンス（ＰＲＢＳ）の確度を検査する自己同期技術を提供する。検査されるＰＲＢＳは、デバイス（例えばテスト対象デバイス）により、このデバイスがＰＲＢＳを（例えばＰＲＢＳ発生器から）受信したのに応答して生成することができる。

本発明の一態様では、ＰＲＢＳ検査技術は、以下のステップ／動作を含む。所与のクロック・サイクルの間に、デバイスによって生成されたＰＲＢＳ中のエラー・ビットの存在を検出する。エラー・ビットは、デバイスに入力されたＰＲＢＳとデバイスから出力されたＰＲＢＳの間の不整合を表す。次いで、後続のクロック・サイクルの間にこのエラー・ビットが伝播することが禁止される。この禁止ステップ／動作は、１回のエラー発生で複数のエラーがカウントされること、またはデバイスによって出力されるＰＲＢＳ中のエラーがマスキングされること、あるいはその両方を防止する働きをする。

禁止ステップ／動作は、エラー・ビットの補正をさらに含むこともある。また、ＰＲＢＳ検査技術は、デバイスからのＰＲＢＳが存在しないことを検出するステップ／動作をさらに含むこともある。さらに、デバイスは、通信回路または通信チャネルにすることができる。

また、本発明は、上記ＰＲＢＳ検査技術の製造面の態様であるプロセッサをベースとする製品も提供する。

本発明の別の態様では、デバイスが入力ＰＲＢＳの受信に応答して生成した出力ＰＲＢＳの確度を検査する装置は、以下の構成要素を含む。この装置は、シフト・レジスタ・チェーンを含む。シフト・レジスタの長さは、ＰＲＢＳ生成多項式によって決まる。この装置は、さらに、所与のクロック・サイクルの間に、出力ＰＲＢＳ中の、入力ＰＲＢＳと出力ＰＲＢＳの間の不整合を表すエラー・ビットの存在を検出する、シフト・レジスタ・チェーンおよびデバイスに結合された論理ゲート（例えば排他的ＯＲゲート）を含む。この装置は、さらに、エラー・ビットの存在が検出されたのに応答して、１クロック・サイクル待機した後でエラー・ビットの反転を引き起こしてエラー・ビットがシフト・レジスタ・チェーン内をそれ以上伝播することを禁止する論理値を生成する、論理ゲートに結合された少なくとも１つの論理検出器（例えば「１」検出器）を含む。

この装置は、入力ＰＲＢＳがデバイスを通過し、シフト・レジスタ・チェーンをその全長にわたって初期化するのに十分なクロック・サイクルを与える、少なくとも１つの論理検出器に結合された第２の論理検出器（例えば「０」検出器）をさらに含むことができる。第２の論理検出器は、その動作を完了した後でイネーブル信号を生成し、該少なくとも１つの論理検出器をオンにすることもできる。

この装置は、入力ＰＲＢＳと出力ＰＲＢＳの間で検出されたエラーをカウントする、論理ゲートに結合されたエラー・カウンタをさらに含むこともできる。この装置は、エラー・カウントを表示する、エラー・カウンタに結合されたエラー・カウント・ディスプレイをさらに含むこともできる。

さらに、この装置は、デバイスからのＰＲＢＳが存在しないことを検出する、シフト・レジスタ・チェーンに結合された第３の論理検出器（例えば「無入力シーケンス」検出器）をさらに含むこともできる。

本発明の以上その他の目的、特徴および利点は、以下に示す本発明の例示的な実施形態の詳細な説明を添付の図面と合わせて読めば明らかになるであろう。

最初に図１を参照すると、一般に通信回路や通信チャネルなどのデバイスをテストするために用いられるＰＲＢＳベースのテスト・システムのブロック図が示してある。図示のように、テスト・システム１００は、３つの主なブロック、すなわちＰＲＢＳ発生器１１０、テスト対象デバイス（ＤＵＴ）１２０、およびＰＲＢＳチェッカ１３０を含む。ＰＲＢＳ発生器１１０は、ＤＵＴ１２０に、所望長のランダム・ビット・シーケンスを供給する。ＤＵＴ１２０は、例えば、テスト／特性付け対象の通信チャネル、または高速シリアライザ／デシリアライザなどの通信回路にすることができる。言うまでもなく、ＤＵＴは、バイナリ・システムでテストすることができるものであれば、どのようなデバイスでもよい。ＤＵＴ１２０の出力も、ＰＲＢＳストリームである。この出力ストリームは、その後、ＰＲＢＳチェッカ１３０に供給される。ＰＲＢＳチェッカ１３０は、ビットの正当性を検査する。本発明では、ＰＲＢＳチェッカに焦点を当てる。

図４を参照すると、本発明の一実施形態によるＰＲＢＳチェッカのブロック図が示してある。図４に示すように、ＰＲＢＳ発生器４１０は、ＤＵＴ４２０の入力に結合される。ＰＲＢＳチェッカ４３０は、ＤＵＴ４２０の出力に結合される。ＰＲＢＳ発生器４１０は、図３に示すＰＲＢＳ発生器３１０と同じでよい。ただし、ＰＲＢＳ発生器は、ここに示す特定の構成に限定されるわけではない。また、ＤＵＴ４２０は、テスト対象の通信回路または通信チャネルにすることができる。ただし、ＤＵＴはこのようなデバイスに限定されるわけではない。

ＰＲＢＳチェッカ４３０は、Ｒ０、Ｒ１およびＲ２を含むシフト・レジスタ・チェーンを含む。また、チェッカ４３０は、ＸＯＲゲートＲＸ０、ＸＯＲゲートＲＸ１、ＸＯＲゲートＲＸ２、無入力シーケンス検出器４３２、０検出器４３４、１検出器４３６、エラー・カウンタ４３８およびカウント・ディスプレイ４４０も含む。

したがって、図４に例示的に示すように、この技術では、図３（Ｒ０からＲ２）と同じ長さのシフト・レジスタ・チェーンを使用する。したがって、ＤＵＴ４２０からの入来ビットは、直接、発生器のシフト・レジスタと同じ長さのシフト・レジスタ・チェーンに入る。受信側のレジスタＲ２およびＲ１の出力は、その後、ＸＯＲゲートＲＸ０に送られる。ＲＸ０の出力は、入来ビットと比較される。この比較は、ＸＯＲゲートＲＸ１を用いて行われる。

ＤＵＴの出力ストリーム中のエラーに対しては、ＲＸ１の出力で直ちに「１」とフラグが立てられる。この「１」は、１検出器４３６で１クロック・サイクルだけ遅延され、ＸＯＲゲートＲＸ２を用いてレジスタＲ０の出力を反転するのに使用される。０検出器４３４は、発生器のデータがＤＵＴを通過し、全シフト・レジスタ長（Ｒ０からＲ２）を初期化するのに十分なクロック・サイクルを与えるために利用される。０検出器４３４は、その動作を完了した後でイネーブル信号を生成し、１検出器４３６をオンにする。

エラー・カウンタ４３８はエラーをカウントし、カウント・ディスプレイ４４０は、エラー・カウントを表示する。エラー・カウンタは、従来のバイナリ同期カウンタにすることもできる。

ＤＵＴ４２０の出力ストリーム中の連続したゼロ・ビットの数がシフト・レジスタ・チェーン（Ｒ０からＲ２）の長さに等しい場合には、無入力シーケンス検出器４３２がエラーにフラグを立てる。これを行うのは、ＰＲＢＳ発生器が、シフト・レジスタ・チェーン以上の長さを有するゼロ・ビットのシーケンスを発生させる可能性がないからである。ＰＲＢＳチェッカ４３０の動作について、図５の流れ図によってさらに説明する。分かりやすくするために、多項式Ｘ^３＋Ｘ^２＋１を用いる発生器についてチェッカを実装するが、本発明の技術は任意のＰＲＢＳ多項式に拡張することができる。

次に図５を参照すると、ＰＲＢＳチェッカ４３０の動作を示す流れ図が示してある。動作は、ブロック５０２から開始する。ステップ５０４で、チェッカは、ＸＯＲゲートＲＸ１の出力で「Ｎ」個のゼロを検出する。これは０検出器４３４によって行われる。「Ｎ」は設計者により決定され、ＤＵＴを通過するのに要するクロック・サイクル数とチェッカのシフト・レジスタ・チェーンを通過するのに要するクロック・サイクル数の和に等しいことを理解されたい。

ステップ５０６で、「Ｎ」個のゼロが検出されると、１検出器４３６がイネーブルされる。ステップ５０９で、ＲＸ１の出力が１に等しいかどうかを判定する。ＲＸ１の出力が１に等しい場合には、チェッカは１クロック・サイクルだけ待機し（ステップ５１０）、その後レジスタＲ０の出力を反転する（ステップ５１２）。さらに、ＲＸ１の出力が１に等しい場合には、チェッカは、エラーをカウントし（ステップ５１４）、エラー・カウントを表示する（ステップ５１６）。エラーは、エラー・カウンタ４３８によってカウントすることができ、エラー・カウントはカウント・ディスプレイ４４０によって表示することができる。ＲＸ１の出力が１に等しくない場合（ステップ５０８）には、１が検出されるまでこのステップがループされる。

さらに、ステップ５１８で、シフト・レジスタ・チェーン（Ｒ０からＲ２）の出力が０に等しいかどうかを判定する。シフト・レジスタ・チェーン（Ｒ０からＲ２）の出力が０に等しい場合には、無入力シーケンス検出器４３２は、無ＰＲＢＳシーケンス・フラグを出力し（ステップ５２０）、ステップ５２２でこのフラグが表示される。シフト・レジスタ・チェーン（Ｒ０からＲ２）の出力が０に等しくない場合には、この状態が検出されるまでこのステップがループされる。

次に図６を参照すると、本発明の一実施形態によるＰＲＢＳチェッカの無入力シーケンス検出器（例えば図４の４３２）のブロック図が示してある。この検出器は、これ以外の構成で実施することもできることを理解されたい。図示のように、図６は、ＰＲＢＳチェッカ内にＰＲＢＳシーケンスが存在しないことを検出する３入力ＮＯＲ（否定ＯＲ）ゲート６００を示す。ＮＯＲゲートへの入力数が３であるのは、ＰＲＢＳ発生器（Ｘ^３＋Ｘ^２＋１）が、連続した３つのゼロ・ビットを含むシーケンスを発生しないからである。ただし、上述のように、本発明の技術は、任意のＰＲＢＳ発生器に拡張することができる。

次に図７を参照すると、本発明の一実施形態によるＰＲＢＳ発生器の１検出器（例えば図４の４３６）のブロック図が示してある。この検出器は、これ以外の構成で実施することもできることを理解されたい。図７に示す１検出器は、（０検出器４３４からの）イネーブル入力および（ＲＸ１の出力からの）データ入力を備えたマルチプレクサ（ＭＵＸ）７１０と、システム・クロック入力およびＲＸ２の入力に送られる出力を備えたフリップ・フロップ（ＦＦ）７１２とを含む。イネーブル入力が活動状態であるときには、クロック遷移に応じてＭＵＸ７１０のデータ入力のビットがＦＦ７１２の出力に転送される。イネーブル入力が非活動状態である場合には、ＦＦ７１２はゼロを送信し続けるので、ＲＸ２はＲ０の出力を反転しない。

次に図８を参照すると、本発明の一実施形態によるＰＲＢＳチェッカの０検出器（例えば図４の４３４）のブロック図が示してある。この検出器は、これ以外の構成で実施することもできることを理解されたい。図８に示す０検出器は、接続されてシフト・レジスタ・チェーンとなる３つのフリップ・フロップ８１０、８１２および８１４（ＦＦ１からＦＦ３）と、３入力ＮＯＲゲート８１６（ＮＯＲ１）とを含む。ＦＦ１からＦＦ３の出力は、ＮＯＲ１に送られる。この場合には、シフト・レジスタ・チェーン内で連続した３つのゼロ・ビットを受信したときに、ＮＯＲゲートの出力は、アクティブ高イネーブル信号として働く。連続した３つのゼロ・ビットが発生するということは、チェッカが、連続した３クロック・サイクルの間に、ＤＵＴの出力中でエラーを全く検出していないことを示している。

上述のＰＲＢＳチェッカ（および発生器）は、本明細書に記載の様々な動作を制御および実行するプロセッサ、メモリ、および入出力インタフェースによって実施することができることを理解されたい。本明細書で用いる「プロセッサ」という用語は、例えばＣＰＵ（中央処理装置）またはその他の形態の処理回路、あるいはその両方を含むものなど、任意の処理デバイスを指すものと理解されたい。例えば、プロセッサは、当技術分野で既知のようにデジタル信号プロセッサであってもよい。また、「プロセッサ」という用語は、複数の個別のプロセッサを指すこともできる。本明細書で用いる「メモリ」という用語は、例えばＲＡＭやＲＯＭ、固定メモリ・デバイス（例えばハード・ドライブ）、取外し可能メモリ・デバイス（例えばディスケット）、フラッシュ・メモリなど、プロセッサまたはＣＰＵと連動したメモリを含むものとする。さらに、本明細書で用いる「入出力インタフェース」という用語は、例えば、処理ユニットにデータを入力する１つまたは複数の機構、および処理ユニットと関連した結果を提供する１つまたは複数の機構を含むものとする。

したがって、本明細書で述べるように、本発明の方法論を実行する命令またはコードを含むコンピュータ・ソフトウェアは、１つまたは複数の関連するメモリ・デバイス（例えばＲＯＭ、固定または取外し可能メモリ）に記憶しておき、利用する準備ができたときに、その一部または全体を（ＲＡＭに）ロードして、ＣＰＵによって実行することができる。

いずれにしても、上述のＰＲＢＳチェッカ（および発生器）の実施形態に示す構成要素は、例えば関連するメモリを備えた１つまたは複数のデジタル信号プロセッサ、１つまたは複数の特定用途向け集積回路、機能回路、関連するメモリを備えた適当にプログラムされた１つまたは複数の汎用デジタル・コンピュータなど、ハードウェア、ソフトウェアまたはそれらを組み合わせた様々な形態で実施することができることを理解されたい。本明細書で与えた本発明の教示により、当業者なら、本発明の構成要素のその他の実施態様を考えることができるであろう。

本発明の例示的な実施形態について、添付の図面を参照しながら説明したが、本発明はこれらの具体的な実施形態に限定されるものではなく、当業者なら、本発明の範囲または趣旨を逸脱することなくその他の様々な変更および修正を加えることができることを理解されたい。

通信回路および通信チャネルのテストに使用するＰＲＢＳベースのテスト・システムを示すブロック図である。従来の第１のタイプのＰＲＢＳチェッカを示すブロック図である。従来の第２のタイプのＰＲＢＳチェッカを示すブロック図である。本発明の一実施形態によるＰＲＢＳチェッカを示すブロック図である。本発明の一実施形態によるＰＲＢＳチェッカの動作を示すブロック図である。本発明の一実施形態によるＰＲＢＳチェッカの無入力シーケンス検出器を示すブロック図である。本発明の一実施形態によるＰＲＢＳチェッカの１検出器を示すブロック図である。本発明の一実施形態によるＰＲＢＳチェッカの０検出器を示すブロック図である。

符号の説明

４１０ＰＲＢＳ発生器
４２０ＤＵＴ
４３０ＰＲＢＳチェッカ
４３２無入力シーケンス検出器
４３４０検出器
４３６１検出器
４３８エラー・カウンタ
４４０カウント・ディスプレイ

Claims

デバイスが入力擬似ランダム・ビット・シーケンス（ＰＲＢＳ）の受信に応答して生成した出力ＰＲＢＳの確度を検査する方法であって、
前記デバイスに結合されたシフト・レジスタ・チェーンに前記出力ＰＲＢＳを入力して前記入力ＰＲＢＳに対応するＰＲＢＳを生成するステップと、
所与のクロック・サイクルの間に、前記生成したＰＲＢＳと前記出力ＰＲＢＳとを比較することにより、前記出力ＰＲＢＳの中から、前記入力ＰＲＢＳと前記出力ＰＲＢＳの間の不整合を表すエラー・ビットの存在を検出するステップと、
前記エラー・ビットの存在が検出されたのに応答して、１クロック・サイクル待機した後で前記エラー・ビットの反転を引き起こして前記エラー・ビットが前記シフト・レジスタ・チェーン内をそれ以上伝播することを禁止する論理値を生成し、前記シフト・レジスタ・チェーンの第１レジスタと第２レジスタの間に設けられた論理ゲートに提供して前記第１レジスタの出力を反転するステップと、
を含む方法。
前記デバイスからの前記出力ＰＲＢＳが存在しないことを検出するステップをさらに含む、請求項１に記載の方法。
前記デバイスが、通信回路および通信チャネルのうちの一方である、請求項１に記載の方法。
デバイスが入力擬似ランダム・ビット・シーケンス（ＰＲＢＳ）の受信に応答して生成した出力ＰＲＢＳの確度を検査する装置であって、
前記出力ＰＲＢＳが入力されて前記入力ＰＲＢＳに対応するＰＲＢＳが生成される、前記デバイスに結合されたシフト・レジスタ・チェーンであって、第１レジスタと第２レジスタの間に、入力される論理値に応じて前記第１レジスタの出力を反転する論理ゲートが設けられた前記シフト・レジスタ・チェーン、と、
所与のクロック・サイクルの間に、前記生成されたＰＲＢＳと前記出力ＰＲＢＳとを比較することにより、前記出力ＰＲＢＳの中から、前記入力ＰＲＢＳと前記出力ＰＲＢＳの間の不整合を表すエラー・ビットの存在を検出する、前記シフト・レジスタ・チェーンおよび前記デバイスに結合された論理ゲートと、
前記エラー・ビットの存在が検出されたのに応答して、１クロック・サイクル待機した後で前記エラー・ビットの反転を引き起こして前記エラー・ビットが前記シフト・レジスタ・チェーン内をそれ以上伝播することを禁止する論理値を生成し、前記シフト・レジスタ・チェーンの前記第１レジスタと前記第２レジスタの間に設けられた前記論理ゲートに提供する、前記シフト・レジスタ・チェーンおよび前記デバイスに結合された前記論理ゲートおよび前記シフト・レジスタ・チェーンの前記第１レジスタと前記第２レジスタの間に設けられた前記論理ゲートに結合された少なくとも１つの論理検出器と、
を含む装置。
前記入力ＰＲＢＳが前記デバイスを通過し、前記シフト・レジスタ・チェーンをその全長にわたって初期化するのに十分なクロック・サイクルを与える、前記少なくとも１つの論理検出器に結合された第２の論理検出器をさらに含む、請求項４に記載の装置。
前記第２の論理検出器が、その動作を完了した後でイネーブル信号を生成し、前記少なくとも１つの論理検出器をオンにする、請求項５に記載の装置。
前記入力ＰＲＢＳと前記出力ＰＲＢＳの間の不整合を表すとして検出された前記エラー・ビットをカウントする、前記シフト・レジスタ・チェーンおよび前記デバイスに結合された前記論理ゲートに結合されたエラー・カウンタをさらに含む、請求項４に記載の装置。
前記エラー・ビットのカウントを表示する、前記エラー・カウンタに結合されたエラー・カウント・ディスプレイをさらに含む、請求項７に記載の装置。
前記デバイスからの前記出力ＰＲＢＳが存在しないことを検出する、前記シフト・レジスタ・チェーンに結合された第３の論理検出器をさらに含む、請求項４に記載の装置。