TWI477787B - 時脈故障偵測 - Google Patents

Description

時脈故障偵測

本發明係關於一種電路及一種用以偵測時脈故障之方法。

圖1示意性地顯示一理想化時脈信號100之一標繪圖。例如，該時脈信號100被呈現為一根據時間t 而變動之電壓V 。更具體而言，該時脈信號為一物理量的時間相依性。例如，可以光學上之方式藉由變動光的強度來提供該時脈信號。此處所顯示的信號分別為規則連續性的高值及低值V ₀ 及V ₁ 。該等低值持續一時間T ₀ ，該等高值持續一時間T ₁ 。在所顯示之實例中，T ₀ 與T ₁ 相等，但是此項技術中，通常亦可使用(時間的)其他比率。自該低值V₀ 轉變至該高值V₁ 被稱為一上升邊緣。在該實例中，上升邊緣出現於等距時間t ₁ 、t ₃ 及t ₅ 處。自該高值V ₁ 轉變至該低值V ₀ 被稱為下降邊緣。在該實例中，下降邊緣出現於等距時間T ₀ 、t ₂ 及t ₄ 處。上升邊緣及下降邊緣被總稱為時脈邊緣。

一同步電路係一般相關於一與該圖中所繪示的該時脈信號類似之時脈信號。有待於該電路的多個組件所執行的操作係由時脈邊緣(例如僅藉由上升邊緣，或僅藉由下降邊緣或藉由上升邊緣及下降邊緣二者)所觸發。在一操作業經執行之後，在執行下一操作之前，該組件等待該下一邊緣。因此各種組件可得以同步化。這是必要的，因有待於一組件執行之操作需要時間，而在該時間內，被輸入至該組件中的資料必須不變化。例如，同步化被用於當前技術系統中，以使若干組件的輸入值不變化，直到該等組件業已計算了對應的輸出值為止。在該技術中，該術語「同步電路」便是用作此目的。因此任何受控於該時脈信號的組件被謂之由該時脈信號計時。在此應用中，彼等在標準操作期間觸發該同步電路的一操作之邊緣被稱之為觸發邊緣。在大多數同步電路中，該等觸發邊緣或者為上升邊緣或者為下降邊緣。然而，在一同步電路於雙倍資料率下操作之情形下，上升邊緣及下降邊緣均為觸發邊緣。亦可設想更為複雜的方案，在該等方案中，僅某些上升邊緣及/或僅某些下降邊緣為觸發邊緣。貫穿此申請案，兩個正確計時連續觸發邊緣之間的時間被稱為觸發週期。在一雙倍資料率方案中，每個時脈週期包括兩個觸發週期。一同步電路一般包括正反器或其他數位組件，其等係可藉由所謂的路徑而互連。該等路徑一般包括信號線及組合的邏輯組件，其等於一或多個觸發週期(多循環路徑)內執行一有待執行之操作(功能)。在一包含多循環路徑之電路中，某些操作可持續一個循環以上。該等路徑可具有不同的長度，該等長度對應於不同的傳播時間。最長的單循環路徑一般被稱為要徑。該等要徑界定該電路的一最短可接受觸發週期。

若該時脈信號中過早、過遲或不期地產生一邊緣，則可能產生一問題。在兩個連續觸發邊緣之間的間隔較之於平常長(例如歸因於產生該時脈信號之該裝置停止運作)之情形則不甚重要。相反地，若或T ₀ 或T ₁ (或二者)較之於所期短，則會發生功能性錯誤。此等係時脈故障之典型實例。時脈故障係可由例如串擾、電磁干擾或顆粒碰撞而造成。在發生一時脈故障之情形下，該同步電路之組件在接收一觸發邊緣之時仍會忙於一操作且因此該觸發邊緣將或者不會觸發一動作或者觸發一故障動作。在圖2中，該時間T ₀ ' 較所期短。在圖3中，該時間T ₁ ' 較所期短。圖2中的虛線繪示一「插入故障」的一實例，在該情形下，發生另一下降邊緣(在時間t ₆ " )及另一上升邊緣(在時間t ₇ " 處)，而在後續時間中不會影響該時脈信號，亦即不會造成該時脈信號發生相移。

為了達成所偵測故障對正發生的故障的一比率高，關乎安全之系統通常採用冗餘，例如，藉由複製其等的硬體的一部分且將該等拷貝的結果加以比較。為了節省成本，較新的方法通常不再於多個封裝或晶粒中而是於一單一晶片上複製該軟體。MPC564×L計劃即為此一實例，該計劃於該CPU核心、中斷控制器、匯流排、記憶體控制器及一些其他組件的所謂的複製範圍(SoR)內的兩個所謂的湖形部中對其等予以複製。與在一單一晶片上複製所關聯的一問題是，存在一共因故障(CCF)，在該情形下，該系統內的一個故障會影響所有的複製件。這使複製硬體之方法無法奏效。對於一CCF，該等複製件在作用上相同，而此等故障一般無法藉由比較不同複製的結果而偵測。該時脈網路上的故障為此等CCF的一實例。由例如電磁干擾或中子撞擊而造成的一故障會傳播至兩個湖形部中且於此造成錯誤結果，該錯誤結果係歸因於設定及/或等待時間的變動或在下一邊緣到達之前邏輯功能無法得以正確完成。

時脈故障是一電子裝置的許多功能性錯誤的突出根源。對於關乎安全之應用，由於時脈故障產生許多CCF且CCF亦將造成時脈故障，故偵測時脈故障顯得尤為重要。進行偵測使得可採取措施防止故障效應進一步傳播，否則會造成更嚴重的系統故障。

本發明提供如附加技術方案中所述的一種電路及一種偵測時脈故障之方法。

附屬技術方案中將陳述本發明的特定實施例。

自並參考下文所述的實施例而闡釋，本發明的此等及其他態樣可顯而易見。

現將參考下文的圖式僅以舉例的方式來描述本發明的其他細節、態樣及實施例。該等圖中繪示一些元件之目的在於(描述之)簡潔及明瞭且其等不一定按實際比例繪製。不同的圖中相似的參考數字指示相同或相似的組件。

圖4以一簡潔的方式顯示一電路410。該電路410可為一積體電路。該電路410包括一時脈412，其用以產生一時脈信號；及一時脈樹414，其用以將該時脈信號分佈至該電路410的複數個功能性組件(未顯示)。該時脈信號可類似於上文關於圖1、2及3所論述的該時脈信號100。該時脈信號具有一時脈週期，但是可能出現時脈故障，而時脈故障會改變該時脈週期。該時脈樹414包括一時脈緩衝器416，其經配置位於該時脈412之後。該時脈樹414的一第一點424及一第二點426分別位於該緩衝器416的前方及後方。因此，在此處所示的該實施例中，該第一點424及該第二點426並不相同。事實上，其等係由該時脈緩衝器416所分離。其等亦可由其他數位組件(未顯示)而分離。因此，該第一點424處的時脈信號與該第二點426處的該時脈信號不一定完全相同。在一時脈週期內，一時脈故障(例如一額外的上升邊緣及一額外的下降邊緣)可能會發生在例如該第一點424處，但其可由該緩衝器416消除且因此不會存在於該第二點462處的該時脈信號中。相反地，一故障可將其自身引入該第二點426處的該時脈信號中且不存在於該第一點424處的該時脈信號中。

該電路410進一步包括一第一計數器418及一第二計數器420。該第一計數器418被配置於該時脈樹414中的該第一點424處且一旦偵測到該時脈信號中之一觸發邊緣，則可將一第一電流計數設定成等於一第一延遲計數且可在一第一延遲後將該第一延遲計數設定成等於該第一電流計數加上一增量。類似地，該第二計數器420被配置於該時脈樹414中的該第二點426處且一旦偵測到該時脈信號中之一觸發邊緣，則能夠將一第二電流計數設定成等於一第二延遲計數且能夠在一第二延遲之後將該第二延遲設定成等於該第二電流計數加上一增量。該電路410進一步包括一比較器422，其係用以比較該第一電流計數及該第二電流計數，這係藉由例如判定該第一電流計數與該第二電流計數之間的一差值而達成。

該電路410操作如下。該時脈412產生一時脈信號。該第一計數器418及該第二計數器420分別接收來自該時脈樹414的該第一點424及該第二點426之時脈信號。該第一計數器418及該第二計數器420分別記憶(即，儲存)該第一電流計數(即，一數位數目)及該第二電流計數(即，另一數位數目)。該第一計數器418及該第二計數器420操作類似。因此，將僅參考該第一計數器418來描述其等之操作。

該第一計數器418(計數器)藉由將一增量添加至該第一電流計數(電流計數)而連續地產生該第一延遲計數(延遲計數)。該增量可為一整數數目，例如+1。該延遲計數相對於該電流計數推遲的程度為該第一延遲(延遲)。亦即，時間t +t _D 處的延遲計數等於時間t 處的該電流計數，其中t 為時間上的一任意點且t _D 為該延遲。因此，當該電流計數變化時，該延遲計數僅在該延遲之後發生變化。該延遲經選擇短於該觸發週期，亦即短於在不存在時脈故障的情形下相連續的觸發邊緣之間的該延遲。

正常情形下，恰在一觸發邊緣被偵測到之前，該延遲計數等於該電流計數加上該增量。當該計數器418隨後偵測到該觸發邊緣時，該計數器418將該電流計數設定成等於該延遲計數，從而有效地使該電流計數增加一增量。在該延遲之後，該延遲計數據此增加一增量。因此，在該延遲之後，業已再次獲得一類似於該初始正常情形之情形，在該情形下，該延遲計數等於該電流計數加上該增量。因此該計數器418計數該時脈信號中的該觸發邊緣。

然而，若該觸發邊緣過早地達到，則該計數器會不同地作用。如上所述，當該計數器偵測到一觸發邊緣時，該計數器將該電流計數設定成等於該延遲計數。相反地，該延遲計數僅在該延遲之後增加。因此，在將該電流計數設定成等於該延遲計數之後，該延遲計數與該電流計數在一對應於該延遲之間隔期間保持相等。現在，若在此間隔期間偵測到一觸發邊緣，則再次將該電流計數設定成等於該延遲計數。然而，該延遲計數仍等於該電流計數，此操作業已不具明顯效果。事實上，該電流計數被簡單地重設為其電流值。因此，在該電流計數與該延遲計數相等時偵測到的任何觸發邊緣將不會改變該電流計數。

類似地，現來論述該第二計數器420，在該第二電流計數與該第二延遲計數相等之時偵測到的任何觸發邊緣將不會改變該第二電流計數。因此，若且僅若該觸發邊緣與該先前觸發邊緣相隔之一延遲長於該第一延遲且長於該第二延遲時，該第一計數器418及該第二計數器420分別計數該觸發邊緣。該比較器422比較該第一電流計數與該第二電流計數。該第一電流計數與該第二電流計數之間的差值的任何變化則表明該第一點424處或該第二點426處的該時脈信號中業已發生一時脈故障。

具有用於界定該第一延遲及該第二延遲之各種選擇。該第一延遲與該第二延遲可相等或者其等可不同。為了偵測該時脈樹414的該第二點426處的故障，可對該第二延遲加以選擇，使之儘可能地短，例如，短於該觸發週期的20%、10%、5%、2%或1%。若該第二延遲經選擇短至可忽略，則該第二計數器將計數幾乎每個觸發邊緣，包括正確計時觸發邊緣及與時脈故障相關聯的觸發邊緣。假設該第二點426處的一過早的觸發邊緣通常將不會存在於該第一點424處的該時脈信號中，則該過早的觸發邊緣將造成該第二電流計數增加，而該第一電流計數則保持不變。因此，該第一電流計數與該第二電流計數之間的差值會變化。據此觸發一錯誤信號。但在業已偵測到一時脈故障之後，可將該第一電流計數及該第二電流計數二者重設為零(或任何其他數目)。

類似地，為了偵測該時脈樹414的該第一點424點處的該時脈信號中的故障，可對該第一延遲加以選擇使之儘可能地短，例如短於該觸發週期的20%、10%、5%、2%或1%。

為了偵測被引入該第一點424與該第二點426之間的時脈信號，可對該第一延遲及該第二延遲二者加以選擇使其等儘可能地短。或者，可選擇使該第一延遲與該第二延遲彼此不同。若對延遲加以仔細選擇，則可偵測到既存在於該第一點424處又存在於該第二點426處的時脈故障中的大部分。

現參考圖5，圖中所顯示的該電路510包括一第一計數器518及一第二計數器520，其等可與上文關於圖4所述的該等計數器418及420相同。該電路510與該電路410的不同之處主要在於，該第一計數器518及該第二計數器520收集來自該時脈樹中的一共同點524、526之時脈信號。易言之，該第一點524與該第二點526相同。因此該第一計數器518及該第二計數器520接收相同的時脈信號。為了偵測過早的觸發邊緣，該第一延遲係短於該第二延遲。例如，該第一延遲可至多為該第二延遲的20%或10%或5%或1%。根據一較佳實施例，該第一延遲係儘可能地短。因此，一與一先前觸發邊緣相隔的一時間長於該第一延遲但短於該第二延遲之觸發邊緣將由該第一計數器518而非該第二計數器520計數。該第一電流計數與該第二電流計數之間所產生的差值則再次由該比較器522偵測到，且據此產生一錯誤信號。該第二延遲係經選擇長於該電路510的最短可接受觸發週期。因此，對該第一延遲加以選擇使得任何不會觸發該第一計數器518之故障將亦不會在該電路510中觸發任何不正確的動作，同時該第二延遲(更一般而言，該第一延遲與該第二延遲中的一較長者)長於該最短可接受觸發週期則可確保任何由該第二計數器(更一般而言，由該具有較長延遲之計數器)偵測到的觸發邊緣為一預期該電路可對其發揮適當作用之觸發邊緣。因此，若該故障等效於一正確時脈邊緣，則該兩個計數器518、520無一會計數一無影響之故障且計數器518、520二者將繼續計數。該等計數器僅針對攜帶會造成電路510中發生一錯誤動作之風險之故障而不同地作用。因此。產生錯誤警報的風險被降至最低。

圖6顯示一包括複製硬體的電路610之一實例。該電路610包括一時脈612，其用以產生一時脈信號；一時脈樹614；一第一子電路632(湖形部1)及一第二子電路634(湖形部2)。該時脈樹614包括時脈緩衝器616、628、630。該第一子電路632與該第二電路634在構造上相同或相似且分別接收來自該時脈樹614的一第一點624及一第二點626之時脈信號。該第一點624與該第二點626係由該等時脈緩衝器628及630所分離。一被引入該等時脈緩衝器628、630及616中的一者前方的該時脈信號中的時脈故障可達到該第一點624及該第二點626二者處。在發生此一故障之情形下，該第一子電路632及該第二子電路634二者會產生一錯誤的結果。該第一子電路632與該第二子電路634相同或相似，故其等產生相同錯誤結果的機會相當大(不容忽視)。在此情形下，藉由比較由該第一子電路632所產生的結果與由該第二子電路634所產生的結果無法表明發生一錯誤。然而，該時脈信號中的早先的(過早的)觸發邊緣則可藉由該第一計數器618、該第二計數器620及該比較器622而偵測，其等之操作如上文圖4及圖5中參考對應的元件所述。在本實施例中，與該第一計數器618關聯的一第一延遲極短(短於最短可接受觸發週期)，而與該第二計數器620關聯的一第二延遲則長於該最短可接受觸發週期但短於點624、626處的該時脈信號的該觸發週期。因此該第一計數器618將計數幾乎所有的觸發邊緣，而該第二計數器620將計數僅彼等相對於該先前觸發邊緣存在一充分(長)延遲之觸發邊緣。該第一電流計數與該第二電流計數之間的一差值則再次表明業發生一時脈故障。所提議的系統能夠偵測大多數的時脈故障。可進一步預期，許多(即便不是所有的)未偵測到的時脈故障並不存在危險性，其原因在於，其等既非緊隨上一預期時脈邊緣而發生而造成該複製邏輯中的任何正反器中發生狀態變化，亦非遠落後於該上一預期時脈邊緣，因此該複製邏輯中的每個正反器將做出正確的回應。

現參考圖7，其以舉例之方式繪示一第一計數器718及一第二計數器720的一可行結構。該第一計數器718包括一第一暫存器736及一第一增量器740。該第一暫存器736的一輸出被耦合至該第一增量器740的一輸入。該第一增量器740的一輸出被耦合至該第一暫存器736的一輸入。該第二計數器720包括一第二暫存器738及一第二增量器742。該第二暫存器738的一輸出被耦合至該第二增量器742的一輸入。該第二增量器742的一輸出被耦合至該第二暫存器738的一輸入。在操作中，該第一電流計數及該第一延遲計數被分別界定於該第一暫存器736的該輸出處及該輸入處。類似地，該第二電流計數及該第二延遲計數被分別界定於該第二暫存器738的該輸出處及該輸入處。該第一暫存器736及該第二暫存器738可具有相同的位元大小M，因此其等中的每者可儲存一介於0與2^M-1 之間的整數。例如，M可為1、2、3或4。可將增量器740及742分別整合於該等暫存器736及738中。根據一特定實施例，該第一暫存器736為一第一正反器且該第二暫存器738為一第二正反器。應注意，一正反器為一位元大小M=1之暫存器，即其可儲存一個位元。在此情形下，該等增量器740及742被簡化為倒換器(反相器)，以將邏輯1轉換成邏輯0，且反之亦然。可將該等倒換器整合於該等正反器中。該第二計數器720包括一延遲線744。該延遲線744界定該第二延遲。在所示之該實例中，該延遲線744被耦合於該第二增量器742的該輸出與該第二暫存器738的該輸入之間。或者，可將該延遲線744耦合於該第二暫存器738的該輸出與該第二增量器742的該輸入之間。此外，可存在兩條延遲線，其一被耦合與該暫存器738與該增量器742之間，且另一被耦合於該增量器742與暫存器738之間。如圖所示，一時脈712產生的一時脈信號對該第一暫存器736及該第二暫存器738進行計時。當該第一暫存器736(該第二暫存器738)偵測到一觸發邊緣時，其將該第一電流計數(該第二電流計數)設定成等於施加於其輸入處的該第一延遲計數(該第二延遲計數)。由於該延遲線744之存在，該第二暫存器738之電流計數存在於其輸入處，直到該電流計數加上1業經由該延遲線744而傳送。因此，在一觸發邊緣於一對應於該第二延遲的時間間隔內達到之情形下，該第二電流計數將不會增加。由於該第一延遲與該第二延遲不同之間存在差別，該第一延遲計數與該第二延遲在大多時間下不同。在一單一觸發週期期間，其等僅於該觸發週期起始在一短時窗(0，第一延遲)期間且在該觸發週期末期於另一短時窗(第二延遲，觸發週期)期間相同。此等短時窗對應於預期可於該期間存在正確觸發邊緣之(時間)間隔。正確的觸發邊緣使該等暫存器中產生相同的增量。在「第一延遲、第二延遲」期間的任何觸發邊緣為一不可預期的故障所致邊緣且將造成該暫存器值之間產生差值，因此表明該故障。

應注意，該第一計數器718亦可與該第二計數器720以一類似的方式包括一延遲線。這可有利於防止錯誤警報，例如，若該功能性電路中的所有正反器連接件具有某一最小的邏輯長度。

根據一第一實施例，該延遲線744係由一反相器鏈提供。根據該電路710的有關細節，可預期該電路710中的該鏈及該功能性要徑(未顯示)之延遲行為會對溫度及產品變動做出類似的作用。然而，實施該反相器鏈需要一調整或校準步驟。

圖8顯示上文參考圖7所論述的該延遲線744的另一可行性設計。該延遲線844具有一輸入及一輸出，且係設計用以將一計數自該輸入轉移至該輸出。為此，該延遲線844包括三個串聯而耦合之暫存器848、850、852。該等暫存器848、850、852中的每者在構造上可與上述之該等暫存器736及738中的一者相同。該等暫存器848、850、852中的每者具有一用以接收一輸入計數之輸入及一用以傳送一輸出計數之輸出。一旦偵測到一時脈信號中存在一觸發邊緣，該等暫存器848、850、852中的每者將於其輸出處傳送其先前於其輸入處所接收到的輸入計數。該等暫存器848、850、852係由一輔助時脈信號846計時。該輔助時脈信號846的一頻率大於被饋送至圖7中所示的該第一暫存器736及該第二暫存器738之時脈信號(主要時脈信號)之頻率，以確保該延遲線844的一延遲短於該主要時脈信號的該觸發週期。更具體而言，該延遲線844可包括一個暫存器或至少兩個串聯而耦合之暫存器。若該延遲線844係由N個串聯而耦合之暫存器組成，則其總延遲為該輔助時脈信號的該觸發週期的N至N+1倍之間。因此，對該等N個暫存器進行計時的觸發頻率為對該第一暫存器736及該第二暫存器738進行計時的觸發頻率的至少N+1倍。例如，在N=3之情形下(如圖所示)，該延遲線中的該等暫存器的操作頻率為該主要時脈信號的該頻率的至少四倍。兩種時脈信號(即被饋送至該等暫存器736、738的「慢」主要時脈信號及被饋送至該延遲線744的「快」輔助時脈信號)係可自一共同鎖相迴路(PLL)產生。因此，可確保該延遲線844中的該等操作的一相移關於該主要時脈信號保持恒定。這可允許實施一延遲固定地為一特定值之延遲線，該特定值係介於該輔助時脈信號的該週期的N至N+1倍之間。否則，使該相移變動，該延遲線844的延遲可於該輔助時脈信號的該觸發週期的N至N+1倍之間變動。例如，可直接自一電壓控制振盪器(VCO)獲得該輔助時脈信號。在任何情形下，可對暫存器的數目N加以選擇使得該延遲線的延遲短於該主要時脈信號的該觸發週期。應注意，以此方式所達成的該延遲幾乎不受溫度或產品變動之影響。

現參考圖9，其以舉例之方式繪示一比較器922，該比較器922係用於上文參考圖4至7而描述的一電路中。該圖中所顯示的示例性比較器922係設計針對該第一計數器及該第二計數器僅自0計數至1且之後回繞(即，其等的一位元大小為M=1)之特定情形。該第一計數器及該第二計數器將其各自的電流計數(即，該第一電流計數及該第二電流計數)作為輸出而傳送。該第一電流計數及該第二電流計數中的每者或為一邏輯0或為一邏輯1。該第一電流計數及該第二電流計數被輸入至一XOR閘。當該第一電流計數及該第二電流計數不同時，該XOR閘輸出一個1，從而表明一時脈故障。否則該XOR閘輸出一0。該XOR閘的輸出被儲存於一由亦對該第一計數器及該第二計數器計時之相同時脈信號而計時之正反器(FF)中。應注意，一第二時脈故障可能造成該第一電流計數與該第二電流計數再次相等，這可有利於保護一被儲存於該正反器中的邏輯1免受該第二時脈故障之影響而被移除。為此，該比較器922包括一OR閘，其被耦合於該XOR閘與該正反器之間。該XOR閘的輸出及該正反器的輸出被輸入至該OR閘。該OR閘的該輸出被輸入至該正反器。因此，在每個觸發故障下，若該XOR閘輸出一1(即，當業偵測到一新的時脈故障時)或者該該正反器輸出一1(即，當之前業已偵測到一時脈故障時)，則該正反器被設定至一1。可藉由該圖中未顯示的電路來將該正反器再設定為該邏輯0狀態。此之一較佳實施案將包含一時控閂鎖，其具有一調至零位的輸入R，該輸入R取代該正反器及該OR閘。

圖10係一流程圖，其繪示一代表上文參考圖4至7所描述的該第一計數器及該第二計數器的一計數器之行為。因此，該電路具有與其關聯的一延遲計數、一電流計數及一延遲t _D 。在一初始步驟S1中，該電流計數被設定為0(即，設置成邏輯0)且該時間t 為0。後續步驟S2僅代表由於時間的自然流逝時間t 的一增加dt 。若該時間t 等於該延遲t _D ，(步驟S3)，則該延遲計數變得等於該電流計數加上一增量(步驟S4)。否則可跳過該步驟S4。接下來，若偵測到一觸發邊緣(步驟S5)，則該電流計數被設定成等於該延遲計數且該時間t 再次為0(步驟S6)。否則該製程回到步驟S2。該製程亦自步驟S6回到步驟S2。應認識到，若且唯若在步驟S5中在一大於該延遲t _D 之時間t 內偵測到一觸發邊緣，則在步驟S6中該電流計數增加。

上文參考圖10所解析的製程可為一種偵測被分佈遍及一時脈樹的時脈信號中的時脈故障之方法之一部分，該時脈樹包括一第一點及一第二點。該方法包括以下步驟：一旦偵測到該第一點處的該時脈信號中存在一觸發邊緣，則將一第一電流計數設定成等於一第一延遲計數；在一第一延遲之後，將該第一延遲計數設定成等於該第一電流計數加上一增量；一旦偵測到該第二點處的該時脈信號中存在一觸發邊緣，則將一第二電流計數設定成等於一第二延遲計數；在一第二延遲之後，將該第二延遲計數設定成等於該第二電流計數加上一增量；及比較該第一電流計數與該第二電流計數；其中該第一點與該第二點並不相同或其中該第二延遲係長於該第一延遲。可藉由上文參考圖4至圖10所述的電路來實施該方法。

應進一步強調的是，亦可使用光學信號處理來實施本發明。特別地，本發明可應用於另一光纖網路。上述之延遲可藉由光學延遲元件而達成。

在上文具體描述中，業已參考本發明的特定實施例對本發明做了描述。然而，顯而易見，在不脫離該申請專利範圍中所陳述的本發明的較廣泛精神及範圍之基礎上，可對本發明做出各種修改及變化。例如，該等連接器可為任何類型的適於例如經由中間裝置而將信號自該各自節點、單元或裝置轉移或轉移至此之連接件。據此，除非另有暗示或說明，該等連接件可例如為直接連接件或間接連接件。

術語「斷定」(「assert」)、「設定」(「set」)及「否定」(「negate」)(或「否決」(「deassert」)或「澄清」(「clear」))用於本文中係分別指使一信號、狀態位元或類似的裝置轉換成其邏輯上正確或邏輯上錯誤之狀態。若該邏輯上正確的狀態為一邏輯位準1，則該邏輯上錯誤狀態為一邏輯位準0。且若該邏輯上正確狀態為一邏輯位準0，則該邏輯上錯誤狀態為一邏輯位準1。

本文所述的每個信號可指定為正邏輯或負邏輯，其中該負邏輯可由該信號名稱上方的一橫線或該名稱之後的一星號(*)所指示。對於一負邏輯信號，該信號為低態有效，其中該邏輯上真實狀態對應於一邏輯位準0。對於一正邏輯信號，該信號為高態有效，該邏輯上真實狀態對應於一邏輯位準0。應注意，本文所述的該等信號中的任何者可被指定為或負邏輯信號或正邏輯信號。因此，在替代性實施例中，可將彼等描述為正邏輯信號之信號實施為負邏輯信號，且彼等被描述為負邏輯信號之信號可被實施為正邏輯信號。特別地，術語「上升邊緣」及「下降邊緣」係可互換。

本文所述的導體係可參考作為一單一導體、複數個導體、非定向導體或雙向導體而予以繪示或描述。然而，不同的實施例可變動該導體的實施。例如，可使用獨立的非定向導體來代替雙向導體且反之亦然。同時，可以一可連續轉或以一時間多工的方式轉移多個信號之單一導體來代替複數個導體。同樣地，亦可將傳送多個信號之單一導體分割成多個不同的導體，該等導體可傳送若干子組此等信號。因此，具許多選擇來轉移信號。

由於實施本發明的該等裝置中的大部分者係由熟悉此項技術者所知曉的電子組件組成，因此除了如上述被認為必要的資訊之外，未有對電路細節做更深程度的詳儘描述，以理解並體會本發明之隱含概念且不致模糊或脫離本發明的教示。

同時，例如在一實施例中，所示的系統710的若干元件係位於一單一積體電路上或一相同裝置內的電路。或者，系統710可包含任何數目的彼此互連的獨立的積體電路或獨立裝置。例如，暫存器736可與一獨立積體電路上的暫存器738位於一相同積體電路上或位於另一與系統710的其他元件分離之周邊或附屬裝置內。同時，例如系統710或其若干部分可為實體電路或可被轉變成實體電路的邏輯代表之軟代表或編碼代表。因此，可以一任何合適類型之硬體描述語言來具體化系統710。

此外，熟練技術者將認識到，上述操作的功能性之間的界限僅在於解析之用。可將多個操作的功能性組合成一單一操作，及/或可將一單一操作的功能性分配成若干額外的操作。此外，替代性實施例可包含一特定操作的多個實例，且在各種其他實施例中，可改變操作的順序。

同時，本發明不限於實施於不可程式化硬體中的實體裝置或單元，而是亦可應用於能夠根據合適的程式碼而操作來執行所期的裝置功能之可程式化裝置或單元。此外，可將該等裝置實體分佈於若干設備上，同時作為一單一裝置而發揮功能。例如，可將暫存器736及738連接至該時脈樹的實體分離分支，該時脈信號係藉由一電信模態而非一線而分佈。同時，可將在功能上形成獨立裝置之裝置整合於一單一實體裝置中。例如，該暫存器736及該增量器740可形成一單一裝置。

然而，亦可做出其他修改、變動及替代。據此，以在一闡明性而非限制之意義上解讀該等具體說明及圖式。

在下文申請專利範圍中，任何被置於括弧之間的參考符號不應被解讀為限制該申請專利範圍。此外，本文中所使用的該術語「一」(「a」、「an」)被界定為一個或一個以上。該單字「包括」(comprising)不排除出現一申請專利範圍中所列舉元件或步驟之外的其他元件或步驟。同時，該申請專利範圍中所使用的引導性短語，諸如「至少一個」及「一或多個」不應被解讀為暗示著由非限定冠詞「一」(「a」、「an」)引入另一請求項元件則將包含此所引入請求項元件之任何特定請求項限於僅包含一此元件之發明，即使在該相同請求項包含該引導性短語「一或多個」或「至少一個」及非限定冠詞，諸如「一」(「a」、「an」)之時亦然。限定冠詞之使用與上同理。除非另有說明，術語諸如「第一」及「第二」係用以強制性地對此等術語所描述的元件之間加以區別。因此，此等術語不一定意在指示此等元件的暫時性或其他優先化。該申請專利範圍內一被稱為該第一元件之元件可對應於該描述中一被稱為該第二元件之元件，且反之亦然。

某些措施被引用於互不相同的請求項中這一簡單事實並不表明不可對此等措施有利地加以組合。

100．．．時脈信號

410．．．電路

412．．．時脈

414．．．時脈樹

416．．．時脈緩衝器

418．．．第一計數器

420．．．第二計數器

422．．．比較器

424．．．第一點

426．．．第二點

510．．．電路

512．．．時脈

514．．．時脈樹

518．．．第一計數器

520．．．第二計數器

522．．．比較器

524．．．第一點

526．．．第二點

610．．．電路

612．．．時脈

614．．．時脈樹

616、628、630．．．時脈緩衝器

618．．．第一計數器

620．．．第二計數器

622．．．比較器

624．．．第一點

626．．．第二點

632．．．第一子電路

634．．．第二子電路

710．．．電路

712．．．時脈

714．．．時脈樹

718．．．第一計數器

720．．．第二計數器

722．．．比較器

736．．．第一暫存器

738．．．第二暫存器

740．．．第一增量器

742．．．第二增量器

744．．．延遲線

844．．．延遲線

846．．．輔助時脈信號

848、850、852．．．暫存器

922．．．比較器

圖1顯示一理想化時脈信號的一實例的一示意圖。

圖2顯示一時脈信號的一實例的一示意圖，其顯示兩種類型的可能性時脈故障。

圖3顯示一存在一第一類型時脈故障之時脈信號的一實例之一示意圖。

圖4示意性地顯示一用以偵測時脈故障的電路的一實施例之一實例。

圖5示意性地繪示一用以偵測時脈故障的電路之另一實施例之一實例。

圖6示意性地繪示一用以偵測時脈故障的電路之又一實施例之一實例，該電路包括經複製的硬體。

圖7示意性地繪示用於圖4、5及6中所示的電路中的第一計數器及一第二計數器的一實施例的一實例。

圖8示意性地繪示一用於圖7中所示的該電路中的延遲線的一實施例之一實例。

圖9示意性地繪示一用以記憶一錯誤編碼的電路的一實施例的一實例。

圖10係一繪示一計數器的一實例的操作之流程圖。

710．．．電路

712．．．時脈

714．．．時脈樹

718．．．第一計數器

720．．．第二計數器

722．．．比較器

736．．．第一暫存器

738．．．第二暫存器

740．．．第一增量器

742．．．第二增量器

744．．．延遲線

Claims (14)

1. 一種用於偵測時脈故障的電路，其包括：一時脈樹，其用以分佈一時脈信號；一第一計數器，其被配置於該時脈樹的一第一點處且一旦偵測到該時脈信號中之一觸發邊緣，則可將一第一電流計數設定成等於一第一延遲計數且在一第一延遲之後，將該第一延遲計數設定成等於該第一電流計數加上一增量；一第二計數器，其被配置於該時脈樹中的一第二點處且一旦偵測到一時脈信號中之一觸發邊緣，則將一第二電流計數設定成等於一第二延遲計數且在一第二延遲之後，將該第二延遲計數設定成等於該第二電流計數加上該增量；一比較器，其用以比較該第一電流計數與該第二電流計數；其中該第一點與該第二點不同或其中該第二延遲係長於該第一延遲。
2. 如請求項1之電路，其中該第一計數器包括一第一暫存器及一第一增量器，該第一暫存器的一輸出被耦合至該第一增量器的一輸入，且該第一增量器的一輸出被耦合至該第一暫存器的一輸入，且其中該第二計數器包括一第二暫存器及一第二增量器，該第二暫存器的一輸出被耦合至該第二增量器的一輸入，且該第二增量器的一輸出被耦合至該第二暫存器的一輸入。
3. 如請求項2之電路，其中該第一暫存器及該第二暫存器的位元大小相等。
4. 如請求項2之電路，其中該第一暫存器為一第一正反器且該第二暫存器為一第二正反器。
5. 如請求項2之電路，其中該第二計數器包括一延遲線，該延遲線被耦合於該第二暫存器的該輸出與該第二增量器的該輸入之間，或者耦合於該第二增量器的該輸出與該第二暫存器的該輸入之間。
6. 如請求項5之電路，其中該延遲線包括一暫存器或至少兩個串聯而耦合之暫存器。
7. 如請求項5之電路，其中該第一計數器包括一延遲線，該延遲線被耦合於該第一暫存器的該輸出與該第一增量器的該輸入之間，或被耦合於該第一增量器之該輸出與該第一暫存器的該輸入之間。
8. 如請求項1之電路，其中該第二延遲係長於一最短可接受觸發週期。
9. 如請求項1之電路，其中該第一延遲至多為該第二延遲的10%。
10. 如請求項1之電路，其包括一時脈(412；512)，以產生該時脈信號。
11. 如請求項10之電路，其中該第二延遲短於該正常觸發週期。
12. 如請求項1之電路，其中該第一延遲與該第二延遲相等。
13. 如請求項1之電路，其包括一第一子電路及一第二子電路，該第一子電路與該第二子電路在構造上相同且分別接收來自該第一點及來自該第二點之該時脈信號。
14. 一種用以偵測一分佈遍及一時脈樹之時脈信號中的時脈故障之方法，該時脈樹包括一第一點及一第二點，該方法包括以下步驟：一旦偵測到該第一點處的該時脈信號中之一觸發邊緣，則將一第一電流計數設定成等於一第一延遲計數；在一第一延遲之後，將該第一延遲計數設定成等於該第一電流計數加上一增量；一旦偵測到該第二點處的該時脈信號中之一觸發邊緣，則將一第二電流計數設定成等於一第二延遲計數；在一第二延遲之後，將該第二延遲計數設定成等於該第二電流計數加上一增量；比較該第一電流計數與該第二電流計數；其中該第一點與該第二點並不相同或其中該第二延遲係長於該第一延遲。