WO2011100918A2 - 复位装置 - Google Patents

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WO2011100918A2
WO2011100918A2 PCT/CN2011/072731 CN2011072731W WO2011100918A2 WO 2011100918 A2 WO2011100918 A2 WO 2011100918A2 CN 2011072731 W CN2011072731 W CN 2011072731W WO 2011100918 A2 WO2011100918 A2 WO 2011100918A2
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reset signal
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gate
main clock
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韩睿谱
刘光辉
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华为技术有限公司
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means

Definitions

  • Embodiments of the present invention relate to electronic technologies, and in particular, to a reset device. Background technique
  • an electronic device When an electronic device has a logic function error or disorder, it needs to be reset to a valid initial state. Therefore, it is necessary to provide a reset device in various electronic devices.
  • an external reset signal is input to the reset device, and the reset device generates an internal reset signal for controlling other modules in the electronic device based on the external reset signal.
  • FIG. 1 is a schematic structural view of a reset device in the prior art.
  • the reset device in the prior art is used for synchronizing an external reset signal with a main clock signal.
  • the reset device is composed of one or more D flip-flops (D FIig-Flop, abbreviated as DFF).
  • DFF D flip-flops
  • Composition, shown in Fig. 1 is a case where two DFFs are included in the reset device.
  • the clock terminal CP of each DFF inputs a main clock signal, and the input terminal D of the first DFF inputs an external reset signal, and the output terminal Q of the first DFF is connected to the input terminal D of the second DFF, and the second The output Q of the DFF outputs an internal reset signal to other devices in the electronic device.
  • the reset signal is released depending on the system's main clock. If the main clock is lost, the entire electronic device will not be reset properly. For example, if an interface signal failure occurs during the master/slave switchover of the control module inside the electronic device, the master clock is lost, which causes the fault to spread to the entire electronic device.
  • the embodiment of the invention provides a reset device for solving the defects in the prior art, and the child device can be correctly reset when the master clock is lost.
  • the embodiment of the invention provides a reset device, including: a synchronization processing module, performing synchronous processing on the acquired external reset signal and the main clock signal, generating a synchronous reset signal and transmitting the signal to the signal generating module;
  • the clock detection module detects the acquired main clock signal by using the acquired auxiliary clock signal, and generates a main clock abnormality indication signal and transmits the signal to the signal generation module when the main clock signal is abnormal; the signal generation module, according to the synchronous reset signal and the The main clock abnormality indication signal is generated, and an internal reset signal is generated and output.
  • the clock detection module detects the main clock signal, and outputs a main clock abnormality indication signal according to the detection result, and the signal generation module generates an internal reset signal according to the synchronous reset signal and the main clock abnormality indication signal, so when the main clock When lost, the internal reset signal is still correctly generated, allowing the electronic device to be properly reset.
  • FIG. 1 is a schematic structural view of a reset device in the prior art
  • FIG. 2 is a schematic structural diagram of a reset device according to Embodiment 1 of the present invention.
  • FIG. 3 is a schematic structural diagram of a synchronization processing module 21 in a reset apparatus according to a second embodiment of the present invention
  • FIG. 4 is a schematic structural diagram of a synchronization processing module 21 in a reset apparatus according to Embodiment 3 of the present invention
  • Schematic diagram of the reset device
  • FIG. 6 is a schematic structural diagram of a reset device according to Embodiment 5 of the present invention.
  • FIG. 7 is a schematic structural diagram of a reset device according to Embodiment 6 of the present invention.
  • FIG. 8 is a schematic structural diagram of a reset device according to Embodiment 7 of the present invention.
  • the technical solutions in the embodiments of the present invention are clearly and completely described in the following with reference to the accompanying drawings in the embodiments of the present invention. It is obvious that the described embodiments are only a part of the embodiments of the present invention, and not all of the embodiments. All other embodiments obtained by a person of ordinary skill in the art based on the embodiments of the present invention without departing from the inventive scope are the scope of the present invention.
  • a master clock device that provides a master clock for each device in the electronic device and an auxiliary time device that provides an auxiliary clock
  • FIG. 2 is a schematic structural diagram of a reset device according to Embodiment 1 of the present invention. As shown in FIG. 2, the reset device includes: a synchronization processing module 21, a clock detection module 22, and a signal generation module 23.
  • the synchronization processing module 21 acquires an external reset signal and a main clock signal of the electronic device, performs synchronization processing on the acquired external reset signal and the main clock signal, generates a synchronous reset signal, and transmits the synchronous reset signal to the signal generating module 23.
  • the clock detection module 22 acquires the main clock signal and the auxiliary clock signal of the electronic device, and uses the acquired auxiliary clock signal to detect the acquired main clock signal.
  • the main clock abnormality indication signal is generated and transmitted to the signal generation module. twenty three.
  • the signal generation module 23 acquires the synchronous reset signal and the main clock abnormality indicating signal, and generates and outputs an internal reset signal based on the synchronous reset signal and the main clock abnormality indicating signal.
  • the clock detection module detects the main clock signal, and outputs a main clock abnormality indication signal according to the detection result, and the signal generation module generates an internal reset signal according to the synchronous reset signal and the main clock abnormality indication signal.
  • the internal reset signal can still be generated correctly, enabling the electronic device to be properly reset.
  • FIG. 3 is a schematic structural diagram of a synchronization processing module 21 in a reset apparatus according to Embodiment 2 of the present invention. As shown in FIG. 3, in the second embodiment of the present invention, the synchronization processing module 21 includes at least one DFF 31.
  • the synchronization processing module may include only one DFF 31.
  • the clock input of the DFF 31 inputs the main clock signal, DFF 31
  • the input terminal inputs an external reset signal
  • the output of DFF 31 outputs a synchronous reset signal.
  • the external reset signal is synchronized with the main clock signal by the DFF 31 to obtain a synchronous reset signal.
  • the output of the DFF 31 outputs an active low synchronous reset signal; when the external reset signal requires a high level reset, the output of the DFF 31 outputs an active high level. Synchronous reset signal.
  • the synchronization processing module 21 includes not only one DFF 31 but also a NOT gate for performing logic adjustment.
  • the clock terminal of the DFF 31 inputs the main clock signal
  • the input terminal of the DFF 31 inputs an external reset signal
  • the output terminal of the DFF 31 is connected to the input terminal of the NOT gate.
  • the input of the NOT gate is coupled to the output of the DFF 31, and the output of the NOT gate outputs a synchronous reset signal to the signal generation module 23. For example, when the external reset signal requires a low level reset, the signal output from the output of the DFF 31 requires a low level reset.
  • an active high synchronous reset signal is output; when the external reset signal is high At the time of the flat reset, the signal output from the output of the DFF 31 requires a high-level reset. After the NAND gate, an active-low synchronous reset signal is output.
  • the synchronization processing module in the reset device is implemented by a DFF, or is implemented by a DFF and a NOT gate, and the external reset signal is synchronously processed with the main clock signal to obtain a synchronous reset signal.
  • FIG. 4 is a schematic structural diagram of a synchronization processing module 21 in a reset apparatus according to Embodiment 3 of the present invention.
  • the synchronization processing module 21 includes: one or more DFFs 41 and one logic processing unit 42.
  • the two DFFs 41 in the synchronization processing module 21 are taken as an example for description.
  • the clock ends of the one or more DFFs 41 are input with a master clock signal.
  • the input end of the first stage DFF 41 inputs an external reset signal
  • the output end of the first stage DFF 41 is connected to the input end of the second stage DFF 41
  • the output end of the second stage DFF 41 is connected to the input end of the third stage DFF 41 to In this way, the output of the previous stage DFF 41 is connected to the input of the next stage DFF 41.
  • the external reset signal is synchronized with the main clock signal by the one or more DFFs 41 described above.
  • the outputs of more than one DFF 41 are connected to the above-described logic processing unit 42.
  • One or more input terminals of the logic processing unit 42 are respectively connected to the output ends of the one or more DFFs 41, and an output terminal of the logic processing unit 42 outputs a synchronous reset signal.
  • logic processing unit 42 is operative to make logical adjustments.
  • the logic processing unit 42 can include: a first AND gate or a first OR gate.
  • the external reset signal is opposite to the logic requirement of the synchronous reset signal, for example, when the external reset signal is a low level reset and the synchronous reset signal is a high level reset, or when the external reset signal is a high level reset, the synchronous reset is performed.
  • the logic processing unit 42 may include: a first NAND gate or a first NOR gate. The logical processing unit 42 then logically adjusts and broadens the synchronously processed reset signal to finally obtain a synchronous reset signal.
  • the synchronization processing module in the reset device is implemented by one or more DFFs and a logic processing unit, and the external reset signal is synchronously processed with the main clock signal by the one or more DFFs, and then processed by the logic.
  • the unit performs widening processing to obtain a synchronous reset signal.
  • the synchronization reset signal generated by the synchronization processing module of the third embodiment of the present invention is more stable, reliable, and accurate.
  • any one of the synchronization processing modules described in Embodiment 2 of the present invention or Embodiment 3 of the present invention may be used.
  • the synchronization processing module is only described by taking the structure described in the third embodiment of the present invention as an example. In other specific embodiments, the second embodiment of the present invention may be used. The structure replaces the fourth embodiment to the synchronization processing module in the seventh embodiment of the present invention.
  • FIG. 5 is a schematic structural diagram of a reset device according to Embodiment 4 of the present invention.
  • the reset device includes: a synchronization processing module 21, a clock detection module 22, and a signal generation module 23.
  • the synchronous reset signal, the main clock abnormality indicating signal, and the internal reset signal are all active high.
  • the signal generating module 23 includes a DFF 51 and the main clock abnormality indicating signal is input. Enter the set end of the DFF 51.
  • the synchronization processing module 21 is the same as the synchronization processing module 21 described in the third embodiment of the present invention, and details are not described herein again.
  • An active high synchronous reset signal generated by the synchronous processing module 21 is supplied to the input of the DFF 51.
  • the clock detection module 22 detects the main clock signal by using the auxiliary clock signal.
  • an active high-level main clock abnormality indication signal is generated and sent to the set terminal of the DFF 51.
  • the clock detection module 22 can detect the main clock signal by using various methods.
  • the clock detection module 22 can adopt a multi-clock mutual detection method to improve the detection accuracy.
  • the signal generating module 23 includes: a DFF 51. Specifically, the clock end of the DFF 51 (referred to as the CP end) inputs the main clock signal, and the input end of the DFF 51 (referred to as the D end) inputs an active high-level synchronous reset signal, and the set end of the DFF 51 (referred to as the S end) The active-high main clock abnormality indication signal is input, and the output terminal of the DFF 51 (referred to as Q terminal) outputs an active high-level internal reset signal.
  • the Q terminal of the DFF 51 when the main clock signal is normal, the Q terminal of the DFF 51 outputs a high level signal according to the synchronous reset signal input from the D terminal, and the high level signal is used as an internal reset signal.
  • the clock detection module 22 sends a main clock abnormality indication signal to the S end of the DFF 51, so that the signal outputted by the Q terminal of the DFF 51 is directly set to 1, that is, the high level signal is output, and the high voltage is output.
  • the flat signal acts as an internal reset signal. Therefore, when the main clock is lost, the reset device can still correctly generate an internal reset signal, thereby enabling the electronic device to be properly reset.
  • FIG. 6 is a schematic structural diagram of a reset device according to Embodiment 5 of the present invention.
  • the reset device includes: a synchronization processing module 21, a clock detection module 22, and a signal generation module 23.
  • the signal generating module 23 includes a DFF 61 and the main clock abnormality indicating signal input. Go to the reset end of the DFF 61.
  • the synchronization processing module 21 is the same as the synchronization processing module 21 described in the third embodiment of the present invention, and details are not described herein again.
  • the low level effective synchronous reset signal transmission generated by the synchronization processing module 21 Go to the input of DFF 61.
  • the clock detection module 22 detects the main clock signal by using the auxiliary clock signal.
  • an active high-level main clock abnormality indication signal is generated and sent to the reset terminal of the DFF 61.
  • the clock detection module 22 can detect the main clock signal by using various methods.
  • the clock detection module 22 can adopt a multi-clock mutual detection method to improve the detection accuracy.
  • the signal generating module 23 includes: a DFF 61. Specifically, the CP end of the DFF 61 inputs a main clock signal, the D end of the DFF 61 inputs an active low synchronous reset signal, and the reset end of the DFF 61 (referred to as the R end) inputs an active high main clock abnormality indicating signal. The Q terminal of DFF 61 outputs an active low internal reset signal.
  • the Q terminal of the DFF 61 when the main clock signal is normal, the Q terminal of the DFF 61 outputs a low level signal according to the synchronous reset signal input from the D terminal, and the low level signal is used as an internal reset signal.
  • the clock detection module 22 sends a main clock abnormality indication signal to the R end of the DFF 61, so that the signal outputted by the Q terminal of the DFF 61 is directly set to 0, that is, the low level signal is output, and the low voltage is output.
  • the flat signal acts as an internal reset signal. Therefore, when the main clock is lost, the reset device can still correctly generate an internal reset signal, thereby enabling the electronic device to be properly reset.
  • FIG. 7 is a schematic structural diagram of a reset device according to Embodiment 6 of the present invention.
  • the reset device includes: a synchronization processing module 21, a clock detection module 22, and a signal generation module 23.
  • the signal generation module 23 includes a second OR gate 71 as an example in which the synchronous reset signal, the main clock abnormality indication signal, and the internal reset signal are both active.
  • the synchronization processing module 21 is the same as the synchronization processing module 21 described in the third embodiment of the present invention, and details are not described herein again.
  • An active high synchronous reset signal generated by the synchronous processing module 21 is supplied to an input of the second OR gate 71.
  • the clock detection module 22 detects the main clock signal by using the auxiliary clock signal.
  • an active high-level main clock abnormality indication signal is generated and sent to the other input terminal of the second OR gate 71.
  • the clock detection module 22 can detect the main clock signal by using various methods.
  • the clock detection module 22 can adopt a multi-clock mutual detection method to improve the detection accuracy. Authenticity.
  • the signal generating module 23 includes: a second OR gate 71. Specifically, the input end of the second OR gate 71 respectively inputs an active high synchronous reset signal and an active high main clock abnormality indicating signal, and performs or operates on the synchronous reset signal and the main clock abnormality indicating signal. When any one of the signals is high, the output signal of the second OR gate 71 is at a high level, and therefore, the output of the second OR gate 71 outputs an active high internal reset signal.
  • the input of the second OR gate 71 when the main clock signal is normal, the input of the second OR gate 71 inputs the synchronous reset signal to a high level, and the output signal of the second OR gate 71 is at a high level.
  • the flat signal acts as an internal reset signal.
  • the other input end of the second OR gate 71 inputs the main clock abnormality indication signal to a high level, and the output signal of the second OR gate 71 is at a high level, and the high level signal is used as the high level signal.
  • Internal reset signal Therefore, when the main clock is lost, the reset device can still correctly generate an internal reset signal, thereby enabling the electronic device to be properly reset.
  • FIG. 8 is a schematic structural diagram of a reset device according to Embodiment 7 of the present invention.
  • the reset device includes: a synchronization processing module 21, a clock detection module 22, and a signal generation module 23.
  • the signal generating module 23 includes a second AND gate 81 as an example.
  • the synchronization processing module 21 is the same as the synchronization processing module 21 described in the third embodiment of the present invention, and details are not described herein again.
  • the low-level active synchronous reset signal generated by the synchronous processing module 21 is supplied to an input terminal of the second AND gate 81.
  • the clock detection module 22 detects the main clock signal by using the auxiliary clock signal.
  • an active low main clock abnormality indication signal is generated and sent to the other input terminal of the second AND gate 81.
  • the clock detection module 22 can detect the main clock signal by using various methods.
  • the clock detection module 22 can adopt a multi-clock mutual detection method to improve the accuracy of detection.
  • the signal generating module 23 includes: a second AND gate 81. Specifically, the input end of the second AND gate 81 respectively inputs an active low synchronous reset signal and an active low main clock abnormality indicating signal, and performs an AND operation on the synchronous reset signal and the main clock abnormality indicating signal. At least one letter When the number is low, the output signal of the second AND gate 81 is low, and therefore, the output terminal of the second AND gate 81 outputs an internal reset signal of a low level.
  • the input of the main clock signal of one input terminal of the second AND gate 81 is a high level, and when the external reset signal is present, the other input end of the second AND gate 81 is input.
  • the synchronous reset signal is low, the output signal of the second AND gate 81 is low, and the low level signal is used as an internal reset signal.
  • the input of the main clock abnormality indication signal to the input of the second AND gate 81 is low, the output signal of the second AND gate 81 is low, and the low level signal is used as the internal Reset signal. Therefore, when the master clock is lost, the reset device can still correctly generate an internal reset signal, thereby enabling the electronic device to be properly reset.
  • the signal generating module 23 includes: a second NOR gate.
  • the input terminals of the second NOR gate respectively input an active high synchronous reset signal and an active high main clock abnormality indicating signal, and the output of the second NOR gate outputs an active low internal reset signal.
  • the signal generating module 23 includes: a second NAND gate.
  • the input terminals of the second NAND gate respectively input an active low synchronous reset signal and an active low main clock abnormality indicating signal, and the output of the second NAND gate outputs an active high internal reset signal.
  • the signal generating module 23 adopts the second OR gate, the second AND gate, the second NOR gate or the second NAND gate, those skilled in the art may know according to the circuit. It is a common knowledge that the non-gate in the synchronization processing module 21 in the second embodiment of the present invention or the logic processing unit 42 in the synchronization processing module 21 in the third embodiment of the present invention is combined with the signal generation module 23 into a logical processing unit.

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Description

复位装置
技术领域
本发明实施例涉及电子技术， 尤其涉及一种复位装置。 背景技术
当电子设备发生逻辑功能错误或紊乱时， 需要将其复位到一个有效的初 始状态。 因此， 在各种电子设备中均需要设置复位装置。 当需要对该电子设 备进行复位时， 向该复位装置输入外部复位信号， 该复位装置根据外部复位 信号产生用于控制该电子设备中的其它模块的内部复位信号。
图 1为现有技术中的复位装置的结构示意图。 如图 1所示， 现有技术中 的复位装置用于对外部复位信号与主时钟信号进行同步处理， 具体地， 该复 位装置由一个或一个以上 D触发器（D FIig-Flop, 简称 DFF )组成， 图 1中 所示为复位装置中包括 2个 DFF的情况。 其中， 每个 DFF的时钟端 CP均 输入主时钟信号， 第一个 DFF的输入端 D输入外部复位信号， 第一个 DFF 的输出端 Q与第二个 DFF的输入端 D相连，第二个 DFF的输出端 Q向电子 设备中的其它装置输出内部复位信号。
采用现有的复位装置， 复位信号依赖于系统的主时钟进行释放， 如果主 时钟丟失， 则将导致整个电子设备无法正确复位。 例如， 如果电子设备内部 的控制模块进行主备倒换时发生接口信号故障， 则会导致主时钟丟失， 从而 导致该故障扩散到整个电子设备。 发明内容
本发明实施例提供一种复位装置, 用以解决现有技术中的缺陷 , 子设备在主时钟丟失时能够正确复位。
本发明实施例提供一种复位装置, 包括： 同步处理模块， 对获取的外部复位信号和主时钟信号进行同步处理， 生 成同步复位信号并传送给信号产生模块；
时钟检测模块，采用获取的辅助时钟信号对获取的主时钟信号进行检测， 当主时钟信号异常时， 生成主时钟异常指示信号并传送给信号产生模块； 信号产生模块， 根据所述同步复位信号和所述主时钟异常指示信号， 生 成内部复位信号并输出。
由上述技术方案可知， 通过时钟检测模块对主时钟信号进行检测， 根据 检测结果输出主时钟异常指示信号， 信号产生模块根据同步复位信号和该主 时钟异常指示信号生成内部复位信号， 因此， 当主时钟丟失时， 仍然能够正 确产生内部复位信号， 从而使得该电子设备能够正确复位。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为现有技术中的复位装置的结构示意图；
图 2为本发明实施例一的复位装置的结构示意图；
图 3为本发明实施例二的复位装置中的同步处理模块 21的结构示意图； 图 4为本发明实施例三的复位装置中的同步处理模块 21的结构示意图； 图 5为本发明实施例四的复位装置的结构示意图；
图 6为本发明实施例五的复位装置的结构示意图；
图 7为本发明实施例六的复位装置的结构示意图；
图 8为本发明实施例七的复位装置的结构示意图。 具体实施方式 下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而 不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
在电子设备中， 除了实现该电子设备的功能的主体装置以及用于产生内 部复位信号的复位装置， 还包括为该电子设备中各个装置提供主时钟的主时 钟装置以及提供辅助时钟的辅助时装置
图 2为本发明实施例一的复位装置的结构示意图。 如图 2所示， 该复位 装置包括： 同步处理模块 21、 时钟检测模块 22和信号产生模块 23。
其中， 同步处理模块 21获取外部复位信号和该电子设备的主时钟信号， 对获取的外部复位信号和主时钟信号进行同步处理， 生成同步复位信号并传 送给信号产生模块 23。
时钟检测模块 22获取该电子设备的主时钟信号和辅助时钟信号，采用获 取的辅助时钟信号对获取的主时钟信号进行检测， 当主时钟信号异常时， 生 成主时钟异常指示信号并传送给信号产生模块 23。
信号产生模块 23获取上述同步复位信号和主时钟异常指示信号，根据上 述同步复位信号和主时钟异常指示信号， 生成内部复位信号并输出。
在本发明实施例一中， 通过时钟检测模块对主时钟信号进行检测， 根据 检测结果输出主时钟异常指示信号， 信号产生模块根据同步复位信号和该主 时钟异常指示信号生成内部复位信号， 因此， 当主时钟丟失时， 仍然能够正 确产生内部复位信号， 从而使得该电子设备能够正确复位。
图 3为本发明实施例二的复位装置中的同步处理模块 21的结构示意图。 如图 3所示，在本发明实施例二中，该同步处理模块 21至少包括： 一个 DFF 31。
具体地， 当外部复位信号与同步复位信号的逻辑要求相同时， 同步处理 模块可以只包括一个 DFF 31。该 DFF 31的时钟端输入主时钟信号， DFF 31 的输入端输入外部复位信号， DFF 31 的输出端输出同步复位信号。 通过该 DFF 31将外部复位信号与主时钟信号进行同步处理， 获取同步复位信号。 例 如， 当外部复位信号要求低电平复位时， DFF 31的输出端输出低电平有效的 同步复位信号； 当外部复位信号要求高电平复位时， DFF 31的输出端输出高 电平有效的同步复位信号。
进一步地， 当外部复位信号与同步复位信号的逻辑要求相反时， 同步处 理模块 21中不仅包括一个 DFF 31 , 还可以包括一个非门， 该非门用于进行 逻辑调整。 具体地， DFF 31的时钟端输入主时钟信号， DFF 31的输入端输 入外部复位信号， DFF 31的输出端连接该非门的输入端。 该非门的输入端连 接 DFF 31的输出端，该非门的输出端向信号产生模块 23输出同步复位信号。 例如， 当外部复位信号要求低电平复位时， DFF 31的输出端输出的信号要求 低电平复位， 经过该非门后， 输出高电平有效的同步复位信号； 当外部复位 信号为高电平复位时， DFF 31的输出端输出的信号要求高电平复位， 经过该 非门后， 输出低电平有效的同步复位信号。
在本发明实施例二中， 复位装置中的同步处理模块由一个 DFF实现， 或 由一个 DFF和一个非门实现， 将外部复位信号与主时钟信号进行同步处理， 获取同步复位信号。
图 4为本发明实施例三的复位装置中的同步处理模块 21的结构示意图。 如图 4所示，在本发明实施例三中，该同步处理模块 21包括：一个以上 DFF 41和一个逻辑处理单元 42。 在本发明实施例三中， 仅以该同步处理模块 21 中包括 2个 DFF 41为例予以说明。
具体地，上述一个以上 DFF 41的时钟端均输入主时钟信号。第一级 DFF 41的输入端输入外部复位信号，第一级 DFF 41的输出端连接第二级 DFF 41 的输入端，第二级 DFF 41的输出端连接第三级 DFF 41的输入端，以此类推， 即： 前一级 DFF 41的输出端连接下一级 DFF 41的输入端。从而通过上述一 个以上 DFF 41将外部复位信号与主时钟信号进行同步处理。 并且， 上述一 个以上 DFF 41的输出端均连接上述逻辑处理单元 42。 逻辑处理单元 42的 一个以上输入端分别连接上述一个以上 DFF 41的输出端， 逻辑处理单元 42 的输出端输出同步复位信号。
具体地，逻辑处理单元 42用于进行逻辑调整。 当外部复位信号与同步复 位信号的逻辑要求相同时， 例如， 当外部复位信号与同步复位信号均为低电 平复位时， 或者， 当外部复位信号与同步复位信号均为高电平复位时， 该逻 辑处理单元 42可以包括： 第一与门或第一或门。 当外部复位信号与同步复位 信号的逻辑要求相反时， 例如， 当外部复位信号为低电平复位而同步复位信 号为高电平复位时， 或者， 当外部复位信号为高电平复位而同步复位信号为 低电平复位时， 该逻辑处理单元 42可以包括： 第一与非门或第一或非门。 从 而通过该逻辑处理单元 42 对同步处理后的复位信号进行逻辑调整和展宽处 理， 最终获得同步复位信号。
在本发明实施例三中，复位装置中的同步处理模块由一个以上 DFF以及 一个逻辑处理单元实现，先通过该一个以上 DFF将外部复位信号与主时钟信 号进行同步处理， 然后再通过该逻辑处理单元进行展宽处理， 获取同步复位 信号。 与本发明实施例二的同步处理模块相比， 本发明实施例三的同步处理 模块产生的同步复位信号的稳定性、 可靠性和准确性更佳。
在实际应用中， 可以采用本发明实施例二或本发明实施例三中记载的任 何一种同步处理模块。 在如下的本发明实施例四至本发明实施例七中， 该同 步处理模块仅以本发明实施例三记载的结构为例予以说明； 在其它的具体实 施方式中， 可以采用本发明实施例二记载的结构替代实施例四至本发明实施 例七中的同步处理模块。
图 5为本发明实施例四的复位装置的结构示意图。 如图 5所示， 该复位 装置包括： 同步处理模块 21、 时钟检测模块 22和信号产生模块 23。 在本实 施例中， 以同步复位信号、 主时钟异常指示信号以及内部复位信号均为高电 平有效为例，信号产生模块 23包括一个 DFF 51并且主时钟异常指示信号输 入到该 DFF 51的置位端。
其中， 同步处理模块 21与本发明实施例三中记载的同步处理模块 21相 同，在此不再赘述。 同步处理模块 21产生的高电平有效的同步复位信号输送 到 DFF 51的输入端。
时钟检测模块 22采用辅助时钟信号对主时钟信号进行检测，当主时钟信 号异常时， 生成高电平有效的主时钟异常指示信号并输送到 DFF 51 的置位 端。 具体地， 时钟检测模块 22可以采用多种方法对主时钟信号进行检测， 例 如， 时钟检测模块 22可以采用多时钟互检的方法， 以提高检测的准确性。
信号产生模块 23包括： 一个 DFF 51。 具体地， 该 DFF 51的时钟端（简 称 CP端）输入主时钟信号， DFF 51的输入端（简称 D端 )输入高电平有效 的同步复位信号， DFF 51 的置位端 （简称 S端）输入高电平有效的主时钟 异常指示信号， DFF 51的输出端 （简称 Q端）输出高电平有效的内部复位 信号。
在本发明实施例四中， 当主时钟信号正常时， DFF 51的 Q端根据 D端 输入的同步复位信号输出高电平信号， 以该高电平信号作为内部复位信号。 而当主时钟信号发生异常时，时钟检测模块 22向 DFF 51的 S端发送主时钟 异常指示信号， 使得该 DFF 51的 Q端输出的信号直接置 1 , 即输出高电平 信号， 以该高电平信号作为内部复位信号。 因此， 当主时钟丟失时， 该复位 装置仍然能够正确产生内部复位信号， 从而使得该电子设备能够正确复位。
图 6为本发明实施例五的复位装置的结构示意图。 如图 6所示， 该复位 装置包括： 同步处理模块 21、 时钟检测模块 22和信号产生模块 23。 在本实 施例中， 以同步复位信号低电平有效、 主时钟异常指示信号高电平有效、 内 部复位信号低电平有效为例，信号产生模块 23包括一个 DFF 61并且主时钟 异常指示信号输入到该 DFF 61的复位端。
其中， 同步处理模块 21与本发明实施例三中记载的同步处理模块 21相 同，在此不再赘述。 同步处理模块 21产生的低电平有效的同步复位信号输送 到 DFF 61的输入端。
时钟检测模块 22采用辅助时钟信号对主时钟信号进行检测，当主时钟信 号异常时， 生成高电平有效的主时钟异常指示信号并输送到 DFF 61 的复位 端。 具体地， 时钟检测模块 22可以采用多种方法对主时钟信号进行检测， 例 如， 时钟检测模块 22可以采用多时钟互检的方法， 以提高检测的准确性。
信号产生模块 23包括： 一个 DFF 61。 具体地， 该 DFF 61的 CP端输 入主时钟信号， DFF 61的 D端输入低电平有效的同步复位信号， DFF 61的 复位端 （简称 R端 )输入高电平有效的主时钟异常指示信号， DFF 61的 Q 端输出低电平有效的内部复位信号。
在本发明实施例五中， 当主时钟信号正常时， DFF 61的 Q端根据 D端 输入的同步复位信号输出低电平信号， 以该低电平信号作为内部复位信号。 而当主时钟信号发生异常时，时钟检测模块 22向 DFF 61的 R端发送主时钟 异常指示信号， 使得该 DFF 61的 Q端输出的信号直接置 0, 即输出低电平 信号， 以该低电平信号作为内部复位信号。 因此， 当主时钟丟失时， 该复位 装置仍然能够正确产生内部复位信号， 从而使得该电子设备能够正确复位。
图 7为本发明实施例六的复位装置的结构示意图。 如图 7所示， 该复位 装置包括： 同步处理模块 21、 时钟检测模块 22和信号产生模块 23。 在本实 施例中， 以同步复位信号、 主时钟异常指示信号以及内部复位信号均为高电 平有效为例， 信号产生模块 23包括一个第二或门 71。
其中， 同步处理模块 21与本发明实施例三中记载的同步处理模块 21相 同，在此不再赘述。 同步处理模块 21产生的高电平有效的同步复位信号输送 到第二或门 71的一个输入端。
时钟检测模块 22采用辅助时钟信号对主时钟信号进行检测，当主时钟信 号异常时，生成高电平有效的主时钟异常指示信号并输送到第二或门 71的另 一个输入端。具体地， 时钟检测模块 22可以采用多种方法对主时钟信号进行 检测， 例如， 时钟检测模块 22可以采用多时钟互检的方法， 以提高检测的准 确性。
信号产生模块 23包括： 一个第二或门 71。 具体地， 该第二或门 71的输 入端分别输入高电平有效的同步复位信号和高电平有效的主时钟异常指示信 号， 对同步复位信号和主时钟异常指示信号进行或操作， 当其中任意一个信 号为高电平时， 第二或门 71的输出信号为高电平， 因此， 第二或门 71的输 出端输出高电平有效的内部复位信号。
在本发明实施例六中， 当主时钟信号正常时， 第二或门 71的一个输入端 输入同步复位信号为高电平， 则第二或门 71的输出信号为高电平， 以该高电 平信号作为内部复位信号。 而当主时钟信号发生异常时， 第二或门 71的另一 个输入端输入主时钟异常指示信号为高电平，则第二或门 71的输出信号为高 电平， 以该高电平信号作为内部复位信号。 因此， 当主时钟丟失时， 该复位 装置仍然能够正确产生内部复位信号， 从而使得该电子设备能够正确复位。
图 8为本发明实施例七的复位装置的结构示意图。 如图 8所示， 该复位 装置包括： 同步处理模块 21、 时钟检测模块 22和信号产生模块 23。 在本实 施例中， 以同步复位信号、 主时钟异常指示信号以及内部复位信号均为低电 平有效为例， 信号产生模块 23包括一个第二与门 81为例。
其中， 同步处理模块 21与本发明实施例三中记载的同步处理模块 21相 同，在此不再赘述。 同步处理模块 21产生的低电平有效的同步复位信号输送 到第二与门 81的一个输入端。
时钟检测模块 22采用辅助时钟信号对主时钟信号进行检测，当主时钟信 号异常时，生成低电平有效的主时钟异常指示信号并输送到第二与门 81的另 一个输入端。具体地， 时钟检测模块 22可以采用多种方法对主时钟信号进行 检测， 例如， 时钟检测模块 22可以采用多时钟互检的方法， 以提高检测的准 确性。
信号产生模块 23包括： 一个第二与门 81。 具体地， 该第二与门 81的输 入端分别输入低电平有效的同步复位信号和低电平有效的主时钟异常指示信 号， 对同步复位信号和主时钟异常指示信号进行与操作， 当其中至少一个信 号为低电平时， 第二与门 81的输出信号为低电平， 因此， 第二与门 81的输 出端输出低电平的内部复位信号。
在本发明实施例七中， 当主时钟信号正常时， 第二与门 81的一个输入端 输入主时钟信号为高电平， 当存在外部复位信号时， 第二与门 81的另一个输 入端输入同步复位信号为低电平， 则第二与门 81的输出信号为低电平， 以该 低电平信号作为内部复位信号。 而当主时钟信号发生异常时， 第二与门 81的 一个输入端输入主时钟异常指示信号为低电平，则第二与门 81的输出信号为 低电平， 以该低电平信号作为内部复位信号。 因此， 当主时钟丟失时， 该复 位装置仍然能够正确产生内部复位信号，从而使得该电子设备能够正确复位。
在上述技术方案的基础上， 进一步地， 在其它的实施例中， 如果以同 步复位信号、 主时钟异常指示信号高电平有效、 而内部复位信号低电平有效 为例， 则在此情况下， 信号产生模块 23包括： 一个第二或非门。 该第二或非 门的输入端分别输入高电平有效的同步复位信号和高电平有效的主时钟异常 指示信号， 该第二或非门的输出端输出低电平有效的内部复位信号。
在上述技术方案的基础上， 进一步地， 在其它的实施例中， 如果以同 步复位信号、 主时钟异常指示信号低电平有效、 而内部复位信号高电平有效 为例， 则在此情况下， 信号产生模块 23包括： 一个第二与非门。 该第二与非 门的输入端分别输入低电平有效的同步复位信号和低电平有效的主时钟异常 指示信号， 该第二与非门的输出端输出高电平有效的内部复位信号。
在上述技术方案的基础上， 进一步地， 在信号产生模块 23采用第二或 门、 第二与门、 第二或非门或第二与非门的情况下， 本领域技术人员可以根 据电路公知常识，将本发明实施例二中同步处理模块 21中的非门或本发明实 施例三中同步处理模块 21中的逻辑处理单元 42,分别与信号产生模块 23合 并为一个逻辑处理单元。
需要说明的是： 对于前述的各方法实施例， 为了简单描述， 故将其都表 述为一系列的动作组合， 但是本领域技术人员应该知悉， 本发明并不受所描 述的动作顺序的限制， 因为依据本发明， 某些步骤可以采用其他顺序或者同 时进行。 其次， 本领域技术人员也应该知悉， 说明书中所描述的实施例均属 于优选实施例， 所涉及的动作和模块并不一定是本发明所必须的。
在上述实施例中， 对各个实施例的描述都各有侧重， 某个实施例中没有 详述的部分， 可以参见其他实施例的相关描述。
本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分步骤 可以通过程序指令相关的硬件来完成， 前述的程序可以存储于一计算机可读 取存储介质中， 该程序在执行时， 执行包括上述方法实施例的步骤； 而前述 的存储介质包括： ROM、 RAM, 磁碟或者光盘等各种可以存储程序代码的介 质。
最后应说明的是： 以上实施例仅用以说明本发明的技术方案， 而非对其 限制； 尽管参照前述实施例对本发明进行了详细的说明， 本领域的普通技术 人员应当理解： 其依然可以对前述各实施例所记载的技术方案进行修改， 或 者对其中部分技术特征进行等同替换； 而这些修改或者替换， 并不使相应技 术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

权 利 要求
1、 一种复位装置， 其特征在于， 包括：
同步处理模块， 对获取的外部复位信号和主时钟信号进行同步处理， 生 成同步复位信号并传送给信号产生模块；
时钟检测模块，采用获取的辅助时钟信号对获取的主时钟信号进行检测， 当主时钟信号异常时， 生成主时钟异常指示信号并传送给信号产生模块； 信号产生模块， 根据所述同步复位信号和所述主时钟异常指示信号， 生 成内部复位信号并输出。
2、 根据权利要求 1所述的复位装置， 其特征在于， 当所述外部复位信号 与所述同步复位信号的逻辑要求相同时， 所述同步处理模块包括： 一个第一
D触发器；
所述第一 D触发器的时钟端输入所述主时钟信号，所述第一 D触发器的 输入端输入所述外部复位信号， 所述第一 D触发器的输出端输出所述同步复 位信号。
3、 根据权利要求 1所述的复位装置， 其特征在于， 当所述外部复位信号 与所述同步复位信号的逻辑要求相反时， 所述同步处理模块包括： 一个第一 D触发器和一个非门；
所述第一 D触发器的时钟端输入所述主时钟信号，所述第一 D触发器的 输入端输入所述外部复位信号， 所述第一 D触发器的输出端连接所述非门的 输入端；
所述非门的输入端连接所述第一 D触发器的输出端， 所述非门的输出端 输出所述同步复位信号。
4、 根据权利要求 1所述的复位装置， 其特征在于， 所述同步处理模块包 括： 一个以上第一 D触发器和一个逻辑处理单元；
所述一个以上第一 D触发器的时钟端输入所述主时钟信号， 第一级第一
D触发器的输入端输入所述外部复位信号， 前一级第一 D触发器的输出端连 接下一级第一 D触发器的输入端，所述一个以上第一 D触发器的输出端连接 所述逻辑处理单元；
所述逻辑处理单元的一个以上输入端分别连接所述一个以上第一 D触发 器的输出端， 所述逻辑处理单元的输出端输出与所述同步复位信号。
5、 根据权利要求 4所述的复位装置， 其特征在于，
当所述外部复位信号与所述同步复位信号的逻辑要求相同时， 所述逻辑 处理单元包括： 第一与门或第一或门；
当所述外部复位信号与所述同步复位信号的逻辑要求相反时， 所述逻辑 处理单元包括： 第一与非门或第一或非门。
6、根据权利要求 1至 5中任意一项所述的复位装置， 其特征在于， 所述 信号产生模块包括： 第二 D触发器；
所述第二 D触发器的时钟端输入主时钟信号，所述第二 D触发器的输入 端输入高电平有效的所述同步复位信号， 所述第二 D触发器的置位端输入高 电平有效的所述主时钟异常指示信号， 所述第二 D触发器的输出端输出高电 平有效的所述内部复位信号；
或， 所述第二 D触发器的时钟端输入主时钟信号， 所述第二 D触发器的 输入端输入低电平有效的所述同步复位信号， 所述第二 D触发器的复位端输 入高电平有效的所述主时钟异常指示信号， 所述第二 D触发器的输出端输出 低电平有效的所述内部复位信号。
7、 根据权利要求 1至 5中任意一项所述的复位装置， 其特征在于， 所述信号产生模块包括： 第二或门； 所述第二或门的输入端分别输入高 电平有效的所述同步复位信号和高电平有效的所述主时钟异常指示信号， 所 述第二或门的输出端输出高电平有效的所述内部复位信号；
或， 所述信号产生模块包括： 第二与门； 所述第二与门的输入端分别输 入低电平有效的所述同步复位信号和低电平有效的所述主时钟异常指示信 号， 所述第二与门的输出端输出低电平有效的所述内部复位信号； 或， 所述信号产生模块包括： 第二或非门； 所述第二或非门的输入端分 别输入高电平有效的所述同步复位信号和高电平有效的所述主时钟异常指示 信号， 所述第二或非门的输出端输出低电平有效的所述内部复位信号；
或， 所述信号产生模块包括： 第二与非门； 所述第二与非门的输入端分 别输入低电平有效的所述同步复位信号和低电平有效的所述主时钟异常指示 信号， 所述第二与非门的输出端输出高电平有效的所述内部复位信号。
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