JP2000011656A - 半導体メモリ及びこれを備えた半導体装置 - Google Patents
半導体メモリ及びこれを備えた半導体装置Info
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- JP2000011656A JP2000011656A JP10182373A JP18237398A JP2000011656A JP 2000011656 A JP2000011656 A JP 2000011656A JP 10182373 A JP10182373 A JP 10182373A JP 18237398 A JP18237398 A JP 18237398A JP 2000011656 A JP2000011656 A JP 2000011656A
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Abstract
(57)【要約】
【課題】消費電流を低減し、かつ、素子特性劣化が早め
られるのを防止する。 【解決手段】 選択制御信号ＳＣ０及び＊ＳＣ０に応答
して、センスアンプ活性化用電源電位Ｖｉｉとセンスア
ンプ高速活性化用電源電位Ｖｊｊとの一方を選択する選
択回路２６〜２８と、バンク活性化信号ＢＡ０が非活性
のときには電源電位Ｖｉｉを選択しバンク活性化信号Ｂ
Ａ０の活性化に応答して電源電位Ｖｊｊを所定時間選択
するための該選択制御信号を生成する選択制御回路２２
と、基準電位及び選択回路２６〜２８で選択された電源
電位ＶＨ０をセンスアンプ制御信号のアクティブ化に応
答してセンスアンプ列に供給するセンスアンプ駆動回路
１１１〜１１３とを、バンクＢＮＫ０〜ＢＮＫ３の各々
に対し備えている。
られるのを防止する。 【解決手段】 選択制御信号ＳＣ０及び＊ＳＣ０に応答
して、センスアンプ活性化用電源電位Ｖｉｉとセンスア
ンプ高速活性化用電源電位Ｖｊｊとの一方を選択する選
択回路２６〜２８と、バンク活性化信号ＢＡ０が非活性
のときには電源電位Ｖｉｉを選択しバンク活性化信号Ｂ
Ａ０の活性化に応答して電源電位Ｖｊｊを所定時間選択
するための該選択制御信号を生成する選択制御回路２２
と、基準電位及び選択回路２６〜２８で選択された電源
電位ＶＨ０をセンスアンプ制御信号のアクティブ化に応
答してセンスアンプ列に供給するセンスアンプ駆動回路
１１１〜１１３とを、バンクＢＮＫ０〜ＢＮＫ３の各々
に対し備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、センスアンプの活
性化を高速化するために一時的にセンスアンプ用電源電
圧を変化させる構成を備えた半導体メモリ及びこれを備
えた半導体装置に関する。
性化を高速化するために一時的にセンスアンプ用電源電
圧を変化させる構成を備えた半導体メモリ及びこれを備
えた半導体装置に関する。
【０００２】
【従来の技術】図８は、従来のＳＤＲＡＭのセンスアン
プ１０及びこれに関連した回路を示す。センスアンプ１
０は、センスアンプ駆動回路１１から供給される電源電
位ＶＰとＶＮとの間の電圧により動作する。センスアン
プ駆動回路１１では、ＰＭＯＳトランジスタ１２及びＮ
ＭＯＳトランジスタ１３〜１５が直列接続されており、
ＮＭＯＳトランジスタ１５のゲートに不図示の制御回路
からのセンスアンプ制御信号Ｃ０が供給され、トランジ
スタ１２〜１４のゲートに、この信号と相補的な信号＊
Ｃ０（以下、他の相補信号にも符号に＊を付加する。）
が供給される。センスアンプ制御信号Ｃ０及び＊Ｃ０が
それぞれ低レベル及び高レベルの場合には、トランジス
タ１３及び１４がオン、トランジスタ１２及び１５がオ
フになって、電位Ｖｉｉ／２がトランジスタ１３及び１
４を通りそれぞれＶＰ及びＶＮとしてセンスアンプ１０
に供給される。このとき、センスアンプ１０は非動作状
態となっている。この状態で、転送ゲート１６及び１７
がオンにされ、プリチャージ回路１８がプリチャージ信
号ＰＲによりオンにされて、ビット線ＢＬ０１、ＢＬ０
２、＊ＢＬ０１及び＊ＢＬ０２が電位Ｖｉｉ／２にプリ
チャージされる。メモリセル１９のキャパシタのセルプ
レートには、電位Ｖｉｉ／２が印加されている。
プ１０及びこれに関連した回路を示す。センスアンプ１
０は、センスアンプ駆動回路１１から供給される電源電
位ＶＰとＶＮとの間の電圧により動作する。センスアン
プ駆動回路１１では、ＰＭＯＳトランジスタ１２及びＮ
ＭＯＳトランジスタ１３〜１５が直列接続されており、
ＮＭＯＳトランジスタ１５のゲートに不図示の制御回路
からのセンスアンプ制御信号Ｃ０が供給され、トランジ
スタ１２〜１４のゲートに、この信号と相補的な信号＊
Ｃ０（以下、他の相補信号にも符号に＊を付加する。）
が供給される。センスアンプ制御信号Ｃ０及び＊Ｃ０が
それぞれ低レベル及び高レベルの場合には、トランジス
タ１３及び１４がオン、トランジスタ１２及び１５がオ
フになって、電位Ｖｉｉ／２がトランジスタ１３及び１
４を通りそれぞれＶＰ及びＶＮとしてセンスアンプ１０
に供給される。このとき、センスアンプ１０は非動作状
態となっている。この状態で、転送ゲート１６及び１７
がオンにされ、プリチャージ回路１８がプリチャージ信
号ＰＲによりオンにされて、ビット線ＢＬ０１、ＢＬ０
２、＊ＢＬ０１及び＊ＢＬ０２が電位Ｖｉｉ／２にプリ
チャージされる。メモリセル１９のキャパシタのセルプ
レートには、電位Ｖｉｉ／２が印加されている。
【０００３】例えば、"High"が格納されているメモリセ
ル１９からデータを読み出す場合には、ワード線ＷＬ０
が立ち上げられてメモリセル１９からビット線ＢＬ０１
へ正電荷が移動し、ビット線ＢＬ０１と＊ＢＬ０１との
間に１００〜２００ｍＶ程度の電位差が生じる。センス
アンプ１０を高速動作させるために、行アドレスの変化
に応答して、図９に示す如く、電源電位ＶＨが電位Ｖｉ
ｉからＶｊｊに上昇する。例えば、電位Ｖｉｉ及びＶｊ
ｊはそれぞれ１．５Ｖ及び２．０Ｖである。
ル１９からデータを読み出す場合には、ワード線ＷＬ０
が立ち上げられてメモリセル１９からビット線ＢＬ０１
へ正電荷が移動し、ビット線ＢＬ０１と＊ＢＬ０１との
間に１００〜２００ｍＶ程度の電位差が生じる。センス
アンプ１０を高速動作させるために、行アドレスの変化
に応答して、図９に示す如く、電源電位ＶＨが電位Ｖｉ
ｉからＶｊｊに上昇する。例えば、電位Ｖｉｉ及びＶｊ
ｊはそれぞれ１．５Ｖ及び２．０Ｖである。
【０００４】次に、センスアンプ制御信号Ｃ０及び＊Ｃ
０がそれぞれ高レベル及び低レベルに遷移して、トラン
ジスタ１５及び１２がオン、トランジスタ１３及び１４
がオフになり、電位ＶＨ及び０Ｖがそれぞれトランジス
タ１２及び１５を通りＶＰ及びＶＮとしてセンスアンプ
１０に供給される。これにより、センスアンプ１０が活
性化されてビット線ＢＬ０１と＊ＢＬ０１との間の電位
差が増幅される。この増幅によりビット線ＢＬ０１と＊
ＢＬ０１とが電位Ｖｉｉと０Ｖとの間でほぼフルスイン
グした時点で、電位ＶＨが低下して電位Ｖｉｉに戻る。
０がそれぞれ高レベル及び低レベルに遷移して、トラン
ジスタ１５及び１２がオン、トランジスタ１３及び１４
がオフになり、電位ＶＨ及び０Ｖがそれぞれトランジス
タ１２及び１５を通りＶＰ及びＶＮとしてセンスアンプ
１０に供給される。これにより、センスアンプ１０が活
性化されてビット線ＢＬ０１と＊ＢＬ０１との間の電位
差が増幅される。この増幅によりビット線ＢＬ０１と＊
ＢＬ０１とが電位Ｖｉｉと０Ｖとの間でほぼフルスイン
グした時点で、電位ＶＨが低下して電位Ｖｉｉに戻る。
【０００５】読み出しが終了すると、ワード線ＷＬ０が
低レベルになり、次に、センスアンプ制御信号Ｃ０及び
＊Ｃ０がそれぞれ低レベル及び高レベルになって、ＶＰ
及びＶＮがいずれも電位Ｖｉｉ／２に戻り、センスアン
プ１０が非活性になる。また、プリチャージ信号ＰＲに
よりプリチャージ回路１８がオンになって、ビット線電
位が電位Ｖｉｉ／２にリセットされる。
低レベルになり、次に、センスアンプ制御信号Ｃ０及び
＊Ｃ０がそれぞれ低レベル及び高レベルになって、ＶＰ
及びＶＮがいずれも電位Ｖｉｉ／２に戻り、センスアン
プ１０が非活性になる。また、プリチャージ信号ＰＲに
よりプリチャージ回路１８がオンになって、ビット線電
位が電位Ｖｉｉ／２にリセットされる。
【０００６】複数バンクを備えた従来のＳＤＲＡＭで
は、各バンクのセンスアンプ駆動回路に電位ＶＨが共通
に供給される。バンク切り替えの際には、切り替え前の
バンクの処理を行いながら切り替え後のバンクの処理を
並列に行う。このため、例えば図１０に示す如くバンク
０〜３が順次切り替えられる場合には、電源電位ＶＨが
電位Ｖｉｉに落ちずに電位Ｖｊｊを維持することにな
る。
は、各バンクのセンスアンプ駆動回路に電位ＶＨが共通
に供給される。バンク切り替えの際には、切り替え前の
バンクの処理を行いながら切り替え後のバンクの処理を
並列に行う。このため、例えば図１０に示す如くバンク
０〜３が順次切り替えられる場合には、電源電位ＶＨが
電位Ｖｉｉに落ちずに電位Ｖｊｊを維持することにな
る。
【０００７】その結果、無駄な電流が消費され、また、
高電位期間が必要以上に長くなるためにトランジスタ特
性の劣化が早められる。また、図８のプリチャージ回路
１８によるプリチャージは、主にビット線ＢＬ０２と＊
ＢＬ０２との短絡により急速に行われ、電位Ｖｉｉ／２
の配線からのプリチャージが補助的に緩やかに行われ
る。このため、バンク３の次に再度バンク０から読み出
しが行われ、この読み出しが、前回バンク０で電位差増
幅が行われたビット線に接続され且つ前回選択されたメ
モリセル以外であって"High"が格納されたメモリセルか
らである場合には、図１０に示す如く、プリチャージ電
位Ｖｐｒ２が本来のプリチャージ電位Ｖｐｒ１＝Ｖｉｉ
／２より高くなる。メモリセルからの読み出し後増幅前
のビット線対間の電位差ΔＶは、読み出し前にプリチャ
ージされたビット線の電位Ｖｐｒに依存し、次式で表さ
れる。
高電位期間が必要以上に長くなるためにトランジスタ特
性の劣化が早められる。また、図８のプリチャージ回路
１８によるプリチャージは、主にビット線ＢＬ０２と＊
ＢＬ０２との短絡により急速に行われ、電位Ｖｉｉ／２
の配線からのプリチャージが補助的に緩やかに行われ
る。このため、バンク３の次に再度バンク０から読み出
しが行われ、この読み出しが、前回バンク０で電位差増
幅が行われたビット線に接続され且つ前回選択されたメ
モリセル以外であって"High"が格納されたメモリセルか
らである場合には、図１０に示す如く、プリチャージ電
位Ｖｐｒ２が本来のプリチャージ電位Ｖｐｒ１＝Ｖｉｉ
／２より高くなる。メモリセルからの読み出し後増幅前
のビット線対間の電位差ΔＶは、読み出し前にプリチャ
ージされたビット線の電位Ｖｐｒに依存し、次式で表さ
れる。
【０００８】 ΔＶ＝（Ｖsn−Ｖｐｒ）・Ｃs／（ＣＢＬ＋Ｃs） ここに、Ｃsはメモリセルの静電容量、ＣＢＬはビット
線の寄生容量、Ｖsnは読み出し前のストレージノード１
９１の電位である。この式から明らかなように、Ｖsnが
一定の下でＶｐｒが上昇すると、ΔＶが減少する。すな
わち、図１０のビット線対間の電位差ΔＶ２がΔＶ１よ
り小さくなる。ビット線対間の電位差ΔＶが小さくなり
過ぎると、センスアンプ１０の素子特性のばらつきによ
りセンスアンプ１０が誤動作する虞があるので、リフレ
ッシュサイクル時間を短くしてストレージノード電位Ｖ
snを高く維持する必要があり、消費電流が大幅に増大す
る結果となる。
線の寄生容量、Ｖsnは読み出し前のストレージノード１
９１の電位である。この式から明らかなように、Ｖsnが
一定の下でＶｐｒが上昇すると、ΔＶが減少する。すな
わち、図１０のビット線対間の電位差ΔＶ２がΔＶ１よ
り小さくなる。ビット線対間の電位差ΔＶが小さくなり
過ぎると、センスアンプ１０の素子特性のばらつきによ
りセンスアンプ１０が誤動作する虞があるので、リフレ
ッシュサイクル時間を短くしてストレージノード電位Ｖ
snを高く維持する必要があり、消費電流が大幅に増大す
る結果となる。
【０００９】本発明の目的は、このような問題点に鑑
み、消費電流を低減し、かつ、素子特性劣化が早められ
るのを防止することが可能な半導体メモリ及びこれを備
えた半導体装置を提供することにある。
み、消費電流を低減し、かつ、素子特性劣化が早められ
るのを防止することが可能な半導体メモリ及びこれを備
えた半導体装置を提供することにある。
【００１０】
【００１１】
【課題を解決するための手段及びその作用効果】請求項
１では、複数のバンクを備え、各バンク内にビット線対
間電圧増幅用センスアンプを備えた半導体メモリにおい
て、選択制御信号に応答して、該センスアンプを活性化
のための第１電源電位と、該第１電源電位を用いた場合
よりも高速に該センスアンプを活性化するための第２電
源電位との一方を選択する選択回路と、バンク活性化信
号の活性化に応答して、該第２電源電位を所定時間選択
しその後該第１電源電位を選択するための該選択制御信
号を生成する選択制御回路と、該選択回路で選択された
電源電位を、センスアンプ制御信号の活性化に応答して
該センスアンプに供給するセンスアンプ駆動回路とを、
該複数のバンクの各々に対し備えている。
１では、複数のバンクを備え、各バンク内にビット線対
間電圧増幅用センスアンプを備えた半導体メモリにおい
て、選択制御信号に応答して、該センスアンプを活性化
のための第１電源電位と、該第１電源電位を用いた場合
よりも高速に該センスアンプを活性化するための第２電
源電位との一方を選択する選択回路と、バンク活性化信
号の活性化に応答して、該第２電源電位を所定時間選択
しその後該第１電源電位を選択するための該選択制御信
号を生成する選択制御回路と、該選択回路で選択された
電源電位を、センスアンプ制御信号の活性化に応答して
該センスアンプに供給するセンスアンプ駆動回路とを、
該複数のバンクの各々に対し備えている。
【００１２】この半導体メモリによれば、バンク活性化
信号に基づいて選択制御回路がそれぞれ独立に動作し、
選択制御回路の出力によりバンク毎の選択回路が独立に
制御されて電源電位が選択回路及びセンスアンプ駆動回
路を介しセンスアンプに供給されるので、センスアンプ
用電源電位が、対応するバンクの活性化に応じて、活性
化の高速化に必要な期間のみ第２電源電位となる。
信号に基づいて選択制御回路がそれぞれ独立に動作し、
選択制御回路の出力によりバンク毎の選択回路が独立に
制御されて電源電位が選択回路及びセンスアンプ駆動回
路を介しセンスアンプに供給されるので、センスアンプ
用電源電位が、対応するバンクの活性化に応じて、活性
化の高速化に必要な期間のみ第２電源電位となる。
【００１３】このため、電源回路の出力電流の無駄な消
費が省かれるとともに、トランジスタに高電圧が不必要
に印加される期間が低減されてその特性劣化が低減され
るという効果を奏する。さらに、メモリセルからの読み
出し後増幅前のビット線対間の電位差の低下が防止され
るので、リフレッシュサイクル時間をより長くして、消
費電流を低減することができるという効果を奏する。
費が省かれるとともに、トランジスタに高電圧が不必要
に印加される期間が低減されてその特性劣化が低減され
るという効果を奏する。さらに、メモリセルからの読み
出し後増幅前のビット線対間の電位差の低下が防止され
るので、リフレッシュサイクル時間をより長くして、消
費電流を低減することができるという効果を奏する。
【００１４】請求項２の半導体メモリでは、請求項１に
おいて、上記センスアンプ駆動回路は、上記センスアン
プ制御信号が非活性になった時に、上記電源電位をビッ
ト線プリチャージ電位に切り換えて上記センスアンプに
供給する。請求項３の半導体メモリでは、請求項１又は
２において、上記選択回路は、上記第１電源電位の導体
と該選択回路の出力端との間に接続された第１トランジ
スタスイッチ素子と、上記第２電源電位の導体と該出力
端との間に接続された第２トランジスタスイッチ素子と
を有する。
おいて、上記センスアンプ駆動回路は、上記センスアン
プ制御信号が非活性になった時に、上記電源電位をビッ
ト線プリチャージ電位に切り換えて上記センスアンプに
供給する。請求項３の半導体メモリでは、請求項１又は
２において、上記選択回路は、上記第１電源電位の導体
と該選択回路の出力端との間に接続された第１トランジ
スタスイッチ素子と、上記第２電源電位の導体と該出力
端との間に接続された第２トランジスタスイッチ素子と
を有する。
【００１５】請求項４の半導体メモリでは、請求項１又
は２において、外部電源電位に基づいて上記第１及び第
２電源電位を生成する電源回路をさらに有する。請求項
５の半導体メモリでは、請求項１〜４のいずれかにおい
て、上記選択制御回路は、上記バンク活性化信号の活性
化に応答してセットパルスを生成する回路と、該バンク
活性化信号を遅延させる遅延回路と、該遅延回路の出力
の活性化に応答してリセットパルスを生成する回路と、
該セットパルス及び該リセットパルスがそれぞれセット
入力端及びリセット入力端に供給され、上記選択制御信
号を出力するフリップフロップ回路とを有する。
は２において、外部電源電位に基づいて上記第１及び第
２電源電位を生成する電源回路をさらに有する。請求項
５の半導体メモリでは、請求項１〜４のいずれかにおい
て、上記選択制御回路は、上記バンク活性化信号の活性
化に応答してセットパルスを生成する回路と、該バンク
活性化信号を遅延させる遅延回路と、該遅延回路の出力
の活性化に応答してリセットパルスを生成する回路と、
該セットパルス及び該リセットパルスがそれぞれセット
入力端及びリセット入力端に供給され、上記選択制御信
号を出力するフリップフロップ回路とを有する。
【００１６】請求項６の半導体メモリでは、請求項１〜
５のいずれかにおいて、アクティベイトコマンドの入力
に応答して、所定期間活性になる上記バンク活性化信号
を生成する回路をさらに有する。請求項７の半導体メモ
リでは、請求項１〜５のいずれかにおいて、上記選択回
路、上記選択制御回路及び上記センスアンプ駆動回路
は、複数のセンスアンプ列に対し共通に用いられてい
る。
５のいずれかにおいて、アクティベイトコマンドの入力
に応答して、所定期間活性になる上記バンク活性化信号
を生成する回路をさらに有する。請求項７の半導体メモ
リでは、請求項１〜５のいずれかにおいて、上記選択回
路、上記選択制御回路及び上記センスアンプ駆動回路
は、複数のセンスアンプ列に対し共通に用いられてい
る。
【００１７】請求項８の半導体装置では、請求項１乃至
７のいずれか１つに記載の半導体メモリを有する。
７のいずれか１つに記載の半導体メモリを有する。
【００１８】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態のＳＤ
ＲＡＭ２０のセンスアンプに関係した回路を示す概略ブ
ロックである。
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態のＳＤ
ＲＡＭ２０のセンスアンプに関係した回路を示す概略ブ
ロックである。
【００１９】このＳＤＲＡＭ２０は、バンクＢＮＫ０〜
ＢＮＫ３を備えており、アドレスの上位２ビット例えば
ビットＡ１７及びＡ１６により、バンクが選択される。
バンク活性化信号生成回路２１は、信号ＢＡ０〜ＢＡ３
を生成する。信号ＢＡ０〜ＢＡ３は、バンクアドレスビ
ットＡ１７及びＡ１６をデコードした信号が活性化した
状態で入力される活性コマンドに応答して活性化され、
対応するバンクでの同一行のアクセス終了時に非活性化
される。バンク切り替えの際には、切り替え前のバンク
の処理を行いながら切り替え後のバンクの処理を並列に
行うため、例えばバンクＢＮＫ０〜ＢＮＫ３が順次選択
された場合には、バンク活性化信号ＢＡ０〜ＢＡ３は図
６に示す如く、活性な期間が部分的に重なる。
ＢＮＫ３を備えており、アドレスの上位２ビット例えば
ビットＡ１７及びＡ１６により、バンクが選択される。
バンク活性化信号生成回路２１は、信号ＢＡ０〜ＢＡ３
を生成する。信号ＢＡ０〜ＢＡ３は、バンクアドレスビ
ットＡ１７及びＡ１６をデコードした信号が活性化した
状態で入力される活性コマンドに応答して活性化され、
対応するバンクでの同一行のアクセス終了時に非活性化
される。バンク切り替えの際には、切り替え前のバンク
の処理を行いながら切り替え後のバンクの処理を並列に
行うため、例えばバンクＢＮＫ０〜ＢＮＫ３が順次選択
された場合には、バンク活性化信号ＢＡ０〜ＢＡ３は図
６に示す如く、活性な期間が部分的に重なる。
【００２０】信号ＢＡ０〜ＢＡ３はそれぞれ、互いに同
一構成の選択制御回路２２〜２５のに供給される。選択
制御回路２２は、信号ＢＡ０の活性化に応答して、所定
時間活性になる選択制御信号ＳＣ０及びこれと相補的な
選択制御信号＊ＳＣ０を生成し、互いに同一構成の選択
回路２６〜２８の制御入力端へ供給する。例えば選択回
路２８では、図２に示す如く、ＰＭＯＳトランジスタ２
９のソースが、より高速にセンスアンプを活性化するた
めの電位Ｖｊｊの配線に接続され、ＰＭＯＳトランジス
タ２９のドレインがＰＭＯＳトランジスタ３０を介して
センスアンプ活性化のための電位Ｖｉｉの配線に接続さ
れている。選択制御回路２２の出力ＳＣ０及び＊ＳＣ０
はそれぞれトランジスタ３０及び２９のゲートに供給さ
れる。ＰＭＯＳトランジスタ２９及び３０のＮウェルに
は、例えば電位Ｖｊｊが印加されている。
一構成の選択制御回路２２〜２５のに供給される。選択
制御回路２２は、信号ＢＡ０の活性化に応答して、所定
時間活性になる選択制御信号ＳＣ０及びこれと相補的な
選択制御信号＊ＳＣ０を生成し、互いに同一構成の選択
回路２６〜２８の制御入力端へ供給する。例えば選択回
路２８では、図２に示す如く、ＰＭＯＳトランジスタ２
９のソースが、より高速にセンスアンプを活性化するた
めの電位Ｖｊｊの配線に接続され、ＰＭＯＳトランジス
タ２９のドレインがＰＭＯＳトランジスタ３０を介して
センスアンプ活性化のための電位Ｖｉｉの配線に接続さ
れている。選択制御回路２２の出力ＳＣ０及び＊ＳＣ０
はそれぞれトランジスタ３０及び２９のゲートに供給さ
れる。ＰＭＯＳトランジスタ２９及び３０のＮウェルに
は、例えば電位Ｖｊｊが印加されている。
【００２１】選択制御信号＊ＳＣ０及びＳＣ０がそれぞ
れ低レベル及び高レベルの場合には、トランジスタ２９
及び３０がそれぞれオン及びオフになって、電位Ｖｊｊ
がトランジスタ２９を通りＶＨ０として出力される。逆
に選択制御信号＊ＳＣ０及びＳＣ０がそれぞれ高レベル
及び低レベルの場合には、トランジスタ２９及び３０が
それぞれオフ及びオンになって、電位Ｖｉｉがトランジ
スタ３０を通りＶＨ０として出力される。電位ＶＨ０
は、電源電位として図８のセンスアンプ駆動回路１１と
同一構成のセンスアンプ駆動回路１１３に供給される。
れ低レベル及び高レベルの場合には、トランジスタ２９
及び３０がそれぞれオン及びオフになって、電位Ｖｊｊ
がトランジスタ２９を通りＶＨ０として出力される。逆
に選択制御信号＊ＳＣ０及びＳＣ０がそれぞれ高レベル
及び低レベルの場合には、トランジスタ２９及び３０が
それぞれオフ及びオンになって、電位Ｖｉｉがトランジ
スタ３０を通りＶＨ０として出力される。電位ＶＨ０
は、電源電位として図８のセンスアンプ駆動回路１１と
同一構成のセンスアンプ駆動回路１１３に供給される。
【００２２】図２において、図８と同一構成要素には同
一符号を付してその重複説明を省略する。図３は、選択
制御回路２２の構成例を示し、図４はこの回路の動作を
示すタイムチャートである。この回路２２では、バンク
活性化信号ＢＡ０が遅延回路３１及び３２を通ってナン
ドゲート３３の一方の入力端に供給され、遅延回路３１
の出力ＴＳがナンドゲート３３の他方の入力端に供給さ
れる。信号ＴＳは、不図示の制御回路において、図２の
センスアンプ制御信号Ｃ０及び＊Ｃ０をそれぞれ高レベ
ル及び低レベルにしてセンスアンプ１０の活性化を開始
させるタイミング信号として用いられる。遅延回路３１
は、インバータ３４の出力に遅延用ＣＲ積分回路が接続
された基本遅延回路が偶数段、例えば２段縦続接続され
た構成である。遅延回路３２についても遅延回路３１と
同様に、基本遅延回路が偶数段、例えば２段縦続接続さ
れた構成である。
一符号を付してその重複説明を省略する。図３は、選択
制御回路２２の構成例を示し、図４はこの回路の動作を
示すタイムチャートである。この回路２２では、バンク
活性化信号ＢＡ０が遅延回路３１及び３２を通ってナン
ドゲート３３の一方の入力端に供給され、遅延回路３１
の出力ＴＳがナンドゲート３３の他方の入力端に供給さ
れる。信号ＴＳは、不図示の制御回路において、図２の
センスアンプ制御信号Ｃ０及び＊Ｃ０をそれぞれ高レベ
ル及び低レベルにしてセンスアンプ１０の活性化を開始
させるタイミング信号として用いられる。遅延回路３１
は、インバータ３４の出力に遅延用ＣＲ積分回路が接続
された基本遅延回路が偶数段、例えば２段縦続接続され
た構成である。遅延回路３２についても遅延回路３１と
同様に、基本遅延回路が偶数段、例えば２段縦続接続さ
れた構成である。
【００２３】ナンドゲート３３の出力＊ＲＳＴは、遅延
回路３２の出力の立ち上がりから信号ＴＳの立ち下がり
までの期間、低レベルになり、ＲＳフリップフロップ回
路３７のリセット入力端＊Ｒに供給される。リセット信
号＊ＲＳＴ及びバンク活性化信号ＢＡ０はナンドゲート
３８に供給され、その出力＊ＳＥＴは、バンク活性化信
号ＢＡ０の立ち上がりからリセット信号＊ＲＳＴの立ち
下がりまでの間、低レベルになり、ＲＳフリップフロッ
プ回路３７のセット入力端＊Ｓに供給される。
回路３２の出力の立ち上がりから信号ＴＳの立ち下がり
までの期間、低レベルになり、ＲＳフリップフロップ回
路３７のリセット入力端＊Ｒに供給される。リセット信
号＊ＲＳＴ及びバンク活性化信号ＢＡ０はナンドゲート
３８に供給され、その出力＊ＳＥＴは、バンク活性化信
号ＢＡ０の立ち上がりからリセット信号＊ＲＳＴの立ち
下がりまでの間、低レベルになり、ＲＳフリップフロッ
プ回路３７のセット入力端＊Ｓに供給される。
【００２４】電源投入直後にＲＳフリップフロップ回路
３７の出力を初期状態にするため、ＲＳフリップフロッ
プ回路３７の反転出力端＊Ｑと電位Ｖｊｊの配線との間
にＰＭＯＳトランジスタ３９が接続され、そのゲートに
バンク活性化信号ＢＡ０が供給されている。バンク活性
化信号ＢＡ０が低レベルのときには、ＰＭＯＳトランジ
スタ３９がオンになって反転出力端＊Ｑが高レベルにな
り、このときセット入力端＊Ｓが高レベルであるので非
反転出力端Ｑは低レベルになる。これにより、ＲＳフリ
ップフロップ回路３７の出力の初期状態が確定する。
３７の出力を初期状態にするため、ＲＳフリップフロッ
プ回路３７の反転出力端＊Ｑと電位Ｖｊｊの配線との間
にＰＭＯＳトランジスタ３９が接続され、そのゲートに
バンク活性化信号ＢＡ０が供給されている。バンク活性
化信号ＢＡ０が低レベルのときには、ＰＭＯＳトランジ
スタ３９がオンになって反転出力端＊Ｑが高レベルにな
り、このときセット入力端＊Ｓが高レベルであるので非
反転出力端Ｑは低レベルになる。これにより、ＲＳフリ
ップフロップ回路３７の出力の初期状態が確定する。
【００２５】ＲＳフリップフロップ回路３７の反転出力
端＊Ｑには、駆動能力増幅用のインバータ４０及び４１
が接続され、ＲＳフリップフロップ回路３７の非反転出
力端Ｑにも同様に、インバータ４２及び４３が接続され
ている。インバータ４３及びインバータ４１からそれぞ
れ選択制御信号ＳＣ０及び＊ＳＣ０が取り出される。こ
のような構成により、選択制御回路２２は、バンク活性
化信号ＢＡ０の活性化に応答して、所定時間活性になる
選択制御信号ＳＣ０及び＊ＳＣ０を生成する。
端＊Ｑには、駆動能力増幅用のインバータ４０及び４１
が接続され、ＲＳフリップフロップ回路３７の非反転出
力端Ｑにも同様に、インバータ４２及び４３が接続され
ている。インバータ４３及びインバータ４１からそれぞ
れ選択制御信号ＳＣ０及び＊ＳＣ０が取り出される。こ
のような構成により、選択制御回路２２は、バンク活性
化信号ＢＡ０の活性化に応答して、所定時間活性になる
選択制御信号ＳＣ０及び＊ＳＣ０を生成する。
【００２６】図１に戻って、選択回路２６〜２８には電
源回路４４から選択用の電位Ｖｉｉ及びＶｊｊが供給さ
れる。選択制御回路２２の出力に応じて選択回路２６〜
２８で選択された電位ＶｉｉとＶｊｊとの一方がそれぞ
れ、互いに同一構成のセンスアンプ駆動回路１１１〜１
１３に供給される。センスアンプ駆動回路１１１〜１１
３にはさらに、電源回路４４から電位Ｖｉｉ／２が供給
される。
源回路４４から選択用の電位Ｖｉｉ及びＶｊｊが供給さ
れる。選択制御回路２２の出力に応じて選択回路２６〜
２８で選択された電位ＶｉｉとＶｊｊとの一方がそれぞ
れ、互いに同一構成のセンスアンプ駆動回路１１１〜１
１３に供給される。センスアンプ駆動回路１１１〜１１
３にはさらに、電源回路４４から電位Ｖｉｉ／２が供給
される。
【００２７】図５は、電源回路４４の概略構成を示す。
電源回路４４では、外部から供給される電源電位ＶＣＣ
がＮＭＯＳトランジスタ４５のドレインに印加され、ト
ランジスタ４５のゲートに定電位生成回路４６の出力電
位ＶＧが供給されて、ＮＭＯＳトランジスタ４５のソー
スから電位Ｖｊｊが取り出される。ＰＭＯＳトランジス
タの替わりにＮＭＯＳトランジスタ４５を用いているの
で、電位ＶｊｊをフィードバックしてＮＭＯＳトランジ
スタ４５のゲートを制御しなくても、電位Ｖｊｊをほぼ
一定値（ＶＧ−Ｖth）にすることができ、電源回路４４
の構成が簡単になっている。ここにＶthはＮＭＯＳトラ
ンジスタ４５の敷居値電圧である。定電位生成回路４６
の出力変動を低減して電位Ｖｊｊを安定化させるため
に、定電位生成回路４６の出力端にキャパシタ４７が接
続されている。
電源回路４４では、外部から供給される電源電位ＶＣＣ
がＮＭＯＳトランジスタ４５のドレインに印加され、ト
ランジスタ４５のゲートに定電位生成回路４６の出力電
位ＶＧが供給されて、ＮＭＯＳトランジスタ４５のソー
スから電位Ｖｊｊが取り出される。ＰＭＯＳトランジス
タの替わりにＮＭＯＳトランジスタ４５を用いているの
で、電位ＶｊｊをフィードバックしてＮＭＯＳトランジ
スタ４５のゲートを制御しなくても、電位Ｖｊｊをほぼ
一定値（ＶＧ−Ｖth）にすることができ、電源回路４４
の構成が簡単になっている。ここにＶthはＮＭＯＳトラ
ンジスタ４５の敷居値電圧である。定電位生成回路４６
の出力変動を低減して電位Ｖｊｊを安定化させるため
に、定電位生成回路４６の出力端にキャパシタ４７が接
続されている。
【００２８】電位Ｖｉｉを生成する回路も電位Ｖｊｊを
生成する回路と同様に構成されている。電位Ｖｉｉ／２
は、プリチャージ電位生成回路４８で生成される。図１
に戻って、センスアンプ駆動回路１１１〜１１３の出力
電位ＶＰ及びＶＮはそれぞれバンクＢＮＫ０の第１〜３
列のセンスアンプ群に供給される。センスアンプの両側
にビット線が接続されたものは、一方側と他方側とで互
いに対称的な構成となっている。例えばセンスアンプ駆
動回路１１３からバンクＢＮＫ０のセンスアンプ１０へ
電位ＶＰ及びＶＮを供給するための電源配線接続は、図
２の示す如くなっている。
生成する回路と同様に構成されている。電位Ｖｉｉ／２
は、プリチャージ電位生成回路４８で生成される。図１
に戻って、センスアンプ駆動回路１１１〜１１３の出力
電位ＶＰ及びＶＮはそれぞれバンクＢＮＫ０の第１〜３
列のセンスアンプ群に供給される。センスアンプの両側
にビット線が接続されたものは、一方側と他方側とで互
いに対称的な構成となっている。例えばセンスアンプ駆
動回路１１３からバンクＢＮＫ０のセンスアンプ１０へ
電位ＶＰ及びＶＮを供給するための電源配線接続は、図
２の示す如くなっている。
【００２９】図１において、選択制御回路２３とバンク
ＢＮＫ１との間、選択制御回路２４とバンクＢＮＫ２と
の間及び選択制御回路２５とバンクＢＮＫ３との間の構
成はいずれも、選択制御回路２２とバンクＢＮＫ０との
間の上記構成と同一である。バンクＢＮＫ１〜ＢＮＫ３
についての電源電位ＶＨ１〜ＶＨ３は、バンクＢＮＫ０
の電源電位ＶＨ０と対応している。
ＢＮＫ１との間、選択制御回路２４とバンクＢＮＫ２と
の間及び選択制御回路２５とバンクＢＮＫ３との間の構
成はいずれも、選択制御回路２２とバンクＢＮＫ０との
間の上記構成と同一である。バンクＢＮＫ１〜ＢＮＫ３
についての電源電位ＶＨ１〜ＶＨ３は、バンクＢＮＫ０
の電源電位ＶＨ０と対応している。
【００３０】次に、上記の如く構成された本実施形態の
動作を、図６を参照して説明する。電源投入直後の上記
初期状態では、選択制御信号ＳＣ０及び＊ＳＣ０がそれ
ぞれ低レベル及び高レベルとなって図２の選択回路２８
のＰＭＯＳトランジスタ２９及び３０がそれぞれオフ及
びオンになり、電位Ｖｉｉが選択される。図６では、図
１のバンクＢＮＫ０〜ＢＮＫ３が順次選択される場合を
示している。
動作を、図６を参照して説明する。電源投入直後の上記
初期状態では、選択制御信号ＳＣ０及び＊ＳＣ０がそれ
ぞれ低レベル及び高レベルとなって図２の選択回路２８
のＰＭＯＳトランジスタ２９及び３０がそれぞれオフ及
びオンになり、電位Ｖｉｉが選択される。図６では、図
１のバンクＢＮＫ０〜ＢＮＫ３が順次選択される場合を
示している。
【００３１】バンクＢＮＫ０が選択されてバンク活性化
信号ＢＡ０が高レベルに遷移すると、これに応答して選
択制御回路２２の出力ＳＣ０及び＊ＳＣ０がそれぞれ高
レベル及び低レベルに遷移し、図２のＰＭＯＳトランジ
スタ２９及び３０がそれぞれオン及びオフになり、電位
ＶＨ０がＶｉｉからＶｊｊまで上昇する。図４の信号Ｔ
Ｓが高レベルに遷移するタイミングで、図２のセンスア
ンプ制御信号Ｃ０及び＊Ｃ０がそれぞれ高レベル及び低
レベルに遷移して、電源電位ＶＰ及びＶＮがＶｉｉ／２
からそれぞれＶｊｊ及び０Ｖに変化する。これによりセ
ンスアンプ１０が活性化されて、ビット線ＢＬ０１及び
＊ＢＬ０１との間の電位差が増幅される。センスアンプ
１０の活性化開始から所定時間経過後に、選択制御回路
２２の出力ＳＣ０及び＊ＳＣ０がそれぞれ低レベル及び
高レベルに戻って、図２のＰＭＯＳトランジスタ３０及
び２９がそれぞれオン及びオフになり、電位ＶＨ０がＶ
ｉｉまで降下する。
信号ＢＡ０が高レベルに遷移すると、これに応答して選
択制御回路２２の出力ＳＣ０及び＊ＳＣ０がそれぞれ高
レベル及び低レベルに遷移し、図２のＰＭＯＳトランジ
スタ２９及び３０がそれぞれオン及びオフになり、電位
ＶＨ０がＶｉｉからＶｊｊまで上昇する。図４の信号Ｔ
Ｓが高レベルに遷移するタイミングで、図２のセンスア
ンプ制御信号Ｃ０及び＊Ｃ０がそれぞれ高レベル及び低
レベルに遷移して、電源電位ＶＰ及びＶＮがＶｉｉ／２
からそれぞれＶｊｊ及び０Ｖに変化する。これによりセ
ンスアンプ１０が活性化されて、ビット線ＢＬ０１及び
＊ＢＬ０１との間の電位差が増幅される。センスアンプ
１０の活性化開始から所定時間経過後に、選択制御回路
２２の出力ＳＣ０及び＊ＳＣ０がそれぞれ低レベル及び
高レベルに戻って、図２のＰＭＯＳトランジスタ３０及
び２９がそれぞれオン及びオフになり、電位ＶＨ０がＶ
ｉｉまで降下する。
【００３２】なお、消費電力低減のために、各バンクに
ついて、隣り合うセンスアンプ列及びこのセンスアンプ
列で挟まれたメモリセルアレイ領域（選択されたワード
線を含むメモリセルアレイ領域）が活性化される。例え
ば、センスアンプ駆動回路１１１に供給されるセンスア
ンプ制御信号Ｃ０及び＊Ｃ０がそれぞれ低レベル及び高
レベルの状態で、センスアンプ駆動回路１１２及び１１
３に供給されるセンスアンプ制御信号Ｃ０及び＊Ｃ０が
それぞれ高レベル及び低レベルに遷移する。このため、
センスアンプ駆動回路１１１〜１１３を１つのセンスア
ンプ駆動回路に置き換えて共通に使用することはできな
い。
ついて、隣り合うセンスアンプ列及びこのセンスアンプ
列で挟まれたメモリセルアレイ領域（選択されたワード
線を含むメモリセルアレイ領域）が活性化される。例え
ば、センスアンプ駆動回路１１１に供給されるセンスア
ンプ制御信号Ｃ０及び＊Ｃ０がそれぞれ低レベル及び高
レベルの状態で、センスアンプ駆動回路１１２及び１１
３に供給されるセンスアンプ制御信号Ｃ０及び＊Ｃ０が
それぞれ高レベル及び低レベルに遷移する。このため、
センスアンプ駆動回路１１１〜１１３を１つのセンスア
ンプ駆動回路に置き換えて共通に使用することはできな
い。
【００３３】次にバンクＢＮＫ１が選択されてバンク活
性化信号ＢＳ１が高レベルに遷移し、バンクＢＮＫ１に
関してもバンクＢＮＫ０と同様な動作が行われる。その
後のバンクＢＮＫ２及びＢＮＫ３に関する動作について
も同様である。本第１実施形態では、バンク活性化信号
ＢＡ０〜ＢＡ３に基づいて選択制御回路２２〜２５がそ
れぞれ独立に動作し、選択制御回路２２〜２５の出力に
よりバンク毎の選択回路が独立に制御されて電源回路４
４からの電源電位が選択回路及びセンスアンプ駆動回路
を介しセンスアンプに供給されるので、電位ＶＨ０〜Ｖ
Ｈ３が、対応するバンクの活性化に応じて必要な期間の
み電位Ｖｊｊとなる。
性化信号ＢＳ１が高レベルに遷移し、バンクＢＮＫ１に
関してもバンクＢＮＫ０と同様な動作が行われる。その
後のバンクＢＮＫ２及びＢＮＫ３に関する動作について
も同様である。本第１実施形態では、バンク活性化信号
ＢＡ０〜ＢＡ３に基づいて選択制御回路２２〜２５がそ
れぞれ独立に動作し、選択制御回路２２〜２５の出力に
よりバンク毎の選択回路が独立に制御されて電源回路４
４からの電源電位が選択回路及びセンスアンプ駆動回路
を介しセンスアンプに供給されるので、電位ＶＨ０〜Ｖ
Ｈ３が、対応するバンクの活性化に応じて必要な期間の
み電位Ｖｊｊとなる。
【００３４】このため、電源回路４４の出力電流の無駄
な消費が省かれるとともに、トランジスタに高電圧が不
必要に印加される期間が低減されてその特性劣化が低減
される。さらに、メモリセルからの読み出し後増幅前の
ビット線対間の電位差ΔＶの低下が防止されるので、リ
フレッシュサイクル時間をより長くして、消費電流を低
減することができる。
な消費が省かれるとともに、トランジスタに高電圧が不
必要に印加される期間が低減されてその特性劣化が低減
される。さらに、メモリセルからの読み出し後増幅前の
ビット線対間の電位差ΔＶの低下が防止されるので、リ
フレッシュサイクル時間をより長くして、消費電流を低
減することができる。
【００３５】［第２実施形態］図７は、本発明の第２実
施形態のＳＤＲＡＭ２０Ａのセンスアンプに関係した回
路を示す。この回路では、図１の選択回路２６〜２８の
替わりに、選択回路２６と同一構成で選択回路２６より
駆動能力が大きい１つの選択回路２６Ａを用い、その出
力ＶＨ０をセンスアンプ駆動回路１１１〜１１３に共通
に供給している。バンクＢＮＫ１〜ＢＮＫ３に対する構
成についてもバンクＢＮＫ０に対するそれと同様であ
る。
施形態のＳＤＲＡＭ２０Ａのセンスアンプに関係した回
路を示す。この回路では、図１の選択回路２６〜２８の
替わりに、選択回路２６と同一構成で選択回路２６より
駆動能力が大きい１つの選択回路２６Ａを用い、その出
力ＶＨ０をセンスアンプ駆動回路１１１〜１１３に共通
に供給している。バンクＢＮＫ１〜ＢＮＫ３に対する構
成についてもバンクＢＮＫ０に対するそれと同様であ
る。
【００３６】なお、本発明には外にも種々の変形例が含
まれる。例えば、図２中のＰＭＯＳトランジスタ２９又
は３０の替わりに他の種類のスイッチ素子を用いてもよ
い。また、図１のセンスアンプ駆動回路１１１で１つの
センスアンプ列を駆動する替わりに、このセンスアンプ
列を複数のセンスアンプ群に分け、各センスアンプ群に
対し駆動能力がセンスアンプ駆動回路１１１より小さい
センスアンプ駆動回路を備え、各センスアンプ群に選択
回路２６の出力を共通に供給し、各センスアンプ群を、
対応するセンスアンプ駆動回路で駆動する構成であって
もよい。図１の他のセンスアンプ駆動回路及び図７のセ
ンスアンプ駆動回路についても同様である。
まれる。例えば、図２中のＰＭＯＳトランジスタ２９又
は３０の替わりに他の種類のスイッチ素子を用いてもよ
い。また、図１のセンスアンプ駆動回路１１１で１つの
センスアンプ列を駆動する替わりに、このセンスアンプ
列を複数のセンスアンプ群に分け、各センスアンプ群に
対し駆動能力がセンスアンプ駆動回路１１１より小さい
センスアンプ駆動回路を備え、各センスアンプ群に選択
回路２６の出力を共通に供給し、各センスアンプ群を、
対応するセンスアンプ駆動回路で駆動する構成であって
もよい。図１の他のセンスアンプ駆動回路及び図７のセ
ンスアンプ駆動回路についても同様である。
【００３７】図１と図３の組み合わせの構成、具体的に
は図７の選択回路２６Ａの出力を図１のセンスアンプ駆
動回路１１１〜１１３に共通に供給する構成であっても
よいことは勿論である。さらに、ビット線プリチャージ
電位は電位Ｖｉｉ／２に限定されず、例えば電位Ｖｉｉ
又はグランド電位であってもよい。図２において、セン
スアンプ駆動回路１１３に供給されるセンスアンプ非活
性化電位は、プリチャージ回路１８に供給されるビット
線プリチャージ電位と同じである。
は図７の選択回路２６Ａの出力を図１のセンスアンプ駆
動回路１１１〜１１３に共通に供給する構成であっても
よいことは勿論である。さらに、ビット線プリチャージ
電位は電位Ｖｉｉ／２に限定されず、例えば電位Ｖｉｉ
又はグランド電位であってもよい。図２において、セン
スアンプ駆動回路１１３に供給されるセンスアンプ非活
性化電位は、プリチャージ回路１８に供給されるビット
線プリチャージ電位と同じである。
【００３８】ビット線プリチャージ電位が電位Ｖｉｉの
場合にはセンスアンプ駆動回路１１３に、電位Ｖｉｉ／
２の替わりに電位Ｖｉｉが供給される。この場合、電位
ＶＨ０はＶｉｉに固定され、ＮＭＯＳトランジスタ１５
のソースに、センスアンプ活性化のためのグランド電位
ＧＮＤと、センスアンプのより高速な活性化のための負
電位Ｖｊｊとの一方が選択回路から供給される。そし
て、この選択回路を図４の選択制御信号ＳＣ０及び＊Ｓ
Ｃ０で制御して、信号ＳＣ０が高レベル及び低レベルの
時にそれぞれ負電位Ｖｊｊ及びグランド電位ＧＮＤを選
択させる。
場合にはセンスアンプ駆動回路１１３に、電位Ｖｉｉ／
２の替わりに電位Ｖｉｉが供給される。この場合、電位
ＶＨ０はＶｉｉに固定され、ＮＭＯＳトランジスタ１５
のソースに、センスアンプ活性化のためのグランド電位
ＧＮＤと、センスアンプのより高速な活性化のための負
電位Ｖｊｊとの一方が選択回路から供給される。そし
て、この選択回路を図４の選択制御信号ＳＣ０及び＊Ｓ
Ｃ０で制御して、信号ＳＣ０が高レベル及び低レベルの
時にそれぞれ負電位Ｖｊｊ及びグランド電位ＧＮＤを選
択させる。
【００３９】ビット線プリチャージ電位がグランド電位
の場合には、センスアンプ駆動回路１１３に供給される
電源電位ＶＨ０が上記実施形態の場合と同じに切換制御
される。
の場合には、センスアンプ駆動回路１１３に供給される
電源電位ＶＨ０が上記実施形態の場合と同じに切換制御
される。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＳＤＲＡＭのセンスア
ンプに関係した回路を示す図である。
ンプに関係した回路を示す図である。
【図２】図１の回路の一部の構成例を示す図である。
【図３】図２中の選択制御回路の構成例を示す図であ
る。
る。
【図４】図３の回路の動作を示すタイムチャートであ
る。
る。
【図５】図１中の電源回路の構成例を示すが概略図であ
る。
る。
【図６】バンクＢＮＫ０〜ＢＮＫ３が順次選択される場
合の図１の回路の動作を示すタイムチャートである。
合の図１の回路の動作を示すタイムチャートである。
【図７】本発明の第２実施形態のＳＤＲＡＭのセンスア
ンプに関係した回路を示す図である。
ンプに関係した回路を示す図である。
【図８】従来のＳＤＲＡＭのセンスアンプに関係した回
路を示す図である。
路を示す図である。
【図９】図８の回路の動作を示す電圧波形図である。
【図１０】バンク０〜３が順次選択された場合のセンス
アンプ用電源電圧及び各バンク内のビット線電圧の波形
図である。
アンプ用電源電圧及び各バンク内のビット線電圧の波形
図である。
１０ センスアンプ １１、１１Ａ、１１１〜１１３ センスアンプ駆動回路 １２、２９、３０、３９ ＰＭＯＳトランジスタ １３〜１５、４５ ＮＭＯＳトランジスタ １８ プリチャージ回路 １９ メモリセル ２０、２０Ａ ＳＤＲＡＭ ２１ バンク活性化信号生成回路 ２２〜２５ 選択制御回路 ２６〜２８ 選択回路 ３１、３２ 遅延回路 ３７ ＲＳフリップフロップ回路 ４４ 電源回路 ４６ 定電位生成回路 ＢＮＫ０〜ＢＮＫ３ バンク ＶＣＣ 外部電源電位 Ｃ０、＊Ｃ０ センスアンプ制御信号 ＳＣ０、＊ＳＣ０ 選択制御信号 ＢＬ０１、＊ＢＬ０１、ＢＬ０２、＊ＢＬ０２ ビット
線
線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北本 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山田 伸一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 石井 祐樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 加納 英樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B015 HH01 JJ03 KB12 KB18 KB22 NN03 PP01 QQ01 5B024 AA01 AA04 BA09 CA07 CA16
Claims (8)
- 【請求項１】 複数のバンクを備え、各バンク内にビッ
ト線対間電圧増幅用センスアンプを備えた半導体メモリ
において、 選択制御信号に応答して、該センスアンプを活性化のた
めの第１電源電位と、該第１電源電位を用いた場合より
も高速に該センスアンプを活性化するための第２電源電
位との一方を選択する選択回路と、 バンク活性化信号の活性化に応答して、該第２電源電位
を所定時間選択しその後該第１電源電位を選択するため
の該選択制御信号を生成する選択制御回路と、 該選択回路で選択された電源電位を、センスアンプ制御
信号の活性化に応答して該センスアンプに供給するセン
スアンプ駆動回路とを、 該複数のバンクの各々に対し備えていることを特徴とす
る半導体メモリ。 - 【請求項２】 上記センスアンプ駆動回路は、上記セン
スアンプ制御信号が非活性になった時に、上記電源電位
をビット線プリチャージ電位に切り換えて上記センスア
ンプに供給することを特徴とする請求項１記載の半導体
メモリ。 - 【請求項３】 上記選択回路は、 上記第１電源電位の導体と該選択回路の出力端との間に
接続された第１トランジスタスイッチ素子と、 上記第２電源電位の導体と該出力端との間に接続された
第２トランジスタスイッチ素子と、 を有することを特徴とする請求項１又は２記載の半導体
メモリ。 - 【請求項４】 外部電源電位に基づいて上記第１及び第
２電源電位を生成する電源回路をさらに有することを特
徴とする請求項１乃至３のいずれか１つに記載の半導体
メモリ。 - 【請求項５】 上記選択制御回路は、 上記バンク活性化信号の活性化に応答してセットパルス
を生成する回路と、 該バンク活性化信号を遅延させる遅延回路と、 該遅延回路の出力の活性化に応答してリセットパルスを
生成する回路と、 該セットパルス及び該リセットパルスがそれぞれセット
入力端及びリセット入力端に供給され、上記選択制御信
号を出力するフリップフロップ回路と、 を有することを特徴とする請求項１乃至４のいずれか１
つに記載の半導体メモリ。 - 【請求項６】 アクティベイトコマンドの入力に応答し
て、所定期間活性になる上記バンク活性化信号を生成す
る回路をさらに有することを特徴とする請求項１乃至５
のいずれか１つに記載の半導体メモリ。 - 【請求項７】 上記選択回路、上記選択制御回路及び上
記センスアンプ駆動回路は、複数のセンスアンプ列に対
し共通に用いられていることを特徴とする請求項１乃至
５のいずれか１つに記載の半導体メモリ。 - 【請求項８】 請求項１乃至７のいずれか１つに記載の
半導体メモリを有することを特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18237398A JP3544863B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体メモリ及びこれを備えた半導体装置 |
| DE19929095A DE19929095B4 (de) | 1998-06-29 | 1999-06-24 | Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung |
| TW088110887A TW430796B (en) | 1998-06-29 | 1999-06-28 | Semiconductor memory device with overdriven sense amplifier and stabilized power-supply circuit of source follower type |
| US09/342,060 US6115316A (en) | 1998-06-29 | 1999-06-29 | Semiconductor memory device with overdriven sense amplifier and stabilized power-supply circuit of source follower type |
| KR1019990025135A KR100572524B1 (ko) | 1998-06-29 | 1999-06-29 | 증속 구동 센스 앰프 및 소스 폴로워형의 안정화된 전원 회로를 갖는 반도체 메모리 장치 |
| US09/612,281 US6262930B1 (en) | 1998-06-29 | 2000-07-07 | Semiconductor memory device with overdriven sense amplifier and stabilized power-supply circuit of source follower type |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18237398A JP3544863B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体メモリ及びこれを備えた半導体装置 |
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|---|---|
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Cited By (6)
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|---|---|---|---|---|
| KR100437463B1 (ko) * | 2002-07-18 | 2004-06-23 | 삼성전자주식회사 | 반도체 메모리 장치 내부전원전압발생기를 제어하는 회로및 방법 |
| US6928006B2 (en) | 2003-04-30 | 2005-08-09 | Hynix Semiconductor Inc. | Semiconductor memory device capable of reducing noise during operation thereof |
| KR100821580B1 (ko) | 2006-10-12 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7428179B2 (en) | 2005-10-19 | 2008-09-23 | Hynix Semiconductor Inc. | Apparatus for controlling activation of semiconductor integrated circuit and controlling method of the same |
| US7606087B2 (en) | 2007-01-08 | 2009-10-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device and over driving method thereof |
| JP2012190495A (ja) * | 2011-03-08 | 2012-10-04 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
-
1998
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437463B1 (ko) * | 2002-07-18 | 2004-06-23 | 삼성전자주식회사 | 반도체 메모리 장치 내부전원전압발생기를 제어하는 회로및 방법 |
| US6928006B2 (en) | 2003-04-30 | 2005-08-09 | Hynix Semiconductor Inc. | Semiconductor memory device capable of reducing noise during operation thereof |
| US7428179B2 (en) | 2005-10-19 | 2008-09-23 | Hynix Semiconductor Inc. | Apparatus for controlling activation of semiconductor integrated circuit and controlling method of the same |
| US7885126B2 (en) | 2005-10-19 | 2011-02-08 | Hynix Semiconductor Inc. | Apparatus for controlling activation of semiconductor integrated circuit |
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| US7583548B2 (en) | 2006-10-12 | 2009-09-01 | Hynix Semiconductor Inc. | Semiconductor memory apparatus for allocating different read/write operating time to every bank |
| US7606087B2 (en) | 2007-01-08 | 2009-10-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device and over driving method thereof |
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