JP4822604B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置における記憶セルへのデータ書き込みに関するものであり、特に、書き込み動作時における低消費電流化、あるいは高速化、及び安定動作に関するものである。
【０００２】
【従来の技術】
近年のコンピュータ技術の進展に伴い、３次元動画の描画のようにアドレスサイクルが不規則に変化するグラフィックス用途に適用できるメモリが必要とされ、データの読み出しサイクルか書き込みサイクルかを問わず高速なランダムアクセス性能が要求される。しかし、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）や同期型ＤＲＡＭ（以下、ＳＤＲＡＭ）に代表される同期型半導体記憶装置のように、行アドレスと列アドレスとをマルチプレクスして別々のタイミングで入力する方式のメモリでは、この種の高速なランダムアクセス性を実現することができない。
【０００３】
そこで、ＤＲＡＭやＳＤＲＡＭの高集積性を活かしながら、スタティックランダムアクセスメモリ（以下、ＳＲＡＭ）の高速サイクルタイム性を実現する高速メモリとして、アドレスをマルチプレクスせずに入力し、１コマンドで読み出しサイクルか書き込みサイクルかを確定するメモリが考案されてきている。ファストサイクルランダムアクセスメモリ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ、ＦＣＲＡＭ（登録商標））が代表的なデバイスである。
【０００４】
図９に示すメモリセル部Ｍ１０００は、高速メモリの構成を示す具体例である。説明の便宜上、必要な構成要素を抜粋したものであり、高速メモリの一部を示している。メモリセルＴａ乃至Ｔｄは、各々ビット線／ＢＬ、／ＢＬＭ、ＢＬ、ＢＬＭに接続される。メモリセルＴａ乃至Ｔｄに記憶されているデータは蓄積電荷として読み出されビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに再分配された後、ビット線ＢＬ、／ＢＬ、及びＢＬＭ、／ＢＬＭを対としてセンスアンプＳＡ，ＳＡＭで増幅される。増幅されたデータは、コラムスイッチＴＮ１、ＴＮ２、及びＴＮ３、ＴＮ４を介してデータバス線ＤＢ、／ＤＢに渡され、リードアンプＲＡで増幅されて入出力バッファＢｕｆから出力される（Ｄｏｕｔ）。逆に、入力データＤｉｎは、入出力バッファＢｕｆを介してライトアンプＷＡで増幅され、データバス線ＤＢ、／ＤＢからビット線ＢＬ、／ＢＬ、及びＢＬＭ、／ＢＬＭを介してメモリセルＴａ乃至Ｔｄに電荷として蓄積されることにより記憶される。
【０００５】
ビット線ＢＬ、／ＢＬ、及びＢＬＭ、／ＢＬＭに接続すべきメモリセルＴａ乃至Ｔｄの選択は、コマンド信号ＣＭＤを受けたロウ系制御回路ＲＣからのアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥとにより、ワードデコーダＷＤを活性化及び非活性化して、ワード線ＷＬ、ＷＬＭを立ち上げて行う。またセンスアンプＳＡ、ＳＡＭは、センスアンプ信号回路ＳＣがアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥに基づきセンスアンプＳＡ、ＳＡＭの活性化信号ＬＥを制御して、活性化及び非活性化される。更にコラムスイッチＴＮ１乃至ＴＮ４は、ロウ系制御信号ＲＣからのコマンド信号ＣＭＤによりコラム系制御回路ＣＣが制御信号ＡＣＬを出力し、それを受けてコラムスイッチ信号回路ＣＳがスイッチ信号ＣＬ、ＣＬＭを制御することにより、導通あるいは非導通とされる。
【０００６】
図１０は読み出し動作の波形図を、図１１は書き込み動作の波形図を示す。コマンド信号ＣＭＤにより、ロウ系制御回路ＲＣが起動し、アクティブ信号ＡＣＴを出力する。この信号ＡＣＴによりワードデコーダＷＤからのワード線ＷＬが選択され、メモリセルＴｃ、Ｔｄがビット線ＢＬ、ＢＬＭに接続され蓄積電荷がビット線ＢＬ、ＢＬＭに再分配される。ここまでは読み出し動作と書き込み動作で共通である。
【０００７】
先ず、読み出し動作について説明する。蓄積電荷の再分配によりイコライズ状態にあったビット線ＢＬ、／ＢＬは次第に電位差を有するようになる（この期間を期間（１）（図中の丸囲み数字の１）とする）。尚、ビット線ＢＬＭ、／ＢＬＭについても同様の動作であるので、以下の説明は省略する。期間（１）（図中の丸囲み数字の１）とは、この電位差がセンスアンプＳＡの増幅感度に達するまでの期間を指す。この時の電位差は数十ｍＶ程度である。期間（１）（図中の丸囲み数字の１）の終了に引き続き、センスアンプＳＡの活性化信号ＬＥがハイレベルにセットされ、センスアンプＳＡを駆動してビット線ＢＬ、／ＢＬを増幅する（この期間を期間（２）（図中の丸囲み数字の２）とする）。増幅の完了を待って制御信号ＡＣＬをハイレベルにセットしスイッチ信号ＣＬをハイレベルに起動してデータバス線ＤＢ、／ＤＢにデータを読み出す（この期間を期間（３）（図中の丸囲み数字の３）とする）。ここでスイッチ信号ＣＬがハイレベルにセットされている時間は、ビット線ＢＬ、／ＢＬからデータバス線ＤＢ、／ＤＢへのデータの読み出しに必要な時間として最適化されており、コラム系制御回路ＣＣにより設定されている時間である。
【０００８】
次に、書き込み動作である。期間（１）（図中の丸囲み数字の１）が開始され、メモリセルＴａ、Ｔｃとビット線ＢＬ、／ＢＬが接続されている状態でメモリセルＴｃが選択されると、スイッチ信号ＣＬがハイレベルにセットされデータバス線ＤＢ、／ＤＢをビット線ＢＬ、／ＢＬに接続する。そして書き込みアンプＷＡによる書き込みが開始される。この書き込み期間はスイッチ信号ＣＬをセットして行うので、読み出し動作における期間（３）（図中の丸囲み数字の３）に該当する。書き込みデータは既存データを反転させなければならない場合もあり、期間（２）（図中の丸囲み数字の２）が開始される前にセンスアンプＳＡでの増幅感度に達する必要もあって、迅速な書き込みが必要となる。また書き込みアンプＷＡが駆動すべき負荷もデータバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬとの両方であり大きな負荷となる。期間（２）（図中の丸囲み数字の２）の開始前にビット線ＢＬ、／ＢＬへのデータの書き込みが完了するように書き込みアンプＷＡの駆動能力を充分大きく設定する必要がある。ここで、スイッチ信号ＣＬのセット時間（期間（３）（図中の丸囲み数字の３））は、コラム系制御回路ＣＣにより設定されているため時間が固定されており、期間（３）（図中の丸囲み数字の３）の終了前に期間（２）（図中の丸囲み数字の２）が開始される場合がある。
【０００９】
尚、書き込み動作において、書き込み対象外のビット線ＢＬＭ、／ＢＬＭは、上述の読み出し動作を行う。
【００１０】
【発明が解決しようとする課題】
しかしながら、書き込みサイクルにおいて、書き込みアンプＷＡは、セル蓄積電荷の読み出し期間（図１１中の期間（１）（図中の丸囲み数字の１））内にデータバス線ＤＢ、／ＤＢを介してビット線ＢＬ、／ＢＬにデータを書き込む必要がある。即ち、期間（１）（図中の丸囲み数字の１）という短時間にデータバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬとを所定電圧にまで駆動する必要がある。従って、書き込みアンプＷＡの駆動能力は十分に大きくしておく必要がある。このため、書き込みアンプＷＡのチップ占有面積が多大となると共に電流消費も大きくなってしまい、半導体集積回路装置における高集積化、及び低消費電力化への障害となる虞がある。
【００１１】
また、ビット線ＢＬ、／ＢＬに書き込まれたデータは、ビット線の増幅期間（図１１中の期間（２）（図中の丸囲み数字の２））にセンスアンプＳＡによりフル振幅まで増幅される。読み出し動作においてはその後にビット線ＢＬ、／ＢＬをデータバス線ＤＢ、／ＤＢに接続して増幅電圧を確実にデータバス線ＤＢ、／ＤＢに読み出すための読み出し期間（図１０中の期間（３）（図中の丸囲み数字の３））を確保する必要がある。この期間はコラム系制御回路ＣＣにより設定されている。ところで、書き込みサイクルにおいては、期間（１）（図中の丸囲み数字の１）内に期間（３）（図中の丸囲み数字の３）を開始して書き込み動作を行うこととなる。期間（３）（図中の丸囲み数字の３）の長さはコラム系制御回路ＣＣにより固定的に設定されているため、書き込みサイクルにおいては、期間（３）（図中の丸囲み数字の３）の後半部と期間（２）（図中の丸囲み数字の２）の前半部が重複する場合がある。従って、センスアンプＳＡが受け持つべき負荷は、ビット線ＢＬ、／ＢＬのみならずデータバス線ＤＢ、／ＤＢをも含むこととなり、駆動すべき負荷は大きなものとなる。アクセスタイムの制約からセンスアンプＳＡは、ビット線ＢＬ、／ＢＬを所定時間内に増幅しなければならないので、負荷が大きくなった場合の対応として期間（１）（図中の丸囲み数字の１）内の期間（３）（図中の丸囲み数字の３）で読み出し時より大きな電位差をビット線ＢＬ、／ＢＬ書き込む必要がある。一方、期間（１）（図中の丸囲み数字の１）は、セルからの蓄積電荷がビット線ＢＬ、／ＢＬに再分配された状態でありセンスアンプＳＡが活性化する前であるので、隣接するビット線ＢＬＭ、／ＢＬＭの電位差は微少であり（数十ｍＶ程度）、且つフローティング状態である。従って、書き込み対象のビット線ＢＬ、／ＢＬにおける急峻な電位変動によって、隣接ビット線ＢＬＭ、／ＢＬＭとの間の容量カップリングを介して隣接ビット線ＢＬＭ、／ＢＬＭが電圧変動を受けてしまう虞がある。しかも、ビット線ＢＬＭ、／ＢＬＭには微少な電位差しかない。そのためビット線ＢＬＭ、／ＢＬＭの電位関係が容量カップリングによるノイズで反転してしまう虞がある。
【００１２】
半導体集積回路装置の高集積化、高速化の進展に伴い、書き込みアンプＷＡの駆動能力確保に必要なチップ占有面積の増大、隣接ビット線ＢＬＭ、／ＢＬＭへのノイズの影響は深刻なものとなり問題である。また高集積化に伴い要求される低消費電流化への障害も大きなものとなり問題である。
【００１３】
本発明は前記従来技術の問題点を解消するためになされたものであり、記憶セルへのデータ書き込み動作を、ビット線での増幅が可能な電圧をビット線に入力した後、ビット線へのデータ入力経路を遮断してビット線電圧を増幅するという２段階で行うことにより、データ書き込み時の低消費電流化、あるいは高速化、及び書き込み動作によるノイズの発生を低減して安定動作を図ることができる半導体集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体集積回路装置は、記憶セルと、記憶セルに接続され記憶セルとの間でデータの読み出し・書き込みを行うビット線とを備える半導体集積回路装置において、記憶セルへのデータの書き込みのために、ビット線にデータを入力する書き込みアンプと、書き込みアンプとビット線とを接続するスイッチ部と、ビット線に入力された電圧を増幅するセンスアンプと、センスアンプ活性化回路とを備え、記憶セルへのデータの書き込みの際、書き込みアンプによるビット線へのデータ入力の後、スイッチ部を非導通にした上でセンスアンプを活性化し、スイッチ部の非導通制御は、センスアンプ活性化回路からの非導通指示信号に基づき行われることを特徴とする。
また、請求項２に係る半導体集積回路装置は、記憶セルと、記憶セルに接続され記憶セルとの間でデータの読み出し・書き込みを行うビット線とを備える半導体集積回路装置において、記憶セルへの前記データの書き込みのために、ビット線にデータを入力する書き込みアンプと、書き込みアンプとビット線とを接続するスイッチ部と、ビット線に入力されたデータの電圧を増幅するセンスアンプと、スイッチ部のスイッチング制御回路とを備え、記憶セルへのデータの書き込みの際、書き込みアンプによるビット線へのデータ入力の後、スイッチ部を非導通にした上でセンスアンプを活性化し、センスアンプの活性化制御は、スイッチング制御回路からの活性化指示信号に基づき行われることを特徴とする。
【００１５】
請求項１、２の半導体集積回路装置では、記憶セルにデータを書き込む際、スイッチ部を導通して書き込みアンプによりビット線にデータを入力した後、スイッチ部を非導通にした上でセンスアンプを活性化してビット線上に入力されたデータ電圧を増幅する。
更に、請求項１の半導体集積回路装置では、センスアンプ活性化回路からスイッチ部の非導通指示信号が出力されており、この信号によりスイッチ部の非導通制御が行われる。この時センスアンプ活性化回路では、非導通指示信号からセンスアンプの活性化信号を生成しており、信号経路にタイミング調整回路を備えてセンスアンプの活性化タイミングをスイッチ部の非導通タイミングに対して所定タイミングだけ遅らせる。
また、請求項２の半導体集積回路装置では、スイッチ部のスイッチング制御回路からセンスアンプの活性化指示信号が出力されており、この信号によりセンスアンプの活性化制御が行われる。活性化指示信号からセンスアンプの活性化信号に至る信号経路中にタイミング調整回路を備えてセンスアンプの活性化タイミングをスイッチ部の非導通タイミングに対して所定タイミングだけ遅らせる。
これにより、スイッチ部の非導通動作と、センスアンプの活性化との間に所定タイミングの時間差が確実に確保されるので、確実にスイッチ部を非導通とした後にセンスアンプを活性化することができる。
【００１６】
図１に原理説明図を示す。スイッチ部の導通信号は、センスアンプの活性化信号と共に、論理ハイレベルをアクティブ状態とする信号である。スイッチ部の導通信号は、ハイレベルの期間にのみスイッチ部を導通状態にする。センスアンプの活性化信号は、ハイレベルの期間にのみセンスアンプを活性化状態にする。両信号のアクティブ期間であるハイレベル期間の切り替わりには、時間Ｔの時間差が設けられる。従って、スイッチ部が導通状態のままセンスアンプが活性化することはなく、スイッチ部が非導通となった後にセンスアンプが活性化する動作シーケンスを構成する。
【００１７】
また、請求項３に係る半導体集積回路装置は、請求項１または２に記載の半導体集積回路装置において、導通状態のスイッチ部を介してビット線に入力される電圧が所定電圧値に達した後、スイッチ部は非導通となることが好ましい。
更に、請求項４に係る半導体集積回路装置は、請求項３に記載の半導体集積回路装置において、この所定電圧値は、センスアンプの増幅感度の電圧値以上であることが好ましい。
【００１８】
これにより、書き込みアンプにより導通状態のスイッチ部を介してビット線に入力されるデータは、スイッチ部を非導通にした後センスアンプにより増幅されて記憶セルに書き込むべき電圧値にまで増幅される。即ち、書き込みアンプは、センスアンプが増幅できる電圧値にまでビット線電圧を入力し、その後の動作は、ビット線電圧を増幅するセンスアンプによる通常の読み出し動作で行うという、２段階の動作で書き込みを行うことができる。従って、書き込みアンプが入力すべき電圧値は限定され、書き込みアンプの駆動能力を必要最小限に低減することができるので、書き込みアンプの回路規模が小さくなりチップ上の占有面積を圧縮できると共に、電流消費を低減できる。半導体集積回路装置の高集積化、及び低消費電流化に寄与するところ大である。この時、書き込みアンプが入力すべきビット線電圧の最小値はセンスアンプの増幅感度の電圧であり、この電圧値を必要最小限電圧として設定してやれば、書き込みアンプの駆動能力を必要最小限に設定することができる。書き込みアンプがこの電圧値以上を入力すれば、ビット線電圧の増幅を確実に行うことができ、記憶セルに確実にデータを書き込むことができる。
【００１９】
また、書き込みアンプによるビット線への書き込み電圧値は、センスアンプの増幅感度の電圧等の所定電圧値に制限されるため、この書き込み動作に起因するビット線の電圧遷移量も小さなものとすることができる。従って、隣接する記憶セルあるいはビット線への容量結合によるノイズは小さなものとでき、書き込み動作によるデータの誤反転を防止することができる。
【００２０】
更に、スイッチ部を非導通にした後のセンスアンプによるビット線電圧の増幅動作は、通常の読み出し動作におけるセンスアンプの増幅動作と同様の動作である。また書き込み時のビット線への入力電圧値は限定することができ必要最小限の駆動能力の書き込みアンプで行うことができる。従って、回路規模を限定して小占有面積と低消費電流を確保した書き込みアンプを使用しながら、書き込み動作を読み出し動作に埋め込ませることができる。即ち、書き込み動作サイクルを読み出し動作サイクルと同一サイクルで実現することができる。
【００２１】
また、請求項５に係る半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、非導通指示信号からセンスアンプの活性化信号への信号経路にタイミング調整回路を備え、センスアンプの活性化タイミングをスイッチ部の非導通タイミングに対して所定タイミング遅らせることを特徴とする。
また、請求項６に係る半導体集積回路装置は、請求項２に記載の半導体集積回路装置において、活性化指示信号からセンスアンプの活性化信号への信号経路にタイミング調整回路を備え、センスアンプの活性化タイミングをスイッチ部の非導通タイミングに対して所定タイミング遅らせることを特徴とする。
【００２２】
【００２３】
【００２４】
また、請求項７に係る半導体集積回路装置は、請求項２に記載の半導体集積回路装置において、スイッチング制御回路は、所定時間幅のパルス信号を出力し、パルス信号により、スイッチ部を導通することを特徴とする。
【００２５】
請求項７の半導体集積回路装置では、スイッチ部のスイッチング制御回路からの所定時間幅のパルス信号によりスイッチ部が導通する。
【００２６】
これにより、ビット線への書き込み電圧がセンスアンプによる増幅に必要となる最小限の電圧値になるようにパルス信号を調整することができ、書き込みアンプによるビット線へのデータ入力動作を必要最小限に限定することができる。書き込みアンプの駆動能力を必要最小限にすることができ、半導体集積回路装置の高集積化、低消費電流化に寄与するところ大である。
【００２７】
また、請求項８に係る半導体集積回路装置は、請求項１乃至７の少なくとも何れか１項に記載の半導体集積回路装置において、記憶セルの選択、及び記憶セルからのデータの読み出し・書き込みの別が、１つのコマンド入力により行われることが好ましい。
更に、請求項９に係る半導体集積回路装置は、請求項８に記載の半導体集積回路装置において、記憶セルは、容量素子を備えており、容量素子への電荷蓄積の有無によりデータを記憶することが好ましい。
【００２８】
【発明の実施の形態】
以下、本発明の半導体集積回路装置について具体化した実施形態を図２乃至図８に基づき図面を参照しつつ詳細に説明する。図２は、第１実施形態のメモリセル部を示す回路ブロック図である。図３は、第１実施形態の要部を示す回路図である。図４は、第１実施形態の要部の動作を示す波形図である。図５は、第２実施形態のメモリセル部を示す回路ブロック図である。図６は、第２実施形態の要部を示す回路図である。図７は、第２実施形態の要部の動作を示す波形図である。図８は、第１及び第２実施形態のメモリセル部への書き込み動作を示す波形図である。
【００２９】
図２に示す第１実施形態のメモリセル部Ｍ１は、図９に示す従来技術のメモリセル部Ｍ１０００のセンスアンプ信号回路部ＳＣとコラムスイッチ信号回路部ＣＳに代えて、センスアンプ信号回路部ＳＣ１とコラムスイッチ信号回路部ＣＳ１を備える。コラムスイッチ信号回路部ＣＳ１は、センスアンプ信号回路部ＳＣ１からの制御信号ＥＤＣ１により制御される。制御信号ＥＤＣ１は、スイッチ信号ＣＬ、ＣＬＭを制御してコラムスイッチＴＮ１乃至ＴＮ４を非導通状態に制御する非導通指示信号である。
【００３０】
図３に示す第１実施形態の要部回路図は、センスアンプ信号回路部ＳＣ１とコラムスイッチ信号回路部ＣＳ１との内部回路例である。
【００３１】
センスアンプ信号回路部ＳＣ１は、コマンド信号ＣＭＤに基づきロウ系制御回路ＲＣから出力されるアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥとを入力とする。これらの入力信号ＡＣＴ、ＰＲＥはコマンドラッチ回路１に入力される。コマンドラッチ回路１は、２つの２入力ノアゲートのそれぞれの出力信号が他方の入力端子にフィードバックされてラッチ回路を構成する。コマンドラッチ回路１の出力信号は、アクティブ信号ＡＣＴが入力されるノアゲートからインバータゲートにより反転されて端子Ｎ１１に出力される。端子Ｎ１１は、所定偶数段数のインバータ列等で構成されるタイミング調整回路２を介して制御信号ＥＤＣ１を出力する。制御信号ＥＤＣ１は、タイミング調整回路３、出力バッファ回路４を介してセンスアンプ活性化信号ＬＥを出力する。更に制御信号ＥＤＣ１は、コラムスイッチ信号回路部ＣＳ１に出力される。
【００３２】
センスアンプ信号回路部ＳＣ１では、コマンドラッチ回路１において正論理のアクティブ信号ＡＣＴが入力されることにより端子Ｎ１１がハイレベルにセットされ、センスアンプＳＡの活性化動作を行う。アクティブ信号ＡＣＴの入力からタイミング調整回路２によるタイミング時間ＴＡとタイミング調整回路３によるタイミング時間ＴＣとを加算したＴＡ＋ＴＣ時間の後、センスアンプＳＡの活性化信号ＬＥが出力される。センスアンプＳＡの非導通タイミングは、正論理のプリチャージ信号ＰＲＥの入力からタイミング時間ＴＡ＋ＴＣの経過後である。
【００３３】
コラムスイッチ信号回路部ＣＳ１は、コマンド信号ＣＭＤに基づきコラム系制御回路ＣＣから出力される制御信号ＡＣＬを入力とする。この入力信号ＡＣＬはパルス出力回路５に入力される。パルス出力回路５では、コマンドラッチ回路１と同様に、ノアゲートで構成されるラッチ回路とインバータゲートとを有するコマンドラッチ回路５２とタイミング調整回路５１とを備える。タイミング調整回路５１は制御信号ＡＣＬからタイミング時間ＴＢの遅延信号を生成し、この遅延信号は、制御信号ＡＣＬと共にコマンドラッチ回路５２への入力信号となる。論理回路６は、パルス出力回路５の出力端子Ｎ１３からの信号と制御信号ＥＤＣ１の反転信号との間の論理積信号を出力端子Ｎ１４に出力する。この出力端子Ｎ１４はデコード回路７に入力され、アドレス信号によりデコードされたメモリセルＴａ乃至Ｔｄを選択するスイッチ信号ＣＬ、ＣＬＭを出力する。
【００３４】
コラムスイッチ信号回路部ＣＳ１では、正のパルス信号として制御信号ＡＣＬが入力されると、タイミング調整回路５１で設定されるタイミング時間ＴＢのパルス幅を有する信号がパルス出力回路５から端子Ｎ１５に出力される。ここで、制御信号ＡＣＬのパルス幅がタイミング時間ＴＢに比して短い場合には、端子Ｎ１３に出力されるパルス信号のパルス幅はタイミング時間ＴＢとなり、制御信号ＡＣＬのパルス幅がタイミング時間ＴＢに比して長い場合には、端子Ｎ１３に出力されるパルス信号のパルス幅は制御信号ＡＣＬのパルス幅となる。端子Ｎ１３に出力される正のパルス信号は、制御信号ＥＤＣ１が出力されていない状態（ロウレベル）では、そのまま端子Ｎ１４に伝搬され、デコード回路７を介して所定アドレスに対応するスイッチ信号ＣＬ、ＣＬＭを出力する。
【００３５】
図４には書き込み時における第１実施形態のセンスアンプ信号回路部ＳＣ１とコラムスイッチ信号回路部ＣＳ１とからなる要部の動作波形図を示す。コマンド信号ＣＭＤとして書き込み信号が入力されると、ロウ系制御回路ＲＣからアクティブ信号ＡＣＴが正のパルス信号として出力され、センスアンプ信号回路部ＳＣ１に入力される。コマンドラッチ回路１は信号ＡＣＴをラッチして出力端子Ｎ１１をハイレベルにセットする。出力端子Ｎ１１に出力された信号は、タイミング調整回路２によりタイミング時間ＴＡの後、ハイレベルの制御信号ＥＤＣ１を出力する。更に制御信号ＥＤＣ１からタイミング調整回路３にて設定されるタイミング時間ＴＣの経過後、出力バッファ回路４を介してセンスアンプ活性化信号ＬＥが出力される。
【００３６】
一方、コマンド信号ＣＭＤは同時にコラム系制御回路ＣＣにも入力され、アクティブ信号ＡＣＴに遅れてコラム系制御回路ＣＣから正のパルス信号として制御信号ＡＣＬが出力される。制御信号ＡＣＬは、コラムスイッチ信号回路部ＣＳ１のパルス出力回路５に入力される。コマンドラッチ回路５２をセットすると共に、タイミング調整回路５１にも入力され、タイミング時間ＴＢの遅延時間を有したパルス信号を端子Ｎ１５に生成する。端子Ｎ１５に出力される遅延パルス信号によりコマンドラッチ回路５２はリセットされ端子Ｎ１３に正のパルス信号を出力する。このパルス信号のパルス幅はタイミング調整回路５１で設定されるタイミング時間ＴＢとなる。端子Ｎ１３に出力されたパルス信号は、論理回路６に入力され制御信号ＥＤＣ１の反転信号との間で論理積される。即ち、アクティブ信号ＡＣＴに引き続く制御信号ＡＣＬにより、ハイレベルのパルス幅がタイミング時間ＴＢとなるパルス信号が、アクティブ信号ＡＣＴの入力から制御信号ＥＤＣ１の出力までのタイミング時間ＴＡ内に、端子Ｎ１３に出力されれば、論理回路６の出力端子Ｎ１４には端子Ｎ１３と同じパルス信号が得られる。これは端子Ｎ１３にパルス信号が出力されている期間には、端子Ｎ１１からのハイレベル信号が伝搬してきていないため制御信号ＥＤＣ１がローレベル信号を維持するためである。端子Ｎ１４のパルス信号は、デコーダ回路７を介してスイッチ信号ＣＬ、ＣＬＭとして出力される。このパルス信号ＣＬ、ＣＬＭによりコラムスイッチＴＮ１乃至ＴＮ４が導通し、データバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭとを接続して書き込みアンプＷＡから書き込みデータをビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに入力する。
【００３７】
ここで、タイミング調整回路５１のタイミング時間ＴＢを長く設定すれば、端子Ｎ１３のパルス信号もこれに応じて長くなる。端子Ｎ１３のパルス信号の終了タイミングが、アクティブ信号ＡＣＴの入力から制御信号ＥＤＣ１の出力までのタイミング時間ＴＡ内に収まっていれば、端子Ｎ１３のパルス信号の伸長に比例して端子Ｎ１４、ひいてはスイッチ信号ＣＬ、ＣＬＭのパルス幅も長く設定することができる。この場合、より長い時間にわたりコラムスイッチＴＮ１乃至ＴＮ４が導通し、データバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭとを接続して、書き込みアンプＷＡからの書き込みデータをビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに入力することができる。
【００３８】
更に、タイミング時間ＴＢを長くすると、端子Ｎ１３のパルス信号は長くなるが、アクティブ信号ＡＣＴの入力からのタイミング時間ＴＡの終了時点で制御信号ＥＤＣ１がハイレベルとなり、論理回路６の出力端子Ｎ１４の信号をローレベルに固定する。従って、端子Ｎ１４に現れるパルス信号は、アクティブ信号ＡＣＴの入力からのタイミング時間ＴＡで制限される。この場合にも、センスアンプＳＡの活性化信号ＬＥの出力タイミングは、スイッチ信号ＣＬ、ＣＬＭの終了からタイミング時間ＴＣを経過した後であり、スイッチ信号ＣＬ、ＣＬＭの終了からタイミング時間ＴＣの時間余裕を持ってセンスアンプＳＡの活性化信号ＬＥが立ち上がる。また何れの場合もセンスアンプＳＡの活性化信号ＬＥは、アクティブ信号ＡＣＴの入力からタイミング時間ＴＡ＋ＴＣの時間で起動する。
【００３９】
また、図４には示していないが、アクティブ信号ＡＣＴに対する制御信号ＡＣＬの出力が遅れる場合や、センスアンプＳＡの活性化信号ＬＥの出力タイミング時間ＴＡが短縮される場合等にも、スイッチ信号ＣＬ、ＣＬＭの立ち下がりとセンスアンプＳＡの活性化信号ＬＥの立ち上がりとの間にタイミング時間ＴＣが確実に確保される。
【００４０】
この他にも、タイミング調整回路２、３、５１におけるタイミング時間ＴＡ、ＴＣ、ＴＢを適宜に調整して最適な動作を設定することが可能である。
【００４１】
第１実施形態によれば、コラムスイッチＴＮ１乃至ＴＮ４の非導通動作と、センスアンプＳＡの活性化との間にタイミング時間ＴＣ以上の時間差が確実に確保されるので、コラムスイッチＴＮ１乃至ＴＮ４を非導通とした後にセンスアンプＳＡを活性化することができる。
【００４２】
また、ビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭへの書き込み電圧がセンスアンプＳＡの増幅に必要な最小限の電圧値になるようにスイッチ信号ＣＬ、ＣＬＭのパルス幅をタイミング時間ＴＢで調整することができ、書き込みアンプＷＡによるビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭへのデータ入力動作を必要最小限に限定することができる。書き込みアンプＷＡの駆動能力を必要最小限にすることができ、半導体集積回路装置の高集積化、低消費電流化に寄与するものである。
【００４３】
また、センスアンプＳＡの活性化信号ＬＥは、アクティブ信号ＡＣＴの入力からタイミング時間ＴＡ＋ＴＣの時間に固定されており、この時間を読み出し時間として最適化しておけば、書き込み動作は読み出し動作の中に埋め込ませることができる。
【００４４】
図５に示す第２実施形態のメモリセル部Ｍ２は、図９に示す従来技術のメモリセル部Ｍ１０００のセンスアンプ信号回路部ＳＣとコラムスイッチ信号回路部ＣＳとに代えて、センスアンプ信号回路部ＳＣ２とコラムスイッチ信号回路部ＣＳ２とを備える。第２実施形態では第１実施形態とは逆に、センスアンプ信号回路部ＳＣ２は、コラムスイッチ信号回路部ＣＳ２からの制御信号ＥＤＣ２により制御される。制御信号ＥＤＣ２は、センスアンプ活性化信号ＬＥを制御してセンスアンプを活性化状態にする活性化指示信号である。
【００４５】
図６に示す第２実施形態の要部回路図は、センスアンプ信号回路部ＳＣ２とコラムスイッチ信号回路部ＣＳ２との内部回路例である。
【００４６】
センスアンプ信号回路部ＳＣ２は、コマンド信号ＣＭＤに基づきロウ系制御回路ＲＣから出力されるアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥとを入力とする。これらの入力信号ＡＣＴ、ＰＲＥは、第１実施形態のセンスアンプ信号回路部ＳＣ１と同様に、コマンドラッチ回路１に入力され、その出力信号は端子Ｎ２１から出力される。端子Ｎ２１の信号は、タイミング調整回路２を介してタイミング時間ＴＡの遅延時間を付加されて端子Ｎ２２に出力される。端子Ｎ２２からの信号とコラムスイッチ信号回路部ＣＳ２からの制御信号ＥＤＣ２とは、論理積演算を行う論理回路６に入力され端子Ｎ２７に演算結果が出力される。この端子Ｎ２７は、タイミング調整回路３、出力バッファ回路４を介してセンスアンプ活性化信号ＬＥを出力する。
【００４７】
センスアンプ信号回路部ＳＣ２では、コマンドラッチ回路１において正論理のアクティブ信号ＡＣＴが入力されることにより端子Ｎ２１がハイレベルにセットされ、センスアンプＳＡの活性化動作を行う。アクティブ信号ＡＣＴの入力から、タイミング調整回路２によるタイミング時間ＴＡとタイミング調整回路３によるタイミング時間ＴＣとを加算したＴＡ＋ＴＣ時間の後、センスアンプＳＡの活性化信号ＬＥが出力される。この時、制御信号ＥＤＣ２としてハイレベル信号が入力されると端子Ｎ２７はローレベルに固定されセンスアンプＳＡの活性化信号ＬＥが遮断される（図７、参照）。センスアンプＳＡの非導通タイミングは、正論理のプリチャージ信号ＰＲＥの入力からタイミング時間ＴＡ＋ＴＣの経過後である。
【００４８】
コラムスイッチ信号回路部ＣＳ２は、コマンド信号ＣＭＤに基づきコラム系制御回路ＣＣから出力される制御信号ＡＣＬを入力とする。この入力信号ＡＣＬは、第１実施形態のコラムスイッチ信号回路部ＣＳ１と同様にパルス出力回路５に入力される。パルス出力回路５からの出力端子Ｎ２３は、タイミング調整回路８に入力される。出力端子は制御信号ＥＤＣ２である。制御信号ＥＤＣ２は、デコード回路７に入力されアドレス信号によりデコードされたメモリセルＴａ乃至Ｔｄが接続されるビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭを選択するスイッチ信号ＣＬ、ＣＬＭとして出力される。更に制御信号ＥＤＣ２はセンスアンプ信号回路部ＳＣ２に入力される。
【００４９】
コラムスイッチ信号回路部ＣＳ２では、正のパルス信号として制御信号ＡＣＬが入力されると、タイミング時間ＴＢのパルス幅を有する信号が端子Ｎ２３に出力される。ここで、制御信号ＡＣＬのパルス幅がタイミング時間ＴＢに比して短い場合には、端子Ｎ２３に出力されるパルス信号のパルス幅はタイミング時間ＴＢとなり、制御信号ＡＣＬのパルス幅がタイミング時間ＴＢに比して長い場合には、端子Ｎ２３に出力されるパルス信号のパルス幅は制御信号ＡＣＬのパルス幅となる。端子Ｎ２３に出力される正のパルス信号は、タイミング調整回路８でタイミング時間ＴＤの遅延を受けて制御信号ＥＤＣ２として出力される。
【００５０】
図７には書き込み時における第２実施形態のセンスアンプ信号回路部ＳＣ２とコラムスイッチ信号回路部ＣＳ２とからなる要部の動作波形図を示す。コマンド信号ＣＭＤとして書き込み信号が入力されると、ロウ系制御回路ＲＣからアクティブ信号ＡＣＴが正のパルス信号として出力され、センスアンプ信号回路部ＳＣ２に入力される。コマンドラッチ回路１は信号ＡＣＴをラッチして出力端子Ｎ２１をハイレベルにセットする。この信号はタイミング調整回路２によりタイミング時間ＴＡの後、端子Ｎ２２をハイレベルにセットする。
【００５１】
一方、コマンド信号ＣＭＤは同時にコラム系制御回路ＣＣにも入力され、アクティブ信号ＡＣＴに遅れてコラム系制御回路ＣＣから正のパルス信号として制御信号ＡＣＬが出力される。制御信号ＡＣＬは、コラムスイッチ信号回路部ＣＳ２のパルス出力回路５に入力される。制御信号ＡＣＬは、コマンドラッチ回路５２をセットすると共に、タイミング調整回路５１にも入力され、タイミング時間ＴＢの遅延時間を有したパルス信号を端子Ｎ２６に生成する。端子Ｎ２６に出力される遅延パルス信号によりコマンドラッチ回路５２はリセットされ、端子Ｎ２３に正のパルス信号を出力する。このパルス信号のパルス幅はタイミング調整回路５１で設定されるタイミング時間ＴＢとなる。端子Ｎ２３に出力されたパルス信号は、更にタイミング調整回路８で設定されるタイミング時間ＴＤの後、制御信号ＥＤＣ２として出力される。そしてデコーダ回路７を介してスイッチ信号ＣＬ、ＣＬＭとして出力される。このパルス信号ＣＬ、ＣＬＭの間、コラムスイッチＴＮ１乃至ＴＮ４が導通し、データバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭとを接続して書き込みアンプＷＡからの書き込みデータをビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに入力する。
【００５２】
また、制御信号ＥＤＣ２は論理回路６にも入力され、端子Ｎ２５に反転パルス信号を出力する。アクティブ信号ＡＣＴの入力から端子Ｎ２２にハイレベル信号が出力されるまでのタイミング時間ＴＡ内に端子Ｎ２５の反転パルス信号が開始されるように設定すれば、論理回路６の出力である端子Ｎ２７の信号は、端子Ｎ２２と端子Ｎ２５との信号が共にハイレベルになる時点でハイレベルとなる。端子Ｎ２７は、タイミング調整回路３により設定されるタイミング時間ＴＣの後、出力バッファ回路４を介してセンスアンプ活性化信号ＬＥを出力する。通常、スイッチ信号ＣＬ、ＣＬＭのパルス出力は、センスアンプＳＡの活性化に対して時間的余裕を持って設定することが一般的である。従って、端子Ｎ２５の反転パルス信号の後に端子Ｎ２２の信号がハイレベルに遷移することとなる。即ち、スイッチ信号ＣＬ、ＣＬＭの出力パルス終了からセンスアンプＳＡの活性化信号ＬＥの起動までの間にタイミング時間ＴＣを確実に確保することができる。
【００５３】
スイッチ信号ＣＬ、ＣＬＭのパルス出力が長くなり、端子Ｎ２５の反転パルス信号が端子Ｎ２２のハイレベル遷移後にも継続する場合には、端子Ｎ２７のハイレベル遷移は、端子Ｎ２５の反転パルス信号に律速される。この場合も同様に、スイッチ信号ＣＬ、ＣＬＭの出力パルス終了からセンスアンプＳＡの活性化信号ＬＥの起動までの間にタイミング時間ＴＣを確実に確保することができる。
【００５４】
アクティブ信号ＡＣＴに引き続く制御信号ＡＣＬにより端子Ｎ２３にパルス信号が出力され、タイミング時間ＴＤの後に制御信号ＥＤＣ２となる。パルス信号である制御信号ＥＤＣ２が、アクティブ信号ＡＣＴの入力から端子Ｎ２２までのタイミング時間ＴＡ内に収まれば、センスアンプＳＡの活性化信号ＬＥは、アクティブ信号ＡＣＴの入力からタイミング時間ＴＡ＋ＴＣの時間に固定されて出力される。この時間を読み出し時間として最適化しておけば、書き込み動作は読み出し動作の中に埋め込ませることができる。
【００５５】
また、第１実施形態と同様に、タイミング調整回路２、３、８、５１におけるタイミング時間ＴＡ、ＴＣ、ＴＤ、ＴＢを適宜に調整して最適な動作を設定することが可能である。
【００５６】
第２実施形態によれば、コラムスイッチＴＮ１乃至ＴＮ４の非導通動作と、センスアンプＳＡの活性化との間にタイミング時間ＴＣ以上の時間差が確実に確保されるので、コラムスイッチＴＮ１乃至ＴＮ４が非導通となった後にセンスアンプＳＡが活性化することとなる。
【００５７】
また、ビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭへの書き込み電圧がセンスアンプＳＡの増幅に必要な最小限の電圧値になるようにスイッチ信号ＣＬ、ＣＬＭのパルス幅をタイミング時間ＴＢで調整することができ、書き込みアンプＷＡによるビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭへのデータ入力動作を必要最小限に限定することができる。書き込みアンプＷＡの駆動能力を必要最小限にすることができ、半導体集積回路装置の高集積化、低消費電流化に寄与するものである。
【００５８】
また、センスアンプＳＡの活性化信号ＬＥは、アクティブ信号ＡＣＴの入力からタイミング時間ＴＡ＋ＴＣの時間に固定されており、この時間を読み出し時間として最適化しておけば、書き込み動作は読み出し動作の中に埋め込ませることができる。
【００５９】
図８には、第１及び第２実施形態のセンスアンプ信号回路部ＳＣ１及びＳＣ２と、コラムスイッチ信号回路部ＣＳ１及びＣＳ２とを有するメモリセル部Ｍ１及びＭ２への書き込み動作波形を示す。コマンド信号ＣＭＤを受けたロウ系制御回路ＲＣからのアクティブ信号ＡＣＴにより、ワード線ＷＬが立ち上がり、その後センスアンプＳＡが活性化するが、その間にコラム系制御回路ＣＣから制御信号ＡＣＬを出力し、スイッチ信号ＣＬの出力パルスを終了させる。ワード線ＷＬの立ち上がりにより、全てのメモリセルＴａ乃至Ｔｄがビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに接続されてセル電荷がビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに再分配される（期間（１）（図中の丸囲み数字の１））。この期間に書き込み対象であるメモリセルＴｃが接続されているビット線ＢＬ、／ＢＬへのコラムスイッチＴＮ１、ＴＮ２を導通してデータを書き込む（期間（１）（図中の丸囲み数字の１）内の期間（３）（図中の丸囲み数字の３））。この時の書き込み電圧はセンスアンプＳＡの活性化によるビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭの増幅期間（期間（２）（図中の丸囲み数字の２））にセンスアンプＳＡによる増幅ができる電圧レベルであればよい。従って、期間（１）（図中の丸囲み数字の１）内の期間（３）（図中の丸囲み数字の３）におけるビット線ＢＬ、／ＢＬへの書き込み電圧は、読み出し時のビット線ＢＬ、／ＢＬへの電荷の再分配の電圧程度でよい。スイッチ信号ＣＬの出力期間は短い時間ではあるが書き込むべき電圧も微少電圧でよく、書き込みアンプＷＡの駆動能力を限定することができる。
【００６０】
従って、書き込みアンプＷＡにより、導通状態のスイッチ部であるコラムスイッチＴＮ１、ＴＮ２を介してビット線ＢＬ、／ＢＬに入力されるデータは、コラムスイッチＴＮ１、ＴＮ２を非導通にした後、センスアンプＳＡにより増幅されて記憶セルであるメモリセルＴｃに書き込むべき電圧値にまで増幅される。即ち、書き込みアンプＷＡは、センスアンプＳＡが増幅できる電圧値にまでビット線ＢＬ、／ＢＬの電圧を入力し、その後の動作は、ビット線ＢＬ、／ＢＬの電圧を増幅するセンスアンプＳＡによる通常の読み出し動作で行うという、２段階の動作で書き込みを行うことができる。従って、書き込みアンプＷＡが入力すべき電圧値は限定され、駆動能力を必要最小限に低減することができるので、書き込みアンプＷＡの回路規模が小さくなりチップ上の占有面積を圧縮できると共に、電流消費を低減できる。半導体集積回路装置の高集積化、及び低消費電流化に寄与するところ大である。この時、書き込みアンプＷＡが入力すべきビット線ＢＬ、／ＢＬの電圧の最小値はセンスアンプＳＡの増幅感度の電圧値であり、この電圧値を必要最小限電圧として設定してやれば、書き込みアンプＷＡの駆動能力を必要最小限に設定することができる。書き込みアンプＷＡがこの電圧値以上を入力すれば、ビット線ＢＬ、／ＢＬの電圧の増幅を確実に行うことができ、メモリセルＴｃに確実にデータを書き込むことができる。
【００６１】
また、書き込みアンプＷＡによるビット線ＢＬ、／ＢＬへの書き込み電圧値は、ビット線ＢＬ、／ＢＬの電圧感度に制限されているため、この書き込み動作に起因するビット線ＢＬ、／ＢＬの電圧遷移量も小さなものとなる。隣接するメモリセルＴａ、Ｔｂ、Ｔｄあるいはビット線ＢＬＭ、／ＢＬＭへの容量結合によるノイズは小さなものとなり、書き込み動作によるデータの誤反転を防止することができる。
【００６２】
更に、コラムスイッチＴＮ１、ＴＮ２を非導通にした後のセンスアンプＳＡによるビット線ＢＬ、／ＢＬの電圧の増幅動作は、通常の読み出し動作におけるセンスアンプＳＡの増幅動作と同様の動作である。また書き込み時のビット線ＢＬ、／ＢＬへの入力電圧値は限定することができ必要最小限の駆動能力の書き込みアンプＷＡで行うことができる。従って、回路規模を限定して小占有面積と低消費電流を確保した書き込みアンプＷＡを使用しながら、書き込み動作を読み出し動作に埋め込ませることができる。書き込み動作サイクルを読み出し動作サイクルと同一サイクルで実現することができる。
【００６３】
尚、本発明は前記第１及び第２実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、書き込みアンプの動作状態については言及していないが、ビット線への所定電圧の書き込み後は、動作を休止してやる構成とすることもできる。これにより、書き込みアンプの電流消費を更に低減することができる。
【００６４】
（付記１） 記憶セルと、前記記憶セルに接続され前記記憶セルとの間でデータの読み出し・書き込みを行うビット線とを備える半導体集積回路装置において、
前記記憶セルへの前記データの書き込みのために、前記ビット線に前記データを入力する書き込みアンプと、
前記書き込みアンプと前記ビット線とを接続するスイッチ部と、
前記ビット線に入力された前記データの電圧を増幅するセンスアンプとを備え、
前記記憶セルへの前記データの書き込みの際、
前記書き込みアンプによる前記ビット線へのデータ入力の後、前記スイッチ部を非導通にした上で前記センスアンプを活性化することを特徴とする半導体集積回路装置。
（付記２） 導通状態の前記スイッチ部を介して前記ビット線に入力される前記データの電圧が所定電圧値に達した後、前記スイッチ部は非導通となることを特徴とする付記１に記載の半導体集積回路装置。
（付記３） 前記所定電圧値は、前記センスアンプの増幅感度の電圧値以上であることを特徴とする付記２に記載の半導体集積回路装置。
（付記４） センスアンプ活性化回路を備え、
前記スイッチ部の非導通制御は、前記センスアンプ活性化回路からの非導通指示信号に基づき行われることを特徴とする付記１に記載の半導体集積回路装置。
（付記５） 前記非導通指示信号から前記センスアンプの活性化信号への信号経路にタイミング調整回路を備え、
前記センスアンプの活性化タイミングを前記スイッチ部の非導通タイミングに対して所定タイミング遅らせることを特徴とする付記４に記載の半導体集積回路装置。
（付記６） 前記スイッチ部のスイッチング制御回路を備え、
前記センスアンプの活性化制御は、前記スイッチング制御回路からの活性化指示信号に基づき行われることを特徴とする付記１に記載の半導体集積回路装置。
（付記７） 前記活性化指示信号から前記センスアンプの活性化信号への信号経路にタイミング調整回路を備え、
前記センスアンプの活性化タイミングを前記スイッチ部の非導通タイミングに対して所定タイミング遅らせることを特徴とする付記６に記載の半導体集積回路装置。
（付記８） 所定時間幅のパルス信号を出力する前記スイッチ部のスイッチング制御回路を備え、
前記パルス信号により、前記スイッチ部を導通することを特徴とする付記１に記載の半導体集積回路装置。
（付記９） 前記記憶セルの選択、及び前記記憶セルからの前記データの読み出し・書き込みの別が、１つのコマンド入力により行われることを特徴とする付記１乃至８の少なくとも何れか１項に記載の半導体集積回路装置。
（付記１０） 前記記憶セルは、容量素子を備え、
前記容量素子への電荷蓄積の有無により、前記データを記憶することを特徴とする付記９に記載の半導体集積回路装置。
（付記１１） 記憶セルと、前記記憶セルに接続され前記記憶セルとの間でデータの読み出し・書き込みを行うビット線とを備える半導体集積回路装置のデータ書き込み方法において、
前記記憶セルに書き込むべき前記データを前記ビット線に入力するデータ入力工程と、
前記データが前記ビット線に入力された後、前記ビット線を前記データの入力経路から切り離す切離し工程と、
切り離された前記ビット線にある前記データの電圧を増幅する増幅工程とを有することを特徴とする半導体集積回路装置のデータ書き込み方法。
（付記１２） 前記切り離し工程は、
前記データ入力工程により前記ビット線に入力される前記データの電圧が所定電圧値に達した後に行われることを特徴とする付記１１に記載の半導体集積回路装置のデータ書き込み方法。
（付記１３） 前記所定電圧値は、前記増幅工程における増幅感度の電圧値以上であることを特徴とする付記１２に記載の半導体集積回路装置のデータ書き込み方法。
（付記１４） 前記切り離し工程から前記増幅工程への移行を所定タイミング遅らせるタイミング調整工程を有することを特徴とする付記１１に記載の半導体集積回路装置のデータ書き込み方法。
【００６５】
【発明の効果】
本発明によれば、記憶セルへのデータ書き込み動作を、ビット線での増幅が可能な電圧をビット線に入力した後、ビット線へのデータの入力経路を遮断してビット線を増幅するという２段階で行うことにより、データ書き込み時の低消費電流化、あるいは高速化、及び書き込み動作によるノイズの発生を低減して安定動作を図ることができる半導体集積回路装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第１実施形態のメモリセル部を示す回路ブロック図である。
【図３】 第１実施形態の要部を示す回路図である。
【図４】 第１実施形態の要部の動作を示す波形図である。
【図５】 第２実施形態のメモリセル部を示す回路ブロック図である。
【図６】 第２実施形態の要部を示す回路図である。
【図７】 第２実施形態の要部の動作を示す波形図である。
【図８】 第１及び第２実施形態のメモリセル部への書き込み動作を示す波形図である。
【図９】 従来技術のメモリセル部を示す回路ブロック図である。
【図１０】 従来技術のメモリセル部からの読み出し動作を示す波形図である。
【図１１】 従来技術のメモリセル部への書き込み動作を示す波形図である。
【符号の説明】
１、５２ コマンドラッチ回路
２、３、８、５１ タイミング調整回路
４ 出力バッファ回路
５ パルス出力回路
６ 論理回路
７ デコード回路
ＣＳ１、ＣＳ２ コラムスイッチ信号回路部
Ｍ１、Ｍ２ 第１及び第２実施形態のメモリセル部
ＳＣ１、ＳＣ２ センスアンプ信号回路部
ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭ ビット線
ＤＢ、／ＤＢ データバス線
ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４ コラムスイッチ
ＡＣＬ コラム系制御回路からの制御信号
ＡＣＴ アクティブ信号
ＣＬ、ＣＬＭ スイッチ信号
ＣＭＤ コマンド信号
ＥＤＣ１、ＥＤＣ２ 制御信号
ＬＥ センスアンプ活性化信号
ＰＲＥ プリチャージ信号
ＴＡ、ＴＢ、ＴＣ、ＴＤ タイミング時間
【発明の属する技術分野】
本発明は、半導体集積回路装置における記憶セルへのデータ書き込みに関するものであり、特に、書き込み動作時における低消費電流化、あるいは高速化、及び安定動作に関するものである。
【０００２】
【従来の技術】
近年のコンピュータ技術の進展に伴い、３次元動画の描画のようにアドレスサイクルが不規則に変化するグラフィックス用途に適用できるメモリが必要とされ、データの読み出しサイクルか書き込みサイクルかを問わず高速なランダムアクセス性能が要求される。しかし、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）や同期型ＤＲＡＭ（以下、ＳＤＲＡＭ）に代表される同期型半導体記憶装置のように、行アドレスと列アドレスとをマルチプレクスして別々のタイミングで入力する方式のメモリでは、この種の高速なランダムアクセス性を実現することができない。
【０００３】
そこで、ＤＲＡＭやＳＤＲＡＭの高集積性を活かしながら、スタティックランダムアクセスメモリ（以下、ＳＲＡＭ）の高速サイクルタイム性を実現する高速メモリとして、アドレスをマルチプレクスせずに入力し、１コマンドで読み出しサイクルか書き込みサイクルかを確定するメモリが考案されてきている。ファストサイクルランダムアクセスメモリ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ、ＦＣＲＡＭ（登録商標））が代表的なデバイスである。
【０００４】
図９に示すメモリセル部Ｍ１０００は、高速メモリの構成を示す具体例である。説明の便宜上、必要な構成要素を抜粋したものであり、高速メモリの一部を示している。メモリセルＴａ乃至Ｔｄは、各々ビット線／ＢＬ、／ＢＬＭ、ＢＬ、ＢＬＭに接続される。メモリセルＴａ乃至Ｔｄに記憶されているデータは蓄積電荷として読み出されビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに再分配された後、ビット線ＢＬ、／ＢＬ、及びＢＬＭ、／ＢＬＭを対としてセンスアンプＳＡ，ＳＡＭで増幅される。増幅されたデータは、コラムスイッチＴＮ１、ＴＮ２、及びＴＮ３、ＴＮ４を介してデータバス線ＤＢ、／ＤＢに渡され、リードアンプＲＡで増幅されて入出力バッファＢｕｆから出力される（Ｄｏｕｔ）。逆に、入力データＤｉｎは、入出力バッファＢｕｆを介してライトアンプＷＡで増幅され、データバス線ＤＢ、／ＤＢからビット線ＢＬ、／ＢＬ、及びＢＬＭ、／ＢＬＭを介してメモリセルＴａ乃至Ｔｄに電荷として蓄積されることにより記憶される。
【０００５】
ビット線ＢＬ、／ＢＬ、及びＢＬＭ、／ＢＬＭに接続すべきメモリセルＴａ乃至Ｔｄの選択は、コマンド信号ＣＭＤを受けたロウ系制御回路ＲＣからのアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥとにより、ワードデコーダＷＤを活性化及び非活性化して、ワード線ＷＬ、ＷＬＭを立ち上げて行う。またセンスアンプＳＡ、ＳＡＭは、センスアンプ信号回路ＳＣがアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥに基づきセンスアンプＳＡ、ＳＡＭの活性化信号ＬＥを制御して、活性化及び非活性化される。更にコラムスイッチＴＮ１乃至ＴＮ４は、ロウ系制御信号ＲＣからのコマンド信号ＣＭＤによりコラム系制御回路ＣＣが制御信号ＡＣＬを出力し、それを受けてコラムスイッチ信号回路ＣＳがスイッチ信号ＣＬ、ＣＬＭを制御することにより、導通あるいは非導通とされる。
【０００６】
図１０は読み出し動作の波形図を、図１１は書き込み動作の波形図を示す。コマンド信号ＣＭＤにより、ロウ系制御回路ＲＣが起動し、アクティブ信号ＡＣＴを出力する。この信号ＡＣＴによりワードデコーダＷＤからのワード線ＷＬが選択され、メモリセルＴｃ、Ｔｄがビット線ＢＬ、ＢＬＭに接続され蓄積電荷がビット線ＢＬ、ＢＬＭに再分配される。ここまでは読み出し動作と書き込み動作で共通である。
【０００７】
先ず、読み出し動作について説明する。蓄積電荷の再分配によりイコライズ状態にあったビット線ＢＬ、／ＢＬは次第に電位差を有するようになる（この期間を期間（１）（図中の丸囲み数字の１）とする）。尚、ビット線ＢＬＭ、／ＢＬＭについても同様の動作であるので、以下の説明は省略する。期間（１）（図中の丸囲み数字の１）とは、この電位差がセンスアンプＳＡの増幅感度に達するまでの期間を指す。この時の電位差は数十ｍＶ程度である。期間（１）（図中の丸囲み数字の１）の終了に引き続き、センスアンプＳＡの活性化信号ＬＥがハイレベルにセットされ、センスアンプＳＡを駆動してビット線ＢＬ、／ＢＬを増幅する（この期間を期間（２）（図中の丸囲み数字の２）とする）。増幅の完了を待って制御信号ＡＣＬをハイレベルにセットしスイッチ信号ＣＬをハイレベルに起動してデータバス線ＤＢ、／ＤＢにデータを読み出す（この期間を期間（３）（図中の丸囲み数字の３）とする）。ここでスイッチ信号ＣＬがハイレベルにセットされている時間は、ビット線ＢＬ、／ＢＬからデータバス線ＤＢ、／ＤＢへのデータの読み出しに必要な時間として最適化されており、コラム系制御回路ＣＣにより設定されている時間である。
【０００８】
次に、書き込み動作である。期間（１）（図中の丸囲み数字の１）が開始され、メモリセルＴａ、Ｔｃとビット線ＢＬ、／ＢＬが接続されている状態でメモリセルＴｃが選択されると、スイッチ信号ＣＬがハイレベルにセットされデータバス線ＤＢ、／ＤＢをビット線ＢＬ、／ＢＬに接続する。そして書き込みアンプＷＡによる書き込みが開始される。この書き込み期間はスイッチ信号ＣＬをセットして行うので、読み出し動作における期間（３）（図中の丸囲み数字の３）に該当する。書き込みデータは既存データを反転させなければならない場合もあり、期間（２）（図中の丸囲み数字の２）が開始される前にセンスアンプＳＡでの増幅感度に達する必要もあって、迅速な書き込みが必要となる。また書き込みアンプＷＡが駆動すべき負荷もデータバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬとの両方であり大きな負荷となる。期間（２）（図中の丸囲み数字の２）の開始前にビット線ＢＬ、／ＢＬへのデータの書き込みが完了するように書き込みアンプＷＡの駆動能力を充分大きく設定する必要がある。ここで、スイッチ信号ＣＬのセット時間（期間（３）（図中の丸囲み数字の３））は、コラム系制御回路ＣＣにより設定されているため時間が固定されており、期間（３）（図中の丸囲み数字の３）の終了前に期間（２）（図中の丸囲み数字の２）が開始される場合がある。
【０００９】
尚、書き込み動作において、書き込み対象外のビット線ＢＬＭ、／ＢＬＭは、上述の読み出し動作を行う。
【００１０】
【発明が解決しようとする課題】
しかしながら、書き込みサイクルにおいて、書き込みアンプＷＡは、セル蓄積電荷の読み出し期間（図１１中の期間（１）（図中の丸囲み数字の１））内にデータバス線ＤＢ、／ＤＢを介してビット線ＢＬ、／ＢＬにデータを書き込む必要がある。即ち、期間（１）（図中の丸囲み数字の１）という短時間にデータバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬとを所定電圧にまで駆動する必要がある。従って、書き込みアンプＷＡの駆動能力は十分に大きくしておく必要がある。このため、書き込みアンプＷＡのチップ占有面積が多大となると共に電流消費も大きくなってしまい、半導体集積回路装置における高集積化、及び低消費電力化への障害となる虞がある。
【００１１】
また、ビット線ＢＬ、／ＢＬに書き込まれたデータは、ビット線の増幅期間（図１１中の期間（２）（図中の丸囲み数字の２））にセンスアンプＳＡによりフル振幅まで増幅される。読み出し動作においてはその後にビット線ＢＬ、／ＢＬをデータバス線ＤＢ、／ＤＢに接続して増幅電圧を確実にデータバス線ＤＢ、／ＤＢに読み出すための読み出し期間（図１０中の期間（３）（図中の丸囲み数字の３））を確保する必要がある。この期間はコラム系制御回路ＣＣにより設定されている。ところで、書き込みサイクルにおいては、期間（１）（図中の丸囲み数字の１）内に期間（３）（図中の丸囲み数字の３）を開始して書き込み動作を行うこととなる。期間（３）（図中の丸囲み数字の３）の長さはコラム系制御回路ＣＣにより固定的に設定されているため、書き込みサイクルにおいては、期間（３）（図中の丸囲み数字の３）の後半部と期間（２）（図中の丸囲み数字の２）の前半部が重複する場合がある。従って、センスアンプＳＡが受け持つべき負荷は、ビット線ＢＬ、／ＢＬのみならずデータバス線ＤＢ、／ＤＢをも含むこととなり、駆動すべき負荷は大きなものとなる。アクセスタイムの制約からセンスアンプＳＡは、ビット線ＢＬ、／ＢＬを所定時間内に増幅しなければならないので、負荷が大きくなった場合の対応として期間（１）（図中の丸囲み数字の１）内の期間（３）（図中の丸囲み数字の３）で読み出し時より大きな電位差をビット線ＢＬ、／ＢＬ書き込む必要がある。一方、期間（１）（図中の丸囲み数字の１）は、セルからの蓄積電荷がビット線ＢＬ、／ＢＬに再分配された状態でありセンスアンプＳＡが活性化する前であるので、隣接するビット線ＢＬＭ、／ＢＬＭの電位差は微少であり（数十ｍＶ程度）、且つフローティング状態である。従って、書き込み対象のビット線ＢＬ、／ＢＬにおける急峻な電位変動によって、隣接ビット線ＢＬＭ、／ＢＬＭとの間の容量カップリングを介して隣接ビット線ＢＬＭ、／ＢＬＭが電圧変動を受けてしまう虞がある。しかも、ビット線ＢＬＭ、／ＢＬＭには微少な電位差しかない。そのためビット線ＢＬＭ、／ＢＬＭの電位関係が容量カップリングによるノイズで反転してしまう虞がある。
【００１２】
半導体集積回路装置の高集積化、高速化の進展に伴い、書き込みアンプＷＡの駆動能力確保に必要なチップ占有面積の増大、隣接ビット線ＢＬＭ、／ＢＬＭへのノイズの影響は深刻なものとなり問題である。また高集積化に伴い要求される低消費電流化への障害も大きなものとなり問題である。
【００１３】
本発明は前記従来技術の問題点を解消するためになされたものであり、記憶セルへのデータ書き込み動作を、ビット線での増幅が可能な電圧をビット線に入力した後、ビット線へのデータ入力経路を遮断してビット線電圧を増幅するという２段階で行うことにより、データ書き込み時の低消費電流化、あるいは高速化、及び書き込み動作によるノイズの発生を低減して安定動作を図ることができる半導体集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体集積回路装置は、記憶セルと、記憶セルに接続され記憶セルとの間でデータの読み出し・書き込みを行うビット線とを備える半導体集積回路装置において、記憶セルへのデータの書き込みのために、ビット線にデータを入力する書き込みアンプと、書き込みアンプとビット線とを接続するスイッチ部と、ビット線に入力された電圧を増幅するセンスアンプと、センスアンプ活性化回路とを備え、記憶セルへのデータの書き込みの際、書き込みアンプによるビット線へのデータ入力の後、スイッチ部を非導通にした上でセンスアンプを活性化し、スイッチ部の非導通制御は、センスアンプ活性化回路からの非導通指示信号に基づき行われることを特徴とする。
また、請求項２に係る半導体集積回路装置は、記憶セルと、記憶セルに接続され記憶セルとの間でデータの読み出し・書き込みを行うビット線とを備える半導体集積回路装置において、記憶セルへの前記データの書き込みのために、ビット線にデータを入力する書き込みアンプと、書き込みアンプとビット線とを接続するスイッチ部と、ビット線に入力されたデータの電圧を増幅するセンスアンプと、スイッチ部のスイッチング制御回路とを備え、記憶セルへのデータの書き込みの際、書き込みアンプによるビット線へのデータ入力の後、スイッチ部を非導通にした上でセンスアンプを活性化し、センスアンプの活性化制御は、スイッチング制御回路からの活性化指示信号に基づき行われることを特徴とする。
【００１５】
請求項１、２の半導体集積回路装置では、記憶セルにデータを書き込む際、スイッチ部を導通して書き込みアンプによりビット線にデータを入力した後、スイッチ部を非導通にした上でセンスアンプを活性化してビット線上に入力されたデータ電圧を増幅する。
更に、請求項１の半導体集積回路装置では、センスアンプ活性化回路からスイッチ部の非導通指示信号が出力されており、この信号によりスイッチ部の非導通制御が行われる。この時センスアンプ活性化回路では、非導通指示信号からセンスアンプの活性化信号を生成しており、信号経路にタイミング調整回路を備えてセンスアンプの活性化タイミングをスイッチ部の非導通タイミングに対して所定タイミングだけ遅らせる。
また、請求項２の半導体集積回路装置では、スイッチ部のスイッチング制御回路からセンスアンプの活性化指示信号が出力されており、この信号によりセンスアンプの活性化制御が行われる。活性化指示信号からセンスアンプの活性化信号に至る信号経路中にタイミング調整回路を備えてセンスアンプの活性化タイミングをスイッチ部の非導通タイミングに対して所定タイミングだけ遅らせる。
これにより、スイッチ部の非導通動作と、センスアンプの活性化との間に所定タイミングの時間差が確実に確保されるので、確実にスイッチ部を非導通とした後にセンスアンプを活性化することができる。
【００１６】
図１に原理説明図を示す。スイッチ部の導通信号は、センスアンプの活性化信号と共に、論理ハイレベルをアクティブ状態とする信号である。スイッチ部の導通信号は、ハイレベルの期間にのみスイッチ部を導通状態にする。センスアンプの活性化信号は、ハイレベルの期間にのみセンスアンプを活性化状態にする。両信号のアクティブ期間であるハイレベル期間の切り替わりには、時間Ｔの時間差が設けられる。従って、スイッチ部が導通状態のままセンスアンプが活性化することはなく、スイッチ部が非導通となった後にセンスアンプが活性化する動作シーケンスを構成する。
【００１７】
また、請求項３に係る半導体集積回路装置は、請求項１または２に記載の半導体集積回路装置において、導通状態のスイッチ部を介してビット線に入力される電圧が所定電圧値に達した後、スイッチ部は非導通となることが好ましい。
更に、請求項４に係る半導体集積回路装置は、請求項３に記載の半導体集積回路装置において、この所定電圧値は、センスアンプの増幅感度の電圧値以上であることが好ましい。
【００１８】
これにより、書き込みアンプにより導通状態のスイッチ部を介してビット線に入力されるデータは、スイッチ部を非導通にした後センスアンプにより増幅されて記憶セルに書き込むべき電圧値にまで増幅される。即ち、書き込みアンプは、センスアンプが増幅できる電圧値にまでビット線電圧を入力し、その後の動作は、ビット線電圧を増幅するセンスアンプによる通常の読み出し動作で行うという、２段階の動作で書き込みを行うことができる。従って、書き込みアンプが入力すべき電圧値は限定され、書き込みアンプの駆動能力を必要最小限に低減することができるので、書き込みアンプの回路規模が小さくなりチップ上の占有面積を圧縮できると共に、電流消費を低減できる。半導体集積回路装置の高集積化、及び低消費電流化に寄与するところ大である。この時、書き込みアンプが入力すべきビット線電圧の最小値はセンスアンプの増幅感度の電圧であり、この電圧値を必要最小限電圧として設定してやれば、書き込みアンプの駆動能力を必要最小限に設定することができる。書き込みアンプがこの電圧値以上を入力すれば、ビット線電圧の増幅を確実に行うことができ、記憶セルに確実にデータを書き込むことができる。
【００１９】
また、書き込みアンプによるビット線への書き込み電圧値は、センスアンプの増幅感度の電圧等の所定電圧値に制限されるため、この書き込み動作に起因するビット線の電圧遷移量も小さなものとすることができる。従って、隣接する記憶セルあるいはビット線への容量結合によるノイズは小さなものとでき、書き込み動作によるデータの誤反転を防止することができる。
【００２０】
更に、スイッチ部を非導通にした後のセンスアンプによるビット線電圧の増幅動作は、通常の読み出し動作におけるセンスアンプの増幅動作と同様の動作である。また書き込み時のビット線への入力電圧値は限定することができ必要最小限の駆動能力の書き込みアンプで行うことができる。従って、回路規模を限定して小占有面積と低消費電流を確保した書き込みアンプを使用しながら、書き込み動作を読み出し動作に埋め込ませることができる。即ち、書き込み動作サイクルを読み出し動作サイクルと同一サイクルで実現することができる。
【００２１】
また、請求項５に係る半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、非導通指示信号からセンスアンプの活性化信号への信号経路にタイミング調整回路を備え、センスアンプの活性化タイミングをスイッチ部の非導通タイミングに対して所定タイミング遅らせることを特徴とする。
また、請求項６に係る半導体集積回路装置は、請求項２に記載の半導体集積回路装置において、活性化指示信号からセンスアンプの活性化信号への信号経路にタイミング調整回路を備え、センスアンプの活性化タイミングをスイッチ部の非導通タイミングに対して所定タイミング遅らせることを特徴とする。
【００２２】
【００２３】
【００２４】
また、請求項７に係る半導体集積回路装置は、請求項２に記載の半導体集積回路装置において、スイッチング制御回路は、所定時間幅のパルス信号を出力し、パルス信号により、スイッチ部を導通することを特徴とする。
【００２５】
請求項７の半導体集積回路装置では、スイッチ部のスイッチング制御回路からの所定時間幅のパルス信号によりスイッチ部が導通する。
【００２６】
これにより、ビット線への書き込み電圧がセンスアンプによる増幅に必要となる最小限の電圧値になるようにパルス信号を調整することができ、書き込みアンプによるビット線へのデータ入力動作を必要最小限に限定することができる。書き込みアンプの駆動能力を必要最小限にすることができ、半導体集積回路装置の高集積化、低消費電流化に寄与するところ大である。
【００２７】
また、請求項８に係る半導体集積回路装置は、請求項１乃至７の少なくとも何れか１項に記載の半導体集積回路装置において、記憶セルの選択、及び記憶セルからのデータの読み出し・書き込みの別が、１つのコマンド入力により行われることが好ましい。
更に、請求項９に係る半導体集積回路装置は、請求項８に記載の半導体集積回路装置において、記憶セルは、容量素子を備えており、容量素子への電荷蓄積の有無によりデータを記憶することが好ましい。
【００２８】
【発明の実施の形態】
以下、本発明の半導体集積回路装置について具体化した実施形態を図２乃至図８に基づき図面を参照しつつ詳細に説明する。図２は、第１実施形態のメモリセル部を示す回路ブロック図である。図３は、第１実施形態の要部を示す回路図である。図４は、第１実施形態の要部の動作を示す波形図である。図５は、第２実施形態のメモリセル部を示す回路ブロック図である。図６は、第２実施形態の要部を示す回路図である。図７は、第２実施形態の要部の動作を示す波形図である。図８は、第１及び第２実施形態のメモリセル部への書き込み動作を示す波形図である。
【００２９】
図２に示す第１実施形態のメモリセル部Ｍ１は、図９に示す従来技術のメモリセル部Ｍ１０００のセンスアンプ信号回路部ＳＣとコラムスイッチ信号回路部ＣＳに代えて、センスアンプ信号回路部ＳＣ１とコラムスイッチ信号回路部ＣＳ１を備える。コラムスイッチ信号回路部ＣＳ１は、センスアンプ信号回路部ＳＣ１からの制御信号ＥＤＣ１により制御される。制御信号ＥＤＣ１は、スイッチ信号ＣＬ、ＣＬＭを制御してコラムスイッチＴＮ１乃至ＴＮ４を非導通状態に制御する非導通指示信号である。
【００３０】
図３に示す第１実施形態の要部回路図は、センスアンプ信号回路部ＳＣ１とコラムスイッチ信号回路部ＣＳ１との内部回路例である。
【００３１】
センスアンプ信号回路部ＳＣ１は、コマンド信号ＣＭＤに基づきロウ系制御回路ＲＣから出力されるアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥとを入力とする。これらの入力信号ＡＣＴ、ＰＲＥはコマンドラッチ回路１に入力される。コマンドラッチ回路１は、２つの２入力ノアゲートのそれぞれの出力信号が他方の入力端子にフィードバックされてラッチ回路を構成する。コマンドラッチ回路１の出力信号は、アクティブ信号ＡＣＴが入力されるノアゲートからインバータゲートにより反転されて端子Ｎ１１に出力される。端子Ｎ１１は、所定偶数段数のインバータ列等で構成されるタイミング調整回路２を介して制御信号ＥＤＣ１を出力する。制御信号ＥＤＣ１は、タイミング調整回路３、出力バッファ回路４を介してセンスアンプ活性化信号ＬＥを出力する。更に制御信号ＥＤＣ１は、コラムスイッチ信号回路部ＣＳ１に出力される。
【００３２】
センスアンプ信号回路部ＳＣ１では、コマンドラッチ回路１において正論理のアクティブ信号ＡＣＴが入力されることにより端子Ｎ１１がハイレベルにセットされ、センスアンプＳＡの活性化動作を行う。アクティブ信号ＡＣＴの入力からタイミング調整回路２によるタイミング時間ＴＡとタイミング調整回路３によるタイミング時間ＴＣとを加算したＴＡ＋ＴＣ時間の後、センスアンプＳＡの活性化信号ＬＥが出力される。センスアンプＳＡの非導通タイミングは、正論理のプリチャージ信号ＰＲＥの入力からタイミング時間ＴＡ＋ＴＣの経過後である。
【００３３】
コラムスイッチ信号回路部ＣＳ１は、コマンド信号ＣＭＤに基づきコラム系制御回路ＣＣから出力される制御信号ＡＣＬを入力とする。この入力信号ＡＣＬはパルス出力回路５に入力される。パルス出力回路５では、コマンドラッチ回路１と同様に、ノアゲートで構成されるラッチ回路とインバータゲートとを有するコマンドラッチ回路５２とタイミング調整回路５１とを備える。タイミング調整回路５１は制御信号ＡＣＬからタイミング時間ＴＢの遅延信号を生成し、この遅延信号は、制御信号ＡＣＬと共にコマンドラッチ回路５２への入力信号となる。論理回路６は、パルス出力回路５の出力端子Ｎ１３からの信号と制御信号ＥＤＣ１の反転信号との間の論理積信号を出力端子Ｎ１４に出力する。この出力端子Ｎ１４はデコード回路７に入力され、アドレス信号によりデコードされたメモリセルＴａ乃至Ｔｄを選択するスイッチ信号ＣＬ、ＣＬＭを出力する。
【００３４】
コラムスイッチ信号回路部ＣＳ１では、正のパルス信号として制御信号ＡＣＬが入力されると、タイミング調整回路５１で設定されるタイミング時間ＴＢのパルス幅を有する信号がパルス出力回路５から端子Ｎ１５に出力される。ここで、制御信号ＡＣＬのパルス幅がタイミング時間ＴＢに比して短い場合には、端子Ｎ１３に出力されるパルス信号のパルス幅はタイミング時間ＴＢとなり、制御信号ＡＣＬのパルス幅がタイミング時間ＴＢに比して長い場合には、端子Ｎ１３に出力されるパルス信号のパルス幅は制御信号ＡＣＬのパルス幅となる。端子Ｎ１３に出力される正のパルス信号は、制御信号ＥＤＣ１が出力されていない状態（ロウレベル）では、そのまま端子Ｎ１４に伝搬され、デコード回路７を介して所定アドレスに対応するスイッチ信号ＣＬ、ＣＬＭを出力する。
【００３５】
図４には書き込み時における第１実施形態のセンスアンプ信号回路部ＳＣ１とコラムスイッチ信号回路部ＣＳ１とからなる要部の動作波形図を示す。コマンド信号ＣＭＤとして書き込み信号が入力されると、ロウ系制御回路ＲＣからアクティブ信号ＡＣＴが正のパルス信号として出力され、センスアンプ信号回路部ＳＣ１に入力される。コマンドラッチ回路１は信号ＡＣＴをラッチして出力端子Ｎ１１をハイレベルにセットする。出力端子Ｎ１１に出力された信号は、タイミング調整回路２によりタイミング時間ＴＡの後、ハイレベルの制御信号ＥＤＣ１を出力する。更に制御信号ＥＤＣ１からタイミング調整回路３にて設定されるタイミング時間ＴＣの経過後、出力バッファ回路４を介してセンスアンプ活性化信号ＬＥが出力される。
【００３６】
一方、コマンド信号ＣＭＤは同時にコラム系制御回路ＣＣにも入力され、アクティブ信号ＡＣＴに遅れてコラム系制御回路ＣＣから正のパルス信号として制御信号ＡＣＬが出力される。制御信号ＡＣＬは、コラムスイッチ信号回路部ＣＳ１のパルス出力回路５に入力される。コマンドラッチ回路５２をセットすると共に、タイミング調整回路５１にも入力され、タイミング時間ＴＢの遅延時間を有したパルス信号を端子Ｎ１５に生成する。端子Ｎ１５に出力される遅延パルス信号によりコマンドラッチ回路５２はリセットされ端子Ｎ１３に正のパルス信号を出力する。このパルス信号のパルス幅はタイミング調整回路５１で設定されるタイミング時間ＴＢとなる。端子Ｎ１３に出力されたパルス信号は、論理回路６に入力され制御信号ＥＤＣ１の反転信号との間で論理積される。即ち、アクティブ信号ＡＣＴに引き続く制御信号ＡＣＬにより、ハイレベルのパルス幅がタイミング時間ＴＢとなるパルス信号が、アクティブ信号ＡＣＴの入力から制御信号ＥＤＣ１の出力までのタイミング時間ＴＡ内に、端子Ｎ１３に出力されれば、論理回路６の出力端子Ｎ１４には端子Ｎ１３と同じパルス信号が得られる。これは端子Ｎ１３にパルス信号が出力されている期間には、端子Ｎ１１からのハイレベル信号が伝搬してきていないため制御信号ＥＤＣ１がローレベル信号を維持するためである。端子Ｎ１４のパルス信号は、デコーダ回路７を介してスイッチ信号ＣＬ、ＣＬＭとして出力される。このパルス信号ＣＬ、ＣＬＭによりコラムスイッチＴＮ１乃至ＴＮ４が導通し、データバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭとを接続して書き込みアンプＷＡから書き込みデータをビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに入力する。
【００３７】
ここで、タイミング調整回路５１のタイミング時間ＴＢを長く設定すれば、端子Ｎ１３のパルス信号もこれに応じて長くなる。端子Ｎ１３のパルス信号の終了タイミングが、アクティブ信号ＡＣＴの入力から制御信号ＥＤＣ１の出力までのタイミング時間ＴＡ内に収まっていれば、端子Ｎ１３のパルス信号の伸長に比例して端子Ｎ１４、ひいてはスイッチ信号ＣＬ、ＣＬＭのパルス幅も長く設定することができる。この場合、より長い時間にわたりコラムスイッチＴＮ１乃至ＴＮ４が導通し、データバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭとを接続して、書き込みアンプＷＡからの書き込みデータをビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに入力することができる。
【００３８】
更に、タイミング時間ＴＢを長くすると、端子Ｎ１３のパルス信号は長くなるが、アクティブ信号ＡＣＴの入力からのタイミング時間ＴＡの終了時点で制御信号ＥＤＣ１がハイレベルとなり、論理回路６の出力端子Ｎ１４の信号をローレベルに固定する。従って、端子Ｎ１４に現れるパルス信号は、アクティブ信号ＡＣＴの入力からのタイミング時間ＴＡで制限される。この場合にも、センスアンプＳＡの活性化信号ＬＥの出力タイミングは、スイッチ信号ＣＬ、ＣＬＭの終了からタイミング時間ＴＣを経過した後であり、スイッチ信号ＣＬ、ＣＬＭの終了からタイミング時間ＴＣの時間余裕を持ってセンスアンプＳＡの活性化信号ＬＥが立ち上がる。また何れの場合もセンスアンプＳＡの活性化信号ＬＥは、アクティブ信号ＡＣＴの入力からタイミング時間ＴＡ＋ＴＣの時間で起動する。
【００３９】
また、図４には示していないが、アクティブ信号ＡＣＴに対する制御信号ＡＣＬの出力が遅れる場合や、センスアンプＳＡの活性化信号ＬＥの出力タイミング時間ＴＡが短縮される場合等にも、スイッチ信号ＣＬ、ＣＬＭの立ち下がりとセンスアンプＳＡの活性化信号ＬＥの立ち上がりとの間にタイミング時間ＴＣが確実に確保される。
【００４０】
この他にも、タイミング調整回路２、３、５１におけるタイミング時間ＴＡ、ＴＣ、ＴＢを適宜に調整して最適な動作を設定することが可能である。
【００４１】
第１実施形態によれば、コラムスイッチＴＮ１乃至ＴＮ４の非導通動作と、センスアンプＳＡの活性化との間にタイミング時間ＴＣ以上の時間差が確実に確保されるので、コラムスイッチＴＮ１乃至ＴＮ４を非導通とした後にセンスアンプＳＡを活性化することができる。
【００４２】
また、ビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭへの書き込み電圧がセンスアンプＳＡの増幅に必要な最小限の電圧値になるようにスイッチ信号ＣＬ、ＣＬＭのパルス幅をタイミング時間ＴＢで調整することができ、書き込みアンプＷＡによるビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭへのデータ入力動作を必要最小限に限定することができる。書き込みアンプＷＡの駆動能力を必要最小限にすることができ、半導体集積回路装置の高集積化、低消費電流化に寄与するものである。
【００４３】
また、センスアンプＳＡの活性化信号ＬＥは、アクティブ信号ＡＣＴの入力からタイミング時間ＴＡ＋ＴＣの時間に固定されており、この時間を読み出し時間として最適化しておけば、書き込み動作は読み出し動作の中に埋め込ませることができる。
【００４４】
図５に示す第２実施形態のメモリセル部Ｍ２は、図９に示す従来技術のメモリセル部Ｍ１０００のセンスアンプ信号回路部ＳＣとコラムスイッチ信号回路部ＣＳとに代えて、センスアンプ信号回路部ＳＣ２とコラムスイッチ信号回路部ＣＳ２とを備える。第２実施形態では第１実施形態とは逆に、センスアンプ信号回路部ＳＣ２は、コラムスイッチ信号回路部ＣＳ２からの制御信号ＥＤＣ２により制御される。制御信号ＥＤＣ２は、センスアンプ活性化信号ＬＥを制御してセンスアンプを活性化状態にする活性化指示信号である。
【００４５】
図６に示す第２実施形態の要部回路図は、センスアンプ信号回路部ＳＣ２とコラムスイッチ信号回路部ＣＳ２との内部回路例である。
【００４６】
センスアンプ信号回路部ＳＣ２は、コマンド信号ＣＭＤに基づきロウ系制御回路ＲＣから出力されるアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥとを入力とする。これらの入力信号ＡＣＴ、ＰＲＥは、第１実施形態のセンスアンプ信号回路部ＳＣ１と同様に、コマンドラッチ回路１に入力され、その出力信号は端子Ｎ２１から出力される。端子Ｎ２１の信号は、タイミング調整回路２を介してタイミング時間ＴＡの遅延時間を付加されて端子Ｎ２２に出力される。端子Ｎ２２からの信号とコラムスイッチ信号回路部ＣＳ２からの制御信号ＥＤＣ２とは、論理積演算を行う論理回路６に入力され端子Ｎ２７に演算結果が出力される。この端子Ｎ２７は、タイミング調整回路３、出力バッファ回路４を介してセンスアンプ活性化信号ＬＥを出力する。
【００４７】
センスアンプ信号回路部ＳＣ２では、コマンドラッチ回路１において正論理のアクティブ信号ＡＣＴが入力されることにより端子Ｎ２１がハイレベルにセットされ、センスアンプＳＡの活性化動作を行う。アクティブ信号ＡＣＴの入力から、タイミング調整回路２によるタイミング時間ＴＡとタイミング調整回路３によるタイミング時間ＴＣとを加算したＴＡ＋ＴＣ時間の後、センスアンプＳＡの活性化信号ＬＥが出力される。この時、制御信号ＥＤＣ２としてハイレベル信号が入力されると端子Ｎ２７はローレベルに固定されセンスアンプＳＡの活性化信号ＬＥが遮断される（図７、参照）。センスアンプＳＡの非導通タイミングは、正論理のプリチャージ信号ＰＲＥの入力からタイミング時間ＴＡ＋ＴＣの経過後である。
【００４８】
コラムスイッチ信号回路部ＣＳ２は、コマンド信号ＣＭＤに基づきコラム系制御回路ＣＣから出力される制御信号ＡＣＬを入力とする。この入力信号ＡＣＬは、第１実施形態のコラムスイッチ信号回路部ＣＳ１と同様にパルス出力回路５に入力される。パルス出力回路５からの出力端子Ｎ２３は、タイミング調整回路８に入力される。出力端子は制御信号ＥＤＣ２である。制御信号ＥＤＣ２は、デコード回路７に入力されアドレス信号によりデコードされたメモリセルＴａ乃至Ｔｄが接続されるビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭを選択するスイッチ信号ＣＬ、ＣＬＭとして出力される。更に制御信号ＥＤＣ２はセンスアンプ信号回路部ＳＣ２に入力される。
【００４９】
コラムスイッチ信号回路部ＣＳ２では、正のパルス信号として制御信号ＡＣＬが入力されると、タイミング時間ＴＢのパルス幅を有する信号が端子Ｎ２３に出力される。ここで、制御信号ＡＣＬのパルス幅がタイミング時間ＴＢに比して短い場合には、端子Ｎ２３に出力されるパルス信号のパルス幅はタイミング時間ＴＢとなり、制御信号ＡＣＬのパルス幅がタイミング時間ＴＢに比して長い場合には、端子Ｎ２３に出力されるパルス信号のパルス幅は制御信号ＡＣＬのパルス幅となる。端子Ｎ２３に出力される正のパルス信号は、タイミング調整回路８でタイミング時間ＴＤの遅延を受けて制御信号ＥＤＣ２として出力される。
【００５０】
図７には書き込み時における第２実施形態のセンスアンプ信号回路部ＳＣ２とコラムスイッチ信号回路部ＣＳ２とからなる要部の動作波形図を示す。コマンド信号ＣＭＤとして書き込み信号が入力されると、ロウ系制御回路ＲＣからアクティブ信号ＡＣＴが正のパルス信号として出力され、センスアンプ信号回路部ＳＣ２に入力される。コマンドラッチ回路１は信号ＡＣＴをラッチして出力端子Ｎ２１をハイレベルにセットする。この信号はタイミング調整回路２によりタイミング時間ＴＡの後、端子Ｎ２２をハイレベルにセットする。
【００５１】
一方、コマンド信号ＣＭＤは同時にコラム系制御回路ＣＣにも入力され、アクティブ信号ＡＣＴに遅れてコラム系制御回路ＣＣから正のパルス信号として制御信号ＡＣＬが出力される。制御信号ＡＣＬは、コラムスイッチ信号回路部ＣＳ２のパルス出力回路５に入力される。制御信号ＡＣＬは、コマンドラッチ回路５２をセットすると共に、タイミング調整回路５１にも入力され、タイミング時間ＴＢの遅延時間を有したパルス信号を端子Ｎ２６に生成する。端子Ｎ２６に出力される遅延パルス信号によりコマンドラッチ回路５２はリセットされ、端子Ｎ２３に正のパルス信号を出力する。このパルス信号のパルス幅はタイミング調整回路５１で設定されるタイミング時間ＴＢとなる。端子Ｎ２３に出力されたパルス信号は、更にタイミング調整回路８で設定されるタイミング時間ＴＤの後、制御信号ＥＤＣ２として出力される。そしてデコーダ回路７を介してスイッチ信号ＣＬ、ＣＬＭとして出力される。このパルス信号ＣＬ、ＣＬＭの間、コラムスイッチＴＮ１乃至ＴＮ４が導通し、データバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭとを接続して書き込みアンプＷＡからの書き込みデータをビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに入力する。
【００５２】
また、制御信号ＥＤＣ２は論理回路６にも入力され、端子Ｎ２５に反転パルス信号を出力する。アクティブ信号ＡＣＴの入力から端子Ｎ２２にハイレベル信号が出力されるまでのタイミング時間ＴＡ内に端子Ｎ２５の反転パルス信号が開始されるように設定すれば、論理回路６の出力である端子Ｎ２７の信号は、端子Ｎ２２と端子Ｎ２５との信号が共にハイレベルになる時点でハイレベルとなる。端子Ｎ２７は、タイミング調整回路３により設定されるタイミング時間ＴＣの後、出力バッファ回路４を介してセンスアンプ活性化信号ＬＥを出力する。通常、スイッチ信号ＣＬ、ＣＬＭのパルス出力は、センスアンプＳＡの活性化に対して時間的余裕を持って設定することが一般的である。従って、端子Ｎ２５の反転パルス信号の後に端子Ｎ２２の信号がハイレベルに遷移することとなる。即ち、スイッチ信号ＣＬ、ＣＬＭの出力パルス終了からセンスアンプＳＡの活性化信号ＬＥの起動までの間にタイミング時間ＴＣを確実に確保することができる。
【００５３】
スイッチ信号ＣＬ、ＣＬＭのパルス出力が長くなり、端子Ｎ２５の反転パルス信号が端子Ｎ２２のハイレベル遷移後にも継続する場合には、端子Ｎ２７のハイレベル遷移は、端子Ｎ２５の反転パルス信号に律速される。この場合も同様に、スイッチ信号ＣＬ、ＣＬＭの出力パルス終了からセンスアンプＳＡの活性化信号ＬＥの起動までの間にタイミング時間ＴＣを確実に確保することができる。
【００５４】
アクティブ信号ＡＣＴに引き続く制御信号ＡＣＬにより端子Ｎ２３にパルス信号が出力され、タイミング時間ＴＤの後に制御信号ＥＤＣ２となる。パルス信号である制御信号ＥＤＣ２が、アクティブ信号ＡＣＴの入力から端子Ｎ２２までのタイミング時間ＴＡ内に収まれば、センスアンプＳＡの活性化信号ＬＥは、アクティブ信号ＡＣＴの入力からタイミング時間ＴＡ＋ＴＣの時間に固定されて出力される。この時間を読み出し時間として最適化しておけば、書き込み動作は読み出し動作の中に埋め込ませることができる。
【００５５】
また、第１実施形態と同様に、タイミング調整回路２、３、８、５１におけるタイミング時間ＴＡ、ＴＣ、ＴＤ、ＴＢを適宜に調整して最適な動作を設定することが可能である。
【００５６】
第２実施形態によれば、コラムスイッチＴＮ１乃至ＴＮ４の非導通動作と、センスアンプＳＡの活性化との間にタイミング時間ＴＣ以上の時間差が確実に確保されるので、コラムスイッチＴＮ１乃至ＴＮ４が非導通となった後にセンスアンプＳＡが活性化することとなる。
【００５７】
また、ビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭへの書き込み電圧がセンスアンプＳＡの増幅に必要な最小限の電圧値になるようにスイッチ信号ＣＬ、ＣＬＭのパルス幅をタイミング時間ＴＢで調整することができ、書き込みアンプＷＡによるビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭへのデータ入力動作を必要最小限に限定することができる。書き込みアンプＷＡの駆動能力を必要最小限にすることができ、半導体集積回路装置の高集積化、低消費電流化に寄与するものである。
【００５８】
また、センスアンプＳＡの活性化信号ＬＥは、アクティブ信号ＡＣＴの入力からタイミング時間ＴＡ＋ＴＣの時間に固定されており、この時間を読み出し時間として最適化しておけば、書き込み動作は読み出し動作の中に埋め込ませることができる。
【００５９】
図８には、第１及び第２実施形態のセンスアンプ信号回路部ＳＣ１及びＳＣ２と、コラムスイッチ信号回路部ＣＳ１及びＣＳ２とを有するメモリセル部Ｍ１及びＭ２への書き込み動作波形を示す。コマンド信号ＣＭＤを受けたロウ系制御回路ＲＣからのアクティブ信号ＡＣＴにより、ワード線ＷＬが立ち上がり、その後センスアンプＳＡが活性化するが、その間にコラム系制御回路ＣＣから制御信号ＡＣＬを出力し、スイッチ信号ＣＬの出力パルスを終了させる。ワード線ＷＬの立ち上がりにより、全てのメモリセルＴａ乃至Ｔｄがビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに接続されてセル電荷がビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに再分配される（期間（１）（図中の丸囲み数字の１））。この期間に書き込み対象であるメモリセルＴｃが接続されているビット線ＢＬ、／ＢＬへのコラムスイッチＴＮ１、ＴＮ２を導通してデータを書き込む（期間（１）（図中の丸囲み数字の１）内の期間（３）（図中の丸囲み数字の３））。この時の書き込み電圧はセンスアンプＳＡの活性化によるビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭの増幅期間（期間（２）（図中の丸囲み数字の２））にセンスアンプＳＡによる増幅ができる電圧レベルであればよい。従って、期間（１）（図中の丸囲み数字の１）内の期間（３）（図中の丸囲み数字の３）におけるビット線ＢＬ、／ＢＬへの書き込み電圧は、読み出し時のビット線ＢＬ、／ＢＬへの電荷の再分配の電圧程度でよい。スイッチ信号ＣＬの出力期間は短い時間ではあるが書き込むべき電圧も微少電圧でよく、書き込みアンプＷＡの駆動能力を限定することができる。
【００６０】
従って、書き込みアンプＷＡにより、導通状態のスイッチ部であるコラムスイッチＴＮ１、ＴＮ２を介してビット線ＢＬ、／ＢＬに入力されるデータは、コラムスイッチＴＮ１、ＴＮ２を非導通にした後、センスアンプＳＡにより増幅されて記憶セルであるメモリセルＴｃに書き込むべき電圧値にまで増幅される。即ち、書き込みアンプＷＡは、センスアンプＳＡが増幅できる電圧値にまでビット線ＢＬ、／ＢＬの電圧を入力し、その後の動作は、ビット線ＢＬ、／ＢＬの電圧を増幅するセンスアンプＳＡによる通常の読み出し動作で行うという、２段階の動作で書き込みを行うことができる。従って、書き込みアンプＷＡが入力すべき電圧値は限定され、駆動能力を必要最小限に低減することができるので、書き込みアンプＷＡの回路規模が小さくなりチップ上の占有面積を圧縮できると共に、電流消費を低減できる。半導体集積回路装置の高集積化、及び低消費電流化に寄与するところ大である。この時、書き込みアンプＷＡが入力すべきビット線ＢＬ、／ＢＬの電圧の最小値はセンスアンプＳＡの増幅感度の電圧値であり、この電圧値を必要最小限電圧として設定してやれば、書き込みアンプＷＡの駆動能力を必要最小限に設定することができる。書き込みアンプＷＡがこの電圧値以上を入力すれば、ビット線ＢＬ、／ＢＬの電圧の増幅を確実に行うことができ、メモリセルＴｃに確実にデータを書き込むことができる。
【００６１】
また、書き込みアンプＷＡによるビット線ＢＬ、／ＢＬへの書き込み電圧値は、ビット線ＢＬ、／ＢＬの電圧感度に制限されているため、この書き込み動作に起因するビット線ＢＬ、／ＢＬの電圧遷移量も小さなものとなる。隣接するメモリセルＴａ、Ｔｂ、Ｔｄあるいはビット線ＢＬＭ、／ＢＬＭへの容量結合によるノイズは小さなものとなり、書き込み動作によるデータの誤反転を防止することができる。
【００６２】
更に、コラムスイッチＴＮ１、ＴＮ２を非導通にした後のセンスアンプＳＡによるビット線ＢＬ、／ＢＬの電圧の増幅動作は、通常の読み出し動作におけるセンスアンプＳＡの増幅動作と同様の動作である。また書き込み時のビット線ＢＬ、／ＢＬへの入力電圧値は限定することができ必要最小限の駆動能力の書き込みアンプＷＡで行うことができる。従って、回路規模を限定して小占有面積と低消費電流を確保した書き込みアンプＷＡを使用しながら、書き込み動作を読み出し動作に埋め込ませることができる。書き込み動作サイクルを読み出し動作サイクルと同一サイクルで実現することができる。
【００６３】
尚、本発明は前記第１及び第２実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、書き込みアンプの動作状態については言及していないが、ビット線への所定電圧の書き込み後は、動作を休止してやる構成とすることもできる。これにより、書き込みアンプの電流消費を更に低減することができる。
【００６４】
（付記１） 記憶セルと、前記記憶セルに接続され前記記憶セルとの間でデータの読み出し・書き込みを行うビット線とを備える半導体集積回路装置において、
前記記憶セルへの前記データの書き込みのために、前記ビット線に前記データを入力する書き込みアンプと、
前記書き込みアンプと前記ビット線とを接続するスイッチ部と、
前記ビット線に入力された前記データの電圧を増幅するセンスアンプとを備え、
前記記憶セルへの前記データの書き込みの際、
前記書き込みアンプによる前記ビット線へのデータ入力の後、前記スイッチ部を非導通にした上で前記センスアンプを活性化することを特徴とする半導体集積回路装置。
（付記２） 導通状態の前記スイッチ部を介して前記ビット線に入力される前記データの電圧が所定電圧値に達した後、前記スイッチ部は非導通となることを特徴とする付記１に記載の半導体集積回路装置。
（付記３） 前記所定電圧値は、前記センスアンプの増幅感度の電圧値以上であることを特徴とする付記２に記載の半導体集積回路装置。
（付記４） センスアンプ活性化回路を備え、
前記スイッチ部の非導通制御は、前記センスアンプ活性化回路からの非導通指示信号に基づき行われることを特徴とする付記１に記載の半導体集積回路装置。
（付記５） 前記非導通指示信号から前記センスアンプの活性化信号への信号経路にタイミング調整回路を備え、
前記センスアンプの活性化タイミングを前記スイッチ部の非導通タイミングに対して所定タイミング遅らせることを特徴とする付記４に記載の半導体集積回路装置。
（付記６） 前記スイッチ部のスイッチング制御回路を備え、
前記センスアンプの活性化制御は、前記スイッチング制御回路からの活性化指示信号に基づき行われることを特徴とする付記１に記載の半導体集積回路装置。
（付記７） 前記活性化指示信号から前記センスアンプの活性化信号への信号経路にタイミング調整回路を備え、
前記センスアンプの活性化タイミングを前記スイッチ部の非導通タイミングに対して所定タイミング遅らせることを特徴とする付記６に記載の半導体集積回路装置。
（付記８） 所定時間幅のパルス信号を出力する前記スイッチ部のスイッチング制御回路を備え、
前記パルス信号により、前記スイッチ部を導通することを特徴とする付記１に記載の半導体集積回路装置。
（付記９） 前記記憶セルの選択、及び前記記憶セルからの前記データの読み出し・書き込みの別が、１つのコマンド入力により行われることを特徴とする付記１乃至８の少なくとも何れか１項に記載の半導体集積回路装置。
（付記１０） 前記記憶セルは、容量素子を備え、
前記容量素子への電荷蓄積の有無により、前記データを記憶することを特徴とする付記９に記載の半導体集積回路装置。
（付記１１） 記憶セルと、前記記憶セルに接続され前記記憶セルとの間でデータの読み出し・書き込みを行うビット線とを備える半導体集積回路装置のデータ書き込み方法において、
前記記憶セルに書き込むべき前記データを前記ビット線に入力するデータ入力工程と、
前記データが前記ビット線に入力された後、前記ビット線を前記データの入力経路から切り離す切離し工程と、
切り離された前記ビット線にある前記データの電圧を増幅する増幅工程とを有することを特徴とする半導体集積回路装置のデータ書き込み方法。
（付記１２） 前記切り離し工程は、
前記データ入力工程により前記ビット線に入力される前記データの電圧が所定電圧値に達した後に行われることを特徴とする付記１１に記載の半導体集積回路装置のデータ書き込み方法。
（付記１３） 前記所定電圧値は、前記増幅工程における増幅感度の電圧値以上であることを特徴とする付記１２に記載の半導体集積回路装置のデータ書き込み方法。
（付記１４） 前記切り離し工程から前記増幅工程への移行を所定タイミング遅らせるタイミング調整工程を有することを特徴とする付記１１に記載の半導体集積回路装置のデータ書き込み方法。
【００６５】
【発明の効果】
本発明によれば、記憶セルへのデータ書き込み動作を、ビット線での増幅が可能な電圧をビット線に入力した後、ビット線へのデータの入力経路を遮断してビット線を増幅するという２段階で行うことにより、データ書き込み時の低消費電流化、あるいは高速化、及び書き込み動作によるノイズの発生を低減して安定動作を図ることができる半導体集積回路装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第１実施形態のメモリセル部を示す回路ブロック図である。
【図３】 第１実施形態の要部を示す回路図である。
【図４】 第１実施形態の要部の動作を示す波形図である。
【図５】 第２実施形態のメモリセル部を示す回路ブロック図である。
【図６】 第２実施形態の要部を示す回路図である。
【図７】 第２実施形態の要部の動作を示す波形図である。
【図８】 第１及び第２実施形態のメモリセル部への書き込み動作を示す波形図である。
【図９】 従来技術のメモリセル部を示す回路ブロック図である。
【図１０】 従来技術のメモリセル部からの読み出し動作を示す波形図である。
【図１１】 従来技術のメモリセル部への書き込み動作を示す波形図である。
【符号の説明】
１、５２ コマンドラッチ回路
２、３、８、５１ タイミング調整回路
４ 出力バッファ回路
５ パルス出力回路
６ 論理回路
７ デコード回路
ＣＳ１、ＣＳ２ コラムスイッチ信号回路部
Ｍ１、Ｍ２ 第１及び第２実施形態のメモリセル部
ＳＣ１、ＳＣ２ センスアンプ信号回路部
ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭ ビット線
ＤＢ、／ＤＢ データバス線
ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４ コラムスイッチ
ＡＣＬ コラム系制御回路からの制御信号
ＡＣＴ アクティブ信号
ＣＬ、ＣＬＭ スイッチ信号
ＣＭＤ コマンド信号
ＥＤＣ１、ＥＤＣ２ 制御信号
ＬＥ センスアンプ活性化信号
ＰＲＥ プリチャージ信号
ＴＡ、ＴＢ、ＴＣ、ＴＤ タイミング時間
Claims (9)
- 記憶セルと、前記記憶セルに接続され前記記憶セルとの間でデータの読み出し・書き込みを行うビット線とを備える半導体集積回路装置において、
前記記憶セルへの前記データの書き込みのために、前記ビット線に前記データを入力する書き込みアンプと、
前記書き込みアンプと前記ビット線とを接続するスイッチ部と、
前記ビット線に入力された前記データの電圧を増幅するセンスアンプと、
センスアンプ活性化回路とを備え、
前記記憶セルへの前記データの書き込みの際、
前記書き込みアンプによる前記ビット線へのデータ入力の後、前記スイッチ部を非導通にした上で前記センスアンプを活性化し、前記スイッチ部の非導通制御は、前記センスアンプ活性化回路からの非導通指示信号に基づき行われることを特徴とする半導体集積回路装置。 - 記憶セルと、前記記憶セルに接続され前記記憶セルとの間でデータの読み出し・書き込みを行うビット線とを備える半導体集積回路装置において、
前記記憶セルへの前記データの書き込みのために、前記ビット線に前記データを入力する書き込みアンプと、
前記書き込みアンプと前記ビット線とを接続するスイッチ部と、
前記ビット線に入力された前記データの電圧を増幅するセンスアンプと、
前記スイッチ部のスイッチング制御回路とを備え、
前記記憶セルへの前記データの書き込みの際、
前記書き込みアンプによる前記ビット線へのデータ入力の後、前記スイッチ部を非導通にした上で前記センスアンプを活性化し、前記センスアンプの活性化制御は、前記スイッチング制御回路からの活性化指示信号に基づき行われることを特徴とする半導体集積回路装置。 - 導通状態の前記スイッチ部を介して前記ビット線に入力される前記データの電圧が所定電圧値に達した後、前記スイッチ部は非導通となることを特徴とする請求項１または２に記載の半導体集積回路装置。
- 前記所定電圧値は、前記センスアンプの増幅感度の電圧値以上であることを特徴とする請求項３に記載の半導体集積回路装置。
- 前記非導通指示信号から前記センスアンプの活性化信号への信号経路にタイミング調整回路を備え、
前記センスアンプの活性化タイミングを前記スイッチ部の非導通タイミングに対して所定タイミング遅らせることを特徴とする請求項１に記載の半導体集積回路装置。 - 前記活性化指示信号から前記センスアンプの活性化信号への信号経路にタイミング調整回路を備え、
前記センスアンプの活性化タイミングを前記スイッチ部の非導通タイミングに対して所定タイミング遅らせることを特徴とする請求項２に記載の半導体集積回路装置。 - 前記スイッチング制御回路は、所定時間幅のパルス信号を出力し、
前記パルス信号により、前記スイッチ部を導通することを特徴とする請求項２に記載の半導体集積回路装置。 - 前記記憶セルの選択、及び前記記憶セルからの前記データの読み出し・書き込みの別が、１つのコマンド入力により行われることを特徴とする請求項１乃至７の少なくとも何れか１項に記載の半導体集積回路装置。
- 前記記憶セルは、容量素子を備え、
前記容量素子への電荷蓄積の有無により、前記データを記憶することを特徴とする請求項８に記載の半導体集積回路装置。
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