KR20020080226A

KR20020080226A - 반도체 집적 회로 장치

Info

Publication number: KR20020080226A
Application number: KR1020010059521A
Authority: KR
Inventors: 고지마가즈미; 오가와야스시게; 스가모토히로유키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-04-10
Filing date: 2001-09-26
Publication date: 2002-10-23
Also published as: JP2002304888A; US6525975B2; US20020145927A1; JP4822604B2; KR100623949B1

Abstract

본 발명의 목적은 데이터 기록시의 저소비 전류화, 혹은 고속화 및 기록 동작에 의한 노이즈의 발생을 저감하여 안정 동작을 도모할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.

감지 증폭기 신호 회로부(SC1)에 입력되는 활성 신호(ACT)는 커맨드 래치 회로(1)에서 래치되어 단자(N11)로 출력된다. 단자(N11)는 타이밍 조정 회로(2)를 통해 제어 신호(EDC1)를 출력한다. 제어 신호(EDC1)는 타이밍 조정 회로(3) 및 출력 버퍼 회로(4)를 통해 감지 증폭기 활성화 신호(LE)를 출력함과 동시에, 컬럼 스위치 신호 회로부(CS1)로 출력된다. 컬럼 스위치 신호 회로부(CS1)에서는 제어 신호(ACL)로부터 펄스 출력 회로(5)를 통해 출력 단자(N13)에서 펄스 신호를 출력한다. 논리 회로(6)에서 이 신호와 제어 신호(EDC1)의 반전 신호로 논리곱 연산한 신호는 디코딩 회로(7)를 통해 스위치 신호(CL, CLM)로서 출력된다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 반도체 집적 회로 장치에 있어서 기억 셀에 데이터를 기록하는 것에 관한 것으로서, 특히, 기록 동작시에 있어서의 저소비 전류 동작 또는 고속 동작 및 안정 동작에 관한 것이다.

최근의 컴퓨터 기술의 진전에 동반하여, 3차원 동화상의 에니메이션과 같이 어드레스 사이클이 불규칙하게 변화하는 그래픽스 용도에 적용할 수 있는 메모리가 필요하게 되며, 데이터의 독출 사이클인지 기록 사이클인지를 막론하고 고속의 랜덤 액세스 성능이 요구된다. 그러나, 다이내믹 램덤 액세스 메모리(이하, DRAM)나 동기형 DRAM(이하, SDRAM)으로 대표되는 동기형 반도체 기억 장치와 같이, 행 어드레스와 열 어드레스를 멀티플렉스하여 별도의 타이밍으로 입력하는 방식의 메모리에서는 이러한 종류의 고속 랜덤 액세스를 실현할 수 없다.

그래서, DRAM이나 SDRAM의 고집적성을 살리면서 스태틱 랜덤 액세스 메모리(이하, SRAM)의 고속 사이클 타임성을 실현하는 고속 메모리로서, 어드레스를 멀티플렉스하지 않고서 입력하여 1커맨드로 독출 사이클인지 기록 사이클인지를 확정하는 메모리가 고안되어 있다. 퍼스트 사이클 랜덤 액세스 메모리[Fast Cycle RAM, FCRAM(등록 상표)]이 대표적인 디바이스이다.

도 9에 도시하는 메모리 셀부(M1000)는 고속 메모리의 구성을 도시하는 구체예이다. 설명의 편의상 필요한 구성 요소를 발췌한 것으로서, 고속 메모리의 일부를 도시하고 있다. 메모리 셀(Ta 내지 Td)은 각각 비트선(/BL, /BLM, BL, BLM)에 접속된다. 메모리 셀(Ta 내지 Td)에 기억되어 있는 데이터는 축적 전하로서 독출되어 비트선(BL, /BL, BLM, /BLM)에 재분배된 후, 비트선(BL, /BL, BLM, /BLM)을 쌍으로 하여 감지 증폭기(SA, SAM)에서 증폭된다. 증폭된 데이터는 컬럼 스위치(TN1, TN2, TN3, TN4)를 통해 데이터 버스선(DB, /DB)에 전달되고, 리드 증폭기(RA)에서 증폭되어 입출력 버퍼(Buf)에서 출력된다(Dout). 반대로, 입력 데이터(Din)는 입출력 버퍼(Buf)를 통해 라이트 증폭기(WA)에서 증폭되고, 데이터 버스선(DB, /DB)으로부터 비트선(BL, /BL 및 BLM, /BLM)을 통해 메모리 셀(Ta 내지 Td)에 전하로서 축적됨으로써 기억된다.

비트선(BL, /BL, BLM, /BLM)에 접속해야 할 메모리 셀(Ta 내지 Td)의 선택은 커맨드 신호(CMD)를 받은 로우[행(行)]계 제어 회로(RC)로부터의 활성 신호(ACT)와 프리차지 신호(PRE)에 의해 워드 디코더(WD)를 활성화 및 비활성화하고, 워드선(WL, WLM)을 상승시켜 행한다. 또한 감지 증폭기(SA, SAM)는 감지 증폭기 신호 회로(SC)가 활성 신호(ACT)와 프리차지 신호(PRE)에 기초하여 감지 증폭기(SA, SAM)의 활성화 신호(LE)를 제어하여 활성화 및 비활성화된다. 더욱이 컬럼 스위치(TN1 내지 TN4)는 로우계 제어 신호(RC)로부터의 커맨드 신호(CMD)에 의해 컬럼[열(列)]계 제어 회로(CC)가 제어 신호(ACL)를 출력하고, 그것을 받아 컬럼 스위치 신호 회로(CS)가 스위치 신호(CL, CLM)를 제어함으로써 도통 혹은 비도통으로 된다.

도 10은 독출 동작의 파형도를 도시하고, 도 11은 기록 동작의 파형도를 도시한다. 커맨드 신호(CMD)에 의해 로우계 제어 회로(RC)가 기동하여 활성 신호(ACT)를 출력한다. 이 신호(ACT)에 의해 워드 디코더(WD)로부터의 워드선(WL)이 선택되고, 메모리 셀(Tc, Td)이 비트선(BL, BLM)에 접속되어 축적 전하가 비트선(BL, BLM)에 재분배된다. 여기까지는 독출 동작과 기록 동작에서 공통이다.

우선, 독출 동작에 대하여 설명한다. 축적 전하의 재분배에 의해 이퀄라이즈 상태에 있던 비트선(BL, /BL)은 점차로 전위차를 갖게 된다(이 기간을 기간 ①이라 한다). 또한, 비트선(BLM, /BLM)에 대해서도 동일한 동작이기 때문에, 이하의 설명은 생략한다. 기간 ①이란 이 전위차가 감지 증폭기(SA)의 증폭 감도에 도달하기까지의 기간을 가리킨다. 이 때의 전위차는 수십 mV 정도이다. 기간 ①의 종료에 뒤 이어서 감지 증폭기(SA)의 활성화 신호(LE)가 하이 레벨로 설정되고, 감지 증폭기(SA)를 구동시켜 비트선(BL, /BL)을 증폭시킨다(이 기간을 기간 ②라고 한다). 증폭의 완료를 기다렸다가 제어 신호(ACL)를 하이 레벨로 설정하고 스위치 신호(CL)를 하이 레벨로 기동시켜 데이터 버스선(DB, /DB)에 데이터를 독출한다(이 기간을 기간 ③이라 한다). 여기서 스위치 신호(CL)가 하이 레벨로 설정되어 있는 시간은 비트선(BL, /BL)으로부터 데이터 버스선(DB, /DB)으로의 데이터의 독출에 필요한 시간으로서 최적화되어 있으며, 컬럼계 제어 회로(CC)에 의해 설정되어 있는 시간이다.

다음에, 기록 동작이다. 기간 ①이 개시되고, 메모리 셀(Ta, Tc)과 비트선(BL, /BL)이 접속되어 있는 상태에서 메모리 셀(Tc)이 선택되면, 스위치 신호(CL)가 하이 레벨로 설정되고 데이터 버스선(DB, /DB)을 비트선(BL, /BL)에 접속한다. 그리고 기록 증폭기(WA)에 의한 기록이 개시된다. 이 기록 기간은 스위치 신호(CL)를 설정하여 행하기 때문에, 독출 동작에 있어서의 기간 ③에 해당한다. 기록 데이터는 기존 데이터를 반대하지 않으면 안되는 경우도 있고, 기간 ②가 개시되기 전에 감지 증폭기(SA)에서의 증폭 감도에 도달할 필요성도 있으므로, 신속한 기록이 필요하게 된다. 또한 기록 증폭기(WA)가 구동해야 할 부하도 데이터 버스선(DB, /DB)과 비트선(BL, /BL) 양쪽이므로 부하가 커지게 된다. 기간 ②의 개시 전에 비트선(BL, /BL)에 대한 데이터의 기록이 완료되도록 기록 증폭기(WA)의 구동 능력을 충분히 크게 설정할 필요가 있다. 여기서, 스위치 신호(CL)의 설정 시간(기간 ③)은 컬럼계 제어 회로(CC)에 의해 설정되어 있기 때문에 시간이 고정되어 있고, 기간 ③의 종료 전에 기간 ②가 개시되는 경우가 있다.

또한, 기록 동작에 있어서, 기록 대상 이외의 비트선(BLM, /BLM)은 전술한 독출 동작을 행한다.

그러나, 기록 사이클에 있어서, 기록 증폭기(WA)는 셀 축적 전하의 독출 기간(도 11에 있어서 기간 ①) 내에 데이터 버스선(DB, /DB)을 통해 비트선(BL, /BL)에 데이터를 기록할 필요가 있다. 즉, 기간 ①이라고 하는 단시간에 데이터 버스선(DB, /DB)과 비트선(BL, /BL)을 소정 전압까지 구동시킬 필요가 있다. 따라서, 기록 증폭기(WA)의 구동 능력은 충분히 크게 해 둘 필요가 있다. 이 때문에, 기록 증폭기(WA)의 칩 점유 면적이 너무 커지는 동시에 전류 소비도 커져버리게 되어 반도체 집적 회로 장치에 있어서의 고집적화 및 저소비 전력화에 대한 장해가 될 우려가 있다.

또한, 비트선(BL, /BL)에 기록된 데이터는 비트선의 증폭 기간(도 11에 있어서 기간 ②)에 감지 증폭기(SA)에 의해 최대 진폭까지 증폭된다. 독출 동작에 있어서는 그 후에 비트선(BL, /BL)을 데이터 버스선(DB, /DB)에 접속하여 증폭 전압을 확실하게 데이터 버스선(DB, /DB)으로 독출하기 위한 독출 기간(도 10에 있어서 기간 ③)을 확보할 필요가 있다. 이 기간은 컬럼계 제어 회로(CC)에 의해 설정되어 있다. 그런데, 기록 사이클에 있어서는 기간 ① 내에 기간 ③을 개시하여 기록 동작을 행하게 된다. 기간 ③의 길이는 컬럼계 제어 회로(CC)에 의해 고정적으로 설정되어 있기 때문에, 기록 사이클에 있어서는 기간 ③의 후반부와 기간 ②의 전반부가 중복되는 경우가 있다. 따라서, 감지 증폭기(SA)가 담당해야 할 부하는 비트선(BL, /BL)뿐만 아니라 데이터 버스선(DB, /DB)도 포함하게 되어 구동해야 할 부하는 커지게 된다. 액세스 타임의 제약 때문에 감지 증폭기(SA)는 비트선(BL, /BL)을 소정 시간 내에 증폭하지 않으면 안되므로, 부하가 커진 경우의 대응으로서 기간 ① 내의 기간 ③에서 독출시보다 큰 전위차를 비트선(BL, /BL)에 기록할 필요가 있다. 한편, 기간 ①은 셀로부터의 축적 전하가 비트선(BL, /BL)에 재분배된 상태이며 감지 증폭기(SA)가 활성화되기 전이기 때문에, 인접하는 비트선(BLM, /BLM)의 전위차는 미소하고(수십 mV 정도), 또한 유동(floating) 상태이다. 따라서, 기록 대상의 비트선(BL, /BL)에 있어서의 급격한 전위 변동에 의해 인접 비트선(BLM, /BLM) 사이의 용량 커플링을 통해 인접 비트선(BLM, /BLM)이 전압 변동을 받아들일 우려가 있다. 더구나, 비트선(BLM, /BLM)에는 미소한 전위차 밖에 없다. 그 때문에 비트선(BLM, /BLM)의 전위 관계가 용량 커플링에 의한 노이즈로 반전되어 버릴 우려가 있다.

반도체 집적 회로 장치의 고집적화 및 고속화의 진전에 동반하여, 기록 증폭기(WA)의 구동 능력 확보에 필요한 칩 점유 면적의 증대 및 인접 비트선(BLM, /BLM)에 대한 노이즈의 영향은 심각한 문제가 된다. 또한, 고집적화에 동반하여 요구되는 저소비 전류 동작에 대한 장해도 큰 문제가 된다.

본 발명은 상기 종래 기술의 문제점을 해소하기 위해서 이루어진 것으로, 기억 셀에 데이터를 기록하는 동작을 비트선에서의 증폭이 가능한 전압을 비트선에 입력한 후, 비트선에 데이터를 입력하는 경로를 차단하여 비트선 전압을 증폭한다고 하는 2단계로 행함으로써, 데이터 기록시의 저소비 전류 동작 또는 고속 동작 및 기록 동작에 의한 노이즈의 발생을 저감시켜 안정 동작을 도모할 수 있는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 원리 설명도.

도 2는 제1 실시 형태의 메모리 셀부를 도시하는 회로 블럭도.

도 3은 제1 실시 형태의 주요부를 도시하는 회로도.

도 4는 제1 실시 형태의 주요부의 동작을 도시하는 파형도.

도 5는 제2 실시 형태의 메모리 셀부를 도시하는 회로 블럭도.

도 6은 제2 실시 형태의 주요부를 도시하는 회로도.

도 7은 제2 실시 형태의 주요부의 동작을 도시하는 파형도.

도 8은 제1 및 제2 실시 형태의 메모리 셀부에의 기록 동작을 도시하는 파형도.

도 9는 종래 기술의 메모리 셀부를 도시하는 회로 블럭도.

도 10은 종래 기술의 메모리 셀부로부터의 독출 동작을 도시하는 파형도.

도 11은 종래 기술의 메모리 셀부에의 기록 동작을 도시하는 파형도.

〈도면의 주요 부분에 대한 부호의 설명〉

1, 52 : 커맨드 래치 회로

2, 3, 8, 51 : 타이밍 조정 회로

4 : 출력 버퍼 회로

5 : 펄스 출력 회로

6 : 논리 회로

7 : 디코딩 회로

CS1, CS2 : 컬럼 스위치 신호 회로부

M1, M2 : 제1 및 제2 실시 형태의 메모리 셀부

SC1, SC2 : 감지 증폭기 신호 회로부

BL, /BL, BLM, /BLM : 비트선

DB, /DB : 데이터 버스선

TN1, TN2, TN3, TN4 : 컬럼 스위치

ACL : 컬럼계 제어 회로로부터의 제어 신호

ACT : 활성 신호

CL, CLM : 스위치 신호

CMD : 커맨드 신호

EDC1, EDC2 : 제어 신호

LE : 감지 증폭기 활성화 신호

PRE : 프리차지 신호

TA, TB, TC, TD : 타이밍 신호

상기 목적을 달성하기 위해서, 청구항 1에 관한 반도체 집적 회로 장치는 기억 셀과, 기억 셀에 접속되고 기억 셀과의 사이에서 데이터의 독출/기록을 행하는 비트선을 구비하는 반도체 집적 회로 장치에 있어서, 기억 셀에 데이터를 기록하기 위하여, 비트선에 데이터를 입력하는 기록 증폭기와, 기록 증폭기와 비트선을 접속하는 스위치부와, 비트선에 입력된 전압을 증폭하는 감지 증폭기를 구비하고, 기억 셀에 데이터를 기록할 때, 기록 증폭기에 의해 비트선에 데이터를 입력한 후, 스위치부를 비도통시킨 다음에 감지 증폭기를 활성화하는 것을 특징으로 한다.

청구항 1의 반도체 집적 회로 장치에서는 기억 셀에 데이터를 기록할 때, 스위치부를 도통하여 기록 증폭기에 의해 비트선에 데이터를 입력한 후, 스위치부를 비도통시킨 다음에 감지 증폭기를 활성화하여 비트선 상에 입력된 데이터 전압을증폭한다.

도 1에 원리 설명도를 도시한다. 스위치부의 도통 신호는 감지 증폭기의 활성화 신호와 함께, 논리 하이 레벨을 활성 상태로 하는 신호이다. 스위치부의 도통 신호는 하이 레벨의 기간에만 스위치부를 도통 상태로 한다. 감지 증폭기의 활성화 신호는 하이 레벨의 기간에만 감지 증폭기를 활성화 상태로 한다. 양 신호의 활성 기간인 하이 레벨 기간의 전환은 시간 T의 시간차가 설정되어 있다. 따라서, 스위치부가 도통 상태인 채로 감지 증폭기가 활성화되는 일없이, 스위치부가 비도통으로 된 후에 감지 증폭기가 활성화되는 동작 시퀀스를 구성한다.

또한, 청구항 2에 관한 반도체 집적 회로 장치는 청구항 1에 기재된 반도체 집적 회로 장치에 있어서, 도통 상태의 스위치부를 매개로 비트선에 입력되는 전압이 소정 전압값에 도달한 후, 스위치부는 비도통되는 것이 바람직하다.

더욱이, 청구항 3에 관한 반도체 집적 회로 장치는 청구항 2에 기재된 반도체 집적 회로 장치에 있어서, 이 소정 전압값이 감지 증폭기의 증폭 감도의 전압값 이상인 것이 바람직하다.

이에 의해 기록 증폭기에 의해 도통 상태의 스위치부를 매개로 비트선에 입력되는 데이터는 스위치부를 비도통으로 한 후 감지 증폭기에 의해 증폭되어 기억셀에 기록해야 할 전압값까지 증폭된다. 즉, 기록 증폭기는 감지 증폭기가 증폭할 수 있는 전압값까지 비트선 전압을 입력하고, 그 후의 동작은 비트선 전압을 증폭하는 감지 증폭기에 의한 통상의 독출 동작으로 행한다고 하는 2단계의 동작으로 기록을 행할 수 있다. 따라서, 기록 증폭기가 입력하여야 할 전압값은 한정되고,기록 증폭기의 구동 능력을 필요 최소한으로 저감할 수 있기 때문에, 기록 증폭기의 회로 규모가 작아지고 칩 상의 점유 면적을 압축할 수 있는 동시에, 전류 소비를 저감할 수 있다. 반도체 집적 회로 장치의 고집적화 및 저소비 전류 동작에 기여하는 바가 크다. 이때, 기록 증폭기가 입력하여야 할 비트선 전압의 최소값은 감지 증폭기의 증폭 감도의 전압이며, 이 전압값을 필요 최소한 전압으로서 설정해 주면, 기록 증폭기의 구동 능력을 필요 최소한으로 설정할 수 있다. 기록 증폭기가 이 전압값 이상을 입력하면, 비트선 전압의 증폭을 확실하게 행할 수 있고, 기억 셀에 확실하게 데이터를 기록할 수 있다.

또한, 기록 증폭기에 의해 비트선에 기록하는 전압값은 감지 증폭기의 증폭 감도의 전압 등의 소정 전압값으로 제한되기 때문에, 이 기록 동작에 기인하는 비트선의 전압 천이량도 작게 할 수 있다. 따라서, 인접하는 기억 셀 혹은 비트선에서의 용량 결합에 의한 노이즈는 작게 할 수 있고, 기록 동작에 의한 데이터의 반전 에러를 방지할 수 있다.

더욱이, 스위치부를 비도통으로 한 후에 감지 증폭기에 의해 비트선 전압을 증폭하는 동작은 통상의 독출 동작에 있어서의 감지 증폭기의 증폭 동작과 동일한 동작이다. 또한, 기록시의 비트선에 입력하는 전압값은 한정할 수 있고 필요 최소한의 구동 능력의 기록 증폭기로 행할 수 있다. 따라서, 회로 규모를 한정하여 소점유 면적과 저소비 전류를 확보한 기록 증폭기를 사용하면서, 기록 동작을 독출 동작에 삽입할 수 있다. 즉, 기록 동작 사이클을 독출 동작 사이클과 동일 사이클로 실현할 수 있다.

또한, 청구항 4에 관한 반도체 집적 회로 장치는 청구항 1에 기재된 반도체 집적 회로 장치에 있어서, 감지 증폭기 활성화 회로를 구비하며, 스위치부의 비도통 제어는 감지 증폭기 활성화 회로로부터의 비도통 지시 신호에 기초하여 행해지는 것을 특징으로 하고, 청구항 5에 관한 반도체 집적 회로 장치는 청구항 4에 기재된 반도체 집적 회로 장치에 있어서, 비도통 지시 신호로부터 감지 증폭기의 활성화 신호로의 신호 경로에 타이밍 조정 회로를 구비하여, 감지 증폭기의 활성화 타이밍을 스위치부의 비도통 타이밍에 대하여 소정 타이밍 지연시키는 것을 특징으로 한다.

또한, 청구항 6에 관한 반도체 집적 회로 장치는 청구항 1에 기재된 반도체 집적 회로 장치에 있어서, 스위치부의 스위칭 제어 회로를 구비하며, 감지 증폭기의 활성화 제어는 스위칭 제어 회로로부터의 활성화 지시 신호에 기초하여 행해지는 것을 특징으로 하고, 청구항 7에 관한 반도체 집적 회로 장치는 청구항 6에 기재된 반도체 집적 회로 장치에 있어서, 활성화 지시 신호로부터 감지 증폭기의 활성화 신호로의 신호 경로에 타이밍 조정 회로를 구비하여, 감지 증폭기의 활성화 타이밍을 스위치부의 비도통 타이밍에 대하여 소정 타이밍 지연시키는 것을 특징으로 한다.

청구항 4 및 5의 반도체 집적 회로 장치에서는 감지 증폭기 활성화 회로로부터 스위치부의 비도통 지시 신호가 출력되고 있으며, 이 신호에 의해 스위치부의 비도통 제어가 행하여진다. 이 때 감지 증폭기 활성화 회로에서는 비도통 지시 신호로부터 감지 증폭기의 활성화 신호를 생성하고 있으며, 신호 경로에 타이밍 조정회로를 구비하여 감지 증폭기의 활성화 타이밍을 스위치부의 비도통 타이밍에 대하여 소정 타이밍만큼 지연시킨다.

청구항 6 및 7의 반도체 집적 회로 장치에서는 스위치부의 스위칭 제어 회로로부터 감지 증폭기의 활성화 지시 신호가 출력되고 있으며, 이 신호에 의해 감지 증폭기의 활성화 제어가 행하여진다. 활성화 지시 신호로부터 감지 증폭기의 활성화 신호에 이르는 신호 경로 중에 타이밍 조정 회로를 구비하여 감지 증폭기의 활성화 타이밍을 스위치부의 비도통 타이밍에 대하여 소정 타이밍만큼 지연시킨다.

이에 의해, 스위치부의 비도통 동작과 감지 증폭기의 활성화와의 사이에 소정 타이밍의 시간차가 확실하게 확보되기 때문에, 확실하게 스위치부를 비도통으로 한 후에 감지 증폭기를 활성화할 수 있다.

또한, 청구항 8에 관한 반도체 집적 회로 장치는 청구항 1에 기재된 반도체 집적 회로 장치에 있어서, 소정 시간 폭의 펄스 신호를 출력하는 스위치부의 스위칭 제어 회로를 구비하며, 펄스 신호에 의해 스위치부를 도통하는 것을 특징으로 한다.

청구항 8의 반도체 집적 회로 장치에서는 스위치부의 스위칭 제어 회로로부터의 소정 시간 폭의 펄스 신호에 의해 스위치부가 도통한다.

이에 의해, 비트선에의 기록 전압이 감지 증폭기에 의한 증폭에 필요하게 되는 최소한의 전압값이 되도록 펄스 신호를 조정할 수 있으며, 기록 증폭기에 의해 비트선에 데이터를 입력하는 동작을 필요 최소한으로 한정할 수 있다. 기록 증폭기의 구동 능력을 필요 최소한으로 할 수 있고, 반도체 집적 회로 장치의 고집적화,저소비 전류 동작에 기여하는 바가 크다.

또한, 청구항 9에 관한 반도체 집적 회로 장치는 청구항 1 내지 8의 적어도 어느 한 항에 기재된 반도체 집적 회로 장치에 있어서, 기억 셀의 선택 및 기억 셀로부터의 데이터의 독출/기록의 구별이 하나의 커맨드 입력에 의해 행해지는 것이 바람직하다.

더욱이, 청구항 10에 관한 반도체 집적 회로 장치는 청구항 9에 기재된 반도체 집적 회로 장치에 있어서, 기억 셀은 용량 소자를 구비하고 있고, 용량 소자에 대한 전하 축적의 유무에 의해 데이터를 기억하는 것이 바람직하다.

이하, 본 발명의 반도체 집적 회로 장치에 대하여 구체화한 실시 형태를 도 2 내지 도 8에 기초하여 도면을 참조하면서 상세히 설명한다. 도 2는 제1 실시 형태의 메모리 셀부를 도시하는 회로 블럭도이다. 도 3은 제1 실시 형태의 주요부를 도시하는 회로도이다. 도 4는 제1 실시 형태의 주요부의 동작을 도시하는 파형도이다. 도 5는 제2 실시 형태의 메모리 셀부를 도시하는 회로 블럭도이다. 도 6은 제2 실시 형태의 주요부를 도시하는 회로도이다. 도 7은 제2 실시 형태의 주요부의 동작을 도시하는 파형도이다. 도 8은 제1 및 제2 실시 형태의 메모리 셀부에의 기록 동작을 도시하는 파형도이다.

도 2에 도시하는 제1 실시 형태의 메모리 셀부(M1)는 도 9에 도시하는 종래 기술의 메모리 셀부(M1000)의 감지 증폭기 신호 회로부(SC)와 컬럼 스위치 신호 회로부(CS) 대신에, 감지 증폭기 신호 회로부(SC1)와 컬럼 스위치 신호 회로부(CS1)를 구비한다. 컬럼 스위치 신호 회로부(CS1)는 감지 증폭기 신호 회로부(SC1)로부터의 제어 신호(EDC1)에 의해 제어된다. 제어 신호(EDC1)는 스위치 신호(CL, CLM)를 제어하여 컬럼 스위치(TN1 내지 TN4)를 비도통 상태로 제어하는 비도통 지시 신호이다.

도 3에 도시하는 제1 실시 형태의 주요부 회로도는 감지 증폭기 신호 회로부(SC1)와 컬럼 스위치 신호 회로부(CS1)의 내부 회로예이다.

감지 증폭기 신호 회로부(SC1)는 커맨드 신호(CMD)에 기초하여 로우계 제어 회로(RC)에서 출력되는 활성 신호(ACT)와 프리차지 신호(PRE)를 입력으로 한다. 이들 입력 신호(ACT, PRE)는 커맨드 래치 회로(1)에 입력된다. 커맨드 래치 회로(1)는 2개의 2입력 NOR 게이트의 각각의 출력 신호가 다른 쪽의 입력 단자에 피드백되어 래치 회로를 구성한다. 커맨드 래치 회로(1)의 출력 신호는 활성 신호(ACT)가 입력되는 NOR 게이트로부터 인버터 게이트에 의해 반전되어 단자(N11)에 출력된다. 단자(N11)는 소정 짝수 단수의 인버터 열 등으로 구성되는 타이밍 조정 회로(2)를 통해 제어 신호(EDC1)를 출력한다. 제어 신호(EDC1)는 타이밍 조정 회로(3), 출력 버퍼 회로(4)를 통해 감지 증폭기 활성화 신호(LE)를 출력한다. 더욱이 제어 신호(EDC1)는 컬럼 스위치 신호 회로부(CS1)에 출력된다.

감지 증폭기 신호 회로부(SC1)에서는 커맨드 래치 회로(1)에 있어서 정논리(正論理)의 활성 신호(ACT)가 입력됨으로써 단자(N11)가 하이 레벨로 설정되고, 감지 증폭기(SA)의 활성화 동작을 행한다. 활성 신호(ACT)의 입력으로부터 타이밍 조정 회로(2)에 의한 타이밍 시간(TA)과 타이밍 조정 회로(3)에 의한 타이밍 시간(TC)을 가산한 TA+TC 시간 후, 감지 증폭기(SA)의 활성화 신호(LE)가 출력된다. 감지 증폭기(SA)의 비도통 타이밍은 정논리의 프리차지 신호(PRE)의 입력으로부터 타이밍 시간 TA+TC의 경과 후이다.

컬럼 스위치 신호 회로부(CS1)는 커맨드 신호(CMD)에 기초하여 컬럼계 제어 회로(CC)로부터 출력되는 제어 신호(ACL)를 입력으로 한다. 이 입력 신호(ACL)는 펄스 출력 회로(5)에 입력된다. 펄스 출력 회로(5)에서는 커맨드 래치 회로(1)와 마찬가지로, NOR 게이트로 구성되는 래치 회로와 인버터 게이트를 갖는 커맨드 래치 회로(52)와 타이밍 조정 회로(51)를 구비한다. 타이밍 조정 회로(51)는 제어 신호(ACL)로부터 타이밍 시간(TB)의 지연 신호를 생성하고, 이 지연 신호는 제어 신호(ACL)와 마찬가지로 커맨드 래치 회로(52)에의 입력 신호가 된다. 논리 회로(6)는 펄스 출력 회로(5)의 출력 단자(N13)로부터의 신호와 제어 신호(EDC1)의 반전 신호 사이의 논리적 신호를 출력 단자(N14)에 출력한다. 이 출력 단자(N14)는 디코딩 회로(7)에 입력되고, 어드레스 신호에 의해 디코드 된 메모리 셀(Ta 내지 Td)을 선택하는 스위치 신호(CL, CLM)를 출력한다.

컬럼 스위치 신호 회로부(CS1)에서는 정(正)의 펄스 신호로서 제어 신호(ACL)가 입력되면, 타이밍 조정 회로(51)에서 설정되는 타이밍 시간(TB)의 펄스 폭을 갖는 신호가 펄스 출력 회로(5)로부터 단자(N15)에 출력된다. 여기서, 제어 신호(ACL)의 펄스 폭이 타이밍 시간(TB)에 비하여 짧은 경우에는 단자(N13)에 출력되는 펄스 신호의 펄스 폭은 타이밍 시간(TB)이 되고, 제어 신호(ACL)의 펄스 폭이 타이밍 시간(TB)에 비하여 긴 경우에는 단자(N13)에 출력되는 펄스 신호의 펄스 폭은 제어 신호(ACL)의 펄스 폭이 된다. 단자(N13)에 출력되는 정의 펄스 신호는 제어 신호(EDC1)가 출력되지 않은 상태(로우 레벨)에서는 그대로 단자(N14)에 전파되고, 디코딩 회로(7)를 통해 소정 어드레스에 대응하는 스위치 신호(CL, CLM)를 출력한다.

도 4에는 기록시에 있어서의 제1 실시 형태의 감지 증폭기 신호 회로부(SC1)와 컬럼 스위치 신호 회로부(CS1)로 이루어지는 주요부의 동작 파형도를 도시한다. 커맨드 신호(CMD)로서 기록 신호가 입력되면, 로우계 제어 회로(RC)로부터 활성 신호(ACT)가 정의 펄스 신호로서 출력되고, 감지 증폭기 신호 회로부(SC1)에 입력된다. 커맨드 래치 회로(1)는 신호(ACT)를 래치하여 출력 단자(N11)를 하이 레벨로 설정한다. 출력 단자(N11)에 출력된 신호는 타이밍 조정 회로(2)에 의해 타이밍 시간(TA) 후, 하이 레벨의 제어 신호(EDC1)를 출력한다. 더욱이 제어 신호(EDC1)로부터 타이밍 조정 회로(3)에서 설정되는 타이밍 시간(TC)의 경과 후, 출력 버퍼 회로(4)를 통해 감지 증폭기 활성화 신호(LE)가 출력된다.

한편, 커맨드 신호(CMD)는 동시에 컬럼계 제어 회로(CC)에도 입력되고, 활성 신호(ACT)에 뒤이어 컬럼계 제어 회로(CC)로부터 정의 펄스 신호로서 제어 신호(ACL)가 출력된다. 제어 신호(ACL)는 컬럼 스위치 신호 회로부(CS1)의 펄스 출력 회로(5)에 입력된다. 커맨드 래치 회로(52)를 설정함과 동시에, 타이밍 조정 회로(51)에도 입력되고, 타이밍 시간(TB)의 지연 시간을 갖는 펄스 신호를 단자(N15)에 생성한다. 단자(N15)에 출력되는 지연 펄스 신호에 의해 커맨드 래치 회로(52)는 리셋되어 단자(N13)에 정의 펄스 신호를 출력한다. 이 펄스 신호의 펄스 폭은 타이밍 조정 회로(51)에서 설정되는 타이밍 시간(TB)이 된다. 단자(N13)에 출력된펄스 신호는 논리 회로(6)에 입력되고 제어 신호(EDC1)의 반전 신호와의 사이에서 논리곱 된다. 즉, 활성 신호(ACT)에 이어지는 제어 신호(ACL)에 의해, 하이 레벨의 펄스 폭이 타이밍 시간(TB)이 되는 펄스 신호가 활성 신호(ACT)의 입력으로부터 제어 신호(EDC1)의 출력까지의 타이밍 시간(TA) 내에 단자(N13)에 출력되면, 논리 회로(6)의 출력 단자(N14)에는 단자(N13)와 동일한 펄스 신호를 얻을 수 있다. 이것은 단자(N13)에 펄스 신호가 출력되고 있는 기간에는 단자(N11)로부터의 하이 레벨 신호가 전파되어 와 있지 않기 때문에 제어 신호(EDC1)가 로우 레벨 신호를 유지하기 때문이다. 단자(N14)의 펄스 신호는 디코더 회로(7)를 통해 스위치 신호(CL, CLM)로서 출력된다. 이 펄스 신호(CL, CLM)에 의해 컬럼 스위치(TN1 내지 TN4)가 도통하고, 데이터 버스선(DB, /DB)과 비트선(BL, /BL, BLM, /BLM)을 접속하여 기록 증폭기(WA)에서 기록 데이터를 비트선(BL, /BL, BLM, /BLM)에 입력한다.

여기서, 타이밍 조정 회로(51)의 타이밍 시간(TB)을 길게 설정하면, 단자(N13)의 펄스 신호도 이것에 따라서 길어진다. 단자(N13)의 펄스 신호의 종료 타이밍이, 활성 신호(ACT)의 입력으로부터 제어 신호(EDC1)의 출력까지의 타이밍 시간(TA) 내에 들어가 있으면, 단자(N13)의 펄스 신호의 신장에 비례하여 단자(N14), 나아가서는 스위치 신호(CL, CLM)의 펄스 폭도 길게 설정할 수 있다. 이 경우, 보다 긴 시간에 걸쳐 컬럼 스위치(TN1 내지 TN4)가 도통하고, 데이터 버스선(DB, /DB)과 비트선(BL, /BL, BLM, /BLM)을 접속하여, 기록 증폭기(WA)로부터의 기록 데이터를 비트선(BL, /BL, BLM, /BLM)에 입력할 수 있다.

더욱이, 타이밍 시간(TB)을 길게 하면, 단자(N13)의 펄스 신호는 길어지지만, 활성 신호(ACT)의 입력으로부터의 타이밍 시간(TA)의 종료 시점에서 제어 신호(EDC1)가 하이 레벨이 되고, 논리 회로(6)의 출력 단자(N14)의 신호를 로우 레벨로 고정한다. 따라서, 단자(N14)에 나타나는 펄스 신호는 활성 신호(ACT)의 입력으로부터의 타이밍 시간(TA)으로 제한된다. 이 경우에도, 감지 증폭기(SA)의 활성화 신호(LE)의 출력 타이밍은 스위치 신호(CL, CLM)의 종료로부터 타이밍 시간(TC)이 경과된 후이며, 스위치 신호(CL, CLM)의 종료로부터 타이밍 시간(TC)의 시간 여유를 가지며 감지 증폭기(SA)의 활성화 신호(LE)가 상승한다. 또한 어느 경우도 감지 증폭기(SA)의 활성화 신호(LE)는 활성 신호(ACT)의 입력으로부터 타이밍 시간 TA+TC의 시간으로 기동한다.

또한, 도 4에는 도시되어 있지 않지만, 활성 신호(ACT)에 대한 제어 신호(ACL)의 출력이 지연되는 경우나, 감지 증폭기(SA)의 활성화 신호(LE)의 출력 타이밍 시간(TA)이 단축되는 경우 등에도, 스위치 신호(CL, CLM)의 하강과 감지 증폭기(SA)의 활성화 신호(LE)의 상승 동안에 타이밍 시간(TC)이 확실하게 확보된다.

이 밖에도, 타이밍 조정 회로(2, 3, 51)에 있어서의 타이밍 시간(TA, TC, TB)을 적절히 조정하여 최적의 동작을 설정하는 것이 가능하다.

제1 실시 형태에 따르면, 컬럼 스위치(TN1 내지 TN4)의 비도통 동작과, 감지 증폭기(SA)의 활성화 사이에 타이밍 시간(TC) 이상의 시간차가 확실하게 확보되기 때문에, 컬럼 스위치(TN1 내지 TN4)를 비도통으로 한 후에 감지 증폭기(SA)를 활성화할 수 있다.

또한, 비트선(BL, /BL, BLM, /BLM)에의 기록 전압이 감지 증폭기(SA)의 증폭에 필요한 최소한의 전압값이 되도록 스위치 신호(CL, CLM)의 펄스 폭을 타이밍 시간(TB)으로 조정할 수 있으며, 기록 증폭기(WA)에 의한 비트선(BL, /BL, BLM, /BLM)에의 데이터 입력 동작을 필요 최소한으로 한정할 수 있다. 기록 증폭기(WA)의 구동 능력을 필요 최소한으로 할 수 있고, 반도체 집적 회로 장치의 고집적화, 저소비 전류화에 기여하는 것이다.

또한, 감지 증폭기(SA)의 활성화 신호(LE)는 활성 신호(ACT)의 입력으로부터 타이밍 시간 TA+TC의 시간으로 고정되어 있고, 이 시간을 독출 시간으로서 최적화해 두면, 기록 동작은 독출 동작 속에 삽입시킬 수 있다.

도 5에 도시하는 제2 실시 형태의 메모리 셀부(M2)는 도 9에 도시하는 종래 기술의 메모리 셀부(M1000)의 감지 증폭기 신호 회로부(SC)와 컬럼 스위치 신호 회로부(CS) 대신에, 감지 증폭기 신호 회로부(SC2)와 컬럼 스위치 신호 회로부(CS2)를 구비한다. 제2 실시 형태에서는 제1 실시 형태와는 반대로, 감지 증폭기 신호 회로부(SC2)는 컬럼 스위치 신호 회로부(CS2)로부터의 제어 신호(EDC2)에 의해 제어된다. 제어 신호(EDC2)는 감지 증폭기 활성화 신호(LE)를 제어하여 감지 증폭기를 활성화 상태로 하는 활성화 지시 신호이다.

도 6에 도시하는 제2 실시 형태의 주요부 회로도는 감지 증폭기 신호 회로부(SC2)와 컬럼 스위치 신호 회로부(CS2)의 내부 회로예이다.

감지 증폭기 신호 회로부(SC2)는 커맨드 신호(CMD)에 기초하여 로우계 제어 회로(RC)로부터 출력되는 활성 신호(ACT)와 프리차지 신호(PRE)를 입력으로 한다. 이들 입력 신호(ACT, PRE)는 제1 실시 형태의 감지 증폭기 신호 회로부(SC1)와 마찬가지로, 커맨드 래치 회로(1)에 입력되고, 그 출력 신호는 단자(N21)로부터 출력된다. 단자(N21)의 신호는 타이밍 조정 회로(2)를 통해 타이밍 시간(TA)의 지연 시간을 부가 받아 단자(N22)에 출력된다. 단자(N22)로부터의 신호와 컬럼 스위치 신호 회로부(CS2)로부터의 제어 신호(EDC2)는 논리곱 연산을 행하는 논리 회로(6)에 입력되고 단자(N27)에 연산 결과가 출력된다. 이 단자(N27)는 타이밍 조정 회로(3), 출력 버퍼 회로(4)를 통해 감지 증폭기 활성화 신호(LE)를 출력한다.

감지 증폭기 신호 회로부(SC2)에서는 커맨드 래치 회로(1)에 있어서 정논리(正論理)의 활성 신호(ACT)가 입력됨으로써 단자(N21)가 하이 레벨로 설정되고, 감지 증폭기(SA)의 활성화 동작을 행한다. 활성 신호(ACT)의 입력으로부터 타이밍 조정 회로(2)에 의한 타이밍 시간(TA)과 타이밍 조정 회로(3)에 의한 타이밍 시간(TC)을 가산한 TA+TC 시간 후, 감지 증폭기(SA)의 활성화 신호(LE)가 출력된다. 이 때, 제어 신호(EDC2)로서 하이 레벨 신호가 입력되면 단자(N27)는 로우 레벨로 고정되고 감지 증폭기(SA)의 활성화 신호(LE)가 차단된다(도 7, 참조). 감지 증폭기(SA)의 비도통 타이밍은 정논리의 프리차지 신호(PRE)의 입력으로부터 타이밍 시간 TA+TC의 경과 후이다.

컬럼 스위치 신호 회로부(CS2)는 커맨드 신호(CMD)에 기초하여 컬럼계 제어 회로(CC)로부터 출력되는 제어 신호(ACL)를 입력으로 한다. 이 입력 신호(ACL)는 제1 실시 형태의 컬럼 스위치 신호 회로부(CS1)와 마찬가지로 펄스 출력 회로(5)에 입력된다. 펄스 출력 회로(5)로부터의 출력 단자(N23)는 타이밍 조정 회로(8)에 입력된다. 출력 단자는 제어 신호(EDC2)이다. 제어 신호(EDC2)는 디코딩 회로(7)에입력되어 어드레스 신호에 의해 디코드 된 메모리 셀(Ta 내지 Td)이 접속되는 비트선(BL, /BL, BLM, /BLM)을 선택하는 스위치 신호(CL, CLM)로서 출력된다. 더욱이 제어 신호(EDC2)는 감지 증폭기 신호 회로부(SC2)에 입력된다.

컬럼 스위치 신호 회로부(CS2)에서는 정의 펄스 신호로서 제어 신호(ACL)가 입력되면, 타이밍 시간(TB)의 펄스 폭을 갖는 신호가 단자(N23)에 출력된다. 여기서, 제어 신호(ACL)의 펄스 폭이 타이밍 시간(TB)에 비하여 짧은 경우에는 단자(N23)에 출력되는 펄스 신호의 펄스 폭은 타이밍 시간(TB)이 되고, 제어 신호(ACL)의 펄스 폭이 타이밍 시간(TB)에 비하여 긴 경우에는 단자(N23)에 출력되는 펄스 신호의 펄스 폭은 제어 신호(ACL)의 펄스 폭이 된다. 단자(N23)에 출력되는 정의 펄스 신호는 타이밍 조정 회로(8)에서 타이밍 시간(TD)의 지연을 받아 제어 신호(EDC2)로서 출력된다.

도 7에는 기록시에 있어서의 제2 실시 형태의 감지 증폭기 신호 회로부(SC2)와 컬럼 스위치 신호 회로부(CS2)로 이루어지는 주요부의 동작 파형도를 도시한다. 커맨드 신호(CMD)로서 기록 신호가 입력되면, 로우계 제어 회로(RC)로부터 활성 신호(ACT)가 정의 펄스 신호로서 출력되고, 감지 증폭기 신호 회로부(SC2)에 입력된다. 커맨드 래치 회로(1)는 신호(ACT)를 래치하여 출력 단자(N21)를 하이 레벨로 설정한다. 이 신호는 타이밍 조정 회로(2)에 의해 타이밍 시간(TA) 후, 단자(N22)를 하이 레벨로 설정한다.

한편, 커맨드 신호(CMD)는 동시에 컬럼계 제어 회로(CC)에도 입력되고, 활성 신호(ACT)에 뒤이어서 컬럼계 제어 회로(CC)로부터 정의 펄스 신호로서 제어신호(ACL)가 출력된다. 제어 신호(ACL)는 컬럼 스위치 신호 회로부(CS2)의 펄스 출력 회로(5)에 입력된다. 제어 신호(ACL)는 커맨드 래치 회로(52)를 설정함과 동시에, 타이밍 조정 회로(51)에도 입력되고, 타이밍 시간(TB)의 지연 시간을 갖는 펄스 신호를 단자(N26)에 생성한다. 단자(N26)에 출력되는 지연 펄스 신호에 의해 커맨드 래치 회로(52)는 리셋되고, 단자(N23)에 정의 펄스 신호를 출력한다. 이 펄스 신호의 펄스 폭은 타이밍 조정 회로(51)에서 설정되는 타이밍 시간(TB)이 된다. 단자(N23)에 출력된 펄스 신호는 또한 타이밍 조정 회로(8)에서 설정되는 타이밍 시간(TD) 후, 제어 신호(EDC2)로서 출력된다. 그리고 디코더 회로(7)를 통해 스위치 신호(CL, CLM)로서 출력된다. 이 펄스 신호(CL, CLM) 동안, 컬럼 스위치(TN1 내지 TN4)가 도통하고, 데이터 버스선(DB, /DB)과 비트선(BL, /BL, BLM, /BLM)을 접속하여 기록 증폭기(WA)로부터의 기록 데이터를 비트선(BL, /BL, BLM, /BLM)에 입력한다.

또한, 제어 신호(EDC2)는 논리 회로(6)에도 입력되고, 단자(N25)에 반전 펄스 신호를 출력한다. 활성 신호(ACT)의 입력으로부터 단자(N22)에 하이 레벨 신호가 출력되기까지의 타이밍 시간(TA) 내에 단자(N25)의 반전 펄스 신호가 개시되도록 설정하면, 논리 회로(6)의 출력인 단자(N27)의 신호는 단자(N22)와 단자(N25)의 신호가 모두 하이 레벨이 되는 시점에서 하이 레벨이 된다. 단자(N27)는 타이밍 조정 회로(3)에 의해 설정되는 타이밍 시간(TC) 후, 출력 버퍼 회로(4)를 통해 감지 증폭기 활성화 신호(LE)를 출력한다. 통상, 스위치 신호(CL, CLM)의 펄스 출력은 감지 증폭기(SA)의 활성화에 대하여 시간적 여유를 가지고 설정하는 것이 일반적이다. 따라서, 단자(N25)의 반전 펄스 신호 후에 단자(N22)의 신호가 하이 레벨로 천이하게 된다. 즉, 스위치 신호(CL, CLM)의 출력 펄스 종료로부터 감지 증폭기(SA)의 활성화 신호(LE)의 기동할 동안까지 타이밍 시간(TC)을 확실하게 확보할 수 있다.

스위치 신호(CL, CLM)의 펄스 출력이 길어지고, 단자(N25)의 반전 펄스 신호가 단자(N22)의 하이 레벨 천이 후에도 계속되는 경우에는 단자(N27)의 하이 레벨 천이는 단자(N25)의 반전 펄스 신호에 율속(rate-controlling)된다. 이 경우도 마찬가지로, 스위치 신호(CL, CLM)의 출력 펄스 종료로부터 감지 증폭기(SA)의 활성화 신호(LE)의 기동할 동안까지 타이밍 시간(TC)을 확실하게 확보할 수 있다.

활성 신호(ACT)에 이어지는 제어 신호(ACL)에 의해 단자(N23)에 펄스 신호가 출력되고, 타이밍 시간(TD) 후에 제어 신호(EDC2)가 된다. 펄스 신호인 제어 신호(EDC2)가 활성 신호(ACT)의 입력으로부터 단자(N22)까지의 타이밍 시간(TA) 내에 들어가면, 감지 증폭기(SA)의 활성화 신호(LE)는 활성 신호(ACT)의 입력으로부터 타이밍 시간 TA+TC의 시간에 고정되어 출력된다. 이 시간을 독출 시간으로서 최적화해 두면, 기록 동작은 독출 동작 속에 삽입시킬 수 있다.

또한, 제1 실시 형태와 마찬가지로, 타이밍 조정 회로(2, 3, 8, 51)에 있어서의 타이밍 시간(TA, TC, TD, TB)을 적절히 조정하여 최적의 동작을 설정할 수 있다.

제2 실시 형태에 따르면, 컬럼 스위치(TN1 내지 TN4)의 비도통 동작과, 감지 증폭기(SA)의 활성화 동안에 타이밍 시간(TC) 이상의 시간차가 확실하게 확보되기때문에, 컬럼 스위치(TN1 내지 TN4)가 비도통으로 된 후에 감지 증폭기(SA)가 활성화하게 된다.

또한, 비트선(BL, /BL, BLM, /BLM)에의 기록 전압이 감지 증폭기(SA)의 증폭에 필요한 최소한의 전압값이 되도록 스위치 신호(CL, CLM)의 펄스 폭을 타이밍 시간(TB)에서 조정할 수 있고, 기록 증폭기(WA)에 의한 비트선(BL, /BL, BLM, /BLM)에 데이터를 입력하는 동작을 필요 최소한으로 한정할 수 있다. 기록 증폭기(WA)의 구동 능력을 필요 최소한으로 할 수 있고, 반도체 집적 회로 장치의 고집적화, 저소비 전류화에 기여하는 것이다

또한, 감지 증폭기(SA)의 활성화 신호(LE)는 활성 신호(ACT)의 입력으로부터 타이밍 시간 TA+TC의 시간에 고정되어 출력되고, 이 시간을 독출 시간으로서 최적화해 두면, 기록 동작은 독출 동작 속에 삽입시킬 수 있다.

도 8에는 제1 및 제2 실시 형태의 감지 증폭기 신호 회로부(SC1 및 SC2)와, 컬럼 스위치 신호 회로부(CS1 및 CS2)를 갖는 메모리 셀부(M1 및 M2)에의 기록 동작 파형을 도시한다. 커맨드 신호(CMD)를 받은 로우계 제어 회로(RC)로부터의 활성 신호(ACT)에 의해, 워드선(WL)이 상승하고, 그 후 감지 증폭기(SA)가 활성화되지만, 그 동안에 컬럼계 제어 회로(CC)로부터 제어 신호(ACL)를 출력하고, 스위치 신호(CL)의 출력 펄스를 종료시킨다. 워드선(WL)의 상승에 의해, 모든 메모리 셀(Ta 내지 Td)이 비트선(BL, /BL, BLM, /BLM)에 접속되어 셀 전하가 비트선(BL, /BL, BLM, /BLM)에 재분배된다(기간 ①). 이 기간에 기록 대상인 메모리 셀(Tc)이 접속되어 있는 비트선(BL, /BL)에의 컬럼 스위치(TN1, TN2)를 도통하여 데이터를 기록한다(기간 ① 내의 기간 ③). 이 때의 기록 전압은 감지 증폭기(SA)의 활성화에 의한 비트선(BL, /BL, BLM, /BLM)의 증폭 기간(기간 ②)에 감지 증폭기(SA)에 의한 증폭을 행할 수 있는 전압 레벨이면 좋다. 따라서, 기간 ① 내의 기간 ③에 있어서의 비트선(BL, /BL)에의 기록 전압은 독출시의 비트선(BL, /BL)에 전하를 재분배하는 전압 정도으로 좋다. 스위치 신호(CL)의 출력 기간은 짧은 시간이기는 하지만, 기록해야 할 전압도 미소 전압으로 좋으므로, 기록 증폭기(WA)의 구동 능력을 한정할 수 있다.

따라서, 기록 증폭기(WA)에 의해, 도통 상태의 스위치부인 컬럼 스위치(TN1, TN2)를 통해 비트선(BL, /BL)에 입력되는 데이터는 컬럼 스위치(TN1, TN2)를 비도통으로 한 후, 감지 증폭기(SA)에 의해 증폭되어 기억 셀인 메모리 셀(Tc)에 기록해야 할 전압값까지 증폭된다. 즉, 기록 증폭기(WA)는 감지 증폭기(SA)가 증폭할 수 있는 전압값까지 비트선(BL, /BL)의 전압을 입력하고, 그 후의 동작은 비트선(BL, /BL)의 전압을 증폭시키는 감지 증폭기(SA)에 의한 통상의 독출 동작으로 행한다고 하는 2단계의 동작으로 기록을 행할 수 있다. 따라서, 기록 증폭기(WA)가 입력하여야 할 전압값은 한정되고, 구동 능력을 필요 최소한으로 저감할 수 있기 때문에, 기록 증폭기(WA)의 회로 규모가 작아지고 칩 상의 점유 면적을 압축할 수 있는 동시에, 전류 소비를 저감할 수 있다. 반도체 집적 회로 장치의 고집적화 및 저소비 전류화에 기여하는 바가 크다. 이 때, 기록 증폭기(WA)가 입력하여야 할 비트선(BL, /BL)의 전압의 최소치는 감지 증폭기(SA)의 증폭 감도의 전압값이며, 이 전압값을 필요 최소한 전압으로서 설정해 주면, 기록 증폭기(WA)의구동 능력을 필요 최소한으로 설정할 수 있다. 기록 증폭기(WA)가 이 전압값 이상을 입력하면, 비트선(BL, /BL)의 전압의 증폭을 확실하게 행할 수 있고, 메모리 셀(Tc)에 확실하게 데이터를 기록할 수 있다.

또한, 기록 증폭기(WA)에 의한 비트선(BL, /BL)에의 기록 전압값은 비트선(BL, /BL)의 전압 감도로 제한되어 있기 때문에, 이 기록 동작에 기인하는 비트선(BL, /BL)의 전압 천이량도 작아진다. 인접하는 메모리 셀(Ta, Tb, Td) 혹은 비트선(BLM, /BLM)에의 용량 결합에 의한 노이즈는 작아지고, 기록 동작에 의한 데이터의 반전 에러를 방지할 수 있다.

더욱이, 컬럼 스위치(TN1, TN2)를 비도통으로 한 후 감지 증폭기(SA)에 의해 비트선(BL, /BL)의 전압을 증폭하는 동작은 통상의 독출 동작에 있어서의 감지 증폭기(SA)의 증폭 동작과 동일한 동작이다. 또한 기록시 비트선(BL, /BL)에 입력하는 전압값은 한정할 수 있고 필요 최소한의 구동 능력의 기록 증폭기(WA)에서 행할 수 있다. 따라서, 회로 규모를 한정하여 소점유 면적과 저소비 전류를 확보한 기록 증폭기(WA)를 사용하면서, 기록 동작을 독출 동작에 삽입할 수 있다. 기록 동작 사이클을 독출 동작 사이클과 동일 사이클로 실현할 수 있다.

또한, 본 발명은 상기 제1 및 제2 실시 형태로 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위 내에서 다양한 개량 및 변형이 가능함은 말할 필요도 없다.

예컨대, 본 실시 형태에 있어서는 기록 증폭기의 동작 상태에 대해서는 언급하지 않고 있지만, 비트선에 소정 전압을 기록한 후는 동작을 중지시켜 주는 구성으로 할 수 있다. 이에 의해, 기록 증폭기의 전류 소비를 더욱 저감할 수 있다.

(부기 1) 기억 셀과, 상기 기억 셀에 접속되고 상기 기억 셀과의 사이에서 데이터의 독출/기록을 행하는 비트선을 구비하는 반도체 집적 회로 장치에 있어서,

상기 기억 셀에 상기 데이터를 기록하기 위하여 상기 비트선에 상기 데이터를 입력하는 기록 증폭기와,

상기 기록 증폭기와 상기 비트선을 접속하는 스위치부와,

상기 비트선에 입력된 상기 데이터의 전압을 증폭하는 감지 증폭기를 구비하며,

상기 기억 셀에 상기 데이터를 기록할 때, 상기 기록 증폭기에 의해 상기 비트선에 데이터를 입력한 후, 상기 스위치부를 비도통시킨 다음에 상기 감지 증폭기를 활성화하는 것을 특징으로 하는 반도체 집적 회로 장치.

(부기 2) 부기 1에 있어서, 도통 상태의 상기 스위치부를 통해 상기 비트선에 입력되는 상기 데이터의 전압이 소정 전압값에 도달한 후, 상기 스위치부는 비도통되는 것을 특징으로 하는 반도체 집적 회로 장치.

(부기 3) 부기 2에 있어서, 상기 소정 전압값은 상기 감지 증폭기의 증폭 감도의 전압값 이상인 것을 특징으로 하는 반도체 집적 회로 장치.

(부기 4) 부기 1에 있어서, 감지 증폭기 활성화 회로를 구비하며, 상기 스위치부의 비도통 제어는 상기 감지 증폭기 활성화 회로로부터의 비도통 지시 신호에 기초하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.

(부기 5) 부기 4항에 있어서, 상기 비도통 지시 신호로부터 상기 감지 증폭기의 활성화 신호로의 신호 경로에 타이밍 조정 회로를 구비하여, 상기 감지 증폭기의 활성화 타이밍을 상기 스위치부의 비도통 타이밍에 대하여 소정 타이밍 지연시키는 것을 특징으로 하는 반도체 집적 회로 장치.

(부기 6) 부기 1에 있어서, 상기 스위치부의 스위칭 제어 회로를 구비하며, 상기 감지 증폭기의 활성화 제어는 상기 스위칭 제어 회로로부터의 활성화 지시 신호에 기초하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.

(부기 7) 부기 6항에 있어서, 상기 활성화 지시 신호로부터 상기 감지 증폭기의 활성화 신호로의 신호 경로에 타이밍 조정 회로를 구비하여, 상기 감지 증폭기의 활성화 타이밍을 상기 스위치부의 비도통 타이밍에 대하여 소정 타이밍 지연시키는 것을 특징으로 하는 반도체 집적 회로 장치.

(부기 8) 부기 1항에 있어서, 소정 시간 폭의 펄스 신호를 출력하는 상기 스위치부의 스위칭 제어 회로를 구비하며, 상기 펄스 신호에 의해 상기 스위치부를 도통시키는 것을 특징으로 하는 반도체 집적 회로 장치.

(부기 9) 부기 1 내지 부기 8 중 어느 한 항에 있어서, 상기 기억 셀의 선택 및 상기 기억 셀로부터의 상기 데이터의 독출/기록의 구별이 하나의 커맨드 입력에 의해 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.

(부기 10) 부기 9에 있어서, 상기 기억 셀은 용량 소자를 구비하며, 상기 용량 소자에 대한 전하 축적의 유무에 의해 상기 데이터를 기억하는 것을 특징으로 하는 반도체 집적 회로 장치.

(부기 11) 기억 셀과, 상기 기억 셀에 접속되고 상기 기억 셀과의 사이에서데이터의 독출/기록을 행하는 비트선을 구비하는 반도체 집적 회로 장치의 데이터 기록 방법에 있어서,

상기 기억 셀에 기록해야 할 상기 데이터를 상기 비트선에 입력하는 데이터 입력 공정과,

상기 데이터가 상기 비트선에 입력된 후, 상기 비트선을 상기 데이터의 입력 경로로부터 분리하는 분리 공정과,

분리된 상기 비트선에 있는 상기 데이터의 전압을 증폭시키는 증폭 공정을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 데이터 기록 방법.

(부기 12) 부기 11에 있어서, 상기 분리 공정은

상기 데이터 입력 공정에 의해 상기 비트선에 입력되는 상기 데이터의 전압이 소정 전압값에 도달한 후에 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 데이터 기록 방법.

(부기 13) 부기 12에 있어서, 상기 소정 전압값은 상기 증폭 공정에서의 증폭 감도의 전압값 이상인 것을 특징으로 하는 반도체 집적 회로 장치의 데이터 기록 방법.

(부기 14) 부기 11에 있어서, 상기 분리 공정으로부터 상기 증폭 공정으로의 이행을 소정 타이밍 지연시키는 타이밍 조정 공정을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 데이터 기록 방법.

본 발명에 따르면, 기억 셀에 데이터를 기록하는 동작을 비트선에서의 증폭이 가능한 전압을 비트선에 입력한 후, 비트선에 데이터를 입력하는 경로를 차단하여 비트선을 증폭한다고 하는 2단계로 행함으로써, 데이터 기록시의 저소비 전류 동작 또는 고속 동작 및 기록 동작에 의한 노이즈의 발생을 저감하여 안정 동작을 꾀할 수 있는 반도체 집적 회로 장치를 제공하는 것이 가능해진다.

Claims

기억 셀과, 상기 기억 셀에 접속되고 상기 기억 셀과의 사이에서 데이터의 독출/기록을 행하는 비트선을 구비하는 반도체 집적 회로 장치에 있어서,

상기 기억 셀에 상기 데이터를 기록하기 위하여 상기 비트선에 상기 데이터를 입력하는 기록 증폭기와,

상기 기록 증폭기와 상기 비트선을 접속하는 스위치부와,

상기 비트선에 입력된 상기 데이터의 전압을 증폭하는 감지 증폭기를 구비하며,

상기 기억 셀에 상기 데이터를 기록할 때, 상기 기록 증폭기에 의해 상기 비트선에 데이터를 입력한 후, 상기 스위치부를 비도통시킨 다음에 상기 감지 증폭기를 활성화하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 도통 상태의 상기 스위치부를 통해 상기 비트선에 입력되는 상기 데이터의 전압이 소정 전압값에 도달한 후, 상기 스위치부는 비도통되는 것을 특징으로 하는 반도체 집적 회로 장치.
제2항에 있어서, 상기 소정 전압값은 상기 감지 증폭기의 증폭 감도의 전압값 이상인 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 감지 증폭기 활성화 회로를 구비하며, 상기 스위치부의 비도통 제어는 상기 감지 증폭기 활성화 회로로부터의 비도통 지시 신호에 기초하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 상기 비도통 지시 신호로부터 상기 감지 증폭기의 활성화 신호로의 신호 경로에 타이밍 조정 회로를 구비하여, 상기 감지 증폭기의 활성화 타이밍을 상기 스위치부의 비도통 타이밍에 대하여 소정 타이밍 지연시키는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 스위치부의 스위칭 제어 회로를 구비하며, 상기 감지 증폭기의 활성화 제어는 상기 스위칭 제어 회로로부터의 활성화 지시 신호에 기초하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.
제6항에 있어서, 상기 활성화 지시 신호로부터 상기 감지 증폭기의 활성화 신호로의 신호 경로에 타이밍 조정 회로를 구비하여, 상기 감지 증폭기의 활성화 타이밍을 상기 스위치부의 비도통 타이밍에 대하여 소정 타이밍 지연시키는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 소정 시간 폭의 펄스 신호를 출력하는 상기 스위치부의 스위칭 제어 회로를 구비하며, 상기 펄스 신호에 의해 상기 스위치부를 도통시키는것을 특징으로 하는 반도체 집적 회로 장치.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 기억 셀의 선택 및 상기 기억 셀로부터의 상기 데이터의 독출/기록의 구별이 하나의 커맨드 입력에 의해 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서, 상기 기억 셀은 용량 소자를 구비하며, 상기 용량 소자에 대한 전하 축적의 유무에 의해 상기 데이터를 기억하는 것을 특징으로 하는 반도체 집적 회로 장치.