KR20010027366A - 반도체 메모리장치의 고속 데이타 독출 회로 - Google Patents

반도체 메모리장치의 고속 데이타 독출 회로 Download PDF

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Abstract

반도체 메모리 장치의 고속 데이타 독출 회로가 개시된다. 본 발명에 따른 반도체 메모리 장치의 고속 데이타 독출 회로는, 비트 라인과 상보 비트 라인으로 구성된 비트 라인 쌍에 발생하는 전압을 감지 및 증폭하고, 증폭된 전압을 제1, 제2출력 노드를 통하여 상호 반전된 전압으로서 출력하는 비트 라인 센스 앰프를 구비하는 데이타 독출 회로에 있어서, 클럭 신호에 응답하여 인에이블되고, 다음 클럭 신호가 발생되는 소정 시간 전에 디스에이블되는 칼럼 선택 신호를 생성하는 타이밍 발생 수단, 각 드레인이 제1 및 제2출력 노드와 연결되고, 소스가 입출력 라인 및 상보 입출력 라인과 연결되는 PMOS트랜지스터들로 구현되며, 칼럼 선택 신호에 응답하여 제1, 제2출력 노드의 전압을 입출력 라인과 상보 입출력 라인으로 전달하는 칼럼 선택 수단, 칼럼 선택 신호에 의해서 인에이블되는 소정의 프리차아지 신호에 응답하여 입출력 라인 쌍을 프리차아지시키는 입출력 프리차아지 수단, 및입출력 라인과 상보 입출력 라인의 전압을 감지 및 증폭하고, 증폭된 결과를 출력하는 입출력 센스 앰프를 구비하고, 비트 라인 센스 앰프가 액티브된 후에 칼럼 선택 신호가 인에이블되는 시점에 관계없이 데이타 독출 속도를 빠르게 할 수 있으며, 첫 번째 데이타와 그 이후의 데이타 독출 속도를 동일하게 함으로써 반도체 메모리 장치의 동작 속도를 개선할 수 있다는 효과가 있다.

Description

반도체 메모리 장치의 고속 데이타 독출 회로{High speed data reading circuit in semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 고속 데이타 독출 회로에 관한 것이다.
일반적으로, 디램(Dynamic Random Access Memory:DRAM)과 같은 반도체 메모리 장치의 경우에 데이타가 저장되어 있는 셀의 커패시턴스는 상당히 작은 값을 갖는다. 즉, 디램의 셀에 저장된 데이타는 외부에서 직접 읽을 수 있을 정도의 전하를 가지고 있지 않기 때문에, 데이타 독출 시에 상기 데이타는 비트 라인 센스 앰프(Bit Line Sense Amplifier)에 의해 증폭된다. 이 때, 비트 라인 센스 앰프에서 증폭된 데이타는 입출력 센스 앰프(IO Sense Amplifier)에 의해 다시 한번 증폭되어 최종적인 데이타로서 출력된다. 이러한 과정에서 칼럼 선택부(Column Select)는 비트 라인 센스 앰프와, 입출력 센스 앰프를 연결시켜 주는 역할을 한다.
또한, 동기식 디램(Synchronous DRAM)과 같이 클럭 신호에 따라서 데이타 독출/기입이 이루어지는 메모리 장치의 경우에는 버스트 독출(Burst Read)이라는 방식이 이용된다. 여기에서, 버스트 독출은 인에이블된 하나의 어드레스에 대해서 버스트 수 만큼의 데이타가 연속적인 클럭 신호에 응답하여 출력됨으로써 데이타를 독출하는 고속의 데이타 독출 방식을 나타낸다. 즉, 버스트 독출 방식에서는 클럭 신호에 응답하여 한 칼럼에 대한 칼럼 선택 신호가 인에이블되어 데이타가 읽혀지면, 다음 클럭 신호에 응답하여 상기 칼럼 선택 신호를 디스에이블한 후 다음 칼럼 선택 신호를 인에이블시키는 방식으로 데이타를 독출하게 된다.
도 1은 종래의 데이타 독출 회로를 설명하기 위한 회로도로서, 입출력(IO) 센스 앰프(10), 칼럼 선택 제어부(12) 및 비트 라인 센스 앰프(15)를 포함한다. 여기에서, 칼럼 선택부(12)는 NMOS트랜지스터들(MN10, MN11)을 포함하고, 비트 라인 센스 앰프(15)는 PMOS트랜지스터들(MP15, MP16)과 NMOS트랜지스터들(MN15, MN16)을 포함한다. 실제적인 데이타 독출 회로에는 다수의 비트 라인 센스 앰프와 칼럼 선택부들이 포함되어 있으나, 설명의 편의를 위해서 도 1에는 하나의 비트 라인 센스 앰프(15)와 칼럼 선택부(12)만이 도시된다.
도 1에 있어서, 비트 라인 센스 앰프(15)는 데이타 독출 시에 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 전압을 감지 및 증폭하고, 증폭된 결과를 각 출력 노드(A, B)를 통해서 상호 반전된 전압으로서 출력한다.
칼럼 선택부(12)의 NMOS트랜지스터들(MN10, MN11)은 칼럼 선택 신호(CSL0) 에 응답하여 게이팅되며, 출력 노드(A, B)에 발생한 전압을 입출력 라인 쌍(LIO, LIOB)으로 전송한다.
입출력 센스 앰프(10)는 데이타 독출 시에 IO 라인(LIO)과 상보 IO라인(LIOB) 사이의 전압을 감지 및 증폭하고, 증폭된 결과를 데이타 출력 단자 D_OUT를 통하여 출력한다. 여기에서, 입출력 센스 앰프(10)는 동작 속도의 향상을 위해, 전류 센스 앰프와 전압 센스 앰프를 이용한다. 이 때, 전류 센스 앰프의 구동을 위하여 입출력 라인 쌍(LIO, LIOB)은 전원 전압(VCC) 레벨로 프리차아지된다.
도 1을 참조하면, 데이타 독출 시에 입출력 라인 쌍(LIO, LIOB)은 VCC레벨로 프리차아지된 상태이기 때문에, 칼럼 선택부(12)의 NMOS트랜지스터들(MN10, MN11)의 드레인으로 작용한다. 따라서, 비트 라인 센스 앰프(15)의 출력 노드(A, B) 즉, 비트 라인(BL)과 상보 비트 라인(BLB)은 각 NMOS트랜지스터들(MN10, MN11)의 소스가 된다. 이 때, 출력 노드(A)의 레벨은 상승하는 중이고, 출력 노드(B)의 레벨은 하강하는 중이기 때문에, 칼럼 선택 신호(CSL0)를 게이팅하는 시점에서는 노드(B)를 통하여 더 많은 전하가 주입된다. 이로 인해, 노드(B)의 전압 레벨은 상승하게 되고, 결국 노드(A)의 전압이 상승하는 것을 방해하게 된다. 즉, 칼럼 선택부(12)의 NMOS트랜지스터(MN10)의 게이트/소스 간 전압을 VGS10라 하고, NMOS트랜지스터(MN11)의 게이트/소스 간 전압을 VGS11라 할 때, VGS10와 VGS11는 그 값이 서로 다르게 되어 비트 라인(BL)과 상보 비트 라인(BLB)을 통하여 주입되는 전하량이 서로 다르게 된다. 이러한 현상을 방지하기 위해서는 노드(A)와 노드(B)의 전압 차가 충분히 커졌을 때, 칼럼 선택 신호(CSL0)를 인에이블시켜야 한다. 그러나, 이와 같이 노드의 전압 차를 감안하여 칼럼 선택 신호를 인에이블시키는 것은 디램의 동작 속도를 저하시키는 요인이 될 수 있다. 특히, 두 번째 데이타는 노드(A)와 노드(B)가 충분한 전압 차가 있는 상태에서 칼럼 선택부(10)를 게이팅하기 때문에 그다지 문제가 되지는 않지만, 데이타 독출 동작에 있어서 첫 번째 데이타를 독출하는 경우에는 노드(A, B)의 전압 차가 충분히 이루어지지 않기 때문에 제한될 수 있다. 또한, 이러한 문제점과 더불어 첫 번째 데이타와 그 이후의 데이타 독출 시간이 차이가 나는 경우가 발생할 수 있다. 이러한 문제점이 발생하는 원인을 도 2를 참조하여 보다 상세히 설명한다.
도 2(a)~도 2(c)는 도 1에 도시된 데이타 독출 회로의 동작을 설명하기 위한 도면들로서, 2(a)는 클럭 신호CLK를 나타내고, 2(b)는 칼럼 선택 신호(CSL)를 나타내고, 2(c)는 데이타 출력(D_OUT)을 나타낸다.
도 2를 참조하면, 도 2(b)에 도시된 칼럼 선택 신호(CSL)는 도 2(a)에 도시된 클럭 신호(CLK)에 응답하여 인에이블/디스에이블된다. 즉, 도 2(a)에 도시된 클럭 신호(CLK) 중에서 첫 번째 클럭 신호의 상승 엣지에 응답하여 제1칼럼 선택 신호(CSL0)가 인에이블되며, CSL0의 상승 엣지에서 제1지연 시간(d1) 후에 도 2(c)에 도시된 첫 번째 데이타가 출력된다. 또한, 두 번째 클럭 신호(CLK)의 상승 엣지에서 CSL0가 오프되고, 소정 시간 후에 CSL1이 인에이블된다. 또한, CSL1이 인에이블된 시점에서 제2지연 시간(d2) 후에 두 번째 데이타가 독출된다. 이와 같은 과정을 통하여 CSL2가 인에이블된 시점에서 제3지연 시간(d3) 후에 세 번째 데이타가 독출된다. 그러나, 도 2(b) 및 2(c)에 도시된 바와 같이, 제1지연시간(d1)과 제2지연 시간(d2)이 서로 다르기 때문에, 첫 번째 데이타를 독출하는 속도와, 그 이후의 데이타를 독출하는 속도의 차가 크다는 것을 알 수 있다. 즉, 첫 번째 데이타는 입출력 센스 앰프(10)가 프리차아지된 상태에서 독출되지만, 다음 데이타가 이전 데이타에서 반전되는 경우에는 독출 시 풀 트랜지션(FULL TRANSITION)이 이루어져야 한다. 따라서, 칼럼 선택 신호(CSL)가 인에이블된 시점부터 데이타가 출력되기까지의 시간이 오래 걸리게 되어 결과적인 데이타 독출 속도가 늦어지게 된다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 칼럼 선택 신호가 인에이블되는 시점에 관계없이 빠른 데이타 독출을 수행하고, 첫 번째 데이타와 그 이후의 데이타 독출 동작 속도를 일정하게 할 수 있는 반도체 메모리 장치의 고속 데이타 독출 회로를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 데이타 독출 회로를 나타내는 회로도이다.
도 2(a)~도 2(c)는 도 1에 도시된 데이타 독출 회로의 각 신호들을 설명하기 위한 도면들이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 고속 데이타 독출 회로를 나타내는 실시예의 회로도이다.
도 4(a)~도 4(d)는 도 3에 도시된 데이타 독출 회로의 각 신호들을 설명하기 위한 도면들이다.
도 5a~도 5c는 종래의 데이타 독출 회로와 본 발명에 따른 데이타 독출 회로에 있어서 데이타 출력에 따른 제1지연 시간과 제2지연 시간을 비교하기 위한 도면들이다.
상기 과제를 이루기위해, 본 발명에 따른 반도체 메모리 장치의 고속 데이타 독출 회로는, 비트 라인과 상보 비트 라인으로 구성된 비트 라인 쌍에 발생하는 전압을 감지 및 증폭하고, 증폭된 전압을 제1, 제2출력 노드를 통하여 상호 반전된 전압으로서 출력하는 비트 라인 센스 앰프를 구비하는 데이타 독출 회로에 있어서, 클럭 신호에 응답하여 인에이블되고, 다음 클럭 신호가 발생되는 소정 시간 전에 디스에이블되는 칼럼 선택 신호를 생성하는 타이밍 발생 수단, 각 드레인이 제1 및 제2출력 노드와 연결되고, 소스가 입출력 라인 및 상보 입출력 라인과 연결되는 PMOS트랜지스터들로 구현되며, 칼럼 선택 신호에 응답하여 제1, 제2출력 노드의 전압을 입출력 라인과 상보 입출력 라인으로 전달하는 칼럼 선택 수단, 칼럼 선택 신호에 의해서 인에이블되는 소정의 프리차아지 신호에 응답하여 입출력 라인 쌍을 프리차아지시키는 입출력 프리차아지 수단, 및 입출력 라인과 상보 입출력 라인의 전압을 감지 및 증폭하고, 증폭된 결과를 출력하는 입출력 센스 앰프로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 반도체 메모리 장치의 고속 데이타 독출 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 따른 고속 데이타 독출 회로를 설명하기 위한 바람직한 실시예의 회로도로서, 타이밍 발생부(38), 프리차아지 신호 발생부(33), 비트 라인 센스 앰프(36), 칼럼 선택부(34), 입출력 라인 프리차아지부(32), 입출력 센스 앰프(30)를 포함한다. 여기에서, 칼럼 선택부(34)는 각각 비트 라인 쌍(BL, BLB)과 입출력 라인쌍(LIO, LIOB) 사이에 연결되어 있다. 데이타 독출 회로는, 실제로 다수의 비트 라인 센스 앰프와 칼럼 선택부를 포함하고 있으나, 도 3의 실시예에서는 설명의 편의를 위해서 비트 라인 센스 앰프(36)와 칼럼 선택부 (34)만이 도시된다.
도 3을 참조하면, 비트 라인 센스 앰프(36)는 NMOS트랜지스터들(MN34, MN35)과 PMOS트랜지스터들(MP34, MP35)을 포함한다. 또한, 비트 라인 센스 앰프 (36)는 비트 라인(BL)과 상보 비트 라인(BLB)으로 구성된 비트 라인 쌍에 발생하는 전압을 감지(sensing) 및 증폭하고, 증폭된 전압을 제1출력 노드(A)와 제2출력 노드(B)를 통하여 상호 반전된 전압으로서 출력한다.
도 3의 타이밍 발생부(38)는 클럭 신호(CLK)에 응답하여 일정한 간격으로 인에이블/디스에이블되는 칼럼 선택 신호(CSL)를 생성한다. 여기에서, 칼럼 선택 신호(CSL)는 칼럼0에 해당하는 칼럼 선택 신호(CSL0)라 가정한다. 이 때, 칼럼 선택 신호(CSL0)는 클럭 신호(CLK)의 상승 엣지에 의해서 로우 레벨로 인에이블된다. 또한, 칼럼 선택 신호(CSL)가 디스에이블되는 시점은 미리 설정된 시간 간격에 의해 자동적으로 설정되어 있다. 즉, 칼럼 선택 신호(CSL)를 디스에이블시키는 시점은, 다음 클럭 신호(CSL)가 인에이블되기 소정 시간 전으로 설정되는 것이 바람직하다. 이와 같이 구현하면, 종래의 칼럼 선택 신호보다 인에이블되어 있는 구간이 짧게 된다는 특징이 있다.
칼럼 선택부(34)는 PMOS트랜지스터들(MP30, MP31)을 포함한다. PMOS트랜지스터들(MP30, MP31)은 각 드레인이 출력 노드(A,B) 즉, 비트 라인(BL) 및 상보 비트 라인(BLB)과 연결되고, 소스가 입출력 라인(LIO) 및 상보 입출력 라인(LIOB)과 연결되며, 게이트가 칼럼 선택 신호(CSL0)와 연결되어 있다. 여기에서, 칼럼 선택부(34)는 칼럼 선택 신호(CSLO)에 의해 게이팅되며, 출력 노드들(A, B)에 발생된 전압을 칼럼 선택 신호(CLS0)에 응답하여 입출력 라인쌍(LIO, LIOB)으로 전송한다. 이와 같이, 칼럼 선택부(34)의 트랜지스터들을 PMOS트랜지스터로 구현하면, 비트 라인(BL)과 상보 비트 라인(BLB)에 흐르는 전류가 동일한 조건에서 CSL신호(CSL0)를 인에이블시킬 수 있으며, BL과 BLB를 통하여 서로 다른 양의 전하가 주입되는 문제는 해결될 수 있다.
도 3의 프리차아지 신호 발생부(33)는 타이밍 발생부(38)에서 생성되는 칼럼 선택 신호(CSL0)에 응답하여 입출력 라인 쌍(LIO/LIOB)을 프리차아지시키기 위한 프리차아지 신호(IO_PR)를 생성한다. 본 발명에서 프리차아지 신호(IO_PR)는 상기 칼럼 선택 신호(CSL0)가 하이 레벨로 디스에이블되는 시점, 즉, 칼럼 선택 신호(CSL0)의 상승 엣지에서 하이 레벨로 인에이블되도록 구현된다.
입출력 프리차아지부(32)는 드레인과 소스가 각각 입출력 라인(LIO)과 상보 입출력 라인(LIOB) 사이에 연결되고, 게이트가 프리차아지 신호(IO_PR)와 연결되어 있는 NMOS트랜지스터(MN30)로 구현된다. 즉, 도 3의 데이타 독출 회로에서 각 칼럼의 데이타가 출력되면, 입출력 프리차아지부(32)는 상기 입출력 프리차아지 신호(IO_PR)에 응답하여 입출력 라인 쌍(LIO/LIOB)을 전원 전압 레벨로 프리차아지시킨다. 즉, 종래의 데이타 독출 방식은 클럭 단위로 칼럼 선택 신호(CSL)를 인에이블하기 때문에, 속도의 저하를 가져올 수 있었다. 예를 들어, 종래에는 데이타 출력 단자 D_OUT을 통하여 칼럼0의 데이타가 출력된 후에도 칼럼 선택부(34)의 트랜지스터들(MP30, MP31)은 턴온되어 있다가 다른 칼럼 선택 신호(CSL1)가 인에이블되기 직전에 오프되도록 구현되어 있다. 따라서, 두 번째 데이타가 첫 번째 데이타의 반전된 레벨을 갖는 경우에, 두 번째 데이타를 독출하기 위해서는 입출력 센스 앰프(30)가 풀 트랜지션되어야 하기 때문에 속도의 저하를 가져올 수 있다. 그러나, 본 발명에서는 각 칼럼의 데이타를 독출하기 위해, 칼럼 선택 신호(CSL)를 인에이블하여 데이타 출력(D_OUT)을 얻은 후 빠른 시간 내에 칼럼 선택 신호를 디스에이블함으로써 입출력 라인 쌍(LIO/LIOB)이 프리차아지되도록 한다. 이러한 방식을 이용하면, 첫 번째 데이타와 두 번째 데이타의 출력 속도 차를 없앨 수 있다.
입출력 센스 앰프(30)는 입출력 라인(LIO)과 상보 입출력 라인(LIOB)의 전압을 감지 및 증폭하고, 증폭된 결과를 독출된 데이타(D_OUT)로서 출력한다.
도 4(a)~도 4(d)는 도 3에 도시된 데이타 독출 회로의 각 신호를 나타내는 파형도들로서, 4(a)는 클럭 신호(CLK)를 나타내고 4(b)는 칼럼 선택 신호(CSL)를 나타내고, 4(c)는 데이타 출력(D_OUT)을 나타내고, 4d는 프리차아지 신호(IO_PR)를 나타낸다.
도 4를 참조하면, 도 4(b)에 도시된 칼럼 선택 신호(CSL)는 도 4(a)의 클럭 신호(CLK)가 상승하는 시점에서 로우 레벨로 인에이블되고, 다음 클럭 신호가 인에이블되기 소정 시간 전에 자동적으로 디스에이블된다. 이 때, 칼럼 선택 신호(CSL)의 상승 엣지에 응답하여 도 4(d)에 도시된 프리차아지 신호(IO_PR)가 인에이블되며, 입출력 라인 쌍(LIO, LIOB)은 프리차아지 신호(IO_PR)에 응답하여 전원 전압(VCC) 레벨로 프리차아지된다. 도 4(c)를 참조하면, 칼럼0에 상응하는 제1데이타(DATA1)를 출력하기 위한 제1지연 시간(d1)과 그 이후의 제2, 제3데이타(DATA2, DATA3)를 출력하기 위한 제2, 제3지연 시간(d2, d3)은 거의 동일함을 알 수 있다. 또한, 프리차아지 신호(IO_PR)가 하이 레벨로 인에이블된 구간에서 입출력 센스 앰프(30)의 출력은 프리차아지 상태에 있게 된다
도 3 및 도 4를 참조하여 본 발명에 따른 데이타 독출 회로의 동작을 상세히 설명한다.
우선, 데이타 독출을 위해, 도 3에 도시된 데이타 독출 회로의 입출력 라인 쌍(LIO, LIOB)은 전원 전압 레벨로 프리차아지되고, 비트 라인(BL)과 상보 비트 라인(BLB)은 VCC/2 레벨로 프리차아지되어 있다. 마찬가지로, 센스 앰프 제어 신호(LA, LAB)도 VCC/2로 프리차아지되어 있다. 즉, 메모리 셀에 저장된 데이타를 독출하고자 할 때, 비트 라인(BL)에 하이 레벨 전위의 데이타가 실린 경우에 워드 라인(WL)이 인에이블되면 비트 라인(BL)의 전위는 점차 상승한다. 이 때, 센스 앰프 제어 신호(LA)는 점차 전위가 상승되어 VCC레벨까지 상승하고, 상보 제어 신호(LAB)는 점차 전위가 낮아져서 접지 전위(GND) 까지 낮아진다. 즉, 비트 라인 센스 앰프(36)는 비트 라인(BL)과 상보 비트 라인(BLB)의 전위 차를 감지 및 증폭한다.
이 때, 타이밍 발생부(38)에서는 도 4(a)에 도시된 클럭 신호(CLK)에 응답하여 칼럼 선택 신호(CSL0)를 인에이블시킨다. 이 때, 칼럼 선택부(34)는 PMOS 트랜지스터(MP30, MP31)로 구성되어 있으므로, 출력 노드쌍(A, B) 즉, 비트 라인 쌍(BL/BLB)은 칼럼 선택 신호(CSL0)가 인에이블된 시점에서 거의 같은 양의 전하(CHARGE)가 주입되어 서로 같은 레벨만큼 상승하게 된다. 구체적으로, 칼럼 선택부(34)의 비트 라인(BL)과 입출력 라인(LIO) 사이에 연결되는 PMOS트랜지스터(MP30)의 게이트/소스 간 전압을 VGS30라 하고, 상보 비트 라인(BLB)과 상보 입출력 라인(LIOB) 사이에 연결되는 PMOS트랜지스터(MP31)의 게이트/소스 간 전압을 VGS31이라 할 때, VGS30과 VGS31은 그 크기가 서로 같게 되어 비트 라인(BL)과 상보 비트 라인(BLB)으로 주입되는 전하량이 같다. 이 때, 비트 라인(BL)과 상보 비트 라인(BLB)이 같은 레벨만큼 상승되면, 비트 라인 센스 앰프(36)의 MN35의 게이트 전압이 상승하게 되어 비트 라인 센스 앰프(36)의 동작을 가속시킨다.
도 3을 참조하면, 데이타(DATA1)가 비트 라인(BL)에 실려있는 경우에 비트 라인(BL), 즉 출력 노드(A)를 상승시키는 것은 센스 앰프 제어 신호(LA)에 의해서가 아니라, 입출력 라인(LIO)을 프리차아지시키는 전원 전압(VCC)에 의해서 우선적으로 이루어지므로 노드 전압이 빠른 속도로 상승된다. 이 때, 출력 노드(B)도 더불어 상승하게 되지만, 노드(B) 즉, 상보 비트 라인(BLB)은 노드(A)의 상승에 의한 NMOS트랜지스터(MN35)의 게이트/소스 간 전압이 증가함에 따라서 목표하는 동작 레벨로 빠르게 전이된다.
상기의 과정을 통하여 칼럼 선택 신호(CSL0)가 인에이블되었으면, 칼럼 선택부(34)의 턴온된 PMOS트랜지스터들(MP30, MP31)을 통하여 비트 라인 센스 앰프(36)에서 증폭된 데이타가 입출력 라인(LIO, LIOB)으로 전달된다. 이 때, 입출력 센스 앰프(30)는 입출력 라인(LIO)과 상보 입출력 라인(LIOB)을 통하여 인가된 데이타를 감지 및 증폭하고, 증폭된 데이타를 독출 데이타(D_OUT)로서 출력한다. 여기에서, 독출 데이타(D_OUT)가 칼럼0에 대한 데이타(DATA1)라 가정하였으므로, 칼럼 선택 신호(CSL0)가 로우 레벨로 인에이블된 시점에서 제1지연 시간(d1) 후에 도 4(c)에서와 같이 첫 번째 데이타(DATA1)가 출력된다.
이와 같이, 본 발명에서는 데이타 독출 동작 시에 첫 번째 데이타(DATA1)에 대한 칼럼 선택 신호(CSL0)를 인에이블하는 시점을, 비트 라인(BL) 및 상보 비트 라인(BLB)의 레벨 차와 무관하게 설정하여 첫 번째 데이타의 독출 속도를 빠르게 할 수 있다. 그러나, 여기에서 두 번째 데이타도 첫 번째 데이타와 같이 빠른 속도로 읽어낼 수 있어야 하며, 이를 위해 본 발명에서는 입출력 프리차아지부(32)를 이용하게 된다. 즉, 첫 번째 데이타(DATA1)가 출력되면, 칼럼 선택 신호(CSL0)는 다음 클럭 신호가 인에이블되기 소정 시간 전에 자동적으로 디스에이블된다. 이 때, 입출력 라인 쌍(LIO/LIOB)은 칼럼 선택 신호(CSL0)의 상승 엣지에서 생성되는 입출력 프리차아지 신호(IO_PR)에 응답하여 전원 전압(VCC) 레벨로 프리차아지된다. 따라서, 입출력 센스 앰프(30)의 데이타 출력(D_OUT)은 도 4(c)와 같이 프리차아지 상태(PRECH)를 유지한다. 또한, 칼럼0에 해당하는 데이타(DATA1)가 독출되면, 비트 라인(BL)과 상보 비트 라인(BLB)도 VCC/2레벨로 프리차아지된다.
즉, 제1데이타(DATA)가 출력된 후 상기와 같은 과정을 통하여 클럭 신호(CLK)의 상승 엣지에서 제2칼럼 선택 신호(CSL1)가 로우 레벨로 인에이블되면, 입출력 라인(LIO)과 상보 입출력 라인(LIOB)은 이전 데이타의 레벨을 갖지 않고 이미 전원 전압(VCC) 레벨로 프리차아지되어 있는 상태에 있게 된다. 따라서, 이후의 데이타가 만일 이전 데이타와 반대의 레벨을 갖는다 하더라도 입출력 센스 앰프(30)는 풀 트랜지션하지 않고 프리차아지 상태에서 트랜지션되므로 칼럼 선택 신호(CSL1)로부터 데이타가 출력되기까지의 시간(d2)을 빠르게 할 수 있다. 즉, 본 발명의 데이타 독출 회로에서는 각각의 데이타를 독출하기 위해, 칼럼 선택 신호를 인에이블하여 데이타 출력이 완료되면 곧바로 칼럼 선택 신호를 디스에이블시킴으로써 입출력 라인 쌍(LIO/LIOB)이 프리차아지 레벨로 복귀될 수 있도록 한다. 이러한 방법을 이용하면, 데이타 독출 시에 첫 번째 데이타이거나, 그 이후의 데이타에 관계없이 빠른 속도로 데이타를 읽어낼 수 있다.
도 5a~5c는 종래의 데이타 독출 회로와 본 발명에 따른 데이타 독출 회로의 첫 번째 데이타를 출력하는데 따른 지연 시간을 비교하기 위한 도면들이다. 도 5a는 서로 다른 시점(a~i)에서 칼럼 선택 신호(CSL0)를 인에이블시키는 경우의 도면을 나타낸다. 도 5b를 참조하면, x축은 칼럼 선택 신호(CSL0)를 인에이블시키기 위한 서로 다른 시점(a~i)을 나타내고, y축은 칼럼 선택 신호(CSL)에서 데이타 출력(DATA)까지의 지연 시간을 나타낸다. 또한, 참조 부호 52와 54는 본 발명에 따른 데이타 독출 회로에서의 제1지연 시간(d1)과 제2지연 시간(d2)을 나타낸다. 또한, 도 5c의 참조 부호 56와 58은 종래의 데이타 독출 회로에서의 제1지연 시간(d1)과 제2지연 시간(d2)을 나타낸다.
도 5a를 참조하면, 센스 앰프 제어 신호쌍(LA, LAB)의 전위 차가 점차 커지는 동안 비트 라인(BL)과 상보 비트 라인(BLB)의 전위 차가 발생하는 것을 알 수 있다. 이 때, 칼럼 선택 신호(CSL0)를 서로 다른 시점(a, b, c ~i)으로 변화시켜 인에이블하는 경우에, 종래의 데이타 독출 회로와 본 발명의 데이타 독출 회로에서의 지연 시간(d1)은 다음과 같이 비교될 수 있다.
즉, 도 5b를 참조하면, 본 발명에서는 PMOS트랜지스터를 이용하여 칼럼 선택부(34)를 구현함으로써 칼럼 선택 신호(CSL0)를 어떤 시간에 인에이블시키는지에 관계없이, 칼럼 선택 신호(CSL0)의 인에이블 시점에서부터 제1데이타(DATA1)가 출력되기까지의 제1지연 시간(d1)(52)이 거의 일정하다는 것을 알 수 있다. 반면, 도 5(c)를 참조하면, 종래에는 비트 라인(BL)과 상보 비트 라인(BLB)이 일정 전압 이상 전개되기까지의 구간 즉, a,b,c,d 지점에서는 제1지연 시간(d1)(56)이 상당히 크게 나타나는 것을 알 수 있다.
또한, 도 5b를 참조하면, 본 발명에서는 각 칼럼 데이타 출력 이후에 입출력 라인 프리차아지 구간을 설정함으로써 제1지연 시간(52)과 제2지연 시간(54)이 거의 일정하게 나타남을 알 수 있다. 반면, 도 5c를 참조하면, 프리차아지 구간이 설정되지 않은 종래의 데이타 독출 회로는 일부 구간에서 제1지연 시간(d1)(56)과 제2지연 시간(d2)(58)이 크게 차이가 나는 것을 알 수 있다.
본 발명에 따르면, 비트 라인 센스 앰프가 액티브된 후에 칼럼 선택 신호가 인에이블되는 시점에 관계없이 데이타 독출 속도를 빠르게 할 수 있으며, 첫 번째 데이타와 그 이후의 데이타 독출 속도를 동일하게 함으로써 반도체 메모리 장치의 동작 속도를 개선할 수 있다는 효과가 있다.

Claims (3)

  1. 비트 라인과 상보 비트 라인으로 구성된 비트 라인 쌍에 발생하는 전압을 감지 및 증폭하고, 상기 증폭된 전압을 제1, 제2출력 노드를 통하여 상호 반전된 전압으로서 출력하는 비트 라인 센스 앰프를 구비하는 데이타 독출 회로에 있어서,
    클럭 신호에 응답하여 인에이블되고, 다음 클럭 신호가 발생되는 소정 시간 전에 디스에이블되는 칼럼 선택 신호를 생성하는 타이밍 발생 수단;
    각 드레인이 상기 제1 및 제2출력 노드와 연결되고, 소스가 입출력 라인 및 상보 입출력 라인과 연결되는 PMOS트랜지스터들로 구현되며, 상기 칼럼 선택 신호에 응답하여 상기 제1, 제2출력 노드의 전압을 각각 상기 입출력 라인과 상보 입출력 라인으로 전달하는 칼럼 선택 수단;
    상기 칼럼 선택 신호에 의해서 인에이블되는 소정의 프리차아지 신호에 응답하여 상기 입출력 라인 쌍을 프리차아지시키는 입출력 프리차아지 수단; 및
    상기 입출력 라인과 상보 입출력 라인의 전압을 감지 및 증폭하고, 상기 증폭된 결과를 출력하는 입출력 센스 앰프를 포함하는 것을 특징으로 하는 데이타 독출 회로.
  2. 제1항에 있어서, 상기 데이타 독출 회로는,
    상기 칼럼 선택 신호가 디스에이블되는 시점에서 상기 프리차아지 신호를 인에이블시키고, 상기 인에이블된 프리차아지 신호를 상기 입출력 프리차아지 수단으로 출력하는 프리차아지 신호 발생 수단을 더 포함하는 것을 특징으로 하는 데이타 독출 회로.
  3. 제2항에 있어서, 상기 데이타 독출 회로는,
    상기 칼럼 선택 신호가 디스에이블되는 구간에서 상기 입출력 라인 쌍은 전원 전압 레벨로 프리차아지되는 것을 특징으로 하는 데이타 독출 회로.
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