JP2002304888A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Abstract
(57)【要約】
【課題】 データ書き込み時の低消費電流化、あるいは
高速化、及び書き込み動作によるノイズの発生を低減し
て安定動作を図ることができる半導体集積回路装置を提
供すること。 【解決手段】 センスアンプ信号回路部ＳＣ１に入力
されるアクティブ信号ＡＣＴは、コマンドラッチ回路１
でラッチされ端子Ｎ１１に出力される。端子Ｎ１１はタ
イミング調整回路２を介して制御信号ＥＤＣ１を出力す
る。制御信号ＥＤＣ１はタイミング調整回路３、出力バ
ッファ回路４を介してセンスアンプ活性化信号ＬＥを出
力すると共に、コラムスイッチ信号回路部ＣＳ１に出力
される。コラムスイッチ信号回路部ＣＳ１では、制御信
号ＡＣＬからパルス出力回路５を介して出力端子Ｎ１３
からパルス信号を出力する。論理回路６は、この信号と
制御信号ＥＤＣ１の反転信号とで論理積演算した信号
は、デコード回路７を介してスイッチ信号ＣＬ、ＣＬＭ
として出力される。
高速化、及び書き込み動作によるノイズの発生を低減し
て安定動作を図ることができる半導体集積回路装置を提
供すること。 【解決手段】 センスアンプ信号回路部ＳＣ１に入力
されるアクティブ信号ＡＣＴは、コマンドラッチ回路１
でラッチされ端子Ｎ１１に出力される。端子Ｎ１１はタ
イミング調整回路２を介して制御信号ＥＤＣ１を出力す
る。制御信号ＥＤＣ１はタイミング調整回路３、出力バ
ッファ回路４を介してセンスアンプ活性化信号ＬＥを出
力すると共に、コラムスイッチ信号回路部ＣＳ１に出力
される。コラムスイッチ信号回路部ＣＳ１では、制御信
号ＡＣＬからパルス出力回路５を介して出力端子Ｎ１３
からパルス信号を出力する。論理回路６は、この信号と
制御信号ＥＤＣ１の反転信号とで論理積演算した信号
は、デコード回路７を介してスイッチ信号ＣＬ、ＣＬＭ
として出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置における記憶セルへのデータ書き込みに関するもので
あり、特に、書き込み動作時における低消費電流化、あ
るいは高速化、及び安定動作に関するものである。
置における記憶セルへのデータ書き込みに関するもので
あり、特に、書き込み動作時における低消費電流化、あ
るいは高速化、及び安定動作に関するものである。
【０００２】
【従来の技術】近年のコンピュータ技術の進展に伴い、
３次元動画の描画のようにアドレスサイクルが不規則に
変化するグラフィックス用途に適用できるメモリが必要
とされ、データの読み出しサイクルか書き込みサイクル
かを問わず高速なランダムアクセス性能が要求される。
しかし、ダイナミックランダムアクセスメモリ（以下、
ＤＲＡＭ）や同期型ＤＲＡＭ（以下、ＳＤＲＡＭ）に代
表される同期型半導体記憶装置のように、行アドレスと
列アドレスとをマルチプレクスして別々のタイミングで
入力する方式のメモリでは、この種の高速なランダムア
クセス性を実現することができない。
３次元動画の描画のようにアドレスサイクルが不規則に
変化するグラフィックス用途に適用できるメモリが必要
とされ、データの読み出しサイクルか書き込みサイクル
かを問わず高速なランダムアクセス性能が要求される。
しかし、ダイナミックランダムアクセスメモリ（以下、
ＤＲＡＭ）や同期型ＤＲＡＭ（以下、ＳＤＲＡＭ）に代
表される同期型半導体記憶装置のように、行アドレスと
列アドレスとをマルチプレクスして別々のタイミングで
入力する方式のメモリでは、この種の高速なランダムア
クセス性を実現することができない。
【０００３】そこで、ＤＲＡＭやＳＤＲＡＭの高集積性
を活かしながら、スタティックランダムアクセスメモリ
（以下、ＳＲＡＭ）の高速サイクルタイム性を実現する
高速メモリとして、アドレスをマルチプレクスせずに入
力し、１コマンドで読み出しサイクルか書き込みサイク
ルかを確定するメモリが考案されてきている。ファスト
サイクルランダムアクセスメモリ（Ｆａｓｔ Ｃｙｃｌ
ｅ ＲＡＭ、ＦＣＲＡＭ（登録商標））が代表的なデバ
イスである。
を活かしながら、スタティックランダムアクセスメモリ
（以下、ＳＲＡＭ）の高速サイクルタイム性を実現する
高速メモリとして、アドレスをマルチプレクスせずに入
力し、１コマンドで読み出しサイクルか書き込みサイク
ルかを確定するメモリが考案されてきている。ファスト
サイクルランダムアクセスメモリ（Ｆａｓｔ Ｃｙｃｌ
ｅ ＲＡＭ、ＦＣＲＡＭ（登録商標））が代表的なデバ
イスである。
【０００４】図９に示すメモリセル部Ｍ１０００は、高
速メモリの構成を示す具体例である。説明の便宜上、必
要な構成要素を抜粋したものであり、高速メモリの一部
を示している。メモリセルＴａ乃至Ｔｄは、各々ビット
線／ＢＬ、／ＢＬＭ、ＢＬ、ＢＬＭに接続される。メモ
リセルＴａ乃至Ｔｄに記憶されているデータは蓄積電荷
として読み出されビット線ＢＬ、／ＢＬ、ＢＬＭ、／Ｂ
ＬＭに再分配された後、ビット線ＢＬ、／ＢＬ、及びＢ
ＬＭ、／ＢＬＭを対としてセンスアンプＳＡ，ＳＡＭで
増幅される。増幅されたデータは、コラムスイッチＴＮ
１、ＴＮ２、及びＴＮ３、ＴＮ４を介してデータバス線
ＤＢ、／ＤＢに渡され、リードアンプＲＡで増幅されて
入出力バッファＢｕｆから出力される（Ｄｏｕｔ）。逆
に、入力データＤｉｎは、入出力バッファＢｕｆを介し
てライトアンプＷＡで増幅され、データバス線ＤＢ、／
ＤＢからビット線ＢＬ、／ＢＬ、及びＢＬＭ、／ＢＬＭ
を介してメモリセルＴａ乃至Ｔｄに電荷として蓄積され
ることにより記憶される。
速メモリの構成を示す具体例である。説明の便宜上、必
要な構成要素を抜粋したものであり、高速メモリの一部
を示している。メモリセルＴａ乃至Ｔｄは、各々ビット
線／ＢＬ、／ＢＬＭ、ＢＬ、ＢＬＭに接続される。メモ
リセルＴａ乃至Ｔｄに記憶されているデータは蓄積電荷
として読み出されビット線ＢＬ、／ＢＬ、ＢＬＭ、／Ｂ
ＬＭに再分配された後、ビット線ＢＬ、／ＢＬ、及びＢ
ＬＭ、／ＢＬＭを対としてセンスアンプＳＡ，ＳＡＭで
増幅される。増幅されたデータは、コラムスイッチＴＮ
１、ＴＮ２、及びＴＮ３、ＴＮ４を介してデータバス線
ＤＢ、／ＤＢに渡され、リードアンプＲＡで増幅されて
入出力バッファＢｕｆから出力される（Ｄｏｕｔ）。逆
に、入力データＤｉｎは、入出力バッファＢｕｆを介し
てライトアンプＷＡで増幅され、データバス線ＤＢ、／
ＤＢからビット線ＢＬ、／ＢＬ、及びＢＬＭ、／ＢＬＭ
を介してメモリセルＴａ乃至Ｔｄに電荷として蓄積され
ることにより記憶される。
【０００５】ビット線ＢＬ、／ＢＬ、及びＢＬＭ、／Ｂ
ＬＭに接続すべきメモリセルＴａ乃至Ｔｄの選択は、コ
マンド信号ＣＭＤを受けたロウ系制御回路ＲＣからのア
クティブ信号ＡＣＴとプリチャージ信号ＰＲＥとによ
り、ワードデコーダＷＤを活性化及び非活性化して、ワ
ード線ＷＬ、ＷＬＭを立ち上げて行う。またセンスアン
プＳＡ、ＳＡＭは、センスアンプ信号回路ＳＣがアクテ
ィブ信号ＡＣＴとプリチャージ信号ＰＲＥに基づきセン
スアンプＳＡ、ＳＡＭの活性化信号ＬＥを制御して、活
性化及び非活性化される。更にコラムスイッチＴＮ１乃
至ＴＮ４は、ロウ系制御信号ＲＣからのコマンド信号Ｃ
ＭＤによりコラム系制御回路ＣＣが制御信号ＡＣＬを出
力し、それを受けてコラムスイッチ信号回路ＣＳがスイ
ッチ信号ＣＬ、ＣＬＭを制御することにより、導通ある
いは非導通とされる。
ＬＭに接続すべきメモリセルＴａ乃至Ｔｄの選択は、コ
マンド信号ＣＭＤを受けたロウ系制御回路ＲＣからのア
クティブ信号ＡＣＴとプリチャージ信号ＰＲＥとによ
り、ワードデコーダＷＤを活性化及び非活性化して、ワ
ード線ＷＬ、ＷＬＭを立ち上げて行う。またセンスアン
プＳＡ、ＳＡＭは、センスアンプ信号回路ＳＣがアクテ
ィブ信号ＡＣＴとプリチャージ信号ＰＲＥに基づきセン
スアンプＳＡ、ＳＡＭの活性化信号ＬＥを制御して、活
性化及び非活性化される。更にコラムスイッチＴＮ１乃
至ＴＮ４は、ロウ系制御信号ＲＣからのコマンド信号Ｃ
ＭＤによりコラム系制御回路ＣＣが制御信号ＡＣＬを出
力し、それを受けてコラムスイッチ信号回路ＣＳがスイ
ッチ信号ＣＬ、ＣＬＭを制御することにより、導通ある
いは非導通とされる。
【０００６】図１０は読み出し動作の波形図を、図１１
は書き込み動作の波形図を示す。コマンド信号ＣＭＤに
より、ロウ系制御回路ＲＣが起動し、アクティブ信号Ａ
ＣＴを出力する。この信号ＡＣＴによりワードデコーダ
ＷＤからのワード線ＷＬが選択され、メモリセルＴｃ、
Ｔｄがビット線ＢＬ、ＢＬＭに接続され蓄積電荷がビッ
ト線ＢＬ、ＢＬＭに再分配される。ここまでは読み出し
動作と書き込み動作で共通である。
は書き込み動作の波形図を示す。コマンド信号ＣＭＤに
より、ロウ系制御回路ＲＣが起動し、アクティブ信号Ａ
ＣＴを出力する。この信号ＡＣＴによりワードデコーダ
ＷＤからのワード線ＷＬが選択され、メモリセルＴｃ、
Ｔｄがビット線ＢＬ、ＢＬＭに接続され蓄積電荷がビッ
ト線ＢＬ、ＢＬＭに再分配される。ここまでは読み出し
動作と書き込み動作で共通である。
【０００７】先ず、読み出し動作について説明する。蓄
積電荷の再分配によりイコライズ状態にあったビット線
ＢＬ、／ＢＬは次第に電位差を有するようになる（この
期間を期間とする）。尚、ビット線ＢＬＭ、／ＢＬＭ
についても同様の動作であるので、以下の説明は省略す
る。期間とは、この電位差がセンスアンプＳＡの増幅
感度に達するまでの期間を指す。この時の電位差は数十
ｍＶ程度である。期間の終了に引き続き、センスアン
プＳＡの活性化信号ＬＥがハイレベルにセットされ、セ
ンスアンプＳＡを駆動してビット線ＢＬ、／ＢＬを増幅
する（この期間を期間とする）。増幅の完了を待って
制御信号ＡＣＬをハイレベルにセットしスイッチ信号Ｃ
Ｌをハイレベルに起動してデータバス線ＤＢ、／ＤＢに
データを読み出す（この期間を期間とする）。ここで
スイッチ信号ＣＬがハイレベルにセットされている時間
は、ビット線ＢＬ、／ＢＬからデータバス線ＤＢ、／Ｄ
Ｂへのデータの読み出しに必要な時間として最適化され
ており、コラム系制御回路ＣＣにより設定されている時
間である。
積電荷の再分配によりイコライズ状態にあったビット線
ＢＬ、／ＢＬは次第に電位差を有するようになる（この
期間を期間とする）。尚、ビット線ＢＬＭ、／ＢＬＭ
についても同様の動作であるので、以下の説明は省略す
る。期間とは、この電位差がセンスアンプＳＡの増幅
感度に達するまでの期間を指す。この時の電位差は数十
ｍＶ程度である。期間の終了に引き続き、センスアン
プＳＡの活性化信号ＬＥがハイレベルにセットされ、セ
ンスアンプＳＡを駆動してビット線ＢＬ、／ＢＬを増幅
する（この期間を期間とする）。増幅の完了を待って
制御信号ＡＣＬをハイレベルにセットしスイッチ信号Ｃ
Ｌをハイレベルに起動してデータバス線ＤＢ、／ＤＢに
データを読み出す（この期間を期間とする）。ここで
スイッチ信号ＣＬがハイレベルにセットされている時間
は、ビット線ＢＬ、／ＢＬからデータバス線ＤＢ、／Ｄ
Ｂへのデータの読み出しに必要な時間として最適化され
ており、コラム系制御回路ＣＣにより設定されている時
間である。
【０００８】次に、書き込み動作である。期間が開始
され、メモリセルＴａ、Ｔｃとビット線ＢＬ、／ＢＬが
接続されている状態でメモリセルＴｃが選択されると、
スイッチ信号ＣＬがハイレベルにセットされデータバス
線ＤＢ、／ＤＢをビット線ＢＬ、／ＢＬに接続する。そ
して書き込みアンプＷＡによる書き込みが開始される。
この書き込み期間はスイッチ信号ＣＬをセットして行う
ので、読み出し動作における期間に該当する。書き込
みデータは既存データを反対しなければならない場合も
あり、期間が開始される前にセンスアンプＳＡでの増
幅感度に達する必要もあって、迅速な書き込みが必要と
なる。また書き込みアンプＷＡが駆動すべき負荷もデー
タバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬとの両方
であり大きな負荷となる。期間の開始前にビット線Ｂ
Ｌ、／ＢＬへのデータの書き込みが完了するように書き
込みアンプＷＡの駆動能力を充分大きく設定する必要が
ある。ここで、スイッチ信号ＣＬのセット時間（期間
）は、コラム系制御回路ＣＣにより設定されているた
め時間が固定されており、期間の終了前に期間が開
始される場合がある。
され、メモリセルＴａ、Ｔｃとビット線ＢＬ、／ＢＬが
接続されている状態でメモリセルＴｃが選択されると、
スイッチ信号ＣＬがハイレベルにセットされデータバス
線ＤＢ、／ＤＢをビット線ＢＬ、／ＢＬに接続する。そ
して書き込みアンプＷＡによる書き込みが開始される。
この書き込み期間はスイッチ信号ＣＬをセットして行う
ので、読み出し動作における期間に該当する。書き込
みデータは既存データを反対しなければならない場合も
あり、期間が開始される前にセンスアンプＳＡでの増
幅感度に達する必要もあって、迅速な書き込みが必要と
なる。また書き込みアンプＷＡが駆動すべき負荷もデー
タバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬとの両方
であり大きな負荷となる。期間の開始前にビット線Ｂ
Ｌ、／ＢＬへのデータの書き込みが完了するように書き
込みアンプＷＡの駆動能力を充分大きく設定する必要が
ある。ここで、スイッチ信号ＣＬのセット時間（期間
）は、コラム系制御回路ＣＣにより設定されているた
め時間が固定されており、期間の終了前に期間が開
始される場合がある。
【０００９】尚、書き込み動作において、書き込み対象
外のビット線ＢＬＭ、／ＢＬＭは、上述の読み出し動作
を行う。
外のビット線ＢＬＭ、／ＢＬＭは、上述の読み出し動作
を行う。
【００１０】
【発明が解決しようとする課題】しかしながら、書き込
みサイクルにおいて、書き込みアンプＷＡは、セル蓄積
電荷の読み出し期間（図１１中の期間）内にデータバ
ス線ＤＢ、／ＤＢを介してビット線ＢＬ、／ＢＬにデー
タを書き込む必要がある。即ち、期間という短時間に
データバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬとを
所定電圧にまで駆動する必要がある。従って、書き込み
アンプＷＡの駆動能力は十分に大きくしておく必要があ
る。このため、書き込みアンプＷＡのチップ占有面積が
多大となると共に電流消費も大きくなってしまい、半導
体集積回路装置における高集積化、及び低消費電力化へ
の障害となる虞がある。
みサイクルにおいて、書き込みアンプＷＡは、セル蓄積
電荷の読み出し期間（図１１中の期間）内にデータバ
ス線ＤＢ、／ＤＢを介してビット線ＢＬ、／ＢＬにデー
タを書き込む必要がある。即ち、期間という短時間に
データバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬとを
所定電圧にまで駆動する必要がある。従って、書き込み
アンプＷＡの駆動能力は十分に大きくしておく必要があ
る。このため、書き込みアンプＷＡのチップ占有面積が
多大となると共に電流消費も大きくなってしまい、半導
体集積回路装置における高集積化、及び低消費電力化へ
の障害となる虞がある。
【００１１】また、ビット線ＢＬ、／ＢＬに書き込まれ
たデータは、ビット線の増幅期間（図１１中の期間）
にセンスアンプＳＡによりフル振幅まで増幅される。読
み出し動作においてはその後にビット線ＢＬ、／ＢＬを
データバス線ＤＢ、／ＤＢに接続して増幅電圧を確実に
データバス線ＤＢ、／ＤＢに読み出すための読み出し期
間（図１０中の期間）を確保する必要がある。この期
間はコラム系制御回路ＣＣにより設定されている。とこ
ろで、書き込みサイクルにおいては、期間内に期間
を開始して書き込み動作を行うこととなる。期間の長
さはコラム系制御回路ＣＣにより固定的に設定されてい
るため、書き込みサイクルにおいては、期間の後半部
と期間の前半部が重複する場合がある。従って、セン
スアンプＳＡが受け持つべき負荷は、ビット線ＢＬ、／
ＢＬのみならずデータバス線ＤＢ、／ＤＢをも含むこと
となり、駆動すべき負荷は大きなものとなる。アクセス
タイムの制約からセンスアンプＳＡは、ビット線ＢＬ、
／ＢＬを所定時間内に増幅しなければならないので、負
荷が大きくなった場合の対応として期間内の期間で
読み出し時より大きな電位差をビット線ＢＬ、／ＢＬ書
き込む必要がある。一方、期間は、セルからの蓄積電
荷がビット線ＢＬ、／ＢＬに再分配された状態でありセ
ンスアンプＳＡが活性化する前であるので、隣接するビ
ット線ＢＬＭ、／ＢＬＭの電位差は微少であり（数十ｍ
Ｖ程度）、且つフローティング状態である。従って、書
き込み対象のビット線ＢＬ、／ＢＬにおける急峻な電位
変動によって、隣接ビット線ＢＬＭ、／ＢＬＭとの間の
容量カップリングを介して隣接ビット線ＢＬＭ、／ＢＬ
Ｍが電圧変動を受けてしまう虞がある。しかも、ビット
線ＢＬＭ、／ＢＬＭには微少な電位差しかない。そのた
めビット線ＢＬＭ、／ＢＬＭの電位関係が容量カップリ
ングによるノイズで反転してしまう虞がある。
たデータは、ビット線の増幅期間（図１１中の期間）
にセンスアンプＳＡによりフル振幅まで増幅される。読
み出し動作においてはその後にビット線ＢＬ、／ＢＬを
データバス線ＤＢ、／ＤＢに接続して増幅電圧を確実に
データバス線ＤＢ、／ＤＢに読み出すための読み出し期
間（図１０中の期間）を確保する必要がある。この期
間はコラム系制御回路ＣＣにより設定されている。とこ
ろで、書き込みサイクルにおいては、期間内に期間
を開始して書き込み動作を行うこととなる。期間の長
さはコラム系制御回路ＣＣにより固定的に設定されてい
るため、書き込みサイクルにおいては、期間の後半部
と期間の前半部が重複する場合がある。従って、セン
スアンプＳＡが受け持つべき負荷は、ビット線ＢＬ、／
ＢＬのみならずデータバス線ＤＢ、／ＤＢをも含むこと
となり、駆動すべき負荷は大きなものとなる。アクセス
タイムの制約からセンスアンプＳＡは、ビット線ＢＬ、
／ＢＬを所定時間内に増幅しなければならないので、負
荷が大きくなった場合の対応として期間内の期間で
読み出し時より大きな電位差をビット線ＢＬ、／ＢＬ書
き込む必要がある。一方、期間は、セルからの蓄積電
荷がビット線ＢＬ、／ＢＬに再分配された状態でありセ
ンスアンプＳＡが活性化する前であるので、隣接するビ
ット線ＢＬＭ、／ＢＬＭの電位差は微少であり（数十ｍ
Ｖ程度）、且つフローティング状態である。従って、書
き込み対象のビット線ＢＬ、／ＢＬにおける急峻な電位
変動によって、隣接ビット線ＢＬＭ、／ＢＬＭとの間の
容量カップリングを介して隣接ビット線ＢＬＭ、／ＢＬ
Ｍが電圧変動を受けてしまう虞がある。しかも、ビット
線ＢＬＭ、／ＢＬＭには微少な電位差しかない。そのた
めビット線ＢＬＭ、／ＢＬＭの電位関係が容量カップリ
ングによるノイズで反転してしまう虞がある。
【００１２】半導体集積回路装置の高集積化、高速化の
進展に伴い、書き込みアンプＷＡの駆動能力確保に必要
なチップ占有面積の増大、隣接ビット線ＢＬＭ、／ＢＬ
Ｍへのノイズの影響は深刻なものとなり問題である。ま
た高集積化に伴い要求される低消費電流化への障害も大
きなものとなり問題である。
進展に伴い、書き込みアンプＷＡの駆動能力確保に必要
なチップ占有面積の増大、隣接ビット線ＢＬＭ、／ＢＬ
Ｍへのノイズの影響は深刻なものとなり問題である。ま
た高集積化に伴い要求される低消費電流化への障害も大
きなものとなり問題である。
【００１３】本発明は前記従来技術の問題点を解消する
ためになされたものであり、記憶セルへのデータ書き込
み動作を、ビット線での増幅が可能な電圧をビット線に
入力した後、ビット線へのデータ入力経路を遮断してビ
ット線電圧を増幅するという２段階で行うことにより、
データ書き込み時の低消費電流化、あるいは高速化、及
び書き込み動作によるノイズの発生を低減して安定動作
を図ることができる半導体集積回路装置を提供すること
を目的とする。
ためになされたものであり、記憶セルへのデータ書き込
み動作を、ビット線での増幅が可能な電圧をビット線に
入力した後、ビット線へのデータ入力経路を遮断してビ
ット線電圧を増幅するという２段階で行うことにより、
データ書き込み時の低消費電流化、あるいは高速化、及
び書き込み動作によるノイズの発生を低減して安定動作
を図ることができる半導体集積回路装置を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る半導体集積回路装置は、記憶セル
と、記憶セルに接続され記憶セルとの間でデータの読み
出し・書き込みを行うビット線とを備える半導体集積回
路装置において、記憶セルへのデータの書き込みのため
に、ビット線にデータを入力する書き込みアンプと、書
き込みアンプとビット線とを接続するスイッチ部と、ビ
ット線に入力された電圧を増幅するセンスアンプとを備
え、記憶セルへのデータの書き込みの際、書き込みアン
プによるビット線へのデータ入力の後、スイッチ部を非
導通にした上でセンスアンプを活性化することを特徴と
する。
に、請求項１に係る半導体集積回路装置は、記憶セル
と、記憶セルに接続され記憶セルとの間でデータの読み
出し・書き込みを行うビット線とを備える半導体集積回
路装置において、記憶セルへのデータの書き込みのため
に、ビット線にデータを入力する書き込みアンプと、書
き込みアンプとビット線とを接続するスイッチ部と、ビ
ット線に入力された電圧を増幅するセンスアンプとを備
え、記憶セルへのデータの書き込みの際、書き込みアン
プによるビット線へのデータ入力の後、スイッチ部を非
導通にした上でセンスアンプを活性化することを特徴と
する。
【００１５】請求項１の半導体集積回路装置では、記憶
セルにデータを書き込む際、スイッチ部を導通して書き
込みアンプによりビット線にデータを入力した後、スイ
ッチ部を非導通にした上でセンスアンプを活性化してビ
ット線上に入力されたデータ電圧を増幅する。
セルにデータを書き込む際、スイッチ部を導通して書き
込みアンプによりビット線にデータを入力した後、スイ
ッチ部を非導通にした上でセンスアンプを活性化してビ
ット線上に入力されたデータ電圧を増幅する。
【００１６】図１に原理説明図を示す。スイッチ部の導
通信号は、センスアンプの活性化信号と共に、論理ハイ
レベルをアクティブ状態とする信号である。スイッチ部
の導通信号は、ハイレベルの期間にのみスイッチ部を導
通状態にする。センスアンプの活性化信号は、ハイレベ
ルの期間にのみセンスアンプを活性化状態にする。両信
号のアクティブ期間であるハイレベル期間の切り替わり
には、時間Ｔの時間差が設けられる。従って、スイッチ
部が導通状態のままセンスアンプが活性化することはな
く、スイッチ部が非導通となった後にセンスアンプが活
性化する動作シーケンスを構成する。
通信号は、センスアンプの活性化信号と共に、論理ハイ
レベルをアクティブ状態とする信号である。スイッチ部
の導通信号は、ハイレベルの期間にのみスイッチ部を導
通状態にする。センスアンプの活性化信号は、ハイレベ
ルの期間にのみセンスアンプを活性化状態にする。両信
号のアクティブ期間であるハイレベル期間の切り替わり
には、時間Ｔの時間差が設けられる。従って、スイッチ
部が導通状態のままセンスアンプが活性化することはな
く、スイッチ部が非導通となった後にセンスアンプが活
性化する動作シーケンスを構成する。
【００１７】また、請求項２に係る半導体集積回路装置
は、請求項１に記載の半導体集積回路装置において、導
通状態のスイッチ部を介してビット線に入力される電圧
が所定電圧値に達した後、スイッチ部は非導通となるこ
とが好ましい。更に、請求項３に係る半導体集積回路装
置は、請求項２に記載の半導体集積回路装置において、
この所定電圧値は、センスアンプの増幅感度の電圧値以
上であることが好ましい。
は、請求項１に記載の半導体集積回路装置において、導
通状態のスイッチ部を介してビット線に入力される電圧
が所定電圧値に達した後、スイッチ部は非導通となるこ
とが好ましい。更に、請求項３に係る半導体集積回路装
置は、請求項２に記載の半導体集積回路装置において、
この所定電圧値は、センスアンプの増幅感度の電圧値以
上であることが好ましい。
【００１８】これにより、書き込みアンプにより導通状
態のスイッチ部を介してビット線に入力されるデータ
は、スイッチ部を非導通にした後センスアンプにより増
幅されて記憶セルに書き込むべき電圧値にまで増幅され
る。即ち、書き込みアンプは、センスアンプが増幅でき
る電圧値にまでビット線電圧を入力し、その後の動作
は、ビット線電圧を増幅するセンスアンプによる通常の
読み出し動作で行うという、２段階の動作で書き込みを
行うことができる。従って、書き込みアンプが入力すべ
き電圧値は限定され、書き込みアンプの駆動能力を必要
最小限に低減することができるので、書き込みアンプの
回路規模が小さくなりチップ上の占有面積を圧縮できる
と共に、電流消費を低減できる。半導体集積回路装置の
高集積化、及び低消費電流化に寄与するところ大であ
る。この時、書き込みアンプが入力すべきビット線電圧
の最小値はセンスアンプの増幅感度の電圧であり、この
電圧値を必要最小限電圧として設定してやれば、書き込
みアンプの駆動能力を必要最小限に設定することができ
る。書き込みアンプがこの電圧値以上を入力すれば、ビ
ット線電圧の増幅を確実に行うことができ、記憶セルに
確実にデータを書き込むことができる。
態のスイッチ部を介してビット線に入力されるデータ
は、スイッチ部を非導通にした後センスアンプにより増
幅されて記憶セルに書き込むべき電圧値にまで増幅され
る。即ち、書き込みアンプは、センスアンプが増幅でき
る電圧値にまでビット線電圧を入力し、その後の動作
は、ビット線電圧を増幅するセンスアンプによる通常の
読み出し動作で行うという、２段階の動作で書き込みを
行うことができる。従って、書き込みアンプが入力すべ
き電圧値は限定され、書き込みアンプの駆動能力を必要
最小限に低減することができるので、書き込みアンプの
回路規模が小さくなりチップ上の占有面積を圧縮できる
と共に、電流消費を低減できる。半導体集積回路装置の
高集積化、及び低消費電流化に寄与するところ大であ
る。この時、書き込みアンプが入力すべきビット線電圧
の最小値はセンスアンプの増幅感度の電圧であり、この
電圧値を必要最小限電圧として設定してやれば、書き込
みアンプの駆動能力を必要最小限に設定することができ
る。書き込みアンプがこの電圧値以上を入力すれば、ビ
ット線電圧の増幅を確実に行うことができ、記憶セルに
確実にデータを書き込むことができる。
【００１９】また、書き込みアンプによるビット線への
書き込み電圧値は、センスアンプの増幅感度の電圧等の
所定電圧値に制限されるため、この書き込み動作に起因
するビット線の電圧遷移量も小さなものとすることがで
きる。従って、隣接する記憶セルあるいはビット線への
容量結合によるノイズは小さなものとでき、書き込み動
作によるデータの誤反転を防止することができる。
書き込み電圧値は、センスアンプの増幅感度の電圧等の
所定電圧値に制限されるため、この書き込み動作に起因
するビット線の電圧遷移量も小さなものとすることがで
きる。従って、隣接する記憶セルあるいはビット線への
容量結合によるノイズは小さなものとでき、書き込み動
作によるデータの誤反転を防止することができる。
【００２０】更に、スイッチ部を非導通にした後のセン
スアンプによるビット線電圧の増幅動作は、通常の読み
出し動作におけるセンスアンプの増幅動作と同様の動作
である。また書き込み時のビット線への入力電圧値は限
定することができ必要最小限の駆動能力の書き込みアン
プで行うことができる。従って、回路規模を限定して小
占有面積と低消費電流を確保した書き込みアンプを使用
しながら、書き込み動作を読み出し動作に埋め込ませる
ことができる。即ち、書き込み動作サイクルを読み出し
動作サイクルと同一サイクルで実現することができる。
スアンプによるビット線電圧の増幅動作は、通常の読み
出し動作におけるセンスアンプの増幅動作と同様の動作
である。また書き込み時のビット線への入力電圧値は限
定することができ必要最小限の駆動能力の書き込みアン
プで行うことができる。従って、回路規模を限定して小
占有面積と低消費電流を確保した書き込みアンプを使用
しながら、書き込み動作を読み出し動作に埋め込ませる
ことができる。即ち、書き込み動作サイクルを読み出し
動作サイクルと同一サイクルで実現することができる。
【００２１】また、請求項４に係る半導体集積回路装置
は、請求項１に記載の半導体集積回路装置において、セ
ンスアンプ活性化回路を備え、スイッチ部の非導通制御
は、センスアンプ活性化回路からの非導通指示信号に基
づき行われることを特徴とし、請求項５に係る半導体集
積回路装置は、請求項４に記載の半導体集積回路装置に
おいて、非導通指示信号からセンスアンプの活性化信号
への信号経路にタイミング調整回路を備え、センスアン
プの活性化タイミングをスイッチ部の非導通タイミング
に対して所定タイミング遅らせることを特徴とする。ま
た、請求項６に係る半導体集積回路装置は、請求項１に
記載の半導体集積回路装置において、スイッチ部のスイ
ッチング制御回路を備え、センスアンプの活性化制御
は、スイッチング制御回路からの活性化指示信号に基づ
き行われることを特徴とし、請求項７に係る半導体集積
回路装置は、請求項６に記載の半導体集積回路装置にお
いて、活性化指示信号からセンスアンプの活性化信号へ
の信号経路にタイミング調整回路を備え、センスアンプ
の活性化タイミングをスイッチ部の非導通タイミングに
対して所定タイミング遅らせることを特徴とする。
は、請求項１に記載の半導体集積回路装置において、セ
ンスアンプ活性化回路を備え、スイッチ部の非導通制御
は、センスアンプ活性化回路からの非導通指示信号に基
づき行われることを特徴とし、請求項５に係る半導体集
積回路装置は、請求項４に記載の半導体集積回路装置に
おいて、非導通指示信号からセンスアンプの活性化信号
への信号経路にタイミング調整回路を備え、センスアン
プの活性化タイミングをスイッチ部の非導通タイミング
に対して所定タイミング遅らせることを特徴とする。ま
た、請求項６に係る半導体集積回路装置は、請求項１に
記載の半導体集積回路装置において、スイッチ部のスイ
ッチング制御回路を備え、センスアンプの活性化制御
は、スイッチング制御回路からの活性化指示信号に基づ
き行われることを特徴とし、請求項７に係る半導体集積
回路装置は、請求項６に記載の半導体集積回路装置にお
いて、活性化指示信号からセンスアンプの活性化信号へ
の信号経路にタイミング調整回路を備え、センスアンプ
の活性化タイミングをスイッチ部の非導通タイミングに
対して所定タイミング遅らせることを特徴とする。
【００２２】請求項４、５の半導体集積回路装置では、
センスアンプ活性化回路からスイッチ部の非導通指示信
号が出力されており、この信号によりスイッチ部の非導
通制御が行われる。この時センスアンプ活性化回路で
は、非導通指示信号からセンスアンプの活性化信号を生
成しており、信号経路にタイミング調整回路を備えてセ
ンスアンプの活性化タイミングをスイッチ部の非導通タ
イミングに対して所定タイミングだけ遅らせる。請求項
６、７の半導体集積回路装置では、スイッチ部のスイッ
チング制御回路からセンスアンプの活性化指示信号が出
力されており、この信号によりセンスアンプの活性化制
御が行われる。活性化指示信号からセンスアンプの活性
化信号に至る信号経路中にタイミング調整回路を備えて
センスアンプの活性化タイミングをスイッチ部の非導通
タイミングに対して所定タイミングだけ遅らせる。
センスアンプ活性化回路からスイッチ部の非導通指示信
号が出力されており、この信号によりスイッチ部の非導
通制御が行われる。この時センスアンプ活性化回路で
は、非導通指示信号からセンスアンプの活性化信号を生
成しており、信号経路にタイミング調整回路を備えてセ
ンスアンプの活性化タイミングをスイッチ部の非導通タ
イミングに対して所定タイミングだけ遅らせる。請求項
６、７の半導体集積回路装置では、スイッチ部のスイッ
チング制御回路からセンスアンプの活性化指示信号が出
力されており、この信号によりセンスアンプの活性化制
御が行われる。活性化指示信号からセンスアンプの活性
化信号に至る信号経路中にタイミング調整回路を備えて
センスアンプの活性化タイミングをスイッチ部の非導通
タイミングに対して所定タイミングだけ遅らせる。
【００２３】これにより、スイッチ部の非導通動作と、
センスアンプの活性化との間に所定タイミングの時間差
が確実に確保されるので、確実にスイッチ部を非導通と
した後にセンスアンプを活性化することができる。
センスアンプの活性化との間に所定タイミングの時間差
が確実に確保されるので、確実にスイッチ部を非導通と
した後にセンスアンプを活性化することができる。
【００２４】また、請求項８に係る半導体集積回路装置
は、請求項１に記載の半導体集積回路装置において、所
定時間幅のパルス信号を出力するスイッチ部のスイッチ
ング制御回路を備え、パルス信号により、スイッチ部を
導通することを特徴とする。
は、請求項１に記載の半導体集積回路装置において、所
定時間幅のパルス信号を出力するスイッチ部のスイッチ
ング制御回路を備え、パルス信号により、スイッチ部を
導通することを特徴とする。
【００２５】請求項８の半導体集積回路装置では、スイ
ッチ部のスイッチング制御回路からの所定時間幅のパル
ス信号によりスイッチ部が導通する。
ッチ部のスイッチング制御回路からの所定時間幅のパル
ス信号によりスイッチ部が導通する。
【００２６】これにより、ビット線への書き込み電圧が
センスアンプによる増幅に必要となる最小限の電圧値に
なるようにパルス信号を調整することができ、書き込み
アンプによるビット線へのデータ入力動作を必要最小限
に限定することができる。書き込みアンプの駆動能力を
必要最小限にすることができ、半導体集積回路装置の高
集積化、低消費電流化に寄与するところ大である。
センスアンプによる増幅に必要となる最小限の電圧値に
なるようにパルス信号を調整することができ、書き込み
アンプによるビット線へのデータ入力動作を必要最小限
に限定することができる。書き込みアンプの駆動能力を
必要最小限にすることができ、半導体集積回路装置の高
集積化、低消費電流化に寄与するところ大である。
【００２７】また、請求項９に係る半導体集積回路装置
は、請求項１乃至８の少なくとも何れか１項に記載の半
導体集積回路装置において、記憶セルの選択、及び記憶
セルからのデータの読み出し・書き込みの別が、１つの
コマンド入力により行われることが好ましい。更に、請
求項１０に係る半導体集積回路装置は、請求項９に記載
の半導体集積回路装置において、記憶セルは、容量素子
を備えており、容量素子への電荷蓄積の有無によりデー
タを記憶することが好ましい。
は、請求項１乃至８の少なくとも何れか１項に記載の半
導体集積回路装置において、記憶セルの選択、及び記憶
セルからのデータの読み出し・書き込みの別が、１つの
コマンド入力により行われることが好ましい。更に、請
求項１０に係る半導体集積回路装置は、請求項９に記載
の半導体集積回路装置において、記憶セルは、容量素子
を備えており、容量素子への電荷蓄積の有無によりデー
タを記憶することが好ましい。
【００２８】
【発明の実施の形態】以下、本発明の半導体集積回路装
置について具体化した実施形態を図２乃至図８に基づき
図面を参照しつつ詳細に説明する。図２は、第１実施形
態のメモリセル部を示す回路ブロック図である。図３
は、第１実施形態の要部を示す回路図である。図４は、
第１実施形態の要部の動作を示す波形図である。図５
は、第２実施形態のメモリセル部を示す回路ブロック図
である。図６は、第２実施形態の要部を示す回路図であ
る。図７は、第２実施形態の要部の動作を示す波形図で
ある。図８は、第１及び第２実施形態のメモリセル部へ
の書き込み動作を示す波形図である。
置について具体化した実施形態を図２乃至図８に基づき
図面を参照しつつ詳細に説明する。図２は、第１実施形
態のメモリセル部を示す回路ブロック図である。図３
は、第１実施形態の要部を示す回路図である。図４は、
第１実施形態の要部の動作を示す波形図である。図５
は、第２実施形態のメモリセル部を示す回路ブロック図
である。図６は、第２実施形態の要部を示す回路図であ
る。図７は、第２実施形態の要部の動作を示す波形図で
ある。図８は、第１及び第２実施形態のメモリセル部へ
の書き込み動作を示す波形図である。
【００２９】図２に示す第１実施形態のメモリセル部Ｍ
１は、図９に示す従来技術のメモリセル部Ｍ１０００の
センスアンプ信号回路部ＳＣとコラムスイッチ信号回路
部ＣＳに代えて、センスアンプ信号回路部ＳＣ１とコラ
ムスイッチ信号回路部ＣＳ１を備える。コラムスイッチ
信号回路部ＣＳ１は、センスアンプ信号回路部ＳＣ１か
らの制御信号ＥＤＣ１により制御される。制御信号ＥＤ
Ｃ１は、スイッチ信号ＣＬ、ＣＬＭを制御してコラムス
イッチＴＮ１乃至ＴＮ４を非導通状態に制御する非導通
指示信号である。
１は、図９に示す従来技術のメモリセル部Ｍ１０００の
センスアンプ信号回路部ＳＣとコラムスイッチ信号回路
部ＣＳに代えて、センスアンプ信号回路部ＳＣ１とコラ
ムスイッチ信号回路部ＣＳ１を備える。コラムスイッチ
信号回路部ＣＳ１は、センスアンプ信号回路部ＳＣ１か
らの制御信号ＥＤＣ１により制御される。制御信号ＥＤ
Ｃ１は、スイッチ信号ＣＬ、ＣＬＭを制御してコラムス
イッチＴＮ１乃至ＴＮ４を非導通状態に制御する非導通
指示信号である。
【００３０】図３に示す第１実施形態の要部回路図は、
センスアンプ信号回路部ＳＣ１とコラムスイッチ信号回
路部ＣＳ１との内部回路例である。
センスアンプ信号回路部ＳＣ１とコラムスイッチ信号回
路部ＣＳ１との内部回路例である。
【００３１】センスアンプ信号回路部ＳＣ１は、コマン
ド信号ＣＭＤに基づきロウ系制御回路ＲＣから出力され
るアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥとを
入力とする。これらの入力信号ＡＣＴ、ＰＲＥはコマン
ドラッチ回路１に入力される。コマンドラッチ回路１
は、２つの２入力ノアゲートのそれぞれの出力信号が他
方の入力端子にフィードバックされてラッチ回路を構成
する。コマンドラッチ回路１の出力信号は、アクティブ
信号ＡＣＴが入力されるノアゲートからインバータゲー
トにより反転されて端子Ｎ１１に出力される。端子Ｎ１
１は、所定偶数段数のインバータ列等で構成されるタイ
ミング調整回路２を介して制御信号ＥＤＣ１を出力す
る。制御信号ＥＤＣ１は、タイミング調整回路３、出力
バッファ回路４を介してセンスアンプ活性化信号ＬＥを
出力する。更に制御信号ＥＤＣ１は、コラムスイッチ信
号回路部ＣＳ１に出力される。
ド信号ＣＭＤに基づきロウ系制御回路ＲＣから出力され
るアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥとを
入力とする。これらの入力信号ＡＣＴ、ＰＲＥはコマン
ドラッチ回路１に入力される。コマンドラッチ回路１
は、２つの２入力ノアゲートのそれぞれの出力信号が他
方の入力端子にフィードバックされてラッチ回路を構成
する。コマンドラッチ回路１の出力信号は、アクティブ
信号ＡＣＴが入力されるノアゲートからインバータゲー
トにより反転されて端子Ｎ１１に出力される。端子Ｎ１
１は、所定偶数段数のインバータ列等で構成されるタイ
ミング調整回路２を介して制御信号ＥＤＣ１を出力す
る。制御信号ＥＤＣ１は、タイミング調整回路３、出力
バッファ回路４を介してセンスアンプ活性化信号ＬＥを
出力する。更に制御信号ＥＤＣ１は、コラムスイッチ信
号回路部ＣＳ１に出力される。
【００３２】センスアンプ信号回路部ＳＣ１では、コマ
ンドラッチ回路１において正論理のアクティブ信号ＡＣ
Ｔが入力されることにより端子Ｎ１１がハイレベルにセ
ットされ、センスアンプＳＡの活性化動作を行う。アク
ティブ信号ＡＣＴの入力からタイミング調整回路２によ
るタイミング時間ＴＡとタイミング調整回路３によるタ
イミング時間ＴＣとを加算したＴＡ＋ＴＣ時間の後、セ
ンスアンプＳＡの活性化信号ＬＥが出力される。センス
アンプＳＡの非導通タイミングは、正論理のプリチャー
ジ信号ＰＲＥの入力からタイミング時間ＴＡ＋ＴＣの経
過後である。
ンドラッチ回路１において正論理のアクティブ信号ＡＣ
Ｔが入力されることにより端子Ｎ１１がハイレベルにセ
ットされ、センスアンプＳＡの活性化動作を行う。アク
ティブ信号ＡＣＴの入力からタイミング調整回路２によ
るタイミング時間ＴＡとタイミング調整回路３によるタ
イミング時間ＴＣとを加算したＴＡ＋ＴＣ時間の後、セ
ンスアンプＳＡの活性化信号ＬＥが出力される。センス
アンプＳＡの非導通タイミングは、正論理のプリチャー
ジ信号ＰＲＥの入力からタイミング時間ＴＡ＋ＴＣの経
過後である。
【００３３】コラムスイッチ信号回路部ＣＳ１は、コマ
ンド信号ＣＭＤに基づきコラム系制御回路ＣＣから出力
される制御信号ＡＣＬを入力とする。この入力信号ＡＣ
Ｌはパルス出力回路５に入力される。パルス出力回路５
では、コマンドラッチ回路１と同様に、ノアゲートで構
成されるラッチ回路とインバータゲートとを有するコマ
ンドラッチ回路５２とタイミング調整回路５１とを備え
る。タイミング調整回路５１は制御信号ＡＣＬからタイ
ミング時間ＴＢの遅延信号を生成し、この遅延信号は、
制御信号ＡＣＬと共にコマンドラッチ回路５２への入力
信号となる。論理回路６は、パルス出力回路５の出力端
子Ｎ１３からの信号と制御信号ＥＤＣ１の反転信号との
間の論理積信号を出力端子Ｎ１４に出力する。この出力
端子Ｎ１４はデコード回路７に入力され、アドレス信号
によりデコードされたメモリセルＴａ乃至Ｔｄを選択す
るスイッチ信号ＣＬ、ＣＬＭを出力する。
ンド信号ＣＭＤに基づきコラム系制御回路ＣＣから出力
される制御信号ＡＣＬを入力とする。この入力信号ＡＣ
Ｌはパルス出力回路５に入力される。パルス出力回路５
では、コマンドラッチ回路１と同様に、ノアゲートで構
成されるラッチ回路とインバータゲートとを有するコマ
ンドラッチ回路５２とタイミング調整回路５１とを備え
る。タイミング調整回路５１は制御信号ＡＣＬからタイ
ミング時間ＴＢの遅延信号を生成し、この遅延信号は、
制御信号ＡＣＬと共にコマンドラッチ回路５２への入力
信号となる。論理回路６は、パルス出力回路５の出力端
子Ｎ１３からの信号と制御信号ＥＤＣ１の反転信号との
間の論理積信号を出力端子Ｎ１４に出力する。この出力
端子Ｎ１４はデコード回路７に入力され、アドレス信号
によりデコードされたメモリセルＴａ乃至Ｔｄを選択す
るスイッチ信号ＣＬ、ＣＬＭを出力する。
【００３４】コラムスイッチ信号回路部ＣＳ１では、正
のパルス信号として制御信号ＡＣＬが入力されると、タ
イミング調整回路５１で設定されるタイミング時間ＴＢ
のパルス幅を有する信号がパルス出力回路５から端子Ｎ
１５に出力される。ここで、制御信号ＡＣＬのパルス幅
がタイミング時間ＴＢに比して短い場合には、端子Ｎ１
３に出力されるパルス信号のパルス幅はタイミング時間
ＴＢとなり、制御信号ＡＣＬのパルス幅がタイミング時
間ＴＢに比して長い場合には、端子Ｎ１３に出力される
パルス信号のパルス幅は制御信号ＡＣＬのパルス幅とな
る。端子Ｎ１３に出力される正のパルス信号は、制御信
号ＥＤＣ１が出力されていない状態（ロウレベル）で
は、そのまま端子Ｎ１４に伝搬され、デコード回路７を
介して所定アドレスに対応するスイッチ信号ＣＬ、ＣＬ
Ｍを出力する。
のパルス信号として制御信号ＡＣＬが入力されると、タ
イミング調整回路５１で設定されるタイミング時間ＴＢ
のパルス幅を有する信号がパルス出力回路５から端子Ｎ
１５に出力される。ここで、制御信号ＡＣＬのパルス幅
がタイミング時間ＴＢに比して短い場合には、端子Ｎ１
３に出力されるパルス信号のパルス幅はタイミング時間
ＴＢとなり、制御信号ＡＣＬのパルス幅がタイミング時
間ＴＢに比して長い場合には、端子Ｎ１３に出力される
パルス信号のパルス幅は制御信号ＡＣＬのパルス幅とな
る。端子Ｎ１３に出力される正のパルス信号は、制御信
号ＥＤＣ１が出力されていない状態（ロウレベル）で
は、そのまま端子Ｎ１４に伝搬され、デコード回路７を
介して所定アドレスに対応するスイッチ信号ＣＬ、ＣＬ
Ｍを出力する。
【００３５】図４には書き込み時における第１実施形態
のセンスアンプ信号回路部ＳＣ１とコラムスイッチ信号
回路部ＣＳ１とからなる要部の動作波形図を示す。コマ
ンド信号ＣＭＤとして書き込み信号が入力されると、ロ
ウ系制御回路ＲＣからアクティブ信号ＡＣＴが正のパル
ス信号として出力され、センスアンプ信号回路部ＳＣ１
に入力される。コマンドラッチ回路１は信号ＡＣＴをラ
ッチして出力端子Ｎ１１をハイレベルにセットする。出
力端子Ｎ１１に出力された信号は、タイミング調整回路
２によりタイミング時間ＴＡの後、ハイレベルの制御信
号ＥＤＣ１を出力する。更に制御信号ＥＤＣ１からタイ
ミング調整回路３にて設定されるタイミング時間ＴＣの
経過後、出力バッファ回路４を介してセンスアンプ活性
化信号ＬＥが出力される。
のセンスアンプ信号回路部ＳＣ１とコラムスイッチ信号
回路部ＣＳ１とからなる要部の動作波形図を示す。コマ
ンド信号ＣＭＤとして書き込み信号が入力されると、ロ
ウ系制御回路ＲＣからアクティブ信号ＡＣＴが正のパル
ス信号として出力され、センスアンプ信号回路部ＳＣ１
に入力される。コマンドラッチ回路１は信号ＡＣＴをラ
ッチして出力端子Ｎ１１をハイレベルにセットする。出
力端子Ｎ１１に出力された信号は、タイミング調整回路
２によりタイミング時間ＴＡの後、ハイレベルの制御信
号ＥＤＣ１を出力する。更に制御信号ＥＤＣ１からタイ
ミング調整回路３にて設定されるタイミング時間ＴＣの
経過後、出力バッファ回路４を介してセンスアンプ活性
化信号ＬＥが出力される。
【００３６】一方、コマンド信号ＣＭＤは同時にコラム
系制御回路ＣＣにも入力され、アクティブ信号ＡＣＴに
遅れてコラム系制御回路ＣＣから正のパルス信号として
制御信号ＡＣＬが出力される。制御信号ＡＣＬは、コラ
ムスイッチ信号回路部ＣＳ１のパルス出力回路５に入力
される。コマンドラッチ回路５２をセットすると共に、
タイミング調整回路５１にも入力され、タイミング時間
ＴＢの遅延時間を有したパルス信号を端子Ｎ１５に生成
する。端子Ｎ１５に出力される遅延パルス信号によりコ
マンドラッチ回路５２はリセットされ端子Ｎ１３に正の
パルス信号を出力する。このパルス信号のパルス幅はタ
イミング調整回路５１で設定されるタイミング時間ＴＢ
となる。端子Ｎ１３に出力されたパルス信号は、論理回
路６に入力され制御信号ＥＤＣ１の反転信号との間で論
理積される。即ち、アクティブ信号ＡＣＴに引き続く制
御信号ＡＣＬにより、ハイレベルのパルス幅がタイミン
グ時間ＴＢとなるパルス信号が、アクティブ信号ＡＣＴ
の入力から制御信号ＥＤＣ１の出力までのタイミング時
間ＴＡ内に、端子Ｎ１３に出力されれば、論理回路６の
出力端子Ｎ１４には端子Ｎ１３と同じパルス信号が得ら
れる。これは端子Ｎ１３にパルス信号が出力されている
期間には、端子Ｎ１１からのハイレベル信号が伝搬して
きていないため制御信号ＥＤＣ１がローレベル信号を維
持するためである。端子Ｎ１４のパルス信号は、デコー
ダ回路７を介してスイッチ信号ＣＬ、ＣＬＭとして出力
される。このパルス信号ＣＬ、ＣＬＭによりコラムスイ
ッチＴＮ１乃至ＴＮ４が導通し、データバス線ＤＢ、／
ＤＢとビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭとを接
続して書き込みアンプＷＡから書き込みデータをビット
線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに入力する。
系制御回路ＣＣにも入力され、アクティブ信号ＡＣＴに
遅れてコラム系制御回路ＣＣから正のパルス信号として
制御信号ＡＣＬが出力される。制御信号ＡＣＬは、コラ
ムスイッチ信号回路部ＣＳ１のパルス出力回路５に入力
される。コマンドラッチ回路５２をセットすると共に、
タイミング調整回路５１にも入力され、タイミング時間
ＴＢの遅延時間を有したパルス信号を端子Ｎ１５に生成
する。端子Ｎ１５に出力される遅延パルス信号によりコ
マンドラッチ回路５２はリセットされ端子Ｎ１３に正の
パルス信号を出力する。このパルス信号のパルス幅はタ
イミング調整回路５１で設定されるタイミング時間ＴＢ
となる。端子Ｎ１３に出力されたパルス信号は、論理回
路６に入力され制御信号ＥＤＣ１の反転信号との間で論
理積される。即ち、アクティブ信号ＡＣＴに引き続く制
御信号ＡＣＬにより、ハイレベルのパルス幅がタイミン
グ時間ＴＢとなるパルス信号が、アクティブ信号ＡＣＴ
の入力から制御信号ＥＤＣ１の出力までのタイミング時
間ＴＡ内に、端子Ｎ１３に出力されれば、論理回路６の
出力端子Ｎ１４には端子Ｎ１３と同じパルス信号が得ら
れる。これは端子Ｎ１３にパルス信号が出力されている
期間には、端子Ｎ１１からのハイレベル信号が伝搬して
きていないため制御信号ＥＤＣ１がローレベル信号を維
持するためである。端子Ｎ１４のパルス信号は、デコー
ダ回路７を介してスイッチ信号ＣＬ、ＣＬＭとして出力
される。このパルス信号ＣＬ、ＣＬＭによりコラムスイ
ッチＴＮ１乃至ＴＮ４が導通し、データバス線ＤＢ、／
ＤＢとビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭとを接
続して書き込みアンプＷＡから書き込みデータをビット
線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに入力する。
【００３７】ここで、タイミング調整回路５１のタイミ
ング時間ＴＢを長く設定すれば、端子Ｎ１３のパルス信
号もこれに応じて長くなる。端子Ｎ１３のパルス信号の
終了タイミングが、アクティブ信号ＡＣＴの入力から制
御信号ＥＤＣ１の出力までのタイミング時間ＴＡ内に収
まっていれば、端子Ｎ１３のパルス信号の伸長に比例し
て端子Ｎ１４、ひいてはスイッチ信号ＣＬ、ＣＬＭのパ
ルス幅も長く設定することができる。この場合、より長
い時間にわたりコラムスイッチＴＮ１乃至ＴＮ４が導通
し、データバス線ＤＢ、／ＤＢとビット線ＢＬ、／Ｂ
Ｌ、ＢＬＭ、／ＢＬＭとを接続して、書き込みアンプＷ
Ａからの書き込みデータをビット線ＢＬ、／ＢＬ、ＢＬ
Ｍ、／ＢＬＭに入力することができる。
ング時間ＴＢを長く設定すれば、端子Ｎ１３のパルス信
号もこれに応じて長くなる。端子Ｎ１３のパルス信号の
終了タイミングが、アクティブ信号ＡＣＴの入力から制
御信号ＥＤＣ１の出力までのタイミング時間ＴＡ内に収
まっていれば、端子Ｎ１３のパルス信号の伸長に比例し
て端子Ｎ１４、ひいてはスイッチ信号ＣＬ、ＣＬＭのパ
ルス幅も長く設定することができる。この場合、より長
い時間にわたりコラムスイッチＴＮ１乃至ＴＮ４が導通
し、データバス線ＤＢ、／ＤＢとビット線ＢＬ、／Ｂ
Ｌ、ＢＬＭ、／ＢＬＭとを接続して、書き込みアンプＷ
Ａからの書き込みデータをビット線ＢＬ、／ＢＬ、ＢＬ
Ｍ、／ＢＬＭに入力することができる。
【００３８】更に、タイミング時間ＴＢを長くすると、
端子Ｎ１３のパルス信号は長くなるが、アクティブ信号
ＡＣＴの入力からのタイミング時間ＴＡの終了時点で制
御信号ＥＤＣ１がハイレベルとなり、論理回路６の出力
端子Ｎ１４の信号をローレベルに固定する。従って、端
子Ｎ１４に現れるパルス信号は、アクティブ信号ＡＣＴ
の入力からのタイミング時間ＴＡで制限される。この場
合にも、センスアンプＳＡの活性化信号ＬＥの出力タイ
ミングは、スイッチ信号ＣＬ、ＣＬＭの終了からタイミ
ング時間ＴＣを経過した後であり、スイッチ信号ＣＬ、
ＣＬＭの終了からタイミング時間ＴＣの時間余裕を持っ
てセンスアンプＳＡの活性化信号ＬＥが立ち上がる。ま
た何れの場合もセンスアンプＳＡの活性化信号ＬＥは、
アクティブ信号ＡＣＴの入力からタイミング時間ＴＡ＋
ＴＣの時間で起動する。
端子Ｎ１３のパルス信号は長くなるが、アクティブ信号
ＡＣＴの入力からのタイミング時間ＴＡの終了時点で制
御信号ＥＤＣ１がハイレベルとなり、論理回路６の出力
端子Ｎ１４の信号をローレベルに固定する。従って、端
子Ｎ１４に現れるパルス信号は、アクティブ信号ＡＣＴ
の入力からのタイミング時間ＴＡで制限される。この場
合にも、センスアンプＳＡの活性化信号ＬＥの出力タイ
ミングは、スイッチ信号ＣＬ、ＣＬＭの終了からタイミ
ング時間ＴＣを経過した後であり、スイッチ信号ＣＬ、
ＣＬＭの終了からタイミング時間ＴＣの時間余裕を持っ
てセンスアンプＳＡの活性化信号ＬＥが立ち上がる。ま
た何れの場合もセンスアンプＳＡの活性化信号ＬＥは、
アクティブ信号ＡＣＴの入力からタイミング時間ＴＡ＋
ＴＣの時間で起動する。
【００３９】また、図４には示していないが、アクティ
ブ信号ＡＣＴに対する制御信号ＡＣＬの出力が遅れる場
合や、センスアンプＳＡの活性化信号ＬＥの出力タイミ
ング時間ＴＡが短縮される場合等にも、スイッチ信号Ｃ
Ｌ、ＣＬＭの立ち下がりとセンスアンプＳＡの活性化信
号ＬＥの立ち上がりとの間にタイミング時間ＴＣが確実
に確保される。
ブ信号ＡＣＴに対する制御信号ＡＣＬの出力が遅れる場
合や、センスアンプＳＡの活性化信号ＬＥの出力タイミ
ング時間ＴＡが短縮される場合等にも、スイッチ信号Ｃ
Ｌ、ＣＬＭの立ち下がりとセンスアンプＳＡの活性化信
号ＬＥの立ち上がりとの間にタイミング時間ＴＣが確実
に確保される。
【００４０】この他にも、タイミング調整回路２、３、
５１におけるタイミング時間ＴＡ、ＴＣ、ＴＢを適宜に
調整して最適な動作を設定することが可能である。
５１におけるタイミング時間ＴＡ、ＴＣ、ＴＢを適宜に
調整して最適な動作を設定することが可能である。
【００４１】第１実施形態によれば、コラムスイッチＴ
Ｎ１乃至ＴＮ４の非導通動作と、センスアンプＳＡの活
性化との間にタイミング時間ＴＣ以上の時間差が確実に
確保されるので、コラムスイッチＴＮ１乃至ＴＮ４を非
導通とした後にセンスアンプＳＡを活性化することがで
きる。
Ｎ１乃至ＴＮ４の非導通動作と、センスアンプＳＡの活
性化との間にタイミング時間ＴＣ以上の時間差が確実に
確保されるので、コラムスイッチＴＮ１乃至ＴＮ４を非
導通とした後にセンスアンプＳＡを活性化することがで
きる。
【００４２】また、ビット線ＢＬ、／ＢＬ、ＢＬＭ、／
ＢＬＭへの書き込み電圧がセンスアンプＳＡの増幅に必
要な最小限の電圧値になるようにスイッチ信号ＣＬ、Ｃ
ＬＭのパルス幅をタイミング時間ＴＢで調整することが
でき、書き込みアンプＷＡによるビット線ＢＬ、／Ｂ
Ｌ、ＢＬＭ、／ＢＬＭへのデータ入力動作を必要最小限
に限定することができる。書き込みアンプＷＡの駆動能
力を必要最小限にすることができ、半導体集積回路装置
の高集積化、低消費電流化に寄与するものである。
ＢＬＭへの書き込み電圧がセンスアンプＳＡの増幅に必
要な最小限の電圧値になるようにスイッチ信号ＣＬ、Ｃ
ＬＭのパルス幅をタイミング時間ＴＢで調整することが
でき、書き込みアンプＷＡによるビット線ＢＬ、／Ｂ
Ｌ、ＢＬＭ、／ＢＬＭへのデータ入力動作を必要最小限
に限定することができる。書き込みアンプＷＡの駆動能
力を必要最小限にすることができ、半導体集積回路装置
の高集積化、低消費電流化に寄与するものである。
【００４３】また、センスアンプＳＡの活性化信号ＬＥ
は、アクティブ信号ＡＣＴの入力からタイミング時間Ｔ
Ａ＋ＴＣの時間に固定されており、この時間を読み出し
時間として最適化しておけば、書き込み動作は読み出し
動作の中に埋め込ませることができる。
は、アクティブ信号ＡＣＴの入力からタイミング時間Ｔ
Ａ＋ＴＣの時間に固定されており、この時間を読み出し
時間として最適化しておけば、書き込み動作は読み出し
動作の中に埋め込ませることができる。
【００４４】図５に示す第２実施形態のメモリセル部Ｍ
２は、図９に示す従来技術のメモリセル部Ｍ１０００の
センスアンプ信号回路部ＳＣとコラムスイッチ信号回路
部ＣＳとに代えて、センスアンプ信号回路部ＳＣ２とコ
ラムスイッチ信号回路部ＣＳ２とを備える。第２実施形
態では第１実施形態とは逆に、センスアンプ信号回路部
ＳＣ２は、コラムスイッチ信号回路部ＣＳ２からの制御
信号ＥＤＣ２により制御される。制御信号ＥＤＣ２は、
センスアンプ活性化信号ＬＥを制御してセンスアンプを
活性化状態にする活性化指示信号である。
２は、図９に示す従来技術のメモリセル部Ｍ１０００の
センスアンプ信号回路部ＳＣとコラムスイッチ信号回路
部ＣＳとに代えて、センスアンプ信号回路部ＳＣ２とコ
ラムスイッチ信号回路部ＣＳ２とを備える。第２実施形
態では第１実施形態とは逆に、センスアンプ信号回路部
ＳＣ２は、コラムスイッチ信号回路部ＣＳ２からの制御
信号ＥＤＣ２により制御される。制御信号ＥＤＣ２は、
センスアンプ活性化信号ＬＥを制御してセンスアンプを
活性化状態にする活性化指示信号である。
【００４５】図６に示す第２実施形態の要部回路図は、
センスアンプ信号回路部ＳＣ２とコラムスイッチ信号回
路部ＣＳ２との内部回路例である。
センスアンプ信号回路部ＳＣ２とコラムスイッチ信号回
路部ＣＳ２との内部回路例である。
【００４６】センスアンプ信号回路部ＳＣ２は、コマン
ド信号ＣＭＤに基づきロウ系制御回路ＲＣから出力され
るアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥとを
入力とする。これらの入力信号ＡＣＴ、ＰＲＥは、第１
実施形態のセンスアンプ信号回路部ＳＣ１と同様に、コ
マンドラッチ回路１に入力され、その出力信号は端子Ｎ
２１から出力される。端子Ｎ２１の信号は、タイミング
調整回路２を介してタイミング時間ＴＡの遅延時間を付
加されて端子Ｎ２２に出力される。端子Ｎ２２からの信
号とコラムスイッチ信号回路部ＣＳ２からの制御信号Ｅ
ＤＣ２とは、論理積演算を行う論理回路６に入力され端
子Ｎ２７に演算結果が出力される。この端子Ｎ２７は、
タイミング調整回路３、出力バッファ回路４を介してセ
ンスアンプ活性化信号ＬＥを出力する。
ド信号ＣＭＤに基づきロウ系制御回路ＲＣから出力され
るアクティブ信号ＡＣＴとプリチャージ信号ＰＲＥとを
入力とする。これらの入力信号ＡＣＴ、ＰＲＥは、第１
実施形態のセンスアンプ信号回路部ＳＣ１と同様に、コ
マンドラッチ回路１に入力され、その出力信号は端子Ｎ
２１から出力される。端子Ｎ２１の信号は、タイミング
調整回路２を介してタイミング時間ＴＡの遅延時間を付
加されて端子Ｎ２２に出力される。端子Ｎ２２からの信
号とコラムスイッチ信号回路部ＣＳ２からの制御信号Ｅ
ＤＣ２とは、論理積演算を行う論理回路６に入力され端
子Ｎ２７に演算結果が出力される。この端子Ｎ２７は、
タイミング調整回路３、出力バッファ回路４を介してセ
ンスアンプ活性化信号ＬＥを出力する。
【００４７】センスアンプ信号回路部ＳＣ２では、コマ
ンドラッチ回路１において正論理のアクティブ信号ＡＣ
Ｔが入力されることにより端子Ｎ２１がハイレベルにセ
ットされ、センスアンプＳＡの活性化動作を行う。アク
ティブ信号ＡＣＴの入力から、タイミング調整回路２に
よるタイミング時間ＴＡとタイミング調整回路３による
タイミング時間ＴＣとを加算したＴＡ＋ＴＣ時間の後、
センスアンプＳＡの活性化信号ＬＥが出力される。この
時、制御信号ＥＤＣ２としてハイレベル信号が入力され
ると端子Ｎ２７はローレベルに固定されセンスアンプＳ
Ａの活性化信号ＬＥが遮断される（図７、参照）。セン
スアンプＳＡの非導通タイミングは、正論理のプリチャ
ージ信号ＰＲＥの入力からタイミング時間ＴＡ＋ＴＣの
経過後である。
ンドラッチ回路１において正論理のアクティブ信号ＡＣ
Ｔが入力されることにより端子Ｎ２１がハイレベルにセ
ットされ、センスアンプＳＡの活性化動作を行う。アク
ティブ信号ＡＣＴの入力から、タイミング調整回路２に
よるタイミング時間ＴＡとタイミング調整回路３による
タイミング時間ＴＣとを加算したＴＡ＋ＴＣ時間の後、
センスアンプＳＡの活性化信号ＬＥが出力される。この
時、制御信号ＥＤＣ２としてハイレベル信号が入力され
ると端子Ｎ２７はローレベルに固定されセンスアンプＳ
Ａの活性化信号ＬＥが遮断される（図７、参照）。セン
スアンプＳＡの非導通タイミングは、正論理のプリチャ
ージ信号ＰＲＥの入力からタイミング時間ＴＡ＋ＴＣの
経過後である。
【００４８】コラムスイッチ信号回路部ＣＳ２は、コマ
ンド信号ＣＭＤに基づきコラム系制御回路ＣＣから出力
される制御信号ＡＣＬを入力とする。この入力信号ＡＣ
Ｌは、第１実施形態のコラムスイッチ信号回路部ＣＳ１
と同様にパルス出力回路５に入力される。パルス出力回
路５からの出力端子Ｎ２３は、タイミング調整回路８に
入力される。出力端子は制御信号ＥＤＣ２である。制御
信号ＥＤＣ２は、デコード回路７に入力されアドレス信
号によりデコードされたメモリセルＴａ乃至Ｔｄが接続
されるビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭを選択
するスイッチ信号ＣＬ、ＣＬＭとして出力される。更に
制御信号ＥＤＣ２はセンスアンプ信号回路部ＳＣ２に入
力される。
ンド信号ＣＭＤに基づきコラム系制御回路ＣＣから出力
される制御信号ＡＣＬを入力とする。この入力信号ＡＣ
Ｌは、第１実施形態のコラムスイッチ信号回路部ＣＳ１
と同様にパルス出力回路５に入力される。パルス出力回
路５からの出力端子Ｎ２３は、タイミング調整回路８に
入力される。出力端子は制御信号ＥＤＣ２である。制御
信号ＥＤＣ２は、デコード回路７に入力されアドレス信
号によりデコードされたメモリセルＴａ乃至Ｔｄが接続
されるビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭを選択
するスイッチ信号ＣＬ、ＣＬＭとして出力される。更に
制御信号ＥＤＣ２はセンスアンプ信号回路部ＳＣ２に入
力される。
【００４９】コラムスイッチ信号回路部ＣＳ２では、正
のパルス信号として制御信号ＡＣＬが入力されると、タ
イミング時間ＴＢのパルス幅を有する信号が端子Ｎ２３
に出力される。ここで、制御信号ＡＣＬのパルス幅がタ
イミング時間ＴＢに比して短い場合には、端子Ｎ２３に
出力されるパルス信号のパルス幅はタイミング時間ＴＢ
となり、制御信号ＡＣＬのパルス幅がタイミング時間Ｔ
Ｂに比して長い場合には、端子Ｎ２３に出力されるパル
ス信号のパルス幅は制御信号ＡＣＬのパルス幅となる。
端子Ｎ２３に出力される正のパルス信号は、タイミング
調整回路８でタイミング時間ＴＤの遅延を受けて制御信
号ＥＤＣ２として出力される。
のパルス信号として制御信号ＡＣＬが入力されると、タ
イミング時間ＴＢのパルス幅を有する信号が端子Ｎ２３
に出力される。ここで、制御信号ＡＣＬのパルス幅がタ
イミング時間ＴＢに比して短い場合には、端子Ｎ２３に
出力されるパルス信号のパルス幅はタイミング時間ＴＢ
となり、制御信号ＡＣＬのパルス幅がタイミング時間Ｔ
Ｂに比して長い場合には、端子Ｎ２３に出力されるパル
ス信号のパルス幅は制御信号ＡＣＬのパルス幅となる。
端子Ｎ２３に出力される正のパルス信号は、タイミング
調整回路８でタイミング時間ＴＤの遅延を受けて制御信
号ＥＤＣ２として出力される。
【００５０】図７には書き込み時における第２実施形態
のセンスアンプ信号回路部ＳＣ２とコラムスイッチ信号
回路部ＣＳ２とからなる要部の動作波形図を示す。コマ
ンド信号ＣＭＤとして書き込み信号が入力されると、ロ
ウ系制御回路ＲＣからアクティブ信号ＡＣＴが正のパル
ス信号として出力され、センスアンプ信号回路部ＳＣ２
に入力される。コマンドラッチ回路１は信号ＡＣＴをラ
ッチして出力端子Ｎ２１をハイレベルにセットする。こ
の信号はタイミング調整回路２によりタイミング時間Ｔ
Ａの後、端子Ｎ２２をハイレベルにセットする。
のセンスアンプ信号回路部ＳＣ２とコラムスイッチ信号
回路部ＣＳ２とからなる要部の動作波形図を示す。コマ
ンド信号ＣＭＤとして書き込み信号が入力されると、ロ
ウ系制御回路ＲＣからアクティブ信号ＡＣＴが正のパル
ス信号として出力され、センスアンプ信号回路部ＳＣ２
に入力される。コマンドラッチ回路１は信号ＡＣＴをラ
ッチして出力端子Ｎ２１をハイレベルにセットする。こ
の信号はタイミング調整回路２によりタイミング時間Ｔ
Ａの後、端子Ｎ２２をハイレベルにセットする。
【００５１】一方、コマンド信号ＣＭＤは同時にコラム
系制御回路ＣＣにも入力され、アクティブ信号ＡＣＴに
遅れてコラム系制御回路ＣＣから正のパルス信号として
制御信号ＡＣＬが出力される。制御信号ＡＣＬは、コラ
ムスイッチ信号回路部ＣＳ２のパルス出力回路５に入力
される。制御信号ＡＣＬは、コマンドラッチ回路５２を
セットすると共に、タイミング調整回路５１にも入力さ
れ、タイミング時間ＴＢの遅延時間を有したパルス信号
を端子Ｎ２６に生成する。端子Ｎ２６に出力される遅延
パルス信号によりコマンドラッチ回路５２はリセットさ
れ、端子Ｎ２３に正のパルス信号を出力する。このパル
ス信号のパルス幅はタイミング調整回路５１で設定され
るタイミング時間ＴＢとなる。端子Ｎ２３に出力された
パルス信号は、更にタイミング調整回路８で設定される
タイミング時間ＴＤの後、制御信号ＥＤＣ２として出力
される。そしてデコーダ回路７を介してスイッチ信号Ｃ
Ｌ、ＣＬＭとして出力される。このパルス信号ＣＬ、Ｃ
ＬＭの間、コラムスイッチＴＮ１乃至ＴＮ４が導通し、
データバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬ、Ｂ
ＬＭ、／ＢＬＭとを接続して書き込みアンプＷＡからの
書き込みデータをビット線ＢＬ、／ＢＬ、ＢＬＭ、／Ｂ
ＬＭに入力する。
系制御回路ＣＣにも入力され、アクティブ信号ＡＣＴに
遅れてコラム系制御回路ＣＣから正のパルス信号として
制御信号ＡＣＬが出力される。制御信号ＡＣＬは、コラ
ムスイッチ信号回路部ＣＳ２のパルス出力回路５に入力
される。制御信号ＡＣＬは、コマンドラッチ回路５２を
セットすると共に、タイミング調整回路５１にも入力さ
れ、タイミング時間ＴＢの遅延時間を有したパルス信号
を端子Ｎ２６に生成する。端子Ｎ２６に出力される遅延
パルス信号によりコマンドラッチ回路５２はリセットさ
れ、端子Ｎ２３に正のパルス信号を出力する。このパル
ス信号のパルス幅はタイミング調整回路５１で設定され
るタイミング時間ＴＢとなる。端子Ｎ２３に出力された
パルス信号は、更にタイミング調整回路８で設定される
タイミング時間ＴＤの後、制御信号ＥＤＣ２として出力
される。そしてデコーダ回路７を介してスイッチ信号Ｃ
Ｌ、ＣＬＭとして出力される。このパルス信号ＣＬ、Ｃ
ＬＭの間、コラムスイッチＴＮ１乃至ＴＮ４が導通し、
データバス線ＤＢ、／ＤＢとビット線ＢＬ、／ＢＬ、Ｂ
ＬＭ、／ＢＬＭとを接続して書き込みアンプＷＡからの
書き込みデータをビット線ＢＬ、／ＢＬ、ＢＬＭ、／Ｂ
ＬＭに入力する。
【００５２】また、制御信号ＥＤＣ２は論理回路６にも
入力され、端子Ｎ２５に反転パルス信号を出力する。ア
クティブ信号ＡＣＴの入力から端子Ｎ２２にハイレベル
信号が出力されるまでのタイミング時間ＴＡ内に端子Ｎ
２５の反転パルス信号が開始されるように設定すれば、
論理回路６の出力である端子Ｎ２７の信号は、端子Ｎ２
２と端子Ｎ２５との信号が共にハイレベルになる時点で
ハイレベルとなる。端子Ｎ２７は、タイミング調整回路
３により設定されるタイミング時間ＴＣの後、出力バッ
ファ回路４を介してセンスアンプ活性化信号ＬＥを出力
する。通常、スイッチ信号ＣＬ、ＣＬＭのパルス出力
は、センスアンプＳＡの活性化に対して時間的余裕を持
って設定することが一般的である。従って、端子Ｎ２５
の反転パルス信号の後に端子Ｎ２２の信号がハイレベル
に遷移することとなる。即ち、スイッチ信号ＣＬ、ＣＬ
Ｍの出力パルス終了からセンスアンプＳＡの活性化信号
ＬＥの起動までの間にタイミング時間ＴＣを確実に確保
することができる。
入力され、端子Ｎ２５に反転パルス信号を出力する。ア
クティブ信号ＡＣＴの入力から端子Ｎ２２にハイレベル
信号が出力されるまでのタイミング時間ＴＡ内に端子Ｎ
２５の反転パルス信号が開始されるように設定すれば、
論理回路６の出力である端子Ｎ２７の信号は、端子Ｎ２
２と端子Ｎ２５との信号が共にハイレベルになる時点で
ハイレベルとなる。端子Ｎ２７は、タイミング調整回路
３により設定されるタイミング時間ＴＣの後、出力バッ
ファ回路４を介してセンスアンプ活性化信号ＬＥを出力
する。通常、スイッチ信号ＣＬ、ＣＬＭのパルス出力
は、センスアンプＳＡの活性化に対して時間的余裕を持
って設定することが一般的である。従って、端子Ｎ２５
の反転パルス信号の後に端子Ｎ２２の信号がハイレベル
に遷移することとなる。即ち、スイッチ信号ＣＬ、ＣＬ
Ｍの出力パルス終了からセンスアンプＳＡの活性化信号
ＬＥの起動までの間にタイミング時間ＴＣを確実に確保
することができる。
【００５３】スイッチ信号ＣＬ、ＣＬＭのパルス出力が
長くなり、端子Ｎ２５の反転パルス信号が端子Ｎ２２の
ハイレベル遷移後にも継続する場合には、端子Ｎ２７の
ハイレベル遷移は、端子Ｎ２５の反転パルス信号に律速
される。この場合も同様に、スイッチ信号ＣＬ、ＣＬＭ
の出力パルス終了からセンスアンプＳＡの活性化信号Ｌ
Ｅの起動までの間にタイミング時間ＴＣを確実に確保す
ることができる。
長くなり、端子Ｎ２５の反転パルス信号が端子Ｎ２２の
ハイレベル遷移後にも継続する場合には、端子Ｎ２７の
ハイレベル遷移は、端子Ｎ２５の反転パルス信号に律速
される。この場合も同様に、スイッチ信号ＣＬ、ＣＬＭ
の出力パルス終了からセンスアンプＳＡの活性化信号Ｌ
Ｅの起動までの間にタイミング時間ＴＣを確実に確保す
ることができる。
【００５４】アクティブ信号ＡＣＴに引き続く制御信号
ＡＣＬにより端子Ｎ２３にパルス信号が出力され、タイ
ミング時間ＴＤの後に制御信号ＥＤＣ２となる。パルス
信号である制御信号ＥＤＣ２が、アクティブ信号ＡＣＴ
の入力から端子Ｎ２２までのタイミング時間ＴＡ内に収
まれば、センスアンプＳＡの活性化信号ＬＥは、アクテ
ィブ信号ＡＣＴの入力からタイミング時間ＴＡ＋ＴＣの
時間に固定されて出力される。この時間を読み出し時間
として最適化しておけば、書き込み動作は読み出し動作
の中に埋め込ませることができる。
ＡＣＬにより端子Ｎ２３にパルス信号が出力され、タイ
ミング時間ＴＤの後に制御信号ＥＤＣ２となる。パルス
信号である制御信号ＥＤＣ２が、アクティブ信号ＡＣＴ
の入力から端子Ｎ２２までのタイミング時間ＴＡ内に収
まれば、センスアンプＳＡの活性化信号ＬＥは、アクテ
ィブ信号ＡＣＴの入力からタイミング時間ＴＡ＋ＴＣの
時間に固定されて出力される。この時間を読み出し時間
として最適化しておけば、書き込み動作は読み出し動作
の中に埋め込ませることができる。
【００５５】また、第１実施形態と同様に、タイミング
調整回路２、３、８、５１におけるタイミング時間Ｔ
Ａ、ＴＣ、ＴＤ、ＴＢを適宜に調整して最適な動作を設
定することが可能である。
調整回路２、３、８、５１におけるタイミング時間Ｔ
Ａ、ＴＣ、ＴＤ、ＴＢを適宜に調整して最適な動作を設
定することが可能である。
【００５６】第２実施形態によれば、コラムスイッチＴ
Ｎ１乃至ＴＮ４の非導通動作と、センスアンプＳＡの活
性化との間にタイミング時間ＴＣ以上の時間差が確実に
確保されるので、コラムスイッチＴＮ１乃至ＴＮ４が非
導通となった後にセンスアンプＳＡが活性化することと
なる。
Ｎ１乃至ＴＮ４の非導通動作と、センスアンプＳＡの活
性化との間にタイミング時間ＴＣ以上の時間差が確実に
確保されるので、コラムスイッチＴＮ１乃至ＴＮ４が非
導通となった後にセンスアンプＳＡが活性化することと
なる。
【００５７】また、ビット線ＢＬ、／ＢＬ、ＢＬＭ、／
ＢＬＭへの書き込み電圧がセンスアンプＳＡの増幅に必
要な最小限の電圧値になるようにスイッチ信号ＣＬ、Ｃ
ＬＭのパルス幅をタイミング時間ＴＢで調整することが
でき、書き込みアンプＷＡによるビット線ＢＬ、／Ｂ
Ｌ、ＢＬＭ、／ＢＬＭへのデータ入力動作を必要最小限
に限定することができる。書き込みアンプＷＡの駆動能
力を必要最小限にすることができ、半導体集積回路装置
の高集積化、低消費電流化に寄与するものである。
ＢＬＭへの書き込み電圧がセンスアンプＳＡの増幅に必
要な最小限の電圧値になるようにスイッチ信号ＣＬ、Ｃ
ＬＭのパルス幅をタイミング時間ＴＢで調整することが
でき、書き込みアンプＷＡによるビット線ＢＬ、／Ｂ
Ｌ、ＢＬＭ、／ＢＬＭへのデータ入力動作を必要最小限
に限定することができる。書き込みアンプＷＡの駆動能
力を必要最小限にすることができ、半導体集積回路装置
の高集積化、低消費電流化に寄与するものである。
【００５８】また、センスアンプＳＡの活性化信号ＬＥ
は、アクティブ信号ＡＣＴの入力からタイミング時間Ｔ
Ａ＋ＴＣの時間に固定されており、この時間を読み出し
時間として最適化しておけば、書き込み動作は読み出し
動作の中に埋め込ませることができる。
は、アクティブ信号ＡＣＴの入力からタイミング時間Ｔ
Ａ＋ＴＣの時間に固定されており、この時間を読み出し
時間として最適化しておけば、書き込み動作は読み出し
動作の中に埋め込ませることができる。
【００５９】図８には、第１及び第２実施形態のセンス
アンプ信号回路部ＳＣ１及びＳＣ２と、コラムスイッチ
信号回路部ＣＳ１及びＣＳ２とを有するメモリセル部Ｍ
１及びＭ２への書き込み動作波形を示す。コマンド信号
ＣＭＤを受けたロウ系制御回路ＲＣからのアクティブ信
号ＡＣＴにより、ワード線ＷＬが立ち上がり、その後セ
ンスアンプＳＡが活性化するが、その間にコラム系制御
回路ＣＣから制御信号ＡＣＬを出力し、スイッチ信号Ｃ
Ｌの出力パルスを終了させる。ワード線ＷＬの立ち上が
りにより、全てのメモリセルＴａ乃至Ｔｄがビット線Ｂ
Ｌ、／ＢＬ、ＢＬＭ、／ＢＬＭに接続されてセル電荷が
ビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに再分配され
る（期間）。この期間に書き込み対象であるメモリセ
ルＴｃが接続されているビット線ＢＬ、／ＢＬへのコラ
ムスイッチＴＮ１、ＴＮ２を導通してデータを書き込む
（期間内の期間）。この時の書き込み電圧はセンス
アンプＳＡの活性化によるビット線ＢＬ、／ＢＬ、ＢＬ
Ｍ、／ＢＬＭの増幅期間（期間）にセンスアンプＳＡ
による増幅ができる電圧レベルであればよい。従って、
期間内の期間におけるビット線ＢＬ、／ＢＬへの書
き込み電圧は、読み出し時のビット線ＢＬ、／ＢＬへの
電荷の再分配の電圧程度でよい。スイッチ信号ＣＬの出
力期間は短い時間ではあるが書き込むべき電圧も微少電
圧でよく、書き込みアンプＷＡの駆動能力を限定するこ
とができる。
アンプ信号回路部ＳＣ１及びＳＣ２と、コラムスイッチ
信号回路部ＣＳ１及びＣＳ２とを有するメモリセル部Ｍ
１及びＭ２への書き込み動作波形を示す。コマンド信号
ＣＭＤを受けたロウ系制御回路ＲＣからのアクティブ信
号ＡＣＴにより、ワード線ＷＬが立ち上がり、その後セ
ンスアンプＳＡが活性化するが、その間にコラム系制御
回路ＣＣから制御信号ＡＣＬを出力し、スイッチ信号Ｃ
Ｌの出力パルスを終了させる。ワード線ＷＬの立ち上が
りにより、全てのメモリセルＴａ乃至Ｔｄがビット線Ｂ
Ｌ、／ＢＬ、ＢＬＭ、／ＢＬＭに接続されてセル電荷が
ビット線ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭに再分配され
る（期間）。この期間に書き込み対象であるメモリセ
ルＴｃが接続されているビット線ＢＬ、／ＢＬへのコラ
ムスイッチＴＮ１、ＴＮ２を導通してデータを書き込む
（期間内の期間）。この時の書き込み電圧はセンス
アンプＳＡの活性化によるビット線ＢＬ、／ＢＬ、ＢＬ
Ｍ、／ＢＬＭの増幅期間（期間）にセンスアンプＳＡ
による増幅ができる電圧レベルであればよい。従って、
期間内の期間におけるビット線ＢＬ、／ＢＬへの書
き込み電圧は、読み出し時のビット線ＢＬ、／ＢＬへの
電荷の再分配の電圧程度でよい。スイッチ信号ＣＬの出
力期間は短い時間ではあるが書き込むべき電圧も微少電
圧でよく、書き込みアンプＷＡの駆動能力を限定するこ
とができる。
【００６０】従って、書き込みアンプＷＡにより、導通
状態のスイッチ部であるコラムスイッチＴＮ１、ＴＮ２
を介してビット線ＢＬ、／ＢＬに入力されるデータは、
コラムスイッチＴＮ１、ＴＮ２を非導通にした後、セン
スアンプＳＡにより増幅されて記憶セルであるメモリセ
ルＴｃに書き込むべき電圧値にまで増幅される。即ち、
書き込みアンプＷＡは、センスアンプＳＡが増幅できる
電圧値にまでビット線ＢＬ、／ＢＬの電圧を入力し、そ
の後の動作は、ビット線ＢＬ、／ＢＬの電圧を増幅する
センスアンプＳＡによる通常の読み出し動作で行うとい
う、２段階の動作で書き込みを行うことができる。従っ
て、書き込みアンプＷＡが入力すべき電圧値は限定さ
れ、駆動能力を必要最小限に低減することができるの
で、書き込みアンプＷＡの回路規模が小さくなりチップ
上の占有面積を圧縮できると共に、電流消費を低減でき
る。半導体集積回路装置の高集積化、及び低消費電流化
に寄与するところ大である。この時、書き込みアンプＷ
Ａが入力すべきビット線ＢＬ、／ＢＬの電圧の最小値は
センスアンプＳＡの増幅感度の電圧値であり、この電圧
値を必要最小限電圧として設定してやれば、書き込みア
ンプＷＡの駆動能力を必要最小限に設定することができ
る。書き込みアンプＷＡがこの電圧値以上を入力すれ
ば、ビット線ＢＬ、／ＢＬの電圧の増幅を確実に行うこ
とができ、メモリセルＴｃに確実にデータを書き込むこ
とができる。
状態のスイッチ部であるコラムスイッチＴＮ１、ＴＮ２
を介してビット線ＢＬ、／ＢＬに入力されるデータは、
コラムスイッチＴＮ１、ＴＮ２を非導通にした後、セン
スアンプＳＡにより増幅されて記憶セルであるメモリセ
ルＴｃに書き込むべき電圧値にまで増幅される。即ち、
書き込みアンプＷＡは、センスアンプＳＡが増幅できる
電圧値にまでビット線ＢＬ、／ＢＬの電圧を入力し、そ
の後の動作は、ビット線ＢＬ、／ＢＬの電圧を増幅する
センスアンプＳＡによる通常の読み出し動作で行うとい
う、２段階の動作で書き込みを行うことができる。従っ
て、書き込みアンプＷＡが入力すべき電圧値は限定さ
れ、駆動能力を必要最小限に低減することができるの
で、書き込みアンプＷＡの回路規模が小さくなりチップ
上の占有面積を圧縮できると共に、電流消費を低減でき
る。半導体集積回路装置の高集積化、及び低消費電流化
に寄与するところ大である。この時、書き込みアンプＷ
Ａが入力すべきビット線ＢＬ、／ＢＬの電圧の最小値は
センスアンプＳＡの増幅感度の電圧値であり、この電圧
値を必要最小限電圧として設定してやれば、書き込みア
ンプＷＡの駆動能力を必要最小限に設定することができ
る。書き込みアンプＷＡがこの電圧値以上を入力すれ
ば、ビット線ＢＬ、／ＢＬの電圧の増幅を確実に行うこ
とができ、メモリセルＴｃに確実にデータを書き込むこ
とができる。
【００６１】また、書き込みアンプＷＡによるビット線
ＢＬ、／ＢＬへの書き込み電圧値は、ビット線ＢＬ、／
ＢＬの電圧感度に制限されているため、この書き込み動
作に起因するビット線ＢＬ、／ＢＬの電圧遷移量も小さ
なものとなる。隣接するメモリセルＴａ、Ｔｂ、Ｔｄあ
るいはビット線ＢＬＭ、／ＢＬＭへの容量結合によるノ
イズは小さなものとなり、書き込み動作によるデータの
誤反転を防止することができる。
ＢＬ、／ＢＬへの書き込み電圧値は、ビット線ＢＬ、／
ＢＬの電圧感度に制限されているため、この書き込み動
作に起因するビット線ＢＬ、／ＢＬの電圧遷移量も小さ
なものとなる。隣接するメモリセルＴａ、Ｔｂ、Ｔｄあ
るいはビット線ＢＬＭ、／ＢＬＭへの容量結合によるノ
イズは小さなものとなり、書き込み動作によるデータの
誤反転を防止することができる。
【００６２】更に、コラムスイッチＴＮ１、ＴＮ２を非
導通にした後のセンスアンプＳＡによるビット線ＢＬ、
／ＢＬの電圧の増幅動作は、通常の読み出し動作におけ
るセンスアンプＳＡの増幅動作と同様の動作である。ま
た書き込み時のビット線ＢＬ、／ＢＬへの入力電圧値は
限定することができ必要最小限の駆動能力の書き込みア
ンプＷＡで行うことができる。従って、回路規模を限定
して小占有面積と低消費電流を確保した書き込みアンプ
ＷＡを使用しながら、書き込み動作を読み出し動作に埋
め込ませることができる。書き込み動作サイクルを読み
出し動作サイクルと同一サイクルで実現することができ
る。
導通にした後のセンスアンプＳＡによるビット線ＢＬ、
／ＢＬの電圧の増幅動作は、通常の読み出し動作におけ
るセンスアンプＳＡの増幅動作と同様の動作である。ま
た書き込み時のビット線ＢＬ、／ＢＬへの入力電圧値は
限定することができ必要最小限の駆動能力の書き込みア
ンプＷＡで行うことができる。従って、回路規模を限定
して小占有面積と低消費電流を確保した書き込みアンプ
ＷＡを使用しながら、書き込み動作を読み出し動作に埋
め込ませることができる。書き込み動作サイクルを読み
出し動作サイクルと同一サイクルで実現することができ
る。
【００６３】尚、本発明は前記第１及び第２実施形態に
限定されるものではなく、本発明の趣旨を逸脱しない範
囲内で種々の改良、変形が可能であることは言うまでも
ない。例えば、本実施形態においては、書き込みアンプ
の動作状態については言及していないが、ビット線への
所定電圧の書き込み後は、動作を休止してやる構成とす
ることもできる。これにより、書き込みアンプの電流消
費を更に低減することができる。
限定されるものではなく、本発明の趣旨を逸脱しない範
囲内で種々の改良、変形が可能であることは言うまでも
ない。例えば、本実施形態においては、書き込みアンプ
の動作状態については言及していないが、ビット線への
所定電圧の書き込み後は、動作を休止してやる構成とす
ることもできる。これにより、書き込みアンプの電流消
費を更に低減することができる。
【００６４】（付記１） 記憶セルと、前記記憶セルに
接続され前記記憶セルとの間でデータの読み出し・書き
込みを行うビット線とを備える半導体集積回路装置にお
いて、前記記憶セルへの前記データの書き込みのため
に、前記ビット線に前記データを入力する書き込みアン
プと、前記書き込みアンプと前記ビット線とを接続する
スイッチ部と、前記ビット線に入力された前記データの
電圧を増幅するセンスアンプとを備え、前記記憶セルへ
の前記データの書き込みの際、前記書き込みアンプによ
る前記ビット線へのデータ入力の後、前記スイッチ部を
非導通にした上で前記センスアンプを活性化することを
特徴とする半導体集積回路装置。 （付記２） 導通状態の前記スイッチ部を介して前記ビ
ット線に入力される前記データの電圧が所定電圧値に達
した後、前記スイッチ部は非導通となることを特徴とす
る付記１に記載の半導体集積回路装置。 （付記３） 前記所定電圧値は、前記センスアンプの増
幅感度の電圧値以上であることを特徴とする付記２に記
載の半導体集積回路装置。 （付記４） センスアンプ活性化回路を備え、前記スイ
ッチ部の非導通制御は、前記センスアンプ活性化回路か
らの非導通指示信号に基づき行われることを特徴とする
付記１に記載の半導体集積回路装置。 （付記５） 前記非導通指示信号から前記センスアンプ
の活性化信号への信号経路にタイミング調整回路を備
え、前記センスアンプの活性化タイミングを前記スイッ
チ部の非導通タイミングに対して所定タイミング遅らせ
ることを特徴とする付記４に記載の半導体集積回路装
置。 （付記６） 前記スイッチ部のスイッチング制御回路を
備え、前記センスアンプの活性化制御は、前記スイッチ
ング制御回路からの活性化指示信号に基づき行われるこ
とを特徴とする付記１に記載の半導体集積回路装置。 （付記７） 前記活性化指示信号から前記センスアンプ
の活性化信号への信号経路にタイミング調整回路を備
え、前記センスアンプの活性化タイミングを前記スイッ
チ部の非導通タイミングに対して所定タイミング遅らせ
ることを特徴とする付記６に記載の半導体集積回路装
置。 （付記８） 所定時間幅のパルス信号を出力する前記ス
イッチ部のスイッチング制御回路を備え、前記パルス信
号により、前記スイッチ部を導通することを特徴とする
付記１に記載の半導体集積回路装置。 （付記９） 前記記憶セルの選択、及び前記記憶セルか
らの前記データの読み出し・書き込みの別が、１つのコ
マンド入力により行われることを特徴とする付記１乃至
８の少なくとも何れか１項に記載の半導体集積回路装
置。 （付記１０） 前記記憶セルは、容量素子を備え、前記
容量素子への電荷蓄積の有無により、前記データを記憶
することを特徴とする付記９に記載の半導体集積回路装
置。 （付記１１） 記憶セルと、前記記憶セルに接続され前
記記憶セルとの間でデータの読み出し・書き込みを行う
ビット線とを備える半導体集積回路装置のデータ書き込
み方法において、前記記憶セルに書き込むべき前記デー
タを前記ビット線に入力するデータ入力工程と、前記デ
ータが前記ビット線に入力された後、前記ビット線を前
記データの入力経路から切り離す切離し工程と、切り離
された前記ビット線にある前記データの電圧を増幅する
増幅工程とを有することを特徴とする半導体集積回路装
置のデータ書き込み方法。 （付記１２） 前記切り離し工程は、前記データ入力工
程により前記ビット線に入力される前記データの電圧が
所定電圧値に達した後に行われることを特徴とする付記
１１に記載の半導体集積回路装置のデータ書き込み方
法。 （付記１３） 前記所定電圧値は、前記増幅工程におけ
る増幅感度の電圧値以上であることを特徴とする付記１
２に記載の半導体集積回路装置のデータ書き込み方法。 （付記１４） 前記切り離し工程から前記増幅工程への
移行を所定タイミング遅らせるタイミング調整工程を有
することを特徴とする付記１１に記載の半導体集積回路
装置のデータ書き込み方法。
接続され前記記憶セルとの間でデータの読み出し・書き
込みを行うビット線とを備える半導体集積回路装置にお
いて、前記記憶セルへの前記データの書き込みのため
に、前記ビット線に前記データを入力する書き込みアン
プと、前記書き込みアンプと前記ビット線とを接続する
スイッチ部と、前記ビット線に入力された前記データの
電圧を増幅するセンスアンプとを備え、前記記憶セルへ
の前記データの書き込みの際、前記書き込みアンプによ
る前記ビット線へのデータ入力の後、前記スイッチ部を
非導通にした上で前記センスアンプを活性化することを
特徴とする半導体集積回路装置。 （付記２） 導通状態の前記スイッチ部を介して前記ビ
ット線に入力される前記データの電圧が所定電圧値に達
した後、前記スイッチ部は非導通となることを特徴とす
る付記１に記載の半導体集積回路装置。 （付記３） 前記所定電圧値は、前記センスアンプの増
幅感度の電圧値以上であることを特徴とする付記２に記
載の半導体集積回路装置。 （付記４） センスアンプ活性化回路を備え、前記スイ
ッチ部の非導通制御は、前記センスアンプ活性化回路か
らの非導通指示信号に基づき行われることを特徴とする
付記１に記載の半導体集積回路装置。 （付記５） 前記非導通指示信号から前記センスアンプ
の活性化信号への信号経路にタイミング調整回路を備
え、前記センスアンプの活性化タイミングを前記スイッ
チ部の非導通タイミングに対して所定タイミング遅らせ
ることを特徴とする付記４に記載の半導体集積回路装
置。 （付記６） 前記スイッチ部のスイッチング制御回路を
備え、前記センスアンプの活性化制御は、前記スイッチ
ング制御回路からの活性化指示信号に基づき行われるこ
とを特徴とする付記１に記載の半導体集積回路装置。 （付記７） 前記活性化指示信号から前記センスアンプ
の活性化信号への信号経路にタイミング調整回路を備
え、前記センスアンプの活性化タイミングを前記スイッ
チ部の非導通タイミングに対して所定タイミング遅らせ
ることを特徴とする付記６に記載の半導体集積回路装
置。 （付記８） 所定時間幅のパルス信号を出力する前記ス
イッチ部のスイッチング制御回路を備え、前記パルス信
号により、前記スイッチ部を導通することを特徴とする
付記１に記載の半導体集積回路装置。 （付記９） 前記記憶セルの選択、及び前記記憶セルか
らの前記データの読み出し・書き込みの別が、１つのコ
マンド入力により行われることを特徴とする付記１乃至
８の少なくとも何れか１項に記載の半導体集積回路装
置。 （付記１０） 前記記憶セルは、容量素子を備え、前記
容量素子への電荷蓄積の有無により、前記データを記憶
することを特徴とする付記９に記載の半導体集積回路装
置。 （付記１１） 記憶セルと、前記記憶セルに接続され前
記記憶セルとの間でデータの読み出し・書き込みを行う
ビット線とを備える半導体集積回路装置のデータ書き込
み方法において、前記記憶セルに書き込むべき前記デー
タを前記ビット線に入力するデータ入力工程と、前記デ
ータが前記ビット線に入力された後、前記ビット線を前
記データの入力経路から切り離す切離し工程と、切り離
された前記ビット線にある前記データの電圧を増幅する
増幅工程とを有することを特徴とする半導体集積回路装
置のデータ書き込み方法。 （付記１２） 前記切り離し工程は、前記データ入力工
程により前記ビット線に入力される前記データの電圧が
所定電圧値に達した後に行われることを特徴とする付記
１１に記載の半導体集積回路装置のデータ書き込み方
法。 （付記１３） 前記所定電圧値は、前記増幅工程におけ
る増幅感度の電圧値以上であることを特徴とする付記１
２に記載の半導体集積回路装置のデータ書き込み方法。 （付記１４） 前記切り離し工程から前記増幅工程への
移行を所定タイミング遅らせるタイミング調整工程を有
することを特徴とする付記１１に記載の半導体集積回路
装置のデータ書き込み方法。
【００６５】
【発明の効果】本発明によれば、記憶セルへのデータ書
き込み動作を、ビット線での増幅が可能な電圧をビット
線に入力した後、ビット線へのデータの入力経路を遮断
してビット線を増幅するという２段階で行うことによ
り、データ書き込み時の低消費電流化、あるいは高速
化、及び書き込み動作によるノイズの発生を低減して安
定動作を図ることができる半導体集積回路装置を提供す
ることが可能となる。
き込み動作を、ビット線での増幅が可能な電圧をビット
線に入力した後、ビット線へのデータの入力経路を遮断
してビット線を増幅するという２段階で行うことによ
り、データ書き込み時の低消費電流化、あるいは高速
化、及び書き込み動作によるノイズの発生を低減して安
定動作を図ることができる半導体集積回路装置を提供す
ることが可能となる。
【図１】本発明の原理説明図である。
【図２】第１実施形態のメモリセル部を示す回路ブロッ
ク図である。
ク図である。
【図３】第１実施形態の要部を示す回路図である。
【図４】第１実施形態の要部の動作を示す波形図であ
る。
る。
【図５】第２実施形態のメモリセル部を示す回路ブロッ
ク図である。
ク図である。
【図６】第２実施形態の要部を示す回路図である。
【図７】第２実施形態の要部の動作を示す波形図であ
る。
る。
【図８】第１及び第２実施形態のメモリセル部への書き
込み動作を示す波形図である。
込み動作を示す波形図である。
【図９】従来技術のメモリセル部を示す回路ブロック図
である。
である。
【図１０】従来技術のメモリセル部からの読み出し動作
を示す波形図である。
を示す波形図である。
【図１１】従来技術のメモリセル部への書き込み動作を
示す波形図である。
示す波形図である。
１、５２ コマンドラッチ回路 ２、３、８、５１ タイミング調整回路 ４ 出力バッファ回路 ５ パルス出力回路 ６ 論理回路 ７ デコード回路 ＣＳ１、ＣＳ２ コラムスイッチ信号
回路部 Ｍ１、Ｍ２ 第１及び第２実施形
態のメモリセル部 ＳＣ１、ＳＣ２ センスアンプ信号回
路部 ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭ ビット線 ＤＢ、／ＤＢ データバス線 ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４ コラムスイッチ ＡＣＬ コラム系制御回路か
らの制御信号 ＡＣＴ アクティブ信号 ＣＬ、ＣＬＭ スイッチ信号 ＣＭＤ コマンド信号 ＥＤＣ１、ＥＤＣ２ 制御信号 ＬＥ センスアンプ活性化
信号 ＰＲＥ プリチャージ信号 ＴＡ、ＴＢ、ＴＣ、ＴＤ タイミング時間
回路部 Ｍ１、Ｍ２ 第１及び第２実施形
態のメモリセル部 ＳＣ１、ＳＣ２ センスアンプ信号回
路部 ＢＬ、／ＢＬ、ＢＬＭ、／ＢＬＭ ビット線 ＤＢ、／ＤＢ データバス線 ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４ コラムスイッチ ＡＣＬ コラム系制御回路か
らの制御信号 ＡＣＴ アクティブ信号 ＣＬ、ＣＬＭ スイッチ信号 ＣＭＤ コマンド信号 ＥＤＣ１、ＥＤＣ２ 制御信号 ＬＥ センスアンプ活性化
信号 ＰＲＥ プリチャージ信号 ＴＡ、ＴＢ、ＴＣ、ＴＤ タイミング時間
フロントページの続き (72)発明者 小川 和樹 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 菅本 博之 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5M024 AA04 AA22 AA41 BB27 BB36 CC70 CC82 DD85 DD90 GG01 JJ02 PP01 PP02 PP03 PP05 PP07
Claims (10)
- 【請求項１】 記憶セルと、前記記憶セルに接続され前
記記憶セルとの間でデータの読み出し・書き込みを行う
ビット線とを備える半導体集積回路装置において、 前記記憶セルへの前記データの書き込みのために、前記
ビット線に前記データを入力する書き込みアンプと、 前記書き込みアンプと前記ビット線とを接続するスイッ
チ部と、 前記ビット線に入力された前記データの電圧を増幅する
センスアンプとを備え、 前記記憶セルへの前記データの書き込みの際、 前記書き込みアンプによる前記ビット線へのデータ入力
の後、前記スイッチ部を非導通にした上で前記センスア
ンプを活性化することを特徴とする半導体集積回路装
置。 - 【請求項２】 導通状態の前記スイッチ部を介して前記
ビット線に入力される前記データの電圧が所定電圧値に
達した後、前記スイッチ部は非導通となることを特徴と
する請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記所定電圧値は、前記センスアンプの
増幅感度の電圧値以上であることを特徴とする請求項２
に記載の半導体集積回路装置。 - 【請求項４】 センスアンプ活性化回路を備え、 前記スイッチ部の非導通制御は、前記センスアンプ活性
化回路からの非導通指示信号に基づき行われることを特
徴とする請求項１に記載の半導体集積回路装置。 - 【請求項５】 前記非導通指示信号から前記センスアン
プの活性化信号への信号経路にタイミング調整回路を備
え、 前記センスアンプの活性化タイミングを前記スイッチ部
の非導通タイミングに対して所定タイミング遅らせるこ
とを特徴とする請求項４に記載の半導体集積回路装置。 - 【請求項６】 前記スイッチ部のスイッチング制御回路
を備え、 前記センスアンプの活性化制御は、前記スイッチング制
御回路からの活性化指示信号に基づき行われることを特
徴とする請求項１に記載の半導体集積回路装置。 - 【請求項７】 前記活性化指示信号から前記センスアン
プの活性化信号への信号経路にタイミング調整回路を備
え、 前記センスアンプの活性化タイミングを前記スイッチ部
の非導通タイミングに対して所定タイミング遅らせるこ
とを特徴とする請求項６に記載の半導体集積回路装置。 - 【請求項８】 所定時間幅のパルス信号を出力する前記
スイッチ部のスイッチング制御回路を備え、 前記パルス信号により、前記スイッチ部を導通すること
を特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項９】 前記記憶セルの選択、及び前記記憶セル
からの前記データの読み出し・書き込みの別が、１つの
コマンド入力により行われることを特徴とする請求項１
乃至８の少なくとも何れか１項に記載の半導体集積回路
装置。 - 【請求項１０】 前記記憶セルは、容量素子を備え、 前記容量素子への電荷蓄積の有無により、前記データを
記憶することを特徴とする請求項９に記載の半導体集積
回路装置。
Priority Applications (3)
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|---|---|---|---|
| JP2001111604A JP4822604B2 (ja) | 2001-04-10 | 2001-04-10 | 半導体集積回路装置 |
| US09/947,459 US6525975B2 (en) | 2001-04-10 | 2001-09-07 | Semiconductor integrated circuit device and data-write method thereof |
| KR1020010059521A KR100623949B1 (ko) | 2001-04-10 | 2001-09-26 | 반도체 집적 회로 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001111604A JP4822604B2 (ja) | 2001-04-10 | 2001-04-10 | 半導体集積回路装置 |
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|---|---|
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|---|---|---|---|---|
| US7936201B2 (en) * | 2006-12-22 | 2011-05-03 | Qimonda Ag | Apparatus and method for providing a signal for transmission via a signal line |
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| WO1998056004A1 (fr) * | 1997-06-03 | 1998-12-10 | Fujitsu Limited | Memoire a semi-conducteurs |
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| JP2729423B2 (ja) * | 1991-10-29 | 1998-03-18 | 三菱電機株式会社 | 半導体記憶装置 |
| US5754478A (en) * | 1993-04-20 | 1998-05-19 | Micron Technology, Inc. | Fast, low power, write scheme for memory circuits using pulsed off isolation device |
| JP3305449B2 (ja) * | 1993-09-17 | 2002-07-22 | 富士通株式会社 | 半導体記憶装置 |
| US6345006B1 (en) * | 2000-08-21 | 2002-02-05 | Micron Technology, Inc. | Memory circuit with local isolation and pre-charge circuits |
-
2001
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