JPH1166850A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】セル情報の書き込み及び読み出し速度を高速化
し、かつ消費電力を増大させることなく、記憶セルから
の読み出し動作を安定して行い得る半導体記憶装置を提
供する。 【解決手段】ロウデコーダ２には、制御信号ＲＡＳバー
がアクティブレベルとなったとき、現サイクルで入力さ
れるアドレス信号ＡＤに基づいて読み出し用ワード線を
選択するとともに、前サイクルで読み出し用ワード線と
して選択されたワード線を書き戻し用ワード線として選
択するワード線多重選択回路Ｃが備えられる。センスア
ンプ部６には、読み出し用ワード線で選択された記憶セ
ルからビット線ＢＬ，バーＢＬに読み出されたセル情報
をラッチしてセンスアンプに出力し、書き戻し用ワード
線で選択された記憶セルに前サイクルでラッチしたセル
情報を書き込むレジスタＲが設けられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関するものであり、特に高速で書き込み及び読み出し
動作を可能とするＤＲＡＭに関するものである。

【０００２】近年、パソコンやワークステーション等、
半導体デバイスを使用した電子機器の動作速度は、ます
ます高速化されている。このような電子機器では、メモ
リーデバイスとしてＤＲＡＭが使用され、ＥＤＯ（exte
nded data out ）ＤＲＡＭや、ページモード等が使用さ
れて動作速度の高速化が図られている。しかし、ＤＲＡ
Ｍの動作速度は電子機器を構成するＭＰＵの動作速度に
追随できていないのが現状であり、ＭＰＵの信号処理速
度を低下させ、ひいては電子機器の性能向上の妨げとな
っている。従って、ＤＲＡＭの動作速度の高速化がます
ます必要となっている。

【０００３】

【従来の技術】従来のＤＲＡＭの動作タイミングの一例
を図２３に従って説明する。制御信号ＲＡＳバーがＨレ
ベルからＬレベルに立ち下がると、外部から入力される
ロウアドレス信号Ｒ１が取り込まれ、そのロウアドレス
信号Ｒ１に基づいて選択されたワード線ＷＬ１がＬレベ
ルからＨレベルに立ち上げられる。各ワード線は、選択
された記憶セルからセル情報を効率よく高速に読み出す
ため、あるいは選択された記憶セルにセル情報を確実に
かつ高速に書き込むため、例えば３Ｖの電源Ｖccレベル
より高い５Ｖの昇圧レベルまで引き上げられる。

【０００４】すると、選択されたワード線ＷＬ１に接続
された記憶セルから各ビット線対ＢＬ，バーＢＬのいず
れかにセル情報が読み出され、各ビット線対ＢＬ，バー
ＢＬに僅かな電位差が生じる。

【０００５】次いで、センスアンプ活性化信号ＬＥによ
り各ビット線対ＢＬ，バーＢＬに接続されたセンスアン
プが活性化されて、当該ビット線対ＢＬ，バーＢＬの僅
かな電位差が増幅され、そのセル情報が当該記憶セルに
書き戻される。

【０００６】次いで、外部から入力される制御信号ＣＡ
ＳバーがＬレベルに立ち下がると、外部から入力される
コラムアドレス信号に基づいていずれかのビット線対Ｂ
Ｌ，ＢＬバーが選択され、選択されたビット線対ＢＬ，
バーＢＬのセンスアンプの出力信号がセル情報としてデ
ータバスに出力される。

【０００７】次いで、制御信号ＲＡＳバー，ＣＡＳバー
がＨレベルに立ち上がると、当該ワード線ＷＬ１の選択
動作が終了し、同ワード線ＷＬ１がＨレベルからＬレベ
ルに立ち下がる。また、センスアンプが不活性化される
とともに、前記ビット線対ＢＬ，バーＢＬの選択が終了
し、セル情報が読み出されたビット線対ＢＬ，バーＢＬ
の電位が中間電位にリセットされる。これで、１サイク
ルの読み出し動作が終了する。

【０００８】次いで、制御信号ＲＡＳバーがＬレベルに
立ち下がると、新たなロウアドレス信号Ｒ２が取り込ま
れて、新たなワード線ＷＬ２がＨレベルに引き上げら
れ、上記と同様な読み出し動作が繰り返される。

【０００９】

【発明が解決しようとする課題】上記のようなＤＲＡＭ
の読み出しサイクルにおいて、前サイクルの読み出し動
作が終了して制御信号ＲＡＳバーがＨレベルに立ち上が
ってから、次サイクルの読み出し動作を開始するために
制御信号ＲＡＳバーが立ち下がるまでに、所定の待ち時
間ｔ１が確保されている。

【００１０】この待ち時間ｔ１は、前サイクルでＨレベ
ルに引き上げられたワード線ＷＬ１を確実にＬレベルに
引き下げた後に、次サイクルで選択されたワード線ＷＬ
２をＨレベルに引き上げて、ワード線ＷＬ１，ＷＬ２の
二重選択を防止するために確保された時間である。

【００１１】前記待ち時間ｔ１は、１サイクルの読み出
し動作に要する時間の３割程度の時間を要するため、こ
の待ち時間ｔ１を短縮すれば、読み出し速度の高速化に
大きく寄与する。しかし、現状の構成を変更することな
く、待ち時間ｔ１を短縮することは困難である。

【００１２】また、ワード線を速やかにＬレベルに引き
下げるために、ワード線駆動回路の駆動能力を向上させ
ると、電源ノイズの増大により誤動作が発生したり、昇
圧電源回路の電流供給能力の不足により、ワード線の立
ち上げ速度がかえって低下するという問題点がある。

【００１３】また、ワード線電位の引き上げレベルを低
くすることにより、ワード線電位をＬレベルに引き下げ
るために要する時間を短縮しようとすると、記憶セルへ
の充電電荷が減少して、セル情報のリフレッシュ周期を
短縮する必要があるとともに、消費電力も増大するとい
う問題点がある。

【００１４】この発明の目的は、セル情報の読み出し速
度を高速化し得る半導体記憶装置を提供することにあ
る。また、消費電力を低減し得る半導体記憶装置を提供
することにある。

【００１５】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、ロウデコーダ２は、制御信号Ｒ
ＡＳバーが非アクティブレベルからアクティブレベルと
なったとき、アドレス信号ＡＤに基づいてメモリセルア
レイ５内のワード線ＷＬを選択する。センスアンプ部６
は、前記ワード線ＷＬで選択された記憶セルからビット
線ＢＬ，バーＢＬに読み出されたセル情報をラッチして
読み出しデータＤＡ，ＤＡバーとして出力する。前記制
御信号ＲＡＳバーの１サイクル中に前記ワード線で記憶
セルからセル情報が読み出される。前記ロウデコーダ２
には、前記制御信号ＲＡＳバーがアクティブレベルとな
ったとき、現サイクルで入力されたアドレス信号ＡＤに
基づいて読み出し用ワード線を選択するとともに、前サ
イクルで読み出し用ワード線として選択されたワード線
を書き戻し用ワード線として選択するワード線多重選択
回路Ｃが備えられる。前記センスアンプ部６には、前記
読み出し用ワード線で選択された記憶セルからビット線
に読み出されたセル情報をラッチしてセンスアンプに出
力し、書き戻し用ワード線で選択された記憶セルに前サ
イクルでラッチしたセル情報を書き込むレジスタＲが設
けられる。

【００１６】請求項２では、前記ワード線多重選択回路
は、入力されたロウアドレス信号に基づいてワード線選
択信号を生成するデコーダ部と、前記ワード線選択信号
に基づいて対応するワード線を選択レベルあるいは非選
択レベルに駆動するワード線駆動回路との間に介在し、
各ワード線毎に設けられる。

【００１７】請求項３では、前記ワード線多重選択回路
は、入力されたロウアドレス信号に基づいてワード線選
択信号を生成するデコーダ部の中間段に介在し、該デコ
ーダ部で生成される中間デコード信号毎に設けられる。

【００１８】請求項４では、前記ワード線多重選択回路
は、ロウアドレス信号の入力に基づいてワード線選択信
号を生成するデコーダ部の前段に、該ロウアドレス信号
の各ビット毎に設けられる。

【００１９】請求項５では、前記ワード線多重選択回路
は、前記制御信号がアクティブレベルとなったとき、前
記ワード線選択信号を取り込んで出力し、前記制御信号
が非アクティブレベルとなったとき、前記ワード線選択
信号をラッチして出力するマスターレジスタと、前記制
御信号が非アクティブレベルとなったとき、前記マスタ
ーレジスタの出力信号を取り込んで出力し、前記制御信
号がアクティブレベルとなったとき、前記マスターレジ
スタの出力信号をラッチして出力するスレーブレジスタ
と、前記現サイクルで、前記マスターレジスタの出力信
号を、前記読み出し用ワード線を選択するワード線選択
信号として出力し、次サイクルで、前記スレーブレジス
タの出力信号を、前記書き戻し用ワード線を選択するワ
ード線選択信号として出力するマルチプレクサとを備え
る。

【００２０】請求項６では、前記ワード線多重選択回路
は、前記制御信号がアクティブレベルとなったとき、前
記デコーダ部で生成される中間デコード信号を取り込ん
で出力し、前記制御信号が非アクティブレベルとなった
とき、前記中間デコード信号をラッチして出力するマス
ターレジスタと、前記制御信号が非アクティブレベルと
なったとき、前記マスターレジスタの出力信号を取り込
んで出力し、前記制御信号がアクティブレベルとなった
とき、前記マスターレジスタの出力信号をラッチして出
力するスレーブレジスタと、前記現サイクルで、前記マ
スターレジスタの出力信号を、前記読み出し用ワード線
を選択する多重選択用中間デコード信号として出力し、
次サイクルで、前記スレーブレジスタの出力信号を、前
記書き戻し用ワード線を選択する多重選択用中間デコー
ド信号として出力するマルチプレクサとを備える。

【００２１】請求項７では、前記ワード線多重選択回路
は、前記制御信号がアクティブレベルとなったとき、前
記ロウアドレス信号を取り込んで出力し、前記制御信号
が非アクティブレベルとなったとき、前記ロウアドレス
信号をラッチして出力するマスターレジスタと、前記制
御信号が非アクティブレベルとなったとき、前記マスタ
ーレジスタの出力信号を取り込んで出力し、前記制御信
号がアクティブレベルとなったとき、前記マスターレジ
スタの出力信号をラッチして出力するスレーブレジスタ
と、前記現サイクルで、前記マスターレジスタの出力信
号を、前記読み出し用ワード線を選択する多重選択用ロ
ウアドレス信号として出力し、次サイクルで、前記スレ
ーブレジスタの出力信号を、前記書き戻し用ワード線を
選択する多重選択用ロウアドレス信号として出力するマ
ルチプレクサとを備える。

【００２２】請求項８では、前記マルチプレクサは、遅
延回路を備え、前記遅延回路は、前記制御信号を遅延さ
せた遅延制御信号を生成して出力し、前記マルチプレク
サは、前記制御信号の１サイクル中において、前記遅延
制御信号に基づいて、前記読み出し用ワード線の選択終
了後に前記書き戻し用ワード線を選択するように動作す
る。

【００２３】請求項９では、前記マルチプレクサは、遅
延回路を備え、前記遅延回路は、前記制御信号を遅延さ
せた遅延制御信号を生成して出力し、前記マルチプレク
サは、制御信号の１サイクル中において、読み出し用ワ
ード線の選択に続いて、書き戻し用ワード線を重複して
選択するように動作する。

【００２４】請求項１０では、前記マルチプレクサは、
遅延回路を備え、前記遅延回路は、前記制御信号を遅延
させた遅延制御信号を生成して出力し、前記マルチプレ
クサは、制御信号の１サイクル中において、書き戻し用
ワード線の選択に続いて、読み出し用ワード線を重複し
て選択するように動作する。

【００２５】請求項１１では、前記ワード線多重選択回
路は、前記ワード線選択信号の入力に基づいて読み出し
用ワード線を選択するためのワード線選択信号を出力
し、リセット信号の入力に基づいて前記ワード線選択信
号の出力を停止するＲＳフリップフロップ回路と、前記
制御信号の非アクティブレベルからアクティブレベルへ
の変化に基づいて前記リセット信号を生成するリセット
信号生成回路とから構成され、前記リセット信号生成回
路は、前記リセット信号を次サイクルで出力することに
より、前記ワード線選択信号で選択された読み出し用ワ
ード線を次サイクルで書き戻し用ワード線として動作さ
せる。

【００２６】請求項１２では、前記ワード線多重選択回
路は、前記ワード線選択信号の入力に基づいて読み出し
用ワード線を選択するためのワード線選択信号を出力
し、リセット信号の入力に基づいて前記ワード線選択信
号の出力を停止するＲＳフリップフロップ回路と、前記
制御信号の非アクティブレベルからアクティブレベルへ
の変化に基づいて、前記リセット信号を生成するリセッ
ト信号生成回路と、前記制御信号の非アクティブレベル
からアクティブレベルへの変化に基づいて、前記リセッ
ト信号の出力に先立って、前記ＲＳフリップフロップ回
路から出力されるワード線選択信号を反転させるととも
に、所定時間後に再反転させるセット信号生成回路とか
ら構成され、前記リセット信号生成回路は、前記リセッ
ト信号を次サイクルで出力することにより、前記ワード
線選択信号で選択された読み出し用ワード線を次サイク
ルで書き戻し用ワード線として動作させる。

【００２７】請求項１３では、前記ワード線多重選択回
路には、前サイクル及び現サイクルで同一ワード線を読
み出し用ワード線として選択する信号が入力されたと
き、現サイクルでの読み出し用ワード線の選択を阻止す
るワード線一致検出回路が備えられる。

【００２８】請求項１４では、前記センスアンプ部に
は、前記読み出し用ワード線で選択された記憶セルから
読み出されたセル情報をラッチするとともに該ラッチデ
ータをセンスアンプに出力するマスターレジスタと、前
記マスターレジスタから転送されたデータをラッチし、
該ラッチデータを前記書き戻し用ワード線で選択された
記憶セルに書き戻すスレーブレジスタとが備えられる。

【００２９】請求項１５では、前記センスアンプ部は、
前記現サイクルで読み出し用ワード線の選択に基づいて
ビット線に読み出されたセル情報をマスターレジスタに
ラッチし、現サイクルの終了時にマスターレジスタのラ
ッチデータを前記スレーブレジスタに転送し、次サイク
ルでスレーブレジスタのラッチデータをビット線を介し
て前記書き戻し用ワード線で選択された記憶セルに書き
込む。

【００３０】請求項１６では、前記センスアンプ部は、
前記現サイクルで読み出し用ワード線の選択終了に先立
って書き戻し用ワード線が選択されるとき、書き戻し用
ワード線の選択に先立ってビット線とマスタレジスタと
の接続を遮断し、次いでビット線とスレーブレジスタと
を接続する。

【００３１】請求項１７では、前記センスアンプ部は、
前記現サイクルで読み出し用ワード線の選択に先立って
書き戻し用ワード線が選択されるとき、書き戻し用ワー
ド線で選択される記憶セルにあらかじめプリチャージ電
圧を書き込む。

【００３２】請求項１８では、前記センスアンプ部に
は、セル情報のリフレッシュ動作を行うためのリフレッ
シュ用レジスタが設けられる。請求項１９では、前記リ
フレッシュ用レジスタが、前記スレーブレジスタで兼用
される。。

【００３３】請求項２０では、前記多数のワード線選択
回路には、リフレッシュ信号の入力に基づいて、前記多
数のワード線多重選択回路の各スレーブレジスタの出力
信号を他のワード線多重選択回路のマスターレジスタに
入力して、前記多数のワード線多重選択回路を環状に接
続する切り替え回路が設けられ、環状に接続されたワー
ド線多重選択回路により前記制御信号に基づいて多数の
ワード線を順次選択するアドレスカウンタが構成され
る。

【００３４】

【発明の実施の形態】図２は、この発明を具体化したＤ
ＲＡＭの概要を示す。外部から入力されるアドレス信号
ＡＤは、入力バッファ回路及び制御回路１に入力され、
そのアドレス信号ＡＤは、ロウデコーダ２及びコラムデ
コーダ３に入力される。

【００３５】外部から入力される制御信号ＲＡＳバー，
ＣＡＳバーは、入力バッファ回路及び制御回路１に入力
され、その制御信号ＲＡＳバー，ＣＡＳバーに基づく入
力バッファ回路及び制御回路１の出力信号に基づいて、
ロウデコーダ２及びコラムデコーダ３が活性化される。

【００３６】前記ロウデコーダ２は、前記アドレス信号
ＡＤに基づいてワード線選択信号を生成してワード線駆
動回路４に出力し、ワード線駆動回路４はワード線選択
信号に基づいて、メモリセルアレイ５内のいずれか一本
のワード線ＷＬをＨレベルに引き上げる。

【００３７】前記コラムデコーダ３は、前記アドレス信
号ＡＤに基づいてコラム選択信号ＣＬをセンスアンプ及
びＩ／Ｏゲート６に出力する。そして、コラム選択信号
ＣＬに基づいて選択される一対のビット線ＢＬ，バーＢ
Ｌと、前記ワード線駆動回路４により選択されたワード
線ＷＬとにより、メモリセルアレイ５内のいずれか一つ
の記憶セルが選択される。

【００３８】前記センスアンプ及びＩ／Ｏゲート６は、
出力バッファ回路及び書き込み回路７に接続される。前
記出力バッファ回路及び書き込み回路７には、入出力端
子ＤＱが接続されるとともに、出力制御信号ＯＥバーが
入力される。

【００３９】そして、セル情報の読み出し動作時には、
出力制御信号ＯＥバーにより出力バッファ回路及び書き
込み回路７が読み出しモードとなり、選択された記憶セ
ルから読み出されたセル情報がセンスアンプ及びＩ／Ｏ
ゲート６を介して出力バッファ回路及び書き込み回路７
に入力され、その出力バッファ回路及び書き込み回路７
から入出力端子ＤＱに出力データが出力される。

【００４０】また、セル情報の書き込み動作時には、出
力制御信号ＯＥバーにより出力バッファ回路及び書き込
み回路７が書き込みモードとなり、外部から入出力端子
ＤＱに入力される書き込みデータが出力バッファ回路及
び書き込み回路７及びセンスアンプ及びＩ／Ｏゲート６
を介して、選択された記憶セルに書き込まれる。

【００４１】図２に示すＤＲＡＭの基本的構成は、従来
と同様であり、この発明は前記ロウデコーダ２及びセン
スアンプ及びＩ／Ｏゲート６の一部を新規な構成とする
ものである。 （第一の実施の形態） 「第一のワード線選択方式」図３は、前記ロウデコーダ
２の出力段と前記ワード線駆動回路４との間に介在され
るワード線多重選択回路Ｃ１を示す。このワード線多重
選択回路Ｃ１は、遅延回路１３ａ，１３ｂを除いて、ロ
ウデコーダ２で生成される多数のワード線選択信号ＷＬ
Ｓｉ毎にそれぞれ設けられる。従って、このワード線多
重選択回路Ｃ１は、ワード線と同数設けられる。

【００４２】前記ワード線選択信号ＷＬＳｉは、マスタ
ーレジスタ８に入力信号ＩＮとして入力され、前記制御
信号ＲＡＳバーがマスターレジスタ８にクロック信号Ｃ
ＬＫとして入力される。

【００４３】前記マスターレジスタ８は、クロック信号
ＣＬＫすなわち制御信号ＲＡＳバーがＬレベルのとき、
入力信号ＩＮを取り込んで出力信号ＯＵＴとして出力
し、クロック信号ＣＬＫの立ち上がりに基づいて、出力
信号ＯＵＴをラッチする。

【００４４】前記マスターレジスタ８の出力信号ＯＵＴ
は、スレーブレジスタ９に入力信号ＩＮとして入力さ
れ、前記制御信号ＲＡＳバーがインバータ回路１０ａで
反転されてクロック信号ＣＬＫとして入力される。

【００４５】前記スレーブレジスタ９は、Ｌレベルのク
ロック信号ＣＬＫすなわちＨレベルの制御信号ＲＡＳバ
ーに基づいて、入力信号ＩＮを取り込んで出力信号ＯＵ
Ｔとして出力し、クロック信号ＣＬＫの立ち上がりすな
わち制御信号ＲＡＳバーの立ち下がりに基づいて出力信
号ＯＵＴをラッチする。

【００４６】前記マスターレジスタ８及びスレーブレジ
スタ９の出力信号ＯＵＴは、ＥＯＲ回路１１に入力され
る。前記ＥＯＲ回路１１はマスターレジスタ８及びスレ
ーブレジスタ９の出力信号ＯＵＴがともにＨレベルある
いはともにＬレベルとなると、Ｌレベルの信号を出力
し、それ以外ではＨレベルの信号を出力する。

【００４７】前記マスターレジスタ８の出力信号ＯＵＴ
は、ＮＡＮＤ回路１２ａの一方の入力端子に入力され、
そのＮＡＮＤ回路１２ａの他方の入力端子には、前記制
御信号ＲＡＳバーを遅延回路１３ａで遅延させた遅延制
御信号が入力される。

【００４８】前記スレーブレジスタ９の出力信号ＯＵＴ
は、ＮＡＮＤ回路１２ｂの一方の入力端子に入力され、
そのＮＡＮＤ回路１２ｂの他方の入力端子には、前記遅
延回路１３ａの出力信号がインバータ回路１０ｂを介し
て入力される。

【００４９】前記遅延回路１３ｂには前記遅延回路１３
ａの出力信号が入力され、同遅延回路１３ｂは遅延回路
１３ａの出力信号を遅延させた遅延制御信号を出力す
る。前記ＮＡＮＤ回路１２ａ，１２ｂの出力信号は、Ｎ
ＡＮＤ回路１２ｃに入力され、そのＮＡＮＤ回路１２ｃ
の出力信号は、ＮＡＮＤ回路１２ｄに入力される。ま
た、前記ＮＡＮＤ回路１２ｄには、前記ＥＯＲ回路１１
の出力信号が入力される。前記ＮＡＮＤ回路１２ａ〜１
２ｃによりマルチプレクサが構成される。

【００５０】前記ＮＡＮＤ回路１２ｄの出力信号は、イ
ンバータ回路１０ｃを介してワード線選択信号ＷＬＳｏ
として前記ワード線駆動回路４に出力される。そして、
ワード線選択信号ＷＬＳｏがＨレベルとなると、ワード
線駆動回路４により対応するワード線がＨレベルに引き
上げられる。

【００５１】前記ＥＯＲ回路１１の出力信号は、インバ
ータ回路１０ｄを介してＮチャネルＭＯＳトランジスタ
Ｔr1のゲートに入力される。前記トランジスタＴr1のソ
ースは、電源Ｖssに接続され、ドレインは多数のワード
線多重選択回路Ｃ１に共通の信号線Ｌ１に接続される。

【００５２】前記信号線Ｌ１は、アドレス一致信号ＡＳ
を出力するものであり、前記トランジスタＴr1に対し十
分に小さいサイズのＰチャネルＭＯＳトランジスタＴr2
を介して電源Ｖccに接続され、同トランジスタＴr2のゲ
ートは電源Ｖssに接続されて、トランジスタＴr2は常時
オンされる。

【００５３】従って、信号線Ｌ１に接続される多数のト
ランジスタＴr1のうちいずれか一つがオンされると、Ｌ
レベルのアドレス一致信号ＡＳが出力され、多数のトラ
ンジスタＴr1がすべてオフされると、信号線ＬはＨレベ
ルとなる。

【００５４】前記マスターレジスタ８及びスレーブレジ
スタ９は同一構成であり、その具体的構成を図４に示
す。インバータ回路１０ｇには、ＰチャネルＭＯＳトラ
ンジスタＴr3を介して電源Ｖccが供給され、Ｎチャネル
ＭＯＳトランジスタＴr4を介して電源Ｖssが供給され
る。

【００５５】前記インバータ回路１０ｇには入力信号Ｉ
Ｎが入力され、同インバータ回路１０ｇの出力信号は、
インバータ回路１０ｈを介して出力信号ＯＵＴとして出
力されるとともに、インバータ回路１０ｉに入力され
る。また、インバータ回路１０ｉの出力信号は、インバ
ータ回路１０ｈに入力される。

【００５６】前記インバータ回路１０ｉにはＰチャネル
ＭＯＳトランジスタＴr5を介して電源Ｖccが供給され、
ＮチャネルＭＯＳトランジスタＴr6を介して電源Ｖssが
供給される。

【００５７】前記クロック信号ＣＬＫは、前記トランジ
スタＴr3，Ｔr6に入力されるとともに、インバータ回路
１０ｊを介して前記トランジスタＴr4，Ｔr5に入力され
る。また、前記インバータ回路１０ｇは他のインバータ
回路１０ｈ，１０ｉより負荷駆動能力が高くなるように
設定される。

【００５８】このように構成されたレジスタは、クロッ
ク信号ＣＬＫがＬレベルとなると、トランジスタＴr3，
Ｔr4がオンされるとともに、トランジスタＴr5，Ｔr6が
オフされる。

【００５９】すると、インバータ回路１０ｇは活性化さ
れるとともに、インバータ回路１０ｉは不活性状態とな
るため、インバータ回路１０ｈから入力信号ＩＮと同相
の出力信号ＯＵＴが出力される。

【００６０】次いで、クロック信号ＣＬＫがＨレベルと
なると、トランジスタＴr3，Ｔr4がオフされるととも
に、トランジスタＴr5，Ｔr6がオンされる。すると、イ
ンバータ回路１０ｇは不活性化されるとともに、インバ
ータ回路１０ｉは活性化されるため、インバータ回路１
０ｈ，１０ｉにより出力信号ＯＵＴがラッチされる。

【００６１】このように構成されたロウデコーダ２のワ
ード線多重選択回路Ｃ１では、制御信号ＲＡＳバーがＬ
レベルとなって、入力されたアドレス信号ＡＤにより、
ワード線選択信号ＷＬＳｉがＨレベルに切り換わると、
マスターレジスタ８はＨレベルのワード線選択信号ＷＬ
Ｓｉを取り込んで、Ｈレベルの出力信号ＯＵＴを出力す
る。このとき、スレーブレジスタ９は、マスターレジス
タ８の前サイクルのＬレベルの出力信号ＯＵＴをラッチ
して出力している。

【００６２】すると、ＥＯＲ回路１１の出力信号はＨレ
ベルとなり、トランジスタＴr1はオフされる。また、遅
延回路１３ａの出力信号は未だＨレベルであるので、Ｎ
ＡＮＤ回路１２ａの出力信号はＬレベルとなる。また、
スレーブレジスタ９の出力信号ＯＵＴはＬレベルである
ので、ＮＡＮＤ回路１２ｂの出力信号はＨレベルとな
る。

【００６３】すると、ＮＡＮＤ回路１２ｃの出力信号は
Ｈレベルとなり、遅延回路１３ｂの出力信号は未だＨレ
ベルであるので、ＮＡＮＤ回路１２ｄの入力信号はすべ
てＨレベルとなり、ＮＡＮＤ回路１２ｄの出力信号はＬ
レベル、ワード線選択信号ＷＬＳｏはＨレベルとなる。

【００６４】次いで、遅延回路１３ａの動作により所定
の遅延時間後に同遅延回路１３ａの出力信号がＬレベル
に立ち下がると、ＮＡＮＤ回路１２ａの出力信号がＨレ
ベルとなる。

【００６５】すると、ＮＡＮＤ回路１２ｃの入力信号が
ともにＨレベルとなって、ＮＡＮＤ回路１２ｃの出力信
号がＬレベルとなり、ＮＡＮＤ回路１２ｄの出力信号が
Ｈレベルとなり、ワード線選択信号ＷＬＳｏはＬレベル
となる。従って、ワード線選択信号ＷＬＳｏは制御信号
ＲＡＳバーがＬレベルに立ち下がってから、遅延回路１
３ａで設定される遅延時間に限りＨレベルに維持され
る。

【００６６】次いで、制御信号ＲＡＳバーがＬレベルか
らＨレベルに立ち上がると、マスターレジスタ８はＨレ
ベルの出力信号ＯＵＴをラッチし、スレーブレジスタ９
はＨレベルの入力信号ＩＮに基づいて、Ｈレベルの出力
信号ＯＵＴを出力する。

【００６７】この状態では、ＥＯＲ回路１１の入力信号
はともにＨレベルとなってそのＥＯＲ回路１１の出力信
号はＬレベルとなり、ＮＡＮＤ回路１２ｄの出力信号は
Ｈレベルに維持され、ワード線選択信号ＷＬＳｏはＬレ
ベルに維持される。

【００６８】次サイクルで、制御信号ＲＡＳバーがＬレ
ベルとなった状態で、アドレス信号ＡＤの切り換わりに
より、入力されているワード線選択信号ＷＬＳｉがＬレ
ベルに維持されると、マスターレジスタ８はＬレベルの
ワード線選択信号ＷＬＳｉを取り込んで、出力信号ＯＵ
Ｔとして出力する。

【００６９】このとき、スレーブレジスタ９は、マスタ
ーレジスタ８の前サイクルのＨレベルの出力信号ＯＵＴ
をラッチして出力している。すると、ＥＯＲ回路１１の
出力信号はＨレベルとなり、トランジスタＴr1はオフさ
れる。また、遅延回路１３ａの出力信号は未だＨレベル
であり、ＮＡＮＤ回路１２ａの出力信号はＨレベルとな
る。また、スレーブレジスタ９の出力信号ＯＵＴはＨレ
ベルであり、インバータ回路１０ｂの出力信号は未だＬ
レベルであるので、ＮＡＮＤ回路１２ｂの出力信号はＨ
レベルとなる。

【００７０】すると、ＮＡＮＤ回路１２ｃの出力信号は
Ｌレベルとなり、ＮＡＮＤ回路１２ｄの出力信号はＨレ
ベルとなり、ワード線選択信号ＷＬＳｏはＬレベルに維
持される。

【００７１】次いで、遅延回路１３ａの動作により所定
の遅延時間後に同遅延回路１３ａの出力信号がＬレベル
に立ち下がると、マスターレジスタ８の出力信号ＯＵＴ
はＬレベルに維持されるので、ＮＡＮＤ回路１２ａの出
力信号はＨレベルに維持される。

【００７２】また、インバータ回路１０ｂの出力信号が
Ｈレベルとなると、ＮＡＮＤ回路１２ｂの入力信号はと
もにＨレベルとなって、ＮＡＮＤ回路１２ｂの出力信号
はＬレベルとなる。

【００７３】すると、ＮＡＮＤ回路１２ｃの出力信号は
Ｈレベルとなって、ＮＡＮＤ回路１２ｄの入力信号はす
べてＨレベルとなり、ＮＡＮＤ回路１２ｄの出力信号は
Ｌレベルとなる。この結果、ワード線選択信号ＷＬＳｏ
はＨレベルに立ち上がる。

【００７４】次いで、遅延回路１３ｂの出力信号がＬレ
ベルに立ち下がると、ＮＡＮＤ回路１２ｄの出力信号が
Ｈレベルとなり、ワード線選択信号ＷＬＳｏはＬレベル
となる。このワード線選択信号ＷＬＳｏのＬレベルへの
立ち下がりは、当該サイクルでの制御信号ＲＡＳバーの
立ち上がりに先立つように設定される。

【００７５】また、前サイクル及び現サイクルでワード
線選択信号ＷＬＳｉがともにＬレベルで対応するワード
線が選択されないときは、制御信号ＲＡＳバーの立ち下
がりに基づいて、マスターレジスタ８及びスレーブレジ
スタ９の出力信号ＯＵＴはともにＬレベルとなる。

【００７６】すると、ＥＯＲ回路１１の出力信号はＬレ
ベルとなり、ＮＡＮＤ回路１２ｄの出力信号はＨレベル
となるため、ワード線選択信号ＷＬＳｏはＬレベルに維
持される。従って、当該ワード線は選択されない。ま
た、トランジスタＴr1はオンされて、アドレス一致信号
ＡＳはＬレベルとなる。

【００７７】また、前サイクル及び現サイクルで同一ロ
ウアドレス信号が入力されて、ワード線選択信号ＷＬＳ
ｉがともにＨレベルとなったときは、制御信号ＲＡＳバ
ーの立ち下がりに基づいて、マスターレジスタ８及びス
レーブレジスタ９の出力信号ＯＵＴはともにＨレベルと
なる。

【００７８】すると、ＥＯＲ回路１１の出力信号はＬレ
ベルとなり、ＮＡＮＤ回路１２ｄの出力信号はＨレベル
となるため、ワード線選択信号ＷＬＳｏはＬレベルに維
持される。従って、当該ワード線は選択されない。ま
た、トランジスタＴr1はオンされて、アドレス一致信号
ＡＳはＬレベルとなる。上記のようなワード線多重選択
回路Ｃ１の動作により、このワード線多重選択回路Ｃ１
を備えたロウデコーダ２及びワード線駆動回路４では、
図７に示すように、制御信号ＲＡＳバーの立ち下がりか
ら遅延回路１３ａで設定された所定時間に限り、選択さ
れたワード線ＷＬ１をＨレベルに維持し、次サイクルで
は、制御信号ＲＡＳバーの立ち下がりから遅延回路１３
ａで設定された所定時間経過した後、ワード線ＷＬ１を
Ｈレベルに立ち上げ、さらに遅延回路１３ｂで設定され
た所定時間経過後に、当該ワード線ＷＬ１をＬレベルに
立ち下げるように動作する。

【００７９】前記センスアンプ及びＩ／Ｏゲート６を構
成するレジスタ部の一対のビット線当たりの具体的構成
を図５に示す。前記レジスタ部は、主にリフレッシュ用
レジスタ１６と、マスターレジスタ２０と、スレーブレ
ジスタ２２と、ビット線ＢＬ，バーＢＬと各レジスタ１
６，２０，２２とを接続する転送ゲート１５ａ，１５
ｂ，１９ａ，１９ｂ，２１ａ，２１ｂとから構成され
る。

【００８０】前記ビット線ＢＬ，バーＢＬは、前記転送
ゲート１５ａ，１５ｂを介してリフレッシュ用レジスタ
１６に接続される。前記転送ゲート１５ａ，１５ｂは、
前記アドレス一致信号ＡＳの反転信号ＡＳバーと、リフ
レッシュ信号ＲＦと活性化信号Ｓ１とに基づいて制御さ
れる。すなわち、アドレス一致信号ＡＳバーは、ＡＮＤ
回路１７ａに入力され、リフレッシュ信号ＲＦはインバ
ータ回路１８ａを介してＡＮＤ回路１７ａに入力され
る。

【００８１】前記ＡＮＤ回路１７ａの出力信号は、イン
バータ回路１８ｂを介してＡＮＤ回路１７ｂに入力さ
れ、そのＡＮＤ回路１７ｂには活性化信号Ｓ１が入力さ
れる。前記ＡＮＤ回路１７ｂの出力信号は、前記転送ゲ
ート１５ａ，１５ｂのＮチャネル側ゲートに入力される
とともに、インバータ回路１８ｃを介して、転送ゲート
１５ａ，１５ｂのＰチャネル側ゲートに入力される。従
って、前記ＡＮＤ回路１７ｂの出力信号がＨレベルとな
れば、転送ゲート１５ａ，１５ｂが導通し、ＡＮＤ回路
１７ｂの出力信号がＬレベルとなれば、転送ゲート１５
ａ，１５ｂが不導通となる。

【００８２】前記リフレッシュ用レジスタ１６は、通常
のセンスアンプとして使用されるＣＭＯＳ構成のラッチ
回路であり、ＰチャネルＭＯＳトランジスタＴr7を介し
て電源Ｖccに接続され、ＮチャネルＭＯＳトランジスタ
Ｔr8を介して電源Ｖssに接続される。そして、活性化信
号Ｓ２が前記トランジスタＴr8のゲートに入力されると
ともに、インバータ回路１８ｄを介して前記トランジス
タＴr7のゲートに入力される。

【００８３】従って、活性化信号Ｓ２がＨレベルとなれ
ば、トランジスタＴr7，Ｔr8がオンされて、リフレッシ
ュ用レジスタ１６が活性化され、ビット線ＢＬ，バーＢ
Ｌの微少な電位差がほぼ電源Ｖccと電源Ｖssの電位差に
拡大される。また、活性化信号Ｓ２がＬレベルとなれ
ば、トランジスタＴr7，Ｔr8がオフされて、リフレッシ
ュ用レジスタ１６が不活性化される。

【００８４】前記ビット線ＢＬ，バーＢＬは、前記転送
ゲート１５ａ，１５ｂ及び転送ゲート１９ａ，１９ｂを
介してマスターレジスタ２０に接続される。前記転送ゲ
ート１９ａ，１９ｂは、活性化信号Ｓ３がＮチャネル側
ゲートに入力されるとともに、インバータ回路１８ｅを
介してＰチャネル側ゲートに入力される。従って、活性
化信号Ｓ３がＨレベルとなると、転送ゲート１９ａ，１
９ｂが導通し、活性化信号Ｓ３がＬレベルとなると、転
送ゲート１９ａ，１９ｂが不導通となる。

【００８５】前記マスターレジスタ２０は、前記リフレ
ッシュ用レジスタ１６と同一構成であり、ＰチャネルＭ
ＯＳトランジスタＴr9を介して電源Ｖccに接続され、Ｎ
チャネルＭＯＳトランジスタＴr10 を介して電源Ｖssに
接続される。そして、活性化信号Ｓ４が前記トランジス
タＴr10 のゲートに入力されるとともに、インバータ回
路１８ｆを介して前記トランジスタＴr9のゲートに入力
される。

【００８６】従って、活性化信号Ｓ４がＨレベルとなれ
ば、トランジスタＴr9，Ｔr10 がオンされて、マスター
レジスタ２０が活性化され、ビット線ＢＬ，バーＢＬの
微少な電位差がほぼ電源Ｖccと電源Ｖssの電位差に拡大
されて、出力信号ＤＭ，バーＤＭとして出力される。ま
た、活性化信号Ｓ４がＬレベルとなれば、トランジスタ
Ｔr10 ，Ｔr9がオフされて、マスターレジスタ２０が不
活性化される。

【００８７】前記ビット線ＢＬ，バーＢＬは、前記転送
ゲート１５ａ，１５ｂ及び転送ゲート２１ａ，２１ｂを
介してスレーブレジスタ２２に接続される。前記転送ゲ
ート２１ａ，２１ｂは、ＯＲ回路２３の出力信号がＮチ
ャネル側ゲートに入力されるとともに、インバータ回路
１８ｇを介してＰチャネル側ゲートに入力される。前記
ＯＲ回路２３には、活性化信号Ｓ５，Ｓ６が入力され
る。前記活性化信号Ｓ６は、前記ＡＮＤ回路１７ａの出
力信号である。

【００８８】従って、活性化信号Ｓ５，Ｓ６の少なくと
もいずれかがＨレベルとなると、転送ゲート２１ａ，２
１ｂが導通し、活性化信号Ｓ５，Ｓ６がともにＬレベル
となると、転送ゲート２１ａ，２１ｂが不導通となる。

【００８９】前記スレーブレジスタ２２は、前記マスタ
ーレジスタ２０と同一構成であり、ＰチャネルＭＯＳト
ランジスタＴr11 を介して電源Ｖccに接続され、Ｎチャ
ネルＭＯＳトランジスタＴr12 を介して電源Ｖssに接続
される。そして、活性化信号Ｓ７が前記トランジスタＴ
r12 のゲートに入力されるとともに、インバータ回路１
８ｈを介して前記トランジスタＴr11 のゲートに入力さ
れる。

【００９０】従って、活性化信号Ｓ７がＨレベルとなれ
ば、トランジスタＴr11 ，Ｔr12 がオンされて、スレー
ブレジスタ２２が活性化され、ビット線ＢＬ，バーＢＬ
の微少な電位差がほぼ電源Ｖccと電源Ｖssの電位差に拡
大されて、出力信号ＤＲ，バーＤＲとして出力される。
また、活性化信号Ｓ７がＬレベルとなれば、トランジス
タＴr11 ，Ｔr12 がオフされて、スレーブレジスタ２２
が不活性化される。

【００９１】前記マスターレジスタ２０の出力信号Ｄ
Ｍ，バーＤＭは、それぞれ転送ゲート２６を介してセン
スアンプ２５に入力され、そのセンスアンプ２５から読
み出しデータＤＡ，ＤＡバーが出力される。

【００９２】前記ビット線ＢＬ，バーＢＬには、同ビッ
ト線ＢＬ，バーＢＬを電源Ｖccと電源Ｖssとの中間電位
ＶP にプリチャージするプリチャージ回路２４が接続さ
れる。

【００９３】前記プリチャージ回路２４は、プリチャー
ジ電源ＶP とビット線ＢＬ，バーＢＬとを二つのＰチャ
ネルＭＯＳトランジスタと、３つのＮチャネルＭＯＳト
ランジスタとで接続し、ビット線ＢＬ，バーＢＬをＰチ
ャネルＭＯＳトランジスタを介して接続している。

【００９４】そして、イコライズ信号ＥＱがＮチャネル
ＭＯＳトランジスタのゲートに入力されるとともに、イ
ンバータ回路１８ｉを介してＰチャネルＭＯＳトランジ
スタのゲートに入力される。

【００９５】従って、イコライズ信号ＥＱがＨレベルと
なると、各トランジスタがオンされて、ビット線ＢＬ，
バーＢＬが中間電位ＶP にプリチャージされる。また、
イコライズ信号ＥＱがＬレベルとなれば、各トランジス
タはオフされて、プリチャージ回路２４は不活性化され
る。

【００９６】上記のように構成されたレジスタ部を制御
するイコライズ信号ＥＱ及び活性化信号Ｓ１〜Ｓ７は、
図６に示すタイミングで入力される。このイコライズ信
号ＥＱ及び活性化信号Ｓ１〜Ｓ７は、制御信号ＲＡＳバ
ーに基づいて、パルス信号生成回路により生成される。

【００９７】前記イコライズ信号ＥＱは、通常の書き込
み及び読み出しサイクルで、制御信号ＲＡＳバーが一定
サイクルで立ち下がり及び立ち下がりを繰り返す場合に
は、制御信号ＲＡＳバーの立ち下がりに基づいて、制御
信号ＲＡＳバーがＬレベルとなっている範囲内で、一定
時間Ｌレベルとなる信号として生成される。

【００９８】また、制御信号ＲＡＳバーが一定時間以上
変化しないとき、リフレッシュタイマー回路から出力さ
れる前記リフレッシュ信号ＲＦに基づいてリフレッシュ
モードとなると、イコライズ信号ＥＱは一定周期でＬレ
ベルとなる。

【００９９】前記活性化信号Ｓ１は、制御信号ＲＡＳバ
ーの立ち下がりに基づいて、一定時間Ｈレベルとなる信
号として生成される。また、リフレッシュサイクルでは
前記イコライザ信号ＥＱに同期して一定周期でＨレベル
となる。

【０１００】前記活性化信号Ｓ２は、リフレッシュサイ
クルにおいて、前記活性化信号Ｓ１に同期してＨレベル
となる信号として生成される。前記活性化信号Ｓ３は、
制御信号ＲＡＳバーの立ち下がりに基づいて一定時間Ｈ
レベルとなり、かつイコライズ信号ＥＱの立ち上がりに
基づいて立ち上がり、制御信号ＲＡＳバーの立ち上がり
に基づいて立ち下がる信号として生成される。

【０１０１】前記活性化信号Ｓ４は、制御信号ＲＡＳバ
ーの立ち下がりから所定時間後に立ち上がり、制御信号
ＲＡＳバーの立ち上がりに基づいて立ち下がる信号とし
て生成される。

【０１０２】前記活性化信号Ｓ５は、制御信号ＲＡＳバ
ーの立ち下がりから所定時間後に立ち上がり、制御信号
ＲＡＳバーの立ち上がりに基づいて立ち下がる信号とし
て生成される。

【０１０３】前記活性化信号Ｓ６は、前記ＡＮＤ回路１
７ａの出力信号である。前記活性化信号Ｓ７は、前記制
御信号ＲＡＳバーの立ち下がりから所定時間後に立ち下
がり、制御信号ＲＡＳバーの立ち上がりに基づいて立ち
上がる信号として生成される。また、活性化信号Ｓ７
は、リフレッシュサイクルではＬレベルに維持される。

【０１０４】上記のようなレジスタ部では、制御信号Ｒ
ＡＳバーがＨレベルの状態では、イコライズ信号ＥＱが
Ｈレベルに維持されて、プリチャージ回路２４が活性化
される。このとき、転送ゲート１５ａ，１５ｂ，１９
ａ，１９ｂ，２１ａ，２１ｂは不導通となるため、転送
ゲート１５ａ，１５ｂと同１９ａ，１９ｂ間のビット線
ＢＬ，バーＢＬが中間電位ＶP にプリチャージされる。
また、活性化信号Ｓ７はＨレベルであるので、スレーブ
レジスタ２２は活性化状態に維持され、前サイクルで選
択された記憶セルから読み出されたセル情報がラッチさ
れている。

【０１０５】制御信号ＲＡＳバーがＬレベルに立ち下が
ると、活性化信号Ｓ１がＨレベルとなって、ＡＮＤ回路
１７ｂの出力信号がＨレベルとなり、転送ゲート１５
ａ，１５ｂが導通する。すると、ビット線ＢＬ，バーＢ
Ｌが中間電位ＶP にプリチャージされる。

【０１０６】同時に、活性化信号Ｓ３がＨレベルとなっ
て、転送ゲート１９ａ，１９ｂが導通して、マスターレ
ジスタ２０がビット線ＢＬ，バーＢＬに接続され、イコ
ライズ信号ＥＱがＬレベルとなって、イコライザ回路２
４が不活性化される。

【０１０７】次いで、ビット線ＢＬ，バーＢＬには選択
された記憶セルからセル情報が読み出される。このと
き、活性化信号Ｓ２はＬレベルに維持されるので、リフ
レッシュ用レジスタ１６は不活性状態に維持される。

【０１０８】次いで、活性化信号Ｓ４がＨレベルとなっ
て、マスターレジスタ２０が活性化され、ビット線Ｂ
Ｌ，バーＢＬの微少な電位差を増幅する。次いで活性化
信号Ｓ３がＬレベルとなって転送ゲート１９ａ，１９ｂ
が不導通となり、マスターレジスタ２０がビット線Ｂ
Ｌ，バーＢＬから切り離される。

【０１０９】次いで、活性化信号Ｓ５がＨレベルとなっ
て、転送ゲート２１ａ，２１ｂが同通し、スレーブレジ
スタ２２に格納されている前サイクルの読み出しデータ
ＤＲ，バーＤＲがビット線ＢＬ，バーＢＬに出力され
る。

【０１１０】次いで、活性化信号Ｓ１がＬレベルとなっ
て転送ゲート１５ａ，１５ｂが不導通となり、イコライ
ズ信号ＥＱがＨレベルとなって、スレーブレジスタ２２
の出力信号ＤＲ，バーＤＲが中間電位ＶP となる。

【０１１１】次いで、活性化信号Ｓ７がＬレベルとなっ
て、スレーブレジスタ２２が不活性化され、活性化信号
Ｓ３がＨレベルとなって、転送ゲート１９ａ，１９ｂが
導通する。

【０１１２】次いで、制御信号ＲＡＳバーがＨレベルに
立ち上がると、活性化信号Ｓ７がＨレベルとなるととも
に、活性化信号Ｓ３，Ｓ４，Ｓ５がＬレベルとなり、現
サイクルで読み出されて、マスターレジスタ２０にラッ
チされているデータＤＭ，ＤＭバーがスレーブレジスタ
２２に書き込まれて、読み出し動作時における１サイク
ルの動作が終了する。

【０１１３】リフレッシュサイクルでは、リフレッシュ
信号ＲＦがＬレベルとなるため、ＡＮＤ回路１７ａの出
力信号はＬレベルとなり、インバータ回路１８ｂの出力
信号はＨレベルとなる。

【０１１４】活性化信号Ｓ１は、一定周期でＨレベルと
なるため、転送ゲート１５ａ，１５ｂが一定周期で導通
する。イコライズ信号ＥＱは活性化信号Ｓ１の立ち上が
り後にＬレベルに立ち下がるため、活性化信号Ｓ１の立
ち上がりに基づいてビット線ＢＬ，バーＢＬが中間電位
ＶP にプリチャージされる。

【０１１５】イコライズ信号ＥＱがＬレベルに立ち下が
った後、ビット線ＢＬ，バーＢＬには選択された記憶セ
ルからセル情報が読み出される。次いで、活性化信号Ｓ
１がＨレベルにある状態で、活性化信号Ｓ２がＨレベル
となる。すると、リフレッシュ用レジスタ１６が活性化
され、ビット線ＢＬ，バーＢＬに読み出されたセル情報
が増幅されて、記憶セルに書き戻される。

【０１１６】次いで、活性化信号Ｓ１が立ち下がって転
送ゲート１５ａ，１５ｂが不導通となり、イコライズ信
号ＥＱがＨレベルとなってプリチャージ回路２４が活性
化される。このような動作の繰り返しによりリフレッシ
ュ動作が行なわれる。

【０１１７】また、読み出し動作時において、前サイク
ルと現サイクルのロウアドレスが同一アドレスである場
合には、前記ロウデコーダ２のワード線多重選択回路Ｃ
１から出力されるアドレス一致信号ＡＳバーがＨレベル
となる。

【０１１８】すると、図６に点線で示すように、活性化
信号Ｓ１は制御信号ＲＡＳバーの立ち下がりに基づいて
立ち上がった後、程なくＬレベルに立ち下がって、転送
ゲート１５ａ，１５ｂが不導通となる。

【０１１９】また、活性化信号Ｓ１の立ち下がりと同時
に活性化信号Ｓ５が立ち上がって、スレーブレジスタ２
２とマスターレジスタ２０の格納データが共通化され
る。次に、上記のように構成されたＤＲＡＭの動作を図
７に従って説明する。

【０１２０】制御信号ＲＡＳバーがＬレベルに立ち下が
ると、前記ロウデコーダ２により外部から入力されるロ
ウアドレス信号Ｒ１に対応するワード線ＷＬ１が選択さ
れてＨレベルに引き上げられる。次いで、前記ロウデコ
ーダ２のワード線多重選択回路Ｃ１の動作により、遅延
回路１３ａで設定された所定時間後にワード線ＷＬ１が
Ｌレベルに立ち下がり、前サイクルで選択されていたワ
ード線ＷＬ２が選択されて、Ｈレベルに立ち上がる。

【０１２１】このとき、センスアンプ部ではワード線Ｗ
Ｌ１に接続された記憶セルからビット線ＢＬ，バーＢＬ
に読み出された読み出しデータＲＤがマスターレジスタ
２０にラッチされ、次いでマスターレジスタ２０がビッ
ト線ＢＬ，バーＢＬから切り離される。

【０１２２】次いで、スレーブレジスタ２２がビット線
ＢＬ，バーＢＬに接続されて、前サイクルで読み出され
スレーブレジスタ２２でラッチされている書き戻しデー
タＷＤがビット線ＢＬ，バーＢＬに出力される。このと
き、ワード線多重選択回路Ｃ１により前サイクルで選択
されたワード線ＷＬ２が選択されているので、書き戻し
データＷＤは当該データを読み出した記憶セルに書き戻
されることになる。

【０１２３】ワード線ＷＬ１が選択される頃、コラムア
ドレス信号に基づいて選択されるコラムにおいて、マス
ターレジスタ２０とセンスアンプ２５との間の転送ゲー
ト２６が活性化信号Ｓ８により導通する。

【０１２４】ビット線ＢＬ，バーＢＬにワード線ＷＬ１
で選択された記憶セルから読み出しデータＲＤが読み出
され、マスターレジスタ２０から当該読み出しデータＲ
Ｄを増幅した出力信号ＤＭ，バーＤＭが出力されはじめ
ると、センスアンプ２５が活性化信号Ｓ９により活性化
され、マスターレジスタ２０の出力信号ＤＭ，バーＤＭ
を増幅し、かつラッチして出力する。活性化信号Ｓ９の
立ち上がりから程なく活性化信号Ｓ８がＬレベルに立ち
下がり、マスターレジスタ２０とセンスアンプ２５とが
切り離される。

【０１２５】次いで、ワード線ＷＬ１が立ち下がり、制
御信号ＲＡＳバーがＨレベルに立ち上がると、マスター
レジスタ２０にラッチされた読み出しデータＲＤが、ス
レーブレジスタ２２に書き戻しデータＷＤとして書き込
まれる。

【０１２６】次サイクルにおいて、ロウアドレス信号Ｒ
２に基づいて、例えばワード線ＷＬ２が選択されると、
ワード線ＷＬ２に接続された記憶セルからビット線Ｂ
Ｌ，バーＢＬに読み出された読み出しデータＲＤがマス
ターレジスタ２０にラッチされるとともに、センスアン
プから出力される。次いで、前サイクルで選択されたワ
ード線ＷＬ１が選択されて、スレーブレジスタ２２に格
納されている書き戻しデータＷＤが前サイクルで選択さ
れた記憶セルに書き戻される。

【０１２７】そして、制御信号ＲＡＳバーの立ち上がり
に基づいて、次サイクルで読み出されてマスターレジス
タ２０に格納されている読み出しデータＲＤがスレーブ
レジスタ２２に格納される。このような動作の繰り返し
により、セル情報の読み出し動作が繰り返される。

【０１２８】リフレッシュ動作時には、ワード線の選択
に呼応して、活性化信号Ｓ１，Ｓ２により動作する転送
ゲート１５ａ，１５ｂ及びリフレッシュ用レジスタ１６
の動作により、セル情報のリフレッシュ動作が行なわれ
る。

【０１２９】上記のように構成されたＤＲＡＭでは、次
に示す作用効果を得ることができる。 （１）読み出し動作時において、制御信号ＲＡＳバーの
立ち下がりから次の立ち下がりまでの１サイクルに、現
サイクルで入力されたロウアドレス信号に基づいて読み
出し用ワード線が選択され、前サイクルでロウアドレス
信号に基づいて選択されたワード線が書き戻し用ワード
線として選択される。前サイクルと現サイクルで入力さ
れたロウアドレス信号が異なるアドレスであれば、異な
る２本のワード線が読み出し用ワード線及び書き戻し用
ワード線として順次選択される。 （２）読み出し用ワード線の選択に基づいて読み出され
た読み出しデータＲＤは、マスターレジスタ２０に格納
され、そのマスターレジスタ２０の出力信号ＤＭ，バー
ＤＭに基づいてセンスアンプが動作する。従って、ビッ
ト線ＢＬ，バーＢＬ及び同ビット線ＢＬ，バーＢＬに多
数接続される記憶セルとセンスアンプとが切り離され、
マスターレジスタ２０のラッチデータに基づいてセンス
アンプが動作するので、センスアンプの負荷を軽減する
ことができる。 （３）書き戻し用ワード線の選択では、前サイクルでの
読み出し用ワード線が選択され、前サイクルで読み出さ
れてスレーブレジスタ２２に格納されている書き戻しデ
ータＷＤが当該記憶セルに書き戻される。このとき、ス
レーブレジスタ２２により当該記憶セルへの書き戻し動
作が行なわれるので、センスアンプにはセル情報の書き
戻しに必要な負荷駆動能力を備える必要がない。従っ
て、センスアンプの負荷を軽減することができる。 （４）センスアンプの負荷を軽減することができること
から、センスアンプを負荷駆動能力の小さなものとする
ことができる。従って、センスアンプを構成するトラン
ジスタのサイズを縮小して回路面積を縮小することがで
きる。また、負荷駆動能力の小さいセンスアンプは、入
力感度の高いセンスアンプとすることができるので、セ
ル情報の読み出し速度を向上させることができる。 （５）読み出し用ワード線及び書き戻し用ワード線を、
短い時間幅でＨレベルとしても、マスターレジスタ２０
でのセル情報のラッチ及びスレーブレジスタ２２による
セル情報の書き戻しが十分に可能である。そして、書き
戻し用ワード線は制御信号ＲＡＳバーの立ち上がりに先
立ってＬレベルに引き下げられる。従って、制御信号Ｒ
ＡＳバーがＨレベルに維持される非アクティブ時間を短
縮することができる。この実施の形態では、図７に示す
非アクティブ時間のうち時間ｔ２を短縮することができ
る。この結果、セル情報の読み出しサイクルを短縮化し
て、読み出し速度を高速化することができる。 （６）前サイクルと現サイクルとで同一のワード線が読
み出し用ワード線として選択される場合には、ロウデコ
ーダ２のワード線多重選択回路Ｃ１で生成されるアドレ
ス一致信号ＡＳにより、スレーブレジスタ２２の書き戻
しデータがマスターレジスタ２０に書き込まれる。従っ
て、現サイクルの読み出し用ワード線の選択が不要とな
る。また、現サイクルでのセル情報の書き戻し動作と次
サイクルでのセル情報の書き戻し動作とは、同一記憶セ
ルに対する同一のセル情報の書き戻し動作となるため、
現サイクルでのセル情報の書き戻し動作は不要となる。
従って、現サイクルでの書き戻しワード線の選択が不要
となる。

【０１３０】ロウデコーダ２のワード線多重選択回路Ｃ
１の動作により、前サイクルと現サイクルとで同一のワ
ード線が選択される場合には、現サイクルの読み出し用
及び書き込み用ワード線の選択が停止される。従って、
余分なワード線の選択動作を省略することができるの
で、消費電力を低減することができる。また、余分なワ
ード線の選択動作を省略することができることから、記
憶セルへの昇圧レベルの印加時間を短縮することができ
るので、記憶セルの劣化を防止することができる。 （７）１サイクルで２本のワード線ＷＬ１，ＷＬ２が選
択され、各ワード線ＷＬ１，ＷＬ２を昇圧レベルに維持
する時間を短縮することができる。従って、記憶セルへ
の昇圧レベルの印加時間を短縮することができるので、
記憶セルの劣化を防止することができる。 （８）各サイクルにおいて、読み出し用ワード線は、記
憶セルからセル情報を読み出すために選択されるため、
図７に点線で示すように、電源Ｖccより高い昇圧レベル
ではなく、通常の電源Ｖccレベルまで引き上げるように
してもよい。このようにすれば、読み出し用ワード線の
立ち上げ及び立ち下げを高速に行うことができるので、
動作速度を高速化することができる。また、ワード線引
き上げレベルを抑制することにより、消費電力を低減す
ることができるとともに、記憶セルの劣化を防止するこ
とができる。

【０１３１】「第二のワード線選択方式」上記第一の実
施の形態では、図１３に示すタイミングでワード線を選
択して、読み出し動作を行うことができる。

【０１３２】すなわち、図１３に示す動作タイミングで
は、各読み出しサイクルにおいて１回目に選択される読
み出し用ワード線ＷＬ１がＨレベルに立ち上がって、読
み出された読み出しデータＲＤがマスターレジスタ２０
に格納された後、マスターレジスタ２０とビット線Ｂ
Ｌ，バーＢＬとの切り離しと、それに続くスレーブレジ
スタ２２とビット線ＢＬ，バーＢＬとの接続のタイミン
グを、前記第一のワード線選択方式より早くしたもので
ある。

【０１３３】このような動作により、２回目に選択され
る書き戻し用ワード線ＷＬ２のＨレベルへの立ち上がり
に先立って、ビット線ＢＬ，バーＢＬにスレーブレジス
タ２２に格納されている書き戻しデータＷＤが出力され
るので、ワード線ＷＬ２が選択されたとき、ビット線Ｂ
Ｌ，バーＢＬから選択された記憶セルに直ちに書き戻し
データＷＤを書き戻すことができる。

【０１３４】そして、書き戻し用ワード線ＷＬ２をＨレ
ベルに維持する時間をさらに短縮することも可能とな
り、書き戻し用ワード線ＷＬ２を立ち下げるタイミング
を前記第一のワード線選択方式よりさらに早めることが
できる。

【０１３５】従って、制御信号ＲＡＳバーがＨレベルと
なる非アクティブ時間のうち短縮可能な時間ｔ３を前記
第一のワード線選択方式より長くすることができる。こ
の結果、セル情報の読み出しサイクルを短縮化して、読
み出し速度を高速化することができる。

【０１３６】「第三のワード線選択方式」上記第一の実
施の形態では、図１４に示すタイミングでワード線を選
択して、読み出し動作を行うことができる。

【０１３７】すなわち、図１４に示す動作タイミングで
は、１回目に選択される読み出し用ワード線ＷＬ１がＨ
レベルからＬレベルに立ち下がり始めるとき、２回目に
選択される書き戻し用ワード線ＷＬ２が立ち上げられ
る。

【０１３８】このようなワード線の選択タイミングは、
前記遅延回路１３ａを二つに分割し、一方の遅延回路
で，ワード線ＷＬ１の立ち下がりを制御し、他方の遅延
回路でワード線ＷＬ２の立ち上がりを制御する。

【０１３９】このような動作により、読み出し用ワード
線ＷＬ１及び書き戻し用ワード線ＷＬ２が一時的に二重
選択状態となり、読み出し用ワード線ＷＬ１で選択され
た記憶セルにも書き戻し用ワード線ＷＬ２で選択された
記憶セルに書き戻される書き戻しデータＷＤが書き込ま
れる状態となって、読み出し用ワード線ＷＬ１で選択さ
れた記憶セルのセル情報が破壊される。

【０１４０】しかし、読み出し用ワード線ＷＬ１で選択
された記憶セルでは、基本的にセル情報の読み出し動作
時にセル情報がほぼ破壊されるとともに、次サイクルで
スレーブレジスタ２２によりセル情報の書き戻し動作が
行なわれるので、セル情報が完全に破壊されても何ら問
題はない。

【０１４１】すると、このワード線選択方式では、１サ
イクルで選択されるワード線ＷＬ１，ＷＬ２を一時的に
二重選択とすることにより、２回目に選択される書き戻
し用ワード線ＷＬ２の選択タイミングを早めることがで
き、書き戻し用ワード線ＷＬ２の立ち下がりのタイミン
グを早めることができる。

【０１４２】従って、制御信号ＲＡＳバーがＨレベルと
なる非アクティブ時間のうち短縮可能な時間ｔ４を前記
第二のワード線選択方式より長くすることができる。こ
の結果、セル情報の読み出しサイクルを短縮化して、読
み出し速度を高速化することができる。 （第二の実施の形態） 「第四のワード線選択方式」この実施の形態は、前記第
一の実施の形態のワード線多重選択回路に換えて、図８
に示すワード線多重選択回路Ｃ２を使用するものであ
り、レジスタ部は前記第一の実施の形態と同一である。

【０１４３】図８において、マスターレジスタ３１及び
スレーブレジスタ３２は、前記第一の実施の形態のマス
ターレジスタ８及びスレーブレジスタ９と同一構成であ
る。前記マスターレジスタ３１にワード線選択信号ＷＬ
Ｓｉが入力信号ＩＮとして入力され、そのマスターレジ
スタ３１の出力信号ＯＵＴがスレーブレジスタ３２に入
力信号ＩＮとして入力される。

【０１４４】前記制御信号ＲＡＳバーが前記マスターレ
ジスタ３１にクロック信号ＣＬＫとして入力され、イン
バータ回路３４ａで反転されて前記スレーブレジスタ３
２にクロック信号ＣＬＫとして入力される。

【０１４５】前記マスターレジスタ３１及びスレーブレ
ジスタ３２の出力信号ＯＵＴは、ＥＯＲ回路３５に入力
され、そのＥＯＲ回路３５の出力信号はインバータ回路
３４ｂを介してトランジスタＴr1のゲートに入力され
る。前記トランジスタＴr1、信号線Ｌ１及びトランジス
タＴr2は前記第一の実施の形態と同様であり、トランジ
スタＴr1がオンされると、Ｌレベルのアドレス一致信号
ＡＳが出力される。

【０１４６】前記制御信号ＲＡＳバーは遅延回路３３ａ
に入力され、その遅延回路３３ａの出力信号は、遅延回
路３３ｂに入力される。前記遅延回路３３ａは、制御信
号ＲＡＳバーを所定時間遅延させて出力し、前記遅延回
路３３ｂは前記遅延回路３３ａの出力信号を遅延させて
出力する。

【０１４７】前記ＥＯＲ回路３５の出力信号は、ＮＡＮ
Ｄ回路３６ａの一方の入力端子に入力され、そのＮＡＮ
Ｄ回路３６ａの他方の入力端子には、前記マスターレジ
スタ３１の出力信号ＯＵＴが入力される。

【０１４８】前記ＮＡＮＤ回路３６ａの出力信号は、イ
ンバータ回路３４ｃを介してＮＡＮＤ回路３６ｂの一方
の入力端子に入力され、そのＮＡＮＤ回路３６ｂの他方
の入力端子には、前記遅延回路３３ａの出力信号が入力
される。

【０１４９】前記スレーブレジスタ３２の出力信号ＯＵ
Ｔは、ＮＡＮＤ回路３６ｃの一方の入力端子に入力さ
れ、そのＮＡＮＤ回路３６ｃの他方の入力端子には前記
遅延回路３３ｂの出力信号が入力される。

【０１５０】前記ＮＡＮＤ回路３６ｂ，３６ｃの出力信
号は、ＮＡＮＤ回路３６ｄに入力され、そのＮＡＮＤ回
路３６ｄからワード線選択信号ＷＬＳｏが出力される。
上記のように構成されたワード線多重選択回路Ｃ２で
は、ワード線選択信号ＷＬＳｉが前サイクルでＬレベル
であり、現サイクルでＨレベルとなる場合において、制
御信号ＲＡＳバーがＨレベルからＬレベルに立ち下がる
と、ワード線選択信号ＷＬＳｉは、制御信号ＲＡＳバー
の立ち下がりに基づいて、ロウデコーダ２で生成される
ため、制御信号ＲＡＳバーが立ち下がる時点では、ワー
ド線選択信号ＷＬＳｉはＬレベルである。

【０１５１】すると、制御信号ＲＡＳバーの立ち下がり
に基づいて、マスターレジスタ３１及びスレーブレジス
タ３２の出力信号はＬレベルとなり、ＮＡＮＤ回路３６
ｃの出力信号は、遅延回路３３ｂの出力信号に関わらず
Ｈレベルとなる。

【０１５２】また、ＥＯＲ回路３５の入力信号はともに
Ｌレベルとなるため、その出力信号はＬレベルとなり、
ＮＡＮＤ回路３６ａの出力信号はＨレベルとなる。そし
て、インバータ回路３４ｃの出力信号はＬレベルとなっ
て、ＮＡＮＤ回路３６ｂの出力信号はＨレベルとなるた
め、ＮＡＮＤ回路３６ｄから出力されるワード線選択信
号ＷＬＳｏはＬレベルとなる。

【０１５３】次いで、ワード線選択信号ＷＬＳｉがＨレ
ベルに立ち上がると、マスターレジスタ３１の出力信号
ＯＵＴはＨレベルに立ち上がる。すると、ＥＯＲ回路３
５の出力信号はＨレベルとなるため、ＮＡＮＤ回路３６
ａの入力信号はともにＨレベルとなり、ＮＡＮＤ回路３
６ａの出力信号はＬレベルとなって、インバータ回路３
４ｃの出力信号はＨレベルとなる。

【０１５４】このとき、遅延回路３３ａの出力信号は未
だＨレベルであるので、ＮＡＮＤ回路３６ｂの入力信号
はともにＨレベルとなり、ＮＡＮＤ回路３６ｂの出力信
号はＬレベルとなる。従って、ＮＡＮＤ回路３６ｄから
出力されるワード線選択信号ＷＬＳｏはＨレベルに立ち
上がる。

【０１５５】次いで、遅延回路３３ａの出力信号が所定
時間後にＬレベルに立ち下がると、ＮＡＮＤ回路３６ｂ
の出力信号がＨレベルに立ち上がる。すると、ＮＡＮＤ
回路３６ｄから出力されるワード線選択信号ＷＬＳｏは
Ｌレベルとなる。

【０１５６】従って、ワード線選択信号ＷＬＳｏはワー
ド線選択信号ＷＬＳｉがＨレベルに立ち上がった後、遅
延回路３３ａで設定される時間幅でＨレベルとなる。ワ
ード線選択信号ＷＬＳｉが前サイクルでＨレベルであ
り、現サイクルでＬレベルとなる場合には、ワード線選
択信号ＷＬＳｉはＬレベルに維持される。

【０１５７】この状態で、制御信号ＲＡＳバーがＨレベ
ルからＬレベルに立ち下がると、マスターレジスタ３１
の出力信号ＯＵＴはＬレベルとなり、スレーブレジスタ
３２の出力信号ＯＵＴはＨレベルとなる。

【０１５８】すると、ＮＡＮＤ回路３６ａの出力信号は
Ｈレベルとなり、インバータ回路３４ｃの出力信号はＬ
レベルとなるため、ＮＡＮＤ回路３６ｂの出力信号はＨ
レベルとなる。

【０１５９】また、スレーブレジスタ３２の出力信号は
Ｈレベルであるとともに、遅延回路３３ｂの出力信号は
未だＨレベルであるので、ＮＡＮＤ回路３６ｃの出力信
号はＬレベルとなり、ＮＡＮＤ回路３６ｄから出力され
るワード線選択信号ＷＬＳｏはＨレベルに立ち上がる。

【０１６０】次いで、遅延回路３３ｂの出力信号が所定
時間後にＬレベルに立ち下がると、ＮＡＮＤ回路３６ｃ
の出力信号はＨレベルとなり、ＮＡＮＤ回路３６ｄの入
力信号はともにＨレベルとなるため、ワード線選択信号
ＷＬＳｏはＬレベルに立ち下がる。

【０１６１】従って、ワード線選択信号ＷＬＳｏは制御
信号ＲＡＳバーがＬレベルに立ち下がった後、遅延回路
３３ａ，３３ｂで設定された時間幅でＨレベルとなる。
このような動作により、図１５に示すように、制御信号
ＲＡＳバーがＬレベルに立ち下がると、まず書き戻し用
ワード線ＷＬ２がＨレベルに立ち上がり、次いで読み出
し用ワード線ＷＬ１がＨレベルに立ち上がる。

【０１６２】そして、書き戻し用ワード線ＷＬ２の立ち
下がりに先立って、読み出し用ワード線ＷＬ１が立ち下
がるように、各遅延回路３３ａ，３３ｂの遅延時間が設
定されている。

【０１６３】上記のようなワード線多重選択回路Ｃ２を
備えたＤＲＡＭの動作を図１５に従って説明する。ロウ
アドレス信号Ｒ１が入力されている状態で、制御信号Ｒ
ＡＳバーがＨレベルからＬレベルに立ち下がると、まず
書き戻し用ワード線ＷＬ２がＨレベルに立ち上がる。

【０１６４】このとき、ワード線ＷＬ２で選択された記
憶セルは、前サイクルでセル情報が破壊されている。ま
た、レジスタ部では図６に示すようにイコライズ信号Ｅ
Ｑが未だＨレベルに維持され、かつ転送ゲート１５ａが
導通しているので、ビット線ＢＬ，バーＢＬが中間電位
ＶP にプリチャージされ、ワード線ＷＬ２で選択された
記憶セルに中間電位ＶP が書き込まれる。

【０１６５】次いで、イコライズ信号ＥＱがＬレベルと
なった後、ロウアドレス信号Ｒ１に基づいて選択された
読み出し用ワード線ＷＬ１がＨレベルに立ち上がり、ワ
ード線ＷＬ１，ＷＬ２が二重選択状態となる。このと
き、書き戻し用ワード線ＷＬ２で選択された記憶セルに
は、すでに中間電位ＶP が書き込まれているので、読み
出し用ワード線ＷＬ１で選択された記憶セルからの読み
出し動作には影響を及ぼさない。

【０１６６】すると、ビット線ＢＬ，バーＢＬにはワー
ド線ＷＬ１で選択された記憶セルから読み出しデータＲ
Ｄが読み出され、微少な電位差が生ずる。このとき、ワ
ード線ＷＬ１で選択された記憶セルのセル情報は破壊さ
れる。そして、ビット線ＢＬ，バーＢＬにマスターレジ
スタ２０が接続されて、読み出しデータＲＤがマスター
レジスタ２０にラッチされる。このとき、活性化信号Ｓ
８がＨレベルとなっていて、読み出しデータＲＤがセン
スアンプに入力され、活性化信号Ｓ９によりセンスアン
プが活性化されて、読み出しデータＲＤがセンスアンプ
で増幅されて出力される。

【０１６７】次いで、ワード線ＷＬ１がＬレベルに立ち
下げられ、マスターレジスタ２０がビット線ＢＬ，バー
ＢＬから切り離され、次いでスレーブレジスタ２２がビ
ット線ＢＬ，バーＢＬに接続されて、前サイクルで読み
出されてスレーブレジスタ２２に格納されている書き戻
しデータＷＤの書き戻し動作が行なわれる。

【０１６８】次いで、ワード線ＷＬ２がＬレベルに立ち
下がり、制御信号ＲＡＳバーの立ち上がりに基づいて、
マスターレジスタ２０にラッチされている読み出しデー
タＲＤが、スレーブレジスタ２２に次サイクルでの書き
戻しデータＷＤとしてラッチされる。

【０１６９】次サイクルでは、ワード線ＷＬ１が書き戻
し用ワード線として先に選択され、次いで読み出し用ワ
ード線として例えばワード線ＷＬ２が選択されて、同様
な動作が行なわれる。このとき、セル情報が破壊されて
いる記憶セルの格納電位が、中間電位ＶP から僅かにず
れていても、ワード線ＷＬ１が書き戻し用ワード線とし
て先に選択されたとき、中間電位ＶP の再書き込みが行
なわれるので、同時にワード線ＷＬ２で選択される記憶
セルからの読み出しデータＲＤの読み出し動作に悪影響
を及ぼすことはない。

【０１７０】また、前サイクルと現サイクルで同一ワー
ド線が選択されて、ワード線選択信号ＷＬＳｉが前サイ
クル及び現サイクルともＨレベルとなるときは、ＥＯＲ
回路３５の出力信号がＬレベルとなって、ＮＡＮＤ回路
３６ｂの出力信号がＨレベルとなる。

【０１７１】そして、ＮＡＮＤ回路３６ｃの出力信号
は、制御信号ＲＡＳバーの立ち下がりから遅延時間３３
ａ，３３ｂで設定された時間幅でＬレベルとなるため、
ワード線選択信号ＷＬＳｏは所定時間幅でＨレベルとな
る。すると、当該ワード線選択信号ＷＬＳｉでＨレベル
に立ち上がるワード線で選択された記憶セルには、中間
電位ＶP の書き込み動作が繰り返され、中間電位ＶP が
書き込まれている記憶セルに対し電荷が補充される。

【０１７２】上記のようなワード線選択方式では、１サ
イクルで選択されるワード線ＷＬ１，ＷＬ２を、書き戻
し用ワード線ＷＬ２を先にＨレベルに立ち上げ、次いで
読み出し用ワード線ＷＬ１をＨレベルに立ち上げる二重
選択とすることができる。

【０１７３】従って、ワード線ＷＬ１，ＷＬ２の立ち下
がりのタイミングをさらに早めることができるので、制
御信号ＲＡＳバーがＨレベルとなる非アクティブ時間の
うち、短縮可能な時間ｔ５を前記第一〜第三のワード線
選択方式より長くすることができる。

【０１７４】この結果、セル情報の読み出しサイクルを
短縮化して、読み出し速度を高速化することができる。
なお、図８に示すこの実施の形態のワード線多重選択回
路Ｃ２は、遅延回路３３ａ，３３ｂの遅延時間の設定を
調整することにより、前記第一〜第三のワード線選択方
式に使用することもできる。

【０１７５】また、図９に示すように、図８に示す出力
回路部からＮＡＮＤ回路３６ａ及びインバータ回路３４
ｃを削除し、マスターレジスタ３１の出力信号を直接Ｎ
ＡＮＤ回路３６ｂに入力し、ＥＯＲ回路３５の出力信号
をインバータ回路３４ｂにのみ出力して、ワード線選択
信号ＷＬＳｏに寄与させないようにしても、前記第一〜
第四のワード線選択方式に使用することができる。

【０１７６】この場合には、前記サイクルで書き戻し動
作を行った記憶セルに対し、繰り返し同一セル情報の書
き戻し動作を行うことになるが、動作上問題はない。 （第三の実施の形態）この実施の形態は、図９に示すワ
ード線多重選択回路Ｃ３をロウデコーダ２の入力回路部
分に使用するものである。

【０１７７】すなわち、前記第二の実施の形態では、図
９に示すワード線多重選択回路Ｃ３を、ロウデコーダ２
とワード線駆動回路４との間に配置し、ロウアドレス信
号ＡＤをデコードしたワード線選択信号信号ＷＬＳｉを
ワード線多重選択回路Ｃ３に入力し、そのワード線選択
信号ＷＬＳｉに基づいて、１サイクル中に読み出し用ワ
ード線及び書き戻し用ワード線を多重選択するワード線
選択信号ＷＬＳｏを生成して出力する構成としたが、こ
の実施の形態では、図９に示すワード線多重選択回路Ｃ
３を、ロウデコーダ２の入力回路部として使用する。

【０１７８】入力信号として、入力バッファ回路１から
出力されるロウアドレス信号ＡＤが入力され、そのアド
レス信号ＡＤに基づいて、前記実施の形態と同様に動作
して、１サイクル中に読み出し用ワード線及び書き戻し
用ワード線を選択するためのロウアドレス信号を生成し
て出力する。

【０１７９】なお、アドレス一致検出部は、例えばＥＯ
Ｒ回路３５の出力信号のＮＯＲ論理に基づいて、アドレ
ス一致信号ＡＳをＬレベルにする構成に変更する必要が
ある。

【０１８０】前記第一及び第二の実施の形態では、ワー
ド線の本数と同数のワード線多重選択回路が必要であっ
たが、この実施の形態では上記のようなワード線多重選
択回路を、アドレス信号ＡＤの１ビット毎に設ければよ
い。

【０１８１】従って、回路レイアウト面積の削減を図る
ことができるとともに、消費電力を低減することができ
る。この実施の形態では、制御信号ＲＡＳバーの立ち下
がりに対するデコード信号の遅延を利用することができ
ないので、前記第四のワード線選択方式に採用すること
はできず、第一〜第三のワード線選択方式に採用するこ
とができる。 （第四の実施の形態）この実施の形態は、図９に示すワ
ード線多重選択回路Ｃ３を、ロウデコーダ２のデコーダ
部の中間に配置するものである。すなわち、図１０に示
すように、アドレス信号ＡＤが入力されるロウデコーダ
２の中間段にワード線多重選択回路Ｃ３を配置し、ロウ
デコーダ２のワード線駆動回路にワード線を選択するた
めのワード線選択信号ＷＬＳｏを出力するように構成す
る。

【０１８２】このように、ロウデコーダ２の中間段にワ
ード線多重選択回路Ｃ３を配置すると、各ワード線多重
選択回路Ｃ３の出力信号に対するワード線駆動回路の出
力信号の遅延が、前記第三の実施の形態より小さくな
る。

【０１８３】すなわち、前記第三の実施の形態では、ロ
ウデコーダ２の入力部分にワード線多重選択回路Ｃ３を
配置するため、ワード線多重選択回路Ｃ３の出力信号に
基づいてワード線が選択されるまでに、ロウデコーダ２
を構成する回路の段数に比例した遅延が生ずる。

【０１８４】従って、ワード線の選択のタイミングに合
わせて、センスアンプ部の動作を遅延させる遅延回路が
必要となる。これに対し、本実施の形態ではワード線多
重選択回路Ｃ３の出力信号に基づいてワード線が選択さ
れるまでの遅延時間が短縮される。従って、センスアン
プ部の動作を遅延させる遅延回路の遅延時間を短縮する
ことができるので、その遅延回路の回路規模を縮小し
て、レイアウト面積を縮小及び消費電力の低減を図るこ
とができる。

【０１８５】そして、製造ばらつきによる遅延時間の誤
差も小さくするができるので、読み出し動作及び書き込
み動作の安定性を向上させることができる。また、ロウ
デコーダ２の中間段にワード線多重選択回路Ｃ３を配置
するので、前記第一及び第二の実施の形態に比して、ワ
ード線多重選択回路の数を削減することができる。すな
わち、第一及び第二の実施の形態では、ワード線の本数
と同数のワード線多重選択回路Ｃ１，Ｃ２が必要であっ
たが、本実施の形態ではワード線の本数と同数のワード
線多重選択回路Ｃ３を必要とすることはない。

【０１８６】従って、第一及び第二の実施の形態に比し
て、回路レイアウト面積を縮小し、かつ消費電力を低減
することができる。また、ワード線多重選択回路Ｃ３の
出力信号が直接に特定のワード線を選択する信号とはな
らないため、特定の２本のワード線を同時に選択するこ
とはできない。従って、この実施の形態は第一〜第三の
ワード線選択方式に使用可能である。 （第五の実施の形態）図１１に示す実施の形態は、前記
第一の実施の形態のレジスタ部の別形態を示すものであ
り、その構成は前記第一の実施の形態のレジスタ部から
リフレッシュ用レジスタ１６を除去したものであり、そ
の他の構成は第一の実施の形態のレジスタ部と同一であ
る。

【０１８７】このように構成されたレジスタ部は、図１
２に示す各制御信号に基づいて制御される。制御信号Ｒ
ＡＳバーが一定時間以上変化しないとき、リフレッシュ
タイマーから出力されるリフレッシュ信号ＲＦに基づい
て、リフレッシュモードとなると、イコライズ信号ＥＱ
は一定周期でＬレベルとなる。

【０１８８】活性化信号Ｓ１，Ｓ３〜Ｓ５は第一の実施
の形態と同様に動作する。活性化信号Ｓ７は、活性化信
号Ｓ１がＨレベルに立ち上がった後、Ｈレベルとなる信
号として生成される。

【０１８９】このようなセンスアンプ部を使用すること
により、イコライズ信号ＥＱがＬレベルに立ち下がると
ともに、活性化信号Ｓ１がＨレベルに立ち上がり、ワー
ド線で選択された記憶セルからビット線ＢＬ，バーＢＬ
にセル情報が読み出された時点で、活性化信号Ｓ７がＨ
レベルに立ち上がって、スレーブレジスタ２２が活性化
される。

【０１９０】すると、ビット線ＢＬ，バーＢＬに読み出
されたセル情報がスレーブレジスタ２２により増幅さ
れ、読み出されたセル情報に書き戻される。このような
構成により、リフレッシュ用レジスタ１６を設けること
なく、スレーブレジスタ２２を使用してリフレッシュ動
作を行うことができる。 （第六の実施の形態）図１７は、第六の実施の形態のワ
ード線多重選択回路Ｃ４を示す。この実施の形態のワー
ド線多重選択回路Ｃ４は、前記実施の形態のワード線多
重選択回路のようなマスターレジスタ及びスレーブレジ
スタを使用することなく、ＲＳフリップフロップ回路で
構成したものであり、第一及び第二の実施の形態と同様
にロウデコーダ２で生成されるワード線選択信号ＷＬＳ
ｉが入力され、ワード線駆動回路にワード線選択信号Ｗ
ＬＳｏを出力する。

【０１９１】前記ワード線選択信号ＷＬＳｉは、インバ
ータ回路４１ａを介してＮＡＮＤ回路４２ａに入力され
る。前記ＮＡＮＤ回路４２ａの出力信号は、ＮＡＮＤ回
路４２ｂに入力され、そのＮＡＮＤ回路４２ｂには、リ
セット信号ＲＳが入力される。そして、前記ＮＡＮＤ回
路４２ａの出力信号がワード線選択信号ＷＬＳｏとして
出力される。ＮＡＮＤ回路４２ａ，４２ｂによりＲＳフ
リップフロップ回路が構成される。

【０１９２】制御信号ＲＡＳバーは、インバータ回路４
１ｂを介してＮＡＮＤ回路４２ｃに入力されるととも
に、４段のインバータ回路４１ｃを介して前記ＮＡＮＤ
回路４２ｃに入力される。

【０１９３】前記ＮＡＮＤ回路４２ｃは、制御信号ＲＡ
ＳバーがＨレベルからＬレベルに立ち下がる場合に限
り、インバータ回路４１ｃの遅延時間に相当するパルス
幅でＬレベルとなる信号を出力する。

【０１９４】前記ＮＡＮＤ回路４２ｃの出力信号は、遅
延回路４３ａに入力される。前記遅延回路４３ａは、Ｎ
ＡＮＤ回路４２ｃの出力信号を遅延させて、前記リセッ
ト信号ＲＳとして出力し、その遅延時間は制御信号ＲＡ
Ｓバーの立ち下がり周期より長く設定される。

【０１９５】前記インバータ回路４１ａ及びＮＡＮＤ回
路４２ａ，４２ｂは、ワード線毎にそれぞれ設けられ、
インバータ回路４１ｂ，４１ｃ、ＮＡＮＤ回路４２ｃ及
び遅延回路４３ａは共通回路として少なくとも１組設け
ればよい。

【０１９６】上記のように構成されたワード線多重選択
回路Ｃ４では、Ｌレベルのワード線選択信号ＷＬＳｉが
入力されている状態で、遅延回路４３ａからＬレベルの
リセット信号ＲＳが出力されると、ＮＡＮＤ回路４２ｂ
の入力信号はともにＨレベルとなって、ＮＡＮＤ回路４
２ｂの出力信号はＬレベルとなり、リセット信号ＲＳが
Ｈレベルに復帰した後も、この状態にラッチされる。

【０１９７】この状態で、制御信号ＲＡＳバーがＬレベ
ルに立ち下がって、ワード線選択信号ＷＬＳｉがＨレベ
ルとなると、インバータ回路４１ａの出力信号がＬレベ
ルとなり、ＮＡＮＤ回路４２ａから出力されるワード線
選択信号ＷＬＳｏはＨレベルとなる。

【０１９８】すると、ＮＡＮＤ回路４２ｂの入力信号は
ともにＨレベルとなって、ＮＡＮＤ回路４２ｂの出力信
号がＬレベルとなり、ワード線選択信号ＷＬＳｉがＬレ
ベルに復帰した後も、ワード線選択信号ＷＬＳｏがＨレ
ベルにラッチされる。

【０１９９】次いで、Ｌレベルのリセット信号ＲＳがＮ
ＡＮＤ回路４２ｂに入力されると、ＮＡＮＤ回路４２ａ
の出力信号がともにＨレベルとなり、ワード線選択信号
ＷＬＳｏがＬレベルとなる。

【０２００】上記のようなワード線多重選択回路Ｃ４
と、図５に示すレジスタ部を備えたＤＲＡＭの動作を図
１６に従って説明する。ロウアドレス信号Ｒ１が入力さ
れている状態で、制御信号ＲＡＳバーがＬレベルに立ち
下がり、ロウアドレス信号Ｒ１に基づく読み出し用ワー
ド線ＷＬ１がＨレベルに立ち上がる。これに先立って、
前サイクルで選択された書き戻し用ワード線ＷＬ２は引
き続いてＨレベルに維持されており、レジスタ部の動作
によりビット線ＢＬ，バーＢＬは中間電位ＶP にプリチ
ャージされ、書き戻し用ワード線ＷＬ２で選択された記
憶セルには中間電位ＶP が書き込まれている。

【０２０１】この状態で、ワード線ＷＬ１がＨレベルに
立ち上がると、ワード線ＷＬ１，ＷＬ２が二重選択状態
となる。このとき、ワード線ＷＬ２で選択された記憶セ
ルには、すでに中間電位ＶP が書き込まれているので、
ワード線ＷＬ１で選択された記憶セルからの読み出し動
作には影響を及ぼさない。

【０２０２】すると、ビット線ＢＬ，バーＢＬにはワー
ド線ＷＬ１で選択された記憶セルから読み出しデータＲ
Ｄが読み出され、微少な電位差が生ずる。このとき、ワ
ード線ＷＬ１で選択された記憶セルのセル情報は破壊さ
れる。そして、ビット線ＢＬ，バーＢＬにマスターレジ
スタ２０が接続されて、読み出しデータＲＤがマスター
レジスタ２０にラッチされる。このとき、活性化信号Ｓ
８がＨレベルとなっていて、読み出しデータＲＤがセン
スアンプに入力され、活性化信号Ｓ９によりセンスアン
プが活性化されて、読み出しデータＲＤがセンスアンプ
で増幅されて出力される。

【０２０３】次いで、マスターレジスタ２０がビット線
ＢＬ，バーＢＬから切り離され、次いでスレーブレジス
タ２２がビット線ＢＬ，バーＢＬに接続されて、前サイ
クルで読み出されてスレーブレジスタ２２に格納されて
いる書き戻しデータＷＤの書き戻し動作が行なわれる。
この書き戻し動作は、ワード線ＷＬ１，ＷＬ２で選択さ
れた記憶セルに対し同時に行われる。

【０２０４】次いで、ワード線ＷＬ２がＬレベルに立ち
下がり、制御信号ＲＡＳバーの立ち上がりに基づいて、
マスターレジスタ２０にラッチされている読み出しデー
タＲＤが、スレーブレジスタ２２に次サイクルでの書き
戻しデータＷＤとしてラッチされる。

【０２０５】ワード線ＷＬ１は、次サイクルまで引き続
いて選択されて書き戻し用ワード線となり、前サイクル
と同様に、ワード線ＷＬ１で選択された記憶セルに中間
電位ＶP が書き込まれる。

【０２０６】次いで、読み出し用ワード線として例えば
ワード線ＷＬ２が選択されて、同様な動作が行なわれ
る。上記のようなワード線選択方式では、ＲＳフリップ
フロップ回路により、現サイクルで選択される読み出し
用ワード線を、次サイクルまで引き続いて選択して、書
き戻し用ワード線とし、各サイクルで選択される読み出
し用ワード線及び書き戻し用ワード線を二重選択とする
ことができる。

【０２０７】従って、各サイクルで選択されたワード線
を各サイクル内で立ち下げる必要もないので、制御信号
ＲＡＳバーがＨレベルとなる非アクティブ時間のうち、
短縮可能な時間ｔ６を前記ワード線選択方式よりさらに
長くすることができる。

【０２０８】この結果、セル情報の読み出しサイクルを
短縮化して、読み出し速度を高速化することができる。
また、前記実施の形態のワード線多重選択回路に比し
て、素子数を削減して回路面積を削減することができ
る。

【０２０９】上記ワード線多重選択回路Ｃ４では、前サ
イクルと現サイクルで選択されるワード線が同一か否か
を検出する機能を持たない。このため、図１８に示すア
ドレス一致検出回路４４を別途設ける必要がある。

【０２１０】このアドレス一致検出回路４４は、前記第
一の実施の形態と同様なマスターレジスタ４５、スレー
ブレジスタ４６、ＥＯＲ回路４７及びインバータ回路４
８ａ，４８ｂとから構成され、マスターレジスタ４５に
はアドレス信号ＡＤが入力される。

【０２１１】このようなアドレス一致検出回路４４は、
アドレス信号ＡＤのビット数分必要となり、各アドレス
一致検出回路４４のインバータ回路４８ｂの出力信号Ａ
ＳａのＯＲ論理がＬレベルとなったとき、前サイクルと
現サイクルのアドレスが一致したことになる。このよう
なアドレス一致検出回路４４により、アドレス一致信号
を高速に生成することができる。 （第七の実施の形態）図１９は第七の実施の形態のワー
ド線多重選択回路Ｃ５を示す。この実施の形態は、前記
第六の実施の形態の構成に遅延回路４３ｂ、ＮＡＮＤ回
路４２ｄ〜４２ｆ及びインバータ回路４１ｄ，４１ｅを
加えたものである。ＮＡＮＤ回路４２ｄ，４２ｅ及びイ
ンバータ回路４１ｄは、多数のワード線多重選択回路Ｃ
５に共通の回路であり、前記ＮＡＮＤ回路４２ｄ，４２
ｅにより、ＲＳフリップフロップ回路が構成される。前
記遅延回路４３ｂの遅延時間は、前記遅延時間４３ａの
遅延時間より短く設定されている。

【０２１２】このようなワード線多重選択回路Ｃ５で
は、制御信号ＲＡＳバーがＨレベルの状態では、ＮＡＮ
Ｄ回路４２ｄの入力信号はともにＨレベルとなって、イ
ンバータ回路４１ｄの出力信号はＨレベルとなる。

【０２１３】この状態で、制御信号ＲＡＳバーがＬレベ
ルとなって、Ｈレベルのワード線選択信号ＷＬＳｉが入
力されると、ＮＡＮＤ回路４２ａの出力信号がＨレベル
となり、ワード線選択信号ＷＬＳｉがＨレベルに立ち上
がる。

【０２１４】次いで、ＮＡＮＤ回路４２ｃから出力され
るＬレベルのパルス信号により、ＮＡＮＤ回路４２ｄの
出力信号がＨレベルとなり、インバータ回路４１ｄの出
力信号がＬレベルとなる。

【０２１５】すると、ＮＡＮＤ回路４２ｆの出力信号が
Ｈレベルとなり、ワード線選択信号ＷＬＳｏはＬレベル
に立ち下がる。次いで、遅延回路４３ｂからＬレベルの
パルス信号が出力されると、ＮＡＮＤ回路４２ｄの入力
信号はともにＨレベルとなり、インバータ回路４１ｄの
出力信号はＨレベルとなる。

【０２１６】すると、ＮＡＮＤ回路４２ｆの入力信号は
ともにＨレベルとなり、ワード線選択信号ＷＬＳｏはＨ
レベルに立ち上がる。次いで、遅延回路４３ａからＬレ
ベルのパルス信号がリセット信号ＲＳとして出力される
と、ＮＡＮＤ回路４２ａの入力信号はともにＨレベルと
なり、ＮＡＮＤ回路４２ａの出力信号はＬレベルとなっ
て、ワード線選択信号ＷＬＳｏはＬレベルに立ち下が
る。

【０２１７】このような動作により、この実施の形態の
ワード線多重選択回路Ｃ５は、遅延回路４３ａ，４３ｂ
の遅延時間を適宜に設定することにより、前記第一〜第
四のワード線選択方式のいずれかで動作させることが可
能となる。

【０２１８】そして、ワード線多重選択回路Ｃ５は前記
第一〜第四のワード線選択方式で得られる作用効果に加
えて、素子数を削減して回路面積を縮小可能とする作用
効果を得ることができる。 （第八の実施の形態）この実施の形態は、前記第一〜第
三の実施の形態のワード線多重選択回路に類するワード
線多重選択回路を利用して、セルフリフレッシュ動作時
にロウアドレス信号を生成するアドレスカウンタを構成
するものである。

【０２１９】図２０において、多数のワード線多重選択
回路４９ａ，４９ｂにはロウデコーダから出力されるワ
ード線選択信号ＷＬＳｉがそれぞれ入力される。また、
各ワード線多重選択回路４９ａ，４９ｂには制御信号Ｒ
ＡＳバー及びその反転信号である制御信号ＲＡＳが入力
される。

【０２２０】また、各ワード線多重選択回路４９ａ，４
９ｂにはセルフリフレッシュ動作時にＨレベルとなるリ
フレッシュ信号ＲＦと、電源投入時にＨレベルとなる電
源リセット信号ＰＲが入力され、ワード線選択信号ＷＬ
Ｓｏを出力する。

【０２２１】また、各ワード線多重選択回路４９ａ，４
９ｂには制御信号ＲＡＳバーを遅延回路５０ａで遅延さ
せた遅延信号ＬＳ１が入力されるとともに、制御信号Ｒ
ＡＳバーを遅延回路５０ａ，５０ｂで遅延させた遅延信
号ＬＳ２が入力される。

【０２２２】また、各ワード線多重選択回路４９ａ，４
９ｂはＨレベルのリフレッシュ信号ＲＦに基づいて、リ
ングカウンターとして動作し、制御信号ＲＡＳバーの立
ち下がりに基づいて、前段のワード線多重選択回路から
出力されるアドレスカウント信号ＡＣｏがアドレスカウ
ント信号ＡＣｉとして入力されるとともに、制御信号Ｒ
ＡＳバーの次の立ち下がりに基づいて、入力されたアド
レスカウント信号ＡＣｉをアドレスカウント信号ＡＣｏ
として出力する。

【０２２３】前記ワード線多重選択回路４９ａの具体的
構成を図２１に示す。マスターレジスタ５１及びスレー
ブレジスタ５２は、制御信号ＲＡＳ，ＲＡＳバーが入力
され、前記第一〜第三の実施の形態のワード線多重選択
回路と同様な構成である。

【０２２４】前記マスターレジスタ５１には、前記ワー
ド線選択信号ＷＬＳｉが転送ゲート５３ａを介して入力
される。前記転送ゲート５３ａは、Ｌレベルのリフレッ
シュ信号ＲＦに基づいて導通し、Ｈレベルのリフレッシ
ュ信号ＲＦに基づいて不導通となる。従って、通常動作
時にリフレッシュ信号ＲＦがＬレベルとなると、ワード
線選択信号ＷＬＳｉが転送ゲート５３ａを介してマスタ
ーレジスタ５１に入力される。

【０２２５】前記マスターレジスタ５１には、前記アド
レスカウント信号ＡＣｉが転送ゲート５３ｂを介して入
力される。前記転送ゲート５３ｂは、Ｌレベルのリフレ
ッシュ信号ＲＦに基づいて不導通となり、Ｈレベルのリ
フレッシュ信号ＲＦに基づいて導通する。従って、セル
フリフレッシュ動作時にリフレッシュ信号ＲＦがＨレベ
ルとなると、アドレスカウント信号ＡＣｉが転送ゲート
５３ｂを介してマスターレジスタ５１に入力される。

【０２２６】ＮＡＮＤ回路５４ａ，５４ｂ及びＮＯＲ回
路５５は、マルチプレクサを構成し、前記マスターレジ
スタ５１の出力信号がＮＡＮＤ回路５４ａに入力され、
前記スレーブレジスタ５２の出力信号がＮＡＮＤ回路５
４ｂに入力される。前記遅延信号ＬＳ１は、ＮＡＮＤ回
路５４ｂに入力されるとともに、遅延信号ＬＳ１の反転
信号がＮＡＮＤ回路５４ａに入力される。

【０２２７】前記遅延信号ＬＳ２は、ＮＡＮＤ回路５４
ａ，５４ｂに入力される。そして、ＮＡＮＤ回路５４
ａ，５４ｂの出力信号がＮＯＲ回路５５に入力され、そ
のＮＯＲ回路５５からワード線選択信号ＷＬＳｏが出力
される。

【０２２８】前記スレーブレジスタ５２の出力信号は、
アドレスカウント信号ＡＣｏとして出力される。前記ス
レーブレジスタ５２の出力端子は、ＮチャネルＭＯＳト
ランジスタＴr13 を介して電源Ｖccに接続される。前記
マスターレジスタ５１の出力端子は、ＮチャネルＭＯＳ
トランジスタＴr14 を介してグランドＧＮＤに接続され
る。そして、前記トランジスタＴr13 ，Ｔr14 のゲート
には、前記電源リセット信号ＰＲが入力される。

【０２２９】前記ワード線多重選択回路４９ｂの具体的
構成を図２２に示す。このワード線多重選択回路４９ｂ
は、マスターレジスタ５１の出力端子がＮチャネルＭＯ
ＳトランジスタＴr15 を介して電源Ｖccに接続され、ス
レーブレジスタ５２の出力端子がＮチャネルＭＯＳトラ
ンジスタＴr16 を介してグランドＧＮＤに接続され、マ
スターレジスタ５１及びスレーブレジスタ５２に供給す
る制御信号ＲＡＳ，ＲＡＳバーを逆相とした点において
のみ前記ワード線多重選択回路４９ａと相違し、その他
の構成はワード線多重選択回路４９ａと同一である。

【０２３０】上記のように構成されたワード線多重選択
回路４９ａ，４９ｂでは、電源の投入時にワード線多重
選択回路４９ａのスレーブレジスタ５２の出力信号がＨ
レベル、マスターレジスタ５１の出力信号がＬレベルと
なり、ワード線多重選択回路４９ｂのマスターレジスタ
５１の出力信号がＨレベルとなるとともに、スレーブレ
ジスタ５２の出力信号がＨレベルとなる。

【０２３１】また、リフレッシュ信号ＲＦがＬレベルと
なる通常動作時には、転送ゲート５３ａが導通し、転送
ゲート５３ｂが不導通となる。そして、ワード線選択信
号ＷＬＳｉ及び制御信号ＲＡＳバーの入力に基づいて、
前記第一〜第三の実施の形態のワード線多重選択回路と
同様に動作し、ワード線選択信号ＷＬＳｏを出力して、
ワード線の多重選択動作を行う。

【０２３２】リフレッシュ信号ＲＦがＨレベルとなるセ
ルフリフレッシュ動作時には、転送ゲート５３ｂが導通
し、転送ゲート５３ａが不導通となる。すると、各ワー
ド線多重選択回路４９ａ，４９ｂは入力カウント信号Ａ
Ｓｉに基づいてワード線選択信号ＷＬＳｏを出力すると
ともに、各スレーブレジスタ５２の出力信号を出力カウ
ント信号ＡＣｏとして出力する。

【０２３３】このような動作により、ワード線多重選択
回路４９ａ，４９ｂはリングカウンタとして動作し、各
制御信号ＲＡＳバーの立ち下がり毎に隣り合う二つのワ
ード線多重選択回路が順次Ｈレベルのワード線選択信号
ＷＬＳｏを出力する。

【０２３４】この実施の形態ではワード線多重選択回路
にセルフリフレッシュ動作時のアドレス生成回路の機能
を持たせることができるので、ロウデコーダを動作させ
ることなくセルフリフレッシュ動作を行うことができ
る。従って、セルフリフレッシュ動作時の消費電力の低
減を図ることができるとともに、セルフリフレッシュ動
作を高速にかつ安定して行うことができる。

【０２３５】また、アドレス生成回路を別途設ける必要
はなく、ロウデコーダの入力部に、通常動作時に外部か
ら入力されるアドレス信号と、セルフリフレッシュ動作
時にアドレス生成回路から入力されるアドレス信号とを
切り替えるための回路を設ける必要もない。

【０２３６】この結果、通常動作時のアドレス信号の入
力動作が高速化されるとともに、誤動作の低減を図るこ
とができる。

【０２３７】

【発明の効果】以上詳述したように、この発明はセル情
報の読み出し速度を高速化し得る半導体記憶装置を提供
することができる。また、消費電力を低減し得る半導体
記憶装置を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 ＤＲＡＭの基本的構成を示すブロック図であ
る。

【図３】 第一の実施の形態のワード線多重選択回路を
示す回路図である。

【図４】 レジスタの具体的構成を示す回路図である。

【図５】 第一の実施の形態のレジスタ部を示す回路図
である。

【図６】 第一の実施の形態のレジスタ部の動作を示す
タイミング波形図である。

【図７】 第一のワード線選択方式による読み出し動作
を示すタイミング波形図である。

【図８】 第二の実施の形態のワード線多重選択回路を
示す回路図である。

【図９】 第三の実施の形態のワード線多重選択回路を
示す回路図である。

【図１０】第四の実施の形態のロウデコーダを示す回路
図である。

【図１１】第五の実施の形態のレジスタ部を示す回路図
である。

【図１２】第五の実施の形態のレジスタ部の動作を示す
タイミング波形図である。

【図１３】第二のワード線選択方式による読み出し動作
を示すタイミング波形図である。

【図１４】第三のワード線選択方式による読み出し動作
を示すタイミング波形図である。

【図１５】第四のワード線選択方式による読み出し動作
を示すタイミング波形図である。

【図１６】第五のワード線選択方式による読み出し動作
を示すタイミング波形図である。

【図１７】第六の実施の形態のワード線多重選択回路を
示す回路図である。

【図１８】第六の実施の形態のアドレス一致検出回路を
示す回路図である。

【図１９】第七の実施の形態のワード線多重選択回路を
示す回路図である。

【図２０】第八の実施の形態のワード線多重選択回路を
示す回路図である。

【図２１】第八の実施の形態のワード線多重選択回路を
示す回路図である。

【図２２】第八の実施の形態のワード線多重選択回路を
示す回路図である。

【図２３】従来のＤＲＡＭの読み出し動作を示すタイミ
ング波形図である。

【符号の説明】

２ ロウデコーダ ５ メモリセルアレイ ６ センスアンプ部 ＲＡＳバー 制御信号 ＡＤ アドレス信号 ＷＬ ワード線 ＢＬ，バーＢＬ ビット線 ＤＡ，ＤＡバー 読み出しデータ Ｃ ワード線多重選択回路 Ｒ レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 古山 孝昭 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 野村 英則 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (20)

【特許請求の範囲】
1. 【請求項１】 制御信号が非アクティブレベルからアク
   ティブレベルとなったとき、アドレス信号に基づいてメ
   モリセルアレイ内のワード線を選択するロウデコーダ
   と、 前記ワード線で選択された記憶セルからビット線に読み
   出されたセル情報をラッチして読み出しデータとして出
   力するセンスアンプ部とを備え、 前記制御信号の１サイクル中に前記ワード線で選択され
   た記憶セルからセル情報を読み出す半導体記憶装置であ
   って、 前記ロウデコーダには、前記制御信号がアクティブレベ
   ルとなったとき、現サイクルで入力されたロウアドレス
   信号に基づいて読み出し用ワード線を選択し、前サイク
   ルで読み出し用ワード線として選択されたワード線を書
   き戻し用ワード線として選択するワード線多重選択回路
   を備え、 前記センスアンプ部には、前記読み出し用ワード線で選
   択された記憶セルからビット線に読み出されたセル情報
   をラッチしてセンスアンプに出力し、書き戻し用ワード
   線で選択された記憶セルに前サイクルでラッチしたセル
   情報を書き込むレジスタを設けたことを特徴とする半導
   体記憶装置。
2. 【請求項２】 前記ワード線多重選択回路は、入力され
   たロウアドレス信号に基づいてワード線選択信号を生成
   するデコーダ部と、前記ワード線選択信号に基づいて対
   応するワード線を選択レベルあるいは非選択レベルに駆
   動するワード線駆動回路との間に介在させ、各ワード線
   毎に設けたことを特徴とする請求項１記載の半導体記憶
   装置。
3. 【請求項３】 前記ワード線多重選択回路は、入力され
   たロウアドレス信号に基づいてワード線選択信号を生成
   するデコーダ部の中間段に介在させ、該デコーダ部で生
   成される中間デコード信号毎に設けたことを特徴とする
   請求項１記載の半導体記憶装置。
4. 【請求項４】 前記ワード線多重選択回路は、ロウアド
   レス信号の入力に基づいてワード線選択信号を生成する
   デコーダ部の前段に、該ロウアドレス信号の各ビット毎
   に設けたことを特徴とする請求項１記載の半導体記憶装
   置。
5. 【請求項５】 前記ワード線多重選択回路は、 前記制御信号がアクティブレベルとなったとき、前記ワ
   ード線選択信号を取り込んで出力し、前記制御信号が非
   アクティブレベルとなったとき、前記ワード線選択信号
   をラッチして出力するマスターレジスタと、 前記制御信号が非アクティブレベルとなったとき、前記
   マスターレジスタの出力信号を取り込んで出力し、前記
   制御信号がアクティブレベルとなったとき、前記マスタ
   ーレジスタの出力信号をラッチして出力するスレーブレ
   ジスタと、 前記現サイクルで、前記マスターレジスタの出力信号
   を、前記読み出し用ワード線を選択するワード線選択信
   号として出力し、次サイクルで、前記スレーブレジスタ
   の出力信号を、前記書き戻し用ワード線を選択するワー
   ド線選択信号として出力するマルチプレクサとを備えた
   ことを特徴とする請求項２記載の半導体記憶装置。
6. 【請求項６】 前記ワード線多重選択回路は、 前記制御信号がアクティブレベルとなったとき、前記デ
   コーダ部で生成される中間デコード信号を取り込んで出
   力し、前記制御信号が非アクティブレベルとなったと
   き、前記中間デコード信号をラッチして出力するマスタ
   ーレジスタと、前記制御信号が非アクティブレベルとな
   ったとき、前記マスターレジスタの出力信号を取り込ん
   で出力し、前記制御信号がアクティブレベルとなったと
   き、前記マスターレジスタの出力信号をラッチして出力
   するスレーブレジスタと、 前記現サイクルで、前記マスターレジスタの出力信号
   を、前記読み出し用ワード線を選択する多重選択用中間
   デコード信号として出力し、次サイクルで、前記スレー
   ブレジスタの出力信号を、前記書き戻し用ワード線を選
   択する多重選択用中間デコード信号として出力するマル
   チプレクサとを備えたことを特徴とする請求項３記載の
   半導体記憶装置。
7. 【請求項７】 前記ワード線多重選択回路は、 前記制御信号がアクティブレベルとなったとき、前記ロ
   ウアドレス信号を取り込んで出力し、前記制御信号が非
   アクティブレベルとなったとき、前記ロウアドレス信号
   をラッチして出力するマスターレジスタと、 前記制御信号が非アクティブレベルとなったとき、前記
   マスターレジスタの出力信号を取り込んで出力し、前記
   制御信号がアクティブレベルとなったとき、前記マスタ
   ーレジスタの出力信号をラッチして出力するスレーブレ
   ジスタと、 前記現サイクルで、前記マスターレジスタの出力信号
   を、前記読み出し用ワード線を選択する多重選択用ロウ
   アドレス信号として出力し、次サイクルで、前記スレー
   ブレジスタの出力信号を、前記書き戻し用ワード線を選
   択する多重選択用ロウアドレス信号として出力するマル
   チプレクサとを備えたことを特徴とする請求項４記載の
   半導体記憶装置。
8. 【請求項８】 前記マルチプレクサは、遅延回路を備
   え、 前記遅延回路は、前記制御信号を遅延させた遅延制御信
   号を生成して出力し、 前記マルチプレクサは、前記制御信号の１サイクル中に
   おいて、前記遅延制御信号に基づいて、前記読み出し用
   ワード線の選択終了後に前記書き戻し用ワード線を選択
   するように動作することを特徴とする請求項５乃至７の
   いずれかに記載の半導体記憶装置。
9. 【請求項９】 前記マルチプレクサは、遅延回路を備
   え、 前記遅延回路は、前記制御信号を遅延させた遅延制御信
   号を生成して出力し、 前記マルチプレクサは、制御信号の１サイクル中におい
   て、読み出し用ワード線の選択に続いて、書き戻し用ワ
   ード線を重複して選択するように動作することを特徴と
   する請求項５記載の半導体記憶装置。
10. 【請求項１０】 前記マルチプレクサは、遅延回路を備
    え、 前記遅延回路は、前記制御信号を遅延させた遅延制御信
    号を生成して出力し、 前記マルチプレクサは、制御信号の１サイクル中におい
    て、書き戻し用ワード線の選択に続いて、読み出し用ワ
    ード線を重複して選択するように動作することを特徴と
    する請求項５記載の半導体記憶装置。
11. 【請求項１１】 前記ワード線多重選択回路は、 前記ワード線選択信号の入力に基づいて読み出し用ワー
    ド線を選択するためのワード線選択信号を出力し、リセ
    ット信号の入力に基づいて前記ワード線選択信号の出力
    を停止するＲＳフリップフロップ回路と、 前記制御信号の非アクティブレベルからアクティブレベ
    ルへの変化に基づいて前記リセット信号を生成するリセ
    ット信号生成回路とから構成し、 前記リセット信号生成回路は、前記リセット信号を次サ
    イクルで出力することにより、前記ワード線選択信号で
    選択された読み出し用ワード線を次サイクルで書き戻し
    用ワード線として動作させることを特徴とする請求項２
    記載の半導体記憶装置。
12. 【請求項１２】 前記ワード線多重選択回路は、 前記ワード線選択信号の入力に基づいて読み出し用ワー
    ド線を選択するためのワード線選択信号を出力し、リセ
    ット信号の入力に基づいて前記ワード線選択信号の出力
    を停止するＲＳフリップフロップ回路と、 前記制御信号の非アクティブレベルからアクティブレベ
    ルへの変化に基づいて、前記リセット信号を生成するリ
    セット信号生成回路と、 前記制御信号の非アクティブレベルからアクティブレベ
    ルへの変化に基づいて、前記リセット信号の出力に先立
    って、前記ＲＳフリップフロップ回路から出力されるワ
    ード線選択信号を反転させるとともに、所定時間後に再
    反転させるセット信号生成回路とから構成し、 前記リセット信号生成回路は、前記リセット信号を次サ
    イクルで出力することにより、前記ワード線選択信号で
    選択された読み出し用ワード線を次サイクルで書き戻し
    用ワード線として動作させることを特徴とする請求項２
    記載の半導体記憶装置。
13. 【請求項１３】 前記ワード線多重選択回路には、前サ
    イクル及び現サイクルで同一ワード線を読み出し用ワー
    ド線として選択する信号が入力されたとき、現サイクル
    での読み出し用ワード線の選択を阻止するワード線一致
    検出回路を備えたことを特徴とする請求項２乃至１２の
    いずれかに記載の半導体記憶装置。
14. 【請求項１４】 前記センスアンプ部には、 前記読み出し用ワード線で選択された記憶セルから読み
    出されたセル情報をラッチするとともに該ラッチデータ
    をセンスアンプに出力するマスターレジスタと、 前記マスターレジスタから転送されたデータをラッチ
    し、該ラッチデータを前記書き戻し用ワード線で選択さ
    れた記憶セルに書き戻すスレーブレジスタとを備えたこ
    とを特徴とする請求項１記載の半導体記憶装置。
15. 【請求項１５】 前記センスアンプ部は、 前記現サイクルで読み出し用ワード線の選択に基づいて
    ビット線に読み出されたセル情報をマスターレジスタに
    ラッチし、現サイクルの終了時にマスターレジスタのラ
    ッチデータを前記スレーブレジスタに転送し、次サイク
    ルでスレーブレジスタのラッチデータをビット線を介し
    て前記書き戻し用ワード線で選択された記憶セルに書き
    込むことを特徴とする請求項１４記載の半導体記憶装
    置。
16. 【請求項１６】 前記センスアンプ部は、 前記現サイクルで読み出し用ワード線の選択終了に先立
    って書き戻し用ワード線が選択されるとき、書き戻し用
    ワード線の選択に先立ってビット線とマスタレジスタと
    の接続を遮断し、次いでビット線とスレーブレジスタと
    を接続することを特徴とする請求項１４記載の半導体記
    憶装置。
17. 【請求項１７】 前記センスアンプ部は、 前記現サイクルで読み出し用ワード線の選択に先立って
    書き戻し用ワード線が選択されるとき、書き戻し用ワー
    ド線で選択される記憶セルにあらかじめプリチャージ電
    圧を書き込むことを特徴とする請求項１４記載の半導体
    記憶装置。
18. 【請求項１８】 前記センスアンプ部には、セル情報の
    リフレッシュ動作を行うためのリフレッシュ用レジスタ
    を設けたことを特徴とする請求項１４記載の半導体記憶
    装置。
19. 【請求項１９】 前記リフレッシュ用レジスタは、前記
    スレーブレジスタで兼用したことを特徴とする請求項１
    ４記載の半導体記憶装置。
20. 【請求項２０】 前記多数のワード線選択回路には、リ
    フレッシュ信号の入力に基づいて、前記多数のワード線
    多重選択回路の各スレーブレジスタの出力信号を他のワ
    ード線多重選択回路のマスターレジスタに入力して、前
    記多数のワード線多重選択回路を環状に接続する切り替
    え回路を設け、環状に接続されたワード線多重選択回路
    により前記制御信号に基づいて多数のワード線を順次選
    択するアドレスカウンタを構成することを特徴とする請
    求項１記載の半導体記憶装置。