JP2648119B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2648119B2 JP2648119B2 JP7040193A JP4019395A JP2648119B2 JP 2648119 B2 JP2648119 B2 JP 2648119B2 JP 7040193 A JP7040193 A JP 7040193A JP 4019395 A JP4019395 A JP 4019395A JP 2648119 B2 JP2648119 B2 JP 2648119B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＣＭＯＳロジック回路により形成される半導体集積
回路に関する。
特にＣＭＯＳロジック回路により形成される半導体集積
回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳロジック回路により形成
される半導体集積回路においては、一般にスタンバイ時
における消費電流を抑制する機能が備えられており、ま
たその改善例も見られる。このスタンバイ時の消費電流
抑制機能を改善する公知例としては、例えば、複数の論
理ブロックを含む半導体集積回路において、個々の論理
ブロックごとにスタンバイ制御回路を設けて、各論理ブ
ロックに対する供給電流を切替える方法による例とし
て、特開昭６２−２５１８１９号公報において開示され
ている半導体集積回路装置がある。この公知例において
は、水平型マイクロプログラムにより制御される複数の
論理ブロックにより構成される集積回路装置において、
上述のように、各論理ブロックごとにスタンバイ制御回
路を設けて、前記マイクロプログラムにより前記スタン
バイ制御回路を選択的に動作させ、各論理ブロックを選
択的にスタンバイ状態とすることにより、スタンバイ時
における消費電流の抑制を図ることを特徴としている。
その技術思想としては、図３に示されるように、ＣＰＵ
１０とデータバス１０３により連結される、ブロック
１、ブロック２、ブロック３およびブロック４を含む複
数の論理ブロックにより構成される半導体集積回路にお
いて、ブロック１、ブロック２、ブロック３およびブロ
ック４を含む複数の論理ブロックに対応して、これらの
各論理ブロックごとにスタンバイ制御回路として機能す
るスタンバイレジスタ１１が設けられており、スタンバ
イ時には、動作状態に応じてＭＯＳトランジスタ１７a
、１７b 、１７c および１７d より成るスイッチを、
マイクロプログラムにより制御されるスタンバイレジス
タ１１を介して選択的にオン・オフ制御することによ
り、電源１６より、ブロック１、ブロック２、ブロック
３およびブロック４を含む各論理ブロックに供給される
電源供給を、動作状態に対応して選択的に制御すること
を特徴としている。
される半導体集積回路においては、一般にスタンバイ時
における消費電流を抑制する機能が備えられており、ま
たその改善例も見られる。このスタンバイ時の消費電流
抑制機能を改善する公知例としては、例えば、複数の論
理ブロックを含む半導体集積回路において、個々の論理
ブロックごとにスタンバイ制御回路を設けて、各論理ブ
ロックに対する供給電流を切替える方法による例とし
て、特開昭６２−２５１８１９号公報において開示され
ている半導体集積回路装置がある。この公知例において
は、水平型マイクロプログラムにより制御される複数の
論理ブロックにより構成される集積回路装置において、
上述のように、各論理ブロックごとにスタンバイ制御回
路を設けて、前記マイクロプログラムにより前記スタン
バイ制御回路を選択的に動作させ、各論理ブロックを選
択的にスタンバイ状態とすることにより、スタンバイ時
における消費電流の抑制を図ることを特徴としている。
その技術思想としては、図３に示されるように、ＣＰＵ
１０とデータバス１０３により連結される、ブロック
１、ブロック２、ブロック３およびブロック４を含む複
数の論理ブロックにより構成される半導体集積回路にお
いて、ブロック１、ブロック２、ブロック３およびブロ
ック４を含む複数の論理ブロックに対応して、これらの
各論理ブロックごとにスタンバイ制御回路として機能す
るスタンバイレジスタ１１が設けられており、スタンバ
イ時には、動作状態に応じてＭＯＳトランジスタ１７a
、１７b 、１７c および１７d より成るスイッチを、
マイクロプログラムにより制御されるスタンバイレジス
タ１１を介して選択的にオン・オフ制御することによ
り、電源１６より、ブロック１、ブロック２、ブロック
３およびブロック４を含む各論理ブロックに供給される
電源供給を、動作状態に対応して選択的に制御すること
を特徴としている。
【０００３】
【発明が解決しようとする課題】上述した従来の特開昭
６２−２５１８１９号公報において開示されている半導
体集積回路装置においては、ＣＰＵとデータバスにより
連結される４個のブロックにより形成される複数の論理
ブロックに対する電源供給が、各ブロックの動作状態に
応じてマイクロプログラムにより制御されており、その
内の電源供給が遮断されたブロックにおいては、その内
部のレベル動作状態が全く不定の状態となる。例えば、
当該ブロック内において論理回路を形成するフリップフ
ロップ等においては、電源供給を断たれることにより、
今まで保持されていたデータの保持が不可能となり、当
該ブロックを正常動作に復帰させて始動する場合に即応
動作することができないという欠点がある。
６２−２５１８１９号公報において開示されている半導
体集積回路装置においては、ＣＰＵとデータバスにより
連結される４個のブロックにより形成される複数の論理
ブロックに対する電源供給が、各ブロックの動作状態に
応じてマイクロプログラムにより制御されており、その
内の電源供給が遮断されたブロックにおいては、その内
部のレベル動作状態が全く不定の状態となる。例えば、
当該ブロック内において論理回路を形成するフリップフ
ロップ等においては、電源供給を断たれることにより、
今まで保持されていたデータの保持が不可能となり、当
該ブロックを正常動作に復帰させて始動する場合に即応
動作することができないという欠点がある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、スタンバイ時に消費電流抑制の対象とする第１種論
理ブロックと、スタンバイ時に消費電流抑制の対象とし
ない第２種論理ブロックとを、それぞれ少なくとも１つ
以上含むＣＭＯＳロジック回路として形成される半導体
集積回路において、スタンバイ時に、所定の電源より、
前記第１種論理ブロックに供給される電流値を所定の規
定電流値に規制する回路手段を、前記電源と当該第１種
論理ブロックの電源端子とを接続する電源ライン上に備
えることを特徴としている。
は、スタンバイ時に消費電流抑制の対象とする第１種論
理ブロックと、スタンバイ時に消費電流抑制の対象とし
ない第２種論理ブロックとを、それぞれ少なくとも１つ
以上含むＣＭＯＳロジック回路として形成される半導体
集積回路において、スタンバイ時に、所定の電源より、
前記第１種論理ブロックに供給される電流値を所定の規
定電流値に規制する回路手段を、前記電源と当該第１種
論理ブロックの電源端子とを接続する電源ライン上に備
えることを特徴としている。
【０００５】なお、前記回路手段は、前記規定電流値を
電流値とする定電流源と、所定のスタンバイ信号により
ＯＮ／ＯＦＦ制御されるＭＯＳトランジスタとの並列回
路として構成してもよく、また当該ＭＯＳトランジスタ
としては、“Ｈ”レベルのスタンバイ信号によりＯＮの
状態に設定されるＰＭＯＳトランジスタとして構成して
もよい。
電流値とする定電流源と、所定のスタンバイ信号により
ＯＮ／ＯＦＦ制御されるＭＯＳトランジスタとの並列回
路として構成してもよく、また当該ＭＯＳトランジスタ
としては、“Ｈ”レベルのスタンバイ信号によりＯＮの
状態に設定されるＰＭＯＳトランジスタとして構成して
もよい。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は、本発明の半導体集積回路を形成す
るＣＭＯＳロジック回路の一実施例を示すブロック図で
ある。図１に示されるように、本実施例は、電源１と、
定電流源２と、大電流ブロック３と、少電流ブロック４
と、ＰＭＯＳトランジスタ５とを備えて構成されてい
る。大電流ブロック３および少電流ブロック４は、それ
ぞれ複数のＣＭＯＳロジックにより構成される論理ブロ
ックであり、大電流ブロック３は消費電流抑制の対象外
の論理ブロックを示し、少電流ブロック４は、スタンバ
イ時における消費電流抑制の対象とする論理ブロックを
示している。勿論、半導体集積回路を構成するＣＭＯＳ
ロジックの構成内容の如何によっては、これらの論理ブ
ロックの数量は増大する。
るＣＭＯＳロジック回路の一実施例を示すブロック図で
ある。図１に示されるように、本実施例は、電源１と、
定電流源２と、大電流ブロック３と、少電流ブロック４
と、ＰＭＯＳトランジスタ５とを備えて構成されてい
る。大電流ブロック３および少電流ブロック４は、それ
ぞれ複数のＣＭＯＳロジックにより構成される論理ブロ
ックであり、大電流ブロック３は消費電流抑制の対象外
の論理ブロックを示し、少電流ブロック４は、スタンバ
イ時における消費電流抑制の対象とする論理ブロックを
示している。勿論、半導体集積回路を構成するＣＭＯＳ
ロジックの構成内容の如何によっては、これらの論理ブ
ロックの数量は増大する。
【０００８】また、図２は、スタンバイ時における消費
電流抑制の対象となる少電流ブロック４の内部構成を示
す図であり、前記電源１、定電流源２およびＰＭＯＳト
ランジスタ５に対応して、ＣＭＯＳロジックブロック
（１）６と、ＣＭＯＳロジックブロック（２）７と、Ｐ
ＭＯＳトランジスタ８a および８b と、ＮＭＯＳトラン
ジスタ９a および９b とを備えて構成される。なお、図
２においては、図１に示されている大電流ブロック３は
省略されている。
電流抑制の対象となる少電流ブロック４の内部構成を示
す図であり、前記電源１、定電流源２およびＰＭＯＳト
ランジスタ５に対応して、ＣＭＯＳロジックブロック
（１）６と、ＣＭＯＳロジックブロック（２）７と、Ｐ
ＭＯＳトランジスタ８a および８b と、ＮＭＯＳトラン
ジスタ９a および９b とを備えて構成される。なお、図
２においては、図１に示されている大電流ブロック３は
省略されている。
【０００９】図１において、通常動作時においては、ス
イッチとして機能するＰＭＯＳトランジスタ５のゲート
には、スタンバイ信号が“Ｌ”レベルで入力されてお
り、ＰＭＯＳトランジスタ５はＯＮの状態となって、当
該ＰＭＯＳトランジスタ５を通して、少電流ブロック４
には電源１による電源電圧ＶDDが印加されており、十分
な電流が供給される。勿論、大電流ブロック３に対して
は、直接電源電圧ＶDDが印加されており、大電流ブロッ
ク３および少電流ブロック４を含む当該半導体集積回路
は正常な動作状態に維持される。
イッチとして機能するＰＭＯＳトランジスタ５のゲート
には、スタンバイ信号が“Ｌ”レベルで入力されてお
り、ＰＭＯＳトランジスタ５はＯＮの状態となって、当
該ＰＭＯＳトランジスタ５を通して、少電流ブロック４
には電源１による電源電圧ＶDDが印加されており、十分
な電流が供給される。勿論、大電流ブロック３に対して
は、直接電源電圧ＶDDが印加されており、大電流ブロッ
ク３および少電流ブロック４を含む当該半導体集積回路
は正常な動作状態に維持される。
【００１０】スタンバイ状態においてはスンタバイ信号
１０１は“Ｈ”レベルとなり、これにより、スイッチと
して機能するＰＭＯＳトランジスタ５はＯＦＦの状態と
なり、電源１より少電流ブロック４に供給される電流
は、定電流源２による電流値により規制されて動作する
状態となる。本実施例においては、定電流源２の電流値
は、当該半導体集積回路のスタンバイ電流規格に適合す
るように設定されており、これにより、少電流ブロック
４に含まれるＣＭＯＳロジックブロック（１）６および
ＣＭＯＳロジックブロック（２）７等を構成する内部論
理回路において保持されている論理レベルは、スタンバ
イ時においても、前記スタンバイ電流規格に対応する所
定論理レべルに保持されており、当該少電流ブロック４
が、スタンバイ状態から正常動作状態に復帰した時点に
おいても、直ちに正常動作状態に対応することが可能な
状態が維持される。また、たとえ、スタンバイ時に、少
電流ブロック４内においてリーク電流が発生するような
事態が生じても、当該リーク電流は、前記規格内のリー
ク電流値に抑制される。
１０１は“Ｈ”レベルとなり、これにより、スイッチと
して機能するＰＭＯＳトランジスタ５はＯＦＦの状態と
なり、電源１より少電流ブロック４に供給される電流
は、定電流源２による電流値により規制されて動作する
状態となる。本実施例においては、定電流源２の電流値
は、当該半導体集積回路のスタンバイ電流規格に適合す
るように設定されており、これにより、少電流ブロック
４に含まれるＣＭＯＳロジックブロック（１）６および
ＣＭＯＳロジックブロック（２）７等を構成する内部論
理回路において保持されている論理レベルは、スタンバ
イ時においても、前記スタンバイ電流規格に対応する所
定論理レべルに保持されており、当該少電流ブロック４
が、スタンバイ状態から正常動作状態に復帰した時点に
おいても、直ちに正常動作状態に対応することが可能な
状態が維持される。また、たとえ、スタンバイ時に、少
電流ブロック４内においてリーク電流が発生するような
事態が生じても、当該リーク電流は、前記規格内のリー
ク電流値に抑制される。
【００１１】図２を参照して、スタンバイ状態におい
て、少電流ブロック４内にリークが発生した場合の動作
について説明する。図２においては、ＣＭＯＳロジック
ブロック（１）６とＣＭＯＳロジックブロック（２）７
との間に、リーク電流が発生した回路部分として想定さ
れるＰＭＯＳトランジスタ８a およびＮＭＯＳトランジ
スタ９a が示されており、これらのＭＯＳトランジスタ
に対応して、ＰＭＯＳトランジスタ８b およびＮＭＯＳ
トランジスタ９b が示されている。図２において、スタ
ンバイ状態において、ＣＭＯＳロジックブロック(1) ６
の出力端より“Ｈ”レベルが出力されている状態にある
ものとする。これにより、ＰＭＯＳトランジスタ８a は
ＯＦＦの状態となり、ＮＭＯＳトランジスタ９a はＯＮ
の状態となる。通常このような状態においては、ＰＭＯ
Ｓトランジスタ８a よりＮＭＯＳトランジスタ９a に対
してリーク電流が生じるようなことはないが、仮に、何
らかの原因によりＰＭＯＳトランジスタ８a のドレイン
・ソース間にリーク電流が発生したものとする。このよ
うにリーク電流が発生した場合には、ＰＭＯＳトランジ
スタ８a のリーク電流はＮＭＯＳトランジスタ９a を経
由して接地点に流れる。この状態においては、少電流ブ
ロック４に供給される電圧ＶDD2 のレベルが若干低下し
て平衡状態となるが、前記リーク電流値を含めて、少電
流ブロック４に流れ込む電流が、定電流源２の電流値に
より前記規格値内の電流に抑制されるために、その平衡
状態における供給電圧ＶDD2 のレベルは、少電流ブロッ
ク４の全体に含まれるＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタ等の動作機能が維持されるレベルに保
持される。
て、少電流ブロック４内にリークが発生した場合の動作
について説明する。図２においては、ＣＭＯＳロジック
ブロック（１）６とＣＭＯＳロジックブロック（２）７
との間に、リーク電流が発生した回路部分として想定さ
れるＰＭＯＳトランジスタ８a およびＮＭＯＳトランジ
スタ９a が示されており、これらのＭＯＳトランジスタ
に対応して、ＰＭＯＳトランジスタ８b およびＮＭＯＳ
トランジスタ９b が示されている。図２において、スタ
ンバイ状態において、ＣＭＯＳロジックブロック(1) ６
の出力端より“Ｈ”レベルが出力されている状態にある
ものとする。これにより、ＰＭＯＳトランジスタ８a は
ＯＦＦの状態となり、ＮＭＯＳトランジスタ９a はＯＮ
の状態となる。通常このような状態においては、ＰＭＯ
Ｓトランジスタ８a よりＮＭＯＳトランジスタ９a に対
してリーク電流が生じるようなことはないが、仮に、何
らかの原因によりＰＭＯＳトランジスタ８a のドレイン
・ソース間にリーク電流が発生したものとする。このよ
うにリーク電流が発生した場合には、ＰＭＯＳトランジ
スタ８a のリーク電流はＮＭＯＳトランジスタ９a を経
由して接地点に流れる。この状態においては、少電流ブ
ロック４に供給される電圧ＶDD2 のレベルが若干低下し
て平衡状態となるが、前記リーク電流値を含めて、少電
流ブロック４に流れ込む電流が、定電流源２の電流値に
より前記規格値内の電流に抑制されるために、その平衡
状態における供給電圧ＶDD2 のレベルは、少電流ブロッ
ク４の全体に含まれるＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタ等の動作機能が維持されるレベルに保
持される。
【００１２】
【発明の効果】以上説明したように、本発明は、ＣＭＯ
Ｓロジック回路により形成される半導体集積回路に適用
されて、当該半導体集積回路に含まれる消費電流抑制の
対象となる論理ブロックに供給される電流を、スタンバ
イ時に所定の規格電流値に規制することにより、当該論
理ブロック内の論理レベルを所定値に維持しておくこと
が可能となり、スタンバイ状態より正常動作状態に復帰
する際に、直ちに正常動作に移行することができるとい
う効果がある。
Ｓロジック回路により形成される半導体集積回路に適用
されて、当該半導体集積回路に含まれる消費電流抑制の
対象となる論理ブロックに供給される電流を、スタンバ
イ時に所定の規格電流値に規制することにより、当該論
理ブロック内の論理レベルを所定値に維持しておくこと
が可能となり、スタンバイ状態より正常動作状態に復帰
する際に、直ちに正常動作に移行することができるとい
う効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本実施例における少電流ブロックの内部構成を
示す図である。
示す図である。
【図３】従来例の構成を示すブロック図である。
１、１６ 電源 ２ 電流源 ３ 大電流ブロック ４ 少電流ブロック ５、８a 、８b ＰＭＯＳトランジスタ ６ ＣＭＯＳロジックフロック（１） ７ ＣＭＯＳロジックフロック（２） ９a 、９b ＮＭＯＳトランジスタ １０ ＣＰＵ １１ スタンバイレジスタ １２ ブロック（１） １３ ブロック（２） １４ ブロック（３） １５ ブロック（４） １７a 、１７b 、１７c 、１７d スイッチ １０１ スタンバイ信号 １０２ 電源ライン １０３ データバス
Claims (3)
- 【請求項１】 スタンバイ時に消費電流抑制の対象とす
る第１種論理ブロックと、スタンバイ時に消費電流抑制
の対象としない第２種論理ブロックとを、それぞれ少な
くとも１つ以上含むＣＭＯＳロジック回路として形成さ
れる半導体集積回路において、 スタンバイ時に、所定の電源より、前記第１種論理ブロ
ックに供給される電流値を所定の規定電流値に規制する
回路手段を、前記電源と当該第１種論理ブロックの電源
端子とを接続する電源ライン上に備えることを特徴とす
る半導体集積回路。 - 【請求項２】 前記回路手段が、前記規定電流値を電流
値とする定電流源と、所定のスタンバイ信号によりＯＮ
／ＯＦＦ制御されるＭＯＳトランジスタとの並列回路と
して構成される請求項１記載の半導体集積回路。 - 【請求項３】 前記ＭＯＳトランジスタが、“Ｈ”レベ
ルのスタンバイ信号によりＯＮの状態に設定されるＰＭ
ＯＳトランジスタとして構成される請求項２記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7040193A JP2648119B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7040193A JP2648119B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08234877A JPH08234877A (ja) | 1996-09-13 |
| JP2648119B2 true JP2648119B2 (ja) | 1997-08-27 |
Family
ID=12573952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7040193A Expired - Lifetime JP2648119B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2648119B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001093275A (ja) | 1999-09-20 | 2001-04-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP6424448B2 (ja) | 2014-03-28 | 2018-11-21 | 株式会社ソシオネクスト | 半導体記憶装置 |
-
1995
- 1995-02-28 JP JP7040193A patent/JP2648119B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08234877A (ja) | 1996-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970408 |