CN1685441A - 半导体存储装置 - Google Patents

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Abstract

本发明提供了一种半导体存储装置，其包括：向存储单元存储数据的存储器核心电路、以某种刷新间隔对所述存储单元进行刷新的电路、检测温度的温度检测器、以及控制电路，其中所述控制电路通过控制，使得在所述温度检测器检测到预定的温度上升时，立刻缩短所述刷新间隔，在所述温度检测器检测到温度下降时，至少对所述存储单元的全体进行一次刷新之后才扩大所述刷新间隔。

Description

半导体存储装置
技术领域
本发明一般地涉及半导体存储装置，详细地说，涉及一种为保持数据而执行刷新(refresh)操作的半导体存储装置。
背景技术
移动电话等移动终端所需的存储容量随着终端的功能变得复杂而增加。以往，在移动终端中，虽然将SRAM(静态随机存取存储器)用作存储器，但为了实现大存储容量，近年来却正在使用DRAM(动态随机存取存储器)。此时的问题在于移动设备的电池的使用时间。
SRAM保持数据时几乎不消耗功率，但DRAM为保持数据需要定期执行刷新，因此即使在待机状态也会消耗一定程度的功率。即，即使在不使用移动设备的状态下，仅将数据保持在存储器中也要消耗功率，从而导致备用电池的可使用时间变短。
为了解决这个问题，只要通过减少待机状态中的刷新操作次数来削减功率消耗即可。例如，DRAM的数据保持时间具有温度越低就越长的特性。因此，当温度低时，只要将刷新间隔比温度高的状态设定得长，从而减少刷新操作的次数即可。
但是，只单一地根据温度传感器的检测温度来控制刷新间隔时，将会发生以下说明的问题。
例如，在高温的待机状态下，由于数据保持时间短，因此进行短周期的刷新操作。若从该状态温度急速下降，则至此一直被暴露在高温中的存储单元尽管需要进行短周期的刷新，但仍会自动切换到长周期的刷新操作。其结果是刷新操作在数据保持所需的时间内无法完成，从而会发生数据丢失的严重问题。
发明内容
鉴于以上的问题，本发明的目的是提供一种解决了相关技术的一个或一个以上问题的半导体存储装置。
此外，本发明的再一个更加具体的目的是提供一种在根据温度来调节刷新周期的结构中，即使发生急速的温度变化也能够进行适当的数据保持的半导体存储装置。
为了达到上述目的，本发明的半导体存储装置包括：存储器核心电路，向存储单元存储数据；以某种刷新间隔对存储器核心电路进行刷新的电路；温度检测器，检测温度；以及控制电路，该电路通过控制，使得在温度检测器检测到预定的温度上升时，立刻缩短刷新间隔，在所述温度检测器检测到温度下降时，至少对所述存储单元的全体进行一次刷新之后才扩大刷新间隔。
这样，在本发明中，即使从高温状态转变到低温状态，也不会立刻改变刷新间隔，而是检测到转移后至少在一个循环的刷新(所有存储单元的各一次的刷新)结束之后才使刷新间隔变为长周期。由此，可以避免由于至此一直处于高温状态的存储单元尽管需要进行短周期的刷新，但仍将刷新周期切换为长周期，从而破坏数据等的事态。
附图说明
图1是本发明半导体存储装置的第一实施例的简要结构示意图；
图2是执行本发明的依赖温度的刷新操作的结构示意图；
图3是温度和温度检测信号的关系示意图；
图4是示出分频控制电路的结构的一个例子的图；
图5用于说明分频器控制信号生成电路的操作的时序图；
图6是本发明半导体存储装置的第二实施例的简要结构示意图；
图7是执行本发明的依赖温度的刷新操作的结构示意图；
图8A和图8B是示出计数器电路的电路结构的一个例子的图；
图9是用于说明分频器控制信号生成操作的时序图；
图10是本发明半导体存储装置的第三实施例的简要结构示意图；
图11是执行本发明的依赖温度的刷新操作的结构示意图；
图12是示出刷新地址存储电路的电路结构的一个例子的图；
图13是用于说明分频器控制信号生成操作的时序图。
具体实施方式
下面使用附图来详细说明本发明的实施例。
图1是本发明半导体存储装置的第一实施例的简要结构示意图。
图1的半导体存储装置10包括字译码器11、列译码器12、存储器核心电路13、刷新地址生成电路14、分频电路15、环形振荡器16、分频控制电路17、以及温度检测器18。存储器核心电路13虽然在图1中被分割配置成两列，但既可以是一列，也可以是3列以上。在存储器核心电路13中，多个存储单元被纵横配置成矩阵形状，并为了选择预定地址的存储单元，设置了多个字线、多个位线、读出放大器、多个列选线等。
字译码器11对从半导体存储装置10的外部提供的行地址进行译码，从而激活用行地址指定的字线。与激活的字线连接的存储单元的数据被读取到位线上，并被读出放大器放大。列译码器12对从半导体存储装置10的外部提供的列地址进行译码，从而激活用列地址指定的列选线。在进行读取操作时，由激活的列选线选择被读出放大器放大的数据，并将其输出到半导体存储装置的外部。在进行写入操作时，从半导体存储装置外部提供写入数据，并且该写入数据被写入由激活的列选线选择的列地址的读出放大器中。该写入数据和从存储单元读取并应再写入的数据被写入与激活的字线连接的存储单元中。
在进行刷新操作时，根据需进行刷新的地址来选择激活字线，从而将与选择字线连接的单元的数据读取到位线上，并用读出放大器放大位线上的数据电位，然后将放大后的数据再次写入与选择字线连接的存储单元中。通过对一连串的刷新地址依次执行该刷新操作(对所有存储单元中的每一个进行一次刷新)来完成一个循环的刷新操作。
图2是执行本发明的依赖温度的刷新操作的结构示意图。图2示出了图1所示的刷新地址生成电路14、分频电路15、环形振荡器16、分频控制电路17、以及温度检测器18的相互连接关系。
温度检测器18通过传感器检测温度，并将温度检测信号Ext_state1至Ext_staten提供给分频控制电路17。温度检测信号Ext_state1至Ext_staten是根据各自对应的阈值和检测温度之间的比较结果而成为HIGH(高)和LOW(低)的信号。
图3是示出温度和温度检测信号Ext_state1至Ext_staten之间的关系的图。如图3所示，当温度最高时，所有的温度检测信号Ext_state1至Ext_staten均为LOW，并随着温度变低，从Ext_state1开始依次变为HIGH。在温度最低时，所有的温度检测信号Ext_state1至Ext_staten均为HIGH。
再次参照图2，分频控制电路17从存储器核心电路13(或从字译码器11)接收地址基准点信号refstart。该地址基准点信号refstart是若在开始一个循环的刷新操作之时选择了开始地址，则基于此而断言(assert)的信号。此外，分频控制电路17还从温度检测器18接收温度检测信号Ext_state1至Ext_staten。根据地址基准点信号refstart和温度检测信号，分频控制电路17生成分频器控制信号Int_state1至Int_staten。分频器控制信号Int_state1至Int_staten是分别根据温度检测信号Ext_state1至Ext_staten而变为HIGH，并基于此指定对应的分频率。根据指定的分频率来确定刷新间隔。在本发明中，控制分频器控制信号Int_state1至Int_staten，从而即使在温度发生了急速下降的情况下，也不会立刻将刷新操作从短周期切换到长周期，而是在经过预定的时间之后才进行切换。
分频器控制信号Int_state1至Int_staten被提供给分频电路15。分频电路15包括多个二分频电路21和分频率设定电路22。分频电路15接收由环形振荡器16起振的脉冲信号，从而通过多个二分频电路21生成1/2分频、1/4分频、1/8分频、…的分频信号，并将所述分频信号提供给分频率设定电路22。分频率设定电路22选择由分频器控制信号Int_state1至Int_staten指定的分频信号，并将其作为刷新请求信号srefpz提供给刷新地址生成电路14。
环形振荡器16包括非门31至34。通过由非门31至34构成环，来起振预定周期的脉冲信号。振荡信号经由非门34被提供给分频电路15。
刷新地址生成电路14响应刷新请求信号srefpz的各脉冲，依次生成各刷新地址。由刷新地址生成电路14依次生成的各刷新地址被提供给图1的字译码器11，从而执行对于各刷新地址的刷新操作。若对所有的存储单元的每个一次的刷新操作结束，则一个循环的刷新操作就完成。这样，根据刷新请求信号srefpz的脉冲周期的长短来确定刷新间隔的长短。
图4是示出分频控制电路17的结构的一个例子的图。
分频控制电路17包括多个分频器控制信号生成电路41-1至41-n。分频器控制信号生成电路41-1至41-n在各自对应的温度检测信号Ext_state1至Ext_staten变为HIGH时，使对应的分频器控制信号Int_state1至Int_staten成为HIGH。由地址基准点信号refstart控制生成分频器控制信号Int_state1至Int_staten的时刻。
在图4中只示出了分频器控制信号生成电路41-1的结构，但其他的分频器控制信号生成电路41-2至41-n也具有相同的结构。分频器控制信号生成电路41-1包括NAND电路42和43、NOR电路44、非门45至52。其中非门45、49、51和52是带有门控功能的非门，从而仅在A输入为LOW且B输入为HIGH的情况下才起非门作用使信号通过。由NAND电路42和43构成输出被表示为FO的触发器。此外，由NOR电路44、非门45以及49至52构成移位寄存器部分，并由非门50和51构成第一锁存器，由NOR电路44和非门45构成第二锁存器。
在初始状态下，地址基准点信号refstart和温度检测信号Ext_state1是LOW。因此，触发器的输出FO为HIGH，并且分频器控制信号Int_state1为LOW。考虑由于温度下降从而分频器控制信号Int_state1变为HIGH的情况。即使温度检测信号Ext_state1变为HIGH，触发器的输出FO也不会立刻变化而停留在HIGH上。之后，若地址基准点信号refstart变为HIGH，则基于此，触发器的输出FO变为LOW。若地址基准点信号refstart返回到LOW，则非门49被驱动，从而非门50的输出变为HIGH。此时，非门52阻止(block)非门50的输出信号。
在下一个刷新次序，若地址基准点信号refstart再次变为HIGH，则非门52使信号通过，从而分频器控制信号Int_state1变为HIGH。该状态通过寄存器部分的第二锁存器被保持。
图5是用于说明分频器控制信号生成电路41-1的操作的时序图。
当地址基准点信号refstart在时刻T1变为HIGH的时候，是高温状态，从而温度检测信号Ext_state1变为LOW。与此对应，分频器控制信号Int_state1变为LOW。之后虽然从高温状态转变到低温状态，从而温度检测信号Ext_state1变为HIGH，但分频器控制信号Int_state1却停留在LOW上。在从高温状态转变到低温状态之后，即使地址基准点信号refstart在时刻T2变为HIGH，分频器控制信号Int_state1也不发生变化。
之后，刷新操作完成一个循环，并且在地址基准点信号refstart在时刻T3再次变为HIGH时，对应于此，分频器控制信号Int_state1才变为HIGH。然而在此后从低温状态转变为高温状态时，响应温度检测信号Ext_state1向LOW的变化，分频器控制信号Int_state1立刻变为LOW。
由此，在本发明中，即使从高温状态转变到低温状态，也不会立刻改变使刷新间隔，而是检测到转变后至少在完成一个循环的刷新(所有存储单元的各一次的刷新)以后才使刷新间隔变为长周期。由此，可避免发生由于至此一直处于高温状态的存储单元尽管需要进行短周期的刷新，但仍将刷新周期切换为长周期，从而破坏数据等的事态。
图6是是本发明半导体存储装置的第二实施例的简要结构示意图。在图6中，与图1相同的结构要素用相同的参考标号标注，并省略其说明。
在图6的第二实施例的半导体存储装置10A中，代替图1的半导体存储装置10的分频控制电路17而设有计数器电路19。计数器电路19接收由分频电路15生成的刷新请求信号，并对其进行计数。当由温度检测器18检测到从高温状态向低温状态的转变时，计数器电路19开始计数，从而在计数值达到预定值之后改变刷新间隔。
图7是执行本发明的依赖温度的刷新操作的结构示意图。在图7中，与图1相同的结构要素用相同的参考标号标注，并省略其说明。
图7示出了图6所示的刷新地址生成电路14、分频电路15、环形振荡器16、温度检测器18、以及计数器电路19的相互连接关系。如图7所示，由分频电路15生成的刷新请求信号srefpz被提供给刷新地址生成电路14，并且被提供给计数器电路19。计数器电路19还从温度检测器18接收温度检测信号Ext_state1至Ext_staten。当温度检测信号Ext_state1至Ext_staten的变化表示温度下降时，计数器电路19开始刷新请求信号srefpz的计数。计数器电路19在计数值达到预定值时，基于此改变分频器控制信号Int_state1至Int_staten。当温度检测信号Ext_state1至Ext_staten的变化表示温度上升时，立刻改变分频器控制信号Int_state1至Int_staten。
图8A和图8B是示出计数器电路19的电路结构的一个例子的图。这里为了便于说明，示出了通过三个温度检测信号Ext_state1至Ext_state3来检测四个阶段的温度变化的情况。
图8A和8B示出的是计数器电路19的电路结构中对刷新请求信号srefpz进行计数的部分，该部分包括NAND电路61至72、NOR电路73及74、非门75至99、以及计数器100。NAND电路61至63是检测温度下降的电路部分。当有从高温状态向低温状态的转变时，针对分频器控制信号Int_state1至Int_state3中的LOW信号的一个，温度检测信号Ext_state1至Ext_state3中的一个变为HIGH。由此，NAND电路61至63的相应的一个输出变为LOW。响应于此，刷新请求信号srefpz可通过NAND电路66，从而由计数器100开始刷新请求信号srefpz的计数。
当计数器达到预定值从而计数器输出COUT变为HIGH时，在NAND电路70至72的输出en1x至en3x中，与变为HIGH的温度检测信号对应的一个输出变为LOW。此外，在图8A中，信号sttx是复位信号，若该信号sttx变为LOW，则计数器100被复位。
图8B是示出计数器电路19的电路结构中生成分频器控制信号Int_state1至Int_state3的部分的图。
图8B的电路包括NOR电路101至113、NAND电路114、非门115至119、PMOS晶体管120和121、以及NMOS晶体管122和123。当有从高温向低温的转变时，例如温度检测信号Ext_state2变为HIGH，从而NOR电路102的输出从HIGH变为LOW。在该阶段，由NOR电路105和106构成的触发器的状态并不变化。之后，若计数值达到预定值，则信号en2x从HIGH变为LOW，NOR电路104的输出从LOW变为HIGH。基于此，由NOR电路105和106构成的触发器的状态发生变化，从而分频器控制信号Int_state2变为HIGH。
此外，当有从低温向高温的转变时，例如温度检测信号Ext_state2变为LOW，从而NOR电路112的输出从LOW变为HIGH。响应于此，由NOR电路105和106构成的触发器的状态立刻发生变化，从而分频器控制信号Int_state2变为LOW。
图9是用于说明分频器控制信号生成操作的时序图。
首先，当从高温状态转变到低温状态时，温度检测信号Ext_state1变为HIGH，但分频器控制信号Int_state1却停留在原来的LOW上。但是，当温度检测信号Ext_state1变为HIGH时，开始刷新请求信号srefpz的计数。之后，作为与温度检测信号Ext_state1对应的信号的图8A所示的SYNC1信号同步于刷新请求信号srefpz而变为HIGH(在图8A中SYNC1至SYNC3与Ext_state1至Ext_state3对应)。若计数值达到预定值n，则图8A所示的计数输出信号COUT变为HIGH。响应于此，信号en1x暂时变为LOW。
当信号en1x暂时变为LOW时，图8B中的由NOR电路102和103构成的触发器的状态翻转，从而分频器控制信号Int_state1变为HIGH。由此，刷新操作从短周期转移到长周期。之后，当从低温状态转变到高温状态时，对应于温度检测信号Ext_state1向LOW的变化，分频器控制信号Int_state1立刻变为LOW。
这样，在本发明中，即使从高温状态转变到低温状态，也不会立刻改变刷新间隔，而是在检测到转移后计数到生成了预定个数的刷新请求信号之后才使刷新间隔变为长周期。此时，最好是对至少与一个循环的刷新(所有存储单元的各一次的刷新)相当的个数的刷新请求信号进行计数。由此，可以避免由于至此一直处于高温状态的存储单元尽管需要进行短周期的刷新，但仍将刷新周期切换为长周期，从而破坏数据等的事态。
此外，不限于一个循环的刷新，也可以是在计数了与两个刷新或者其以上的刷新相当的个数的刷新请求信号之后，才使刷新周期变为长周期的结构。
图10是本发明半导体存储装置的第三实施例的简要结构示意图。在图10中，与图1相同的结构要素用相同的参考标号标注，并省略其说明。
在图10的第三实施例的半导体存储装置10B中，代替图1的半导体存储装置10的分频控制电路17而设有用于存储刷新地址的刷新地址存储电路20。刷新地址存储电路20依次接收由刷新地址生成电路14生成的刷新地址，并由温度检测器18检测到从高温状态向低温状态的转变时，将此时的刷新地址存储到内部的锁存器中。刷新地址存储电路20对此后依次提供来的一连串的刷新地址和内部锁存器的刷新地址逐一进行比较，并判断它们是否一致。当判断的结果检测到刷新地址一致时，刷新间隔被改变。
图11是执行本发明的依赖温度的刷新操作的结构示意图。在图11中，与图2相同的结构要素用相同的参考标号标注，并省略其说明。
图11示出了图10所示的刷新地址生成电路14、分频电路15、环形振荡器16、温度检测器18、以及刷新地址存储电路20的相互连接关系。如图11所示，由刷新地址生成电路14生成的刷新地址被提供给刷新地址存储电路20。刷新地址存储电路20还从温度检测器18接收温度检测信号Ext_state1至Ext_staten。当温度检测信号Ext_state1至Ext_staten的变化表示出温度下降时，刷新地址存储电路20将在此时刻提供来的刷新地址存储到内部锁存器中。之后，刷新地址存储电路20对此后提供来的刷新地址和内部锁存器的刷新地址逐一进行比较。刷新地址存储电路20在比较结果表示出一致时，基于此改变分频器控制信号Int_state1至Int_staten。当温度检测信号Ext_state1至Ext_staten的变化表示出温度上升时，立刻改变分频器控制信号Int_state1至Int_staten。
图12是示出刷新地址存储电路20的电路结构的一个例子的图。
这里为了便于说明，示出了通过三个温度检测信号Ext_state1至Ext_state3来检测四个阶段的温度变化的情况。其中图12所示的是刷新地址存储电路20的电路结构中对刷新地址进行比较的部分，而没有示出生成分频器控制信号Int_state1至Int_state3的部分。所述生成分频器控制信号Int_state1至Int_state3的部分与图8B所示的电路结构相同。
图12所示的电路包括NAND电路131至144、NOR电路145及146、非门147至176、传输门177、以及计数器178。NAND电路131至133是用于检测温度下降的电路部分。当有从高温状态向低温状态的转变时，针对分频器控制信号Int_state1至Int_state3中的LOW信号的一个，温度检测信号Ext_state1至Ext_state3中的一个变为HIGH。由此，NAND电路131至133的相应的一个输出变为LOW。响应于此，节点A的信号变为HIGH，从而非门150截止，非门156被驱动。由此，当前的刷新地址被存储到由非门156和NAND电路137构成的锁存器的节点M上。
此后接收的刷新地址被提供给传输门177和非门155。由于在锁存器中存储的地址M为HIGH时，传输门177打开，因此如果此时提供来的刷新地址也为HIGH的话，节点B就会变为HIGH。由于在锁存器中存储的地址M为LOW时，非门155打开，因此如果此时提供来的刷新地址也为LOW的话，节点B就会变为HIGH。即，当提供来的刷新地址和锁存器的地址一致时，节点B成为HIGH。
其中，与刷新地址refA0至refAN的每个位对应地逐一设置将刷新地址存储到锁存器中的电路部分和对提供来的刷新地址和锁存器所存储的刷新地址进行比较的电路部分。这样，一旦提供来的刷新地址refA0至refAN和锁存器所存储的刷新地址一致，计数器178就向上计数。若计数器178的输出COUT变为HIGH，则在NAND电路142至144的输出en1x至en3x之中，与变为HIGH的温度检测信号对应的一个输出变为LOW。此外，在图12中信号sttx是复位信号。
基于信号en1x至en3x来生成分频器控制信号Int_state1至Int_state3的电路结构与图8B的电路相同。参照图8B，当有从高温向低温的转变时，例如温度检测信号Ext_state2变为HIGH，从而NOR电路112的输出从HIGH变为LOW。之后，信号en2x一旦从HIGH变为LOW，由NOR电路105和106构成的触发器的状态就立刻发生变化，从而分频器控制信号Int_state2变为HIGH。
此外，当有从低温向高温的转变时，例如温度检测信号Ext_state2变为LOW，从而NOR电路112的输出从LOW变为HIGH。响应于此，由NOR电路105和106构成的触发器的状态立刻发生变化，从而分频器控制信号Int_state2变为LOW。
图13是用于说明分频器控制信号生成操作的时序图。
首先，当从高温状态转变到低温状态时，温度检测信号Ext_state1变为HIGH，但分频器控制信号Int_state1却停留在原来的LOW上。然而在温度检测信号Ext_state1变为HIGH时，在图12说明的节点A上产生HIGH脉冲，此时的刷新地址被存储到节点M上。此时，由于比较存储的刷新地址和当前的刷新地址(与存储的刷新地址相同)，所以节点B的电平变为HIGH，从而表示一致。
之后，提供来的刷新地址循环一周，从而与节点M上存储的刷新地址相同的刷新地址被再次提供时，节点B的电平再次变为HIGH。对节点B的HIGH电平进行计数的计数器的输出COUT随着所述第二次的HIGH而变为HIGH，从而响应于此，信号en1x暂时变为LOW。
当信号en1x暂时变为LOW时，图8B中的由NOR电路102和103构成的触发器的状态翻转，从而分频器控制信号Int_state1变为HIGH。由此，刷新操作从短周期转移到长周期。然而在从低温状态转变到高温状态时，对应于温度检测信号Ext_state1向LOW的变化，分频器控制信号Int_state1立刻变为LOW。
这样，在本发明中，即使从高温状态转变到低温状态，也不会立刻改变刷新间隔，而是将检测到转移时的刷新地址存储起来，并一直等到相同的刷新地址再次发生之后，才使刷新间隔变为长周期。从而，至少能够在一个循环的刷新(所有存储单元的各一次的刷新)期间，维持温度变化前的刷新间隔。由此，可以避免由于至此一直处于高温状态的存储单元尽管需要进行短周期的刷新，但仍将刷新周期切换为长周期而破坏数据等的事态。
此外，计数器178也可以采用不是根据第二次的地址一致，而是根据第3次或者其以上次数的地址一致来使输出COUT为HIGH的结构。此时，对于所有的存储单元，不是执行每个一次的刷新，而是在执行每个两次或者其以上次数的刷新之后，才使刷新间隔变长。
以上基于实施例来说明了本发明，但本发明不限于上述的实施例，可在权利要求书所记载的范围内进行各种变更。

Claims (10)

1.一种半导体存储装置，其特征在于，包括：
存储器核心电路，向存储单元存储数据；
以某种刷新间隔对所述存储器核心电路进行刷新的电路；
检测温度的温度检测器；以及
控制电路，该电路通过控制，使得在所述温度检测器检测到预定的温度上升时，立刻缩短所述刷新间隔，在所述温度检测器检测到温度下降时，至少对所述存储单元的全体进行一次刷新之后才扩大所述刷新间隔。
2.如权利要求1所述的半导体存储装置，其特征在于，
在所述温度检测器检测出所述温度下降之后若执行了两次对于预定地址的刷新操作，则所述控制电路扩大所述刷新间隔。
3.如权利要求2所述的半导体存储装置，其特征在于，所述预定地址是所述刷新操作的开始地址。
4.如权利要求1所述的半导体存储装置，其特征在于，
还包括生成刷新请求信号的电路，其中所述刷新请求信号用于逐次请求对各刷新地址的刷新操作，
在所述温度检测器检测出所述温度下降之后若计数了预定个数的所述刷新请求信号，则所述控制电路扩大所述刷新间隔。
5.如权利要求4所述的半导体存储装置，其特征在于，
所述预定个数是与对所述存储单元的全体进行每个一次的刷新相当的所述刷新请求信号的个数。
6.如权利要求1所述的半导体存储装置，其特征在于，
所述控制电路响应于所述温度检测器检测出所述温度下降而存储当前的刷新地址，并在此后提供来的刷新地址和所述存储的刷新地址一致时扩大所述刷新间隔。
7.如权利要求1所述的半导体存储装置，其特征在于，
所述控制电路响应于所述温度检测器检测出所述温度下降而存储当前的刷新地址，并在此后提供来的刷新地址和所述存储的刷新地址一致了两次以上的预定的次数时扩大所述刷新间隔。
8.如权利要求1所述的半导体存储装置，其特征在于，所述控制电路包括：
振荡器，生成振荡信号；
分频电路，以所选择的分频率对所述振荡信号进行分频，从而生成刷新请求信号，所述刷新请求信号用于逐次请求对各刷新地址的刷新操作；以及
控制所述分频电路的所述分频率的电路。
9.如权利要求1所述的半导体存储装置，其特征在于，所述刷新间隔依所述温度被切换为三种或其以上不同的刷新间隔。
10.一种半导体存储装置的刷新方法，其特征在于，包括如下各个步骤：
以某种刷新间隔对存储单元进行刷新；
若检测到预定的温度上升，则立刻缩短所述刷新间隔；
若检测到温度下降，则在至少对所述存储单元的全体进行一次刷新之后才扩大所述刷新间隔。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100390750C (zh) * 2006-04-04 2008-05-28 威盛电子股份有限公司 存储器刷新速度的控制装置及方法
CN101133403B (zh) * 2005-03-30 2011-01-19 英特尔公司 使用存储器总线实现存储设备通信的方法和装置
CN101188141B (zh) * 2006-11-22 2012-04-04 奇梦达股份公司 包括刷新操作的电阻式存储器及其刷新方法
CN101079316B (zh) * 2006-04-13 2012-04-25 海力士半导体有限公司 在刷新时最小化功耗的具有温度感测设备的半导体存储器
CN102568609A (zh) * 2010-12-08 2012-07-11 阿沃森特公司 用于自主nand刷新的系统和方法
CN103390422A (zh) * 2012-05-10 2013-11-13 南亚科技股份有限公司 具有多个温度传感器的动态随机存取存储器及其控制方法
CN103426462A (zh) * 2012-05-21 2013-12-04 爱思开海力士有限公司 刷新方法和使用刷新方法的半导体存储器件

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003235106A1 (en) * 2003-04-23 2004-11-19 Fujitsu Limited Semiconductor memory
JP4477429B2 (ja) * 2003-11-05 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体集積回路
WO2005124785A1 (ja) * 2004-06-18 2005-12-29 Fujitsu Limited 半導体装置の温度検出器および半導体記憶装置
US7206244B2 (en) * 2004-12-01 2007-04-17 Freescale Semiconductor, Inc. Temperature based DRAM refresh
JP5019410B2 (ja) * 2005-03-04 2012-09-05 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその動作方法
JP4664126B2 (ja) * 2005-06-14 2011-04-06 富士通セミコンダクター株式会社 半導体メモリ
US7349762B2 (en) * 2005-11-10 2008-03-25 Kabushiki Kaisha Toshiba Systems and methods for thermal management
TWI303763B (en) 2006-01-25 2008-12-01 Via Tech Inc Device and method for controlling refresh rate of memory
US7286377B1 (en) * 2006-04-28 2007-10-23 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells with temperature compensated self-refresh
KR100855578B1 (ko) 2007-04-30 2008-09-01 삼성전자주식회사 반도체 메모리 소자의 리프레시 주기 제어회로 및 리프레시주기 제어방법
WO2010054670A1 (en) 2008-11-11 2010-05-20 Nokia Corporation Method and device for temperature-based data refresh in non-volatile memories
US8799566B2 (en) * 2010-12-09 2014-08-05 International Business Machines Corporation Memory system with a programmable refresh cycle
JP2013101728A (ja) * 2011-11-07 2013-05-23 Elpida Memory Inc 半導体装置
US9342443B2 (en) * 2013-03-15 2016-05-17 Micron Technology, Inc. Systems and methods for memory system management based on thermal information of a memory system
US9336855B2 (en) * 2013-05-14 2016-05-10 Qualcomm Incorporated Methods and systems for smart refresh of dynamic random access memory
JP2015032325A (ja) * 2013-07-31 2015-02-16 マイクロン テクノロジー， インク． 半導体装置
US9230616B2 (en) * 2014-01-09 2016-01-05 Micron Technology, Inc. Memory devices, memory device operational methods, and memory device implementation methods
KR102315277B1 (ko) * 2014-11-03 2021-10-20 삼성전자 주식회사 리프레쉬 특성이 개선된 반도체 메모리 장치
KR102254098B1 (ko) 2014-11-20 2021-05-20 삼성전자주식회사 온도를 센싱할 수 있는 반도체 칩, 및 상기 반도체 칩을 포함하는 반도체 시스템
KR102427894B1 (ko) * 2016-03-17 2022-08-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10394618B2 (en) 2017-07-14 2019-08-27 International Business Machines Corporation Thermal and power memory actions
KR102411186B1 (ko) 2018-04-10 2022-06-21 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6061992A (ja) * 1983-09-14 1985-04-09 Nec Corp 擬似スタティックメモリ
US4710648A (en) * 1984-05-09 1987-12-01 Hitachi, Ltd. Semiconductor including signal processor and transient detector for low temperature operation
JPH01116994A (ja) * 1987-10-28 1989-05-09 Nec Corp 記憶装置
US5375093A (en) * 1992-01-21 1994-12-20 Matsushita Electric Industrial Co., Ltd. Temperature detecting circuit and dynamic random access memory device
KR0129197B1 (ko) * 1994-04-21 1998-10-01 문정환 메모리셀어레이의 리플레쉬 제어회로
US5784328A (en) * 1996-12-23 1998-07-21 Lsi Logic Corporation Memory system including an on-chip temperature sensor for regulating the refresh rate of a DRAM array
JP4246812B2 (ja) * 1997-06-12 2009-04-02 パナソニック株式会社 半導体回路及びその制御方法
US6134167A (en) * 1998-06-04 2000-10-17 Compaq Computer Corporation Reducing power consumption in computer memory
US6094705A (en) * 1999-03-10 2000-07-25 Picoturbo, Inc. Method and system for selective DRAM refresh to reduce power consumption
JP3871853B2 (ja) * 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
JP2003006041A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体装置
US6438057B1 (en) * 2001-07-06 2002-08-20 Infineon Technologies Ag DRAM refresh timing adjustment device, system and method
JP4021643B2 (ja) * 2001-10-29 2007-12-12 富士通株式会社 温度検出機能を備えた半導体装置
JP2003132676A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
DE10214102B4 (de) * 2002-03-28 2007-08-09 Infineon Technologies Ag Digitale Begrenzung der Selfrefreshfrequenz für temperaturabhängige Selfrefreshoszillatoren
US6781908B1 (en) * 2003-02-19 2004-08-24 Freescale Semiconductor, Inc. Memory having variable refresh control and method therefor
AU2003235106A1 (en) * 2003-04-23 2004-11-19 Fujitsu Limited Semiconductor memory

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101133403B (zh) * 2005-03-30 2011-01-19 英特尔公司 使用存储器总线实现存储设备通信的方法和装置
CN100390750C (zh) * 2006-04-04 2008-05-28 威盛电子股份有限公司 存储器刷新速度的控制装置及方法
CN101079316B (zh) * 2006-04-13 2012-04-25 海力士半导体有限公司 在刷新时最小化功耗的具有温度感测设备的半导体存储器
US8355288B2 (en) 2006-04-13 2013-01-15 Hynix Semiconductor Inc. Semiconductor memory device with temperature sensing device capable of minimizing power consumption in refresh
CN101188141B (zh) * 2006-11-22 2012-04-04 奇梦达股份公司 包括刷新操作的电阻式存储器及其刷新方法
CN102568609A (zh) * 2010-12-08 2012-07-11 阿沃森特公司 用于自主nand刷新的系统和方法
CN102568609B (zh) * 2010-12-08 2016-05-04 阿沃森特公司 用于自主nand刷新的系统和方法
CN103390422A (zh) * 2012-05-10 2013-11-13 南亚科技股份有限公司 具有多个温度传感器的动态随机存取存储器及其控制方法
CN103426462A (zh) * 2012-05-21 2013-12-04 爱思开海力士有限公司 刷新方法和使用刷新方法的半导体存储器件
CN103426462B (zh) * 2012-05-21 2018-01-05 爱思开海力士有限公司 刷新方法和使用刷新方法的半导体存储器件

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US20130215700A1 (en) 2013-08-22
US20110134714A1 (en) 2011-06-09

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