JPH0757460A - リフレッシュ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 リフレッシュ動作による電力消費量を低減す
るとともに、アクセス不能期間の短縮を可能としたＤＲ
ＡＭのリフレッシュ制御回路を提供する。 【構成】 ＤＲＡＭにおいて、リフレッシュすべき行の
行アドレスをアドレスカウンタ１３にて外部からのクロ
ック信号ＣＫに同期して生成するとともに、このリフレ
ッシュ行アドレスをアクセス行アドレスとアドレス比較
器１２で比較することによってアクセス履歴をアクセス
レジスタ１４に格納し、あるリフレッシュの対象となっ
た行が一定時間内にアクセスされていれば、タイミング
生成回路１５からリフレッシュ信号を発生するのを停止
し、その行のリフレッシュを行わないようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ（ダイナミッ
クＲＡＭ）のリフレッシュ制御回路に関するものであ
る。

【０００２】

【従来の技術】ＤＲＡＭは、図６にその基本構成を示す
ように、メモリセルが平面的にアレイ状に配列されてな
るセル・アレイ６１と、このセル・アレイ６１のワード
線を選択駆動する行（ロー）デコーダ６２と、セル・ア
レイ６１のビット線を選択駆動する列（カラム）デコー
ダ６３と、ビット線に転送されたデータを増幅するセン
スアンプ６４と、アドレス信号Ａ₀ 〜Ａ₉ を行と列の各
選択信号ＲＡＳ_N ，ＣＡＳ_N （添字_N は反転極性を表す
ものとする）に同期してラッチする行アドレスバッファ
６５および列アドレスバッファ６６と、行および列によ
って選択されたメモリセルに対し、読出し（Ｒｅａ
ｄ），書込み（Ｗｒｉｔｅ）の動作を制御するＩ／Ｏコ
ントロール回路６７とを備えた構成となっている。

【０００３】このＤＲＡＭにおいては、メモリセル内の
キャパシタンスに対して電荷の充放電を行い、その信号
電荷の有無によってデータを記憶している。信号電荷は
ある程度の時間が経過すると、僅かに存在するリーク電
流によって徐々に消失する。したがって、ＤＲＡＭで
は、データを記憶し続けるために、リフレッシュ制御回
路６８によって定期的に記憶情報を更新するリフレッシ
ュ（再書込み）を行うように構成されている。具体的に
は、リフレッシュ制御回路６８では、ワード線を選択し
てそのワード線に接続されているメモリセルを活性化し
た後、各ビット線に対応して設けられているセンスアン
プ６４でメモリセルからの微小信号を増幅し、これを再
びメモリセルに書き込む制御を行うことによってリフレ
ッシュ動作が行われる。なお、リフレッシュ期間におい
ては、外部からのアクセスは禁止される。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
リフレッシュ制御回路では、ある時間間隔ですべての行
に対して一様にリフレッシュ動作を行う構成となってい
たので、一定時間内にアクセス対象となった行について
はリフレッシュ動作が不要であるにも拘らず、その行に
対してもリフレッシュ動作を行っていた。すなわち、一
定時間内にアクセス対象となった行については、過剰に
リフレッシュ動作が行われていた。したがって、過剰に
リフレッシュ動作を行っている期間は無駄に電力を消費
することになるばかりでなく、不要なアクセス不能期間
を生じさせることになっていた。

【０００５】ここで、４Ｍbit ＤＲＡＭを例にとって、
そのリフレッシュ動作について説明するに、一般的な４
Ｍbit ＤＲＡＭは、１６ｍsec.の期間に１０２４回のリ
フレッシュを必要とする。この１０２４回という数は、
４Ｍbit ＤＲＡＭのセル・アレイの行数に対応してい
る。このＤＲＡＭのサイクル・タイムを１６０ｎsec.と
すると、理論上、１６ｍsec.の間に１０⁵ 回アクセスさ
れることになる。すなわち、１６μsec.（≒１６ｍsec.
／１０２４行）毎に行アドレスを変えながらリフレッシ
ュを行えば、すべての行は１６ｍsec.内に１回はリフレ
ッシュされることになる。

【０００６】さて、１６μsec.の間には約１００回のア
クセスが行われると考えられる。そこで、１００回のメ
モリ・アクセス中に、ある特定の行がアクセスされる確
率について考える。このＤＲＡＭには１０２４行あるの
で、１回のアクセスにより、ある行がアクセスされる確
率は１／１０２４になる。これが１００回では、

【数１】Ｐ₁₀₀ ＝１−｛１−（１／１０２４）｝¹⁰⁰ ≒０．１ となり、１６μsec.の期間内では、１０回に１回は無駄
なリフレッシュ動作が行われることになる。

【０００７】さらに、１６ｍsec.の間では、１０⁵ 回メ
モリ・アクセスが発生するので、

【数２】 Ｐ₁₀₀₀₀₀＝１−｛１−（１／１０２４）｝¹⁰⁰⁰⁰⁰ ＝１−５．７１×１０^-5 ≒０．９９９…… の確率で、ある特定の行がアクセスされることになる。
すなわち、リフレッシュ動作の必要な行はごく僅かしか
ないことになる。そこで、本発明は、リフレッシュ動作
による電力消費量を低減するとともに、アクセス不能期
間の短縮を可能としたＤＲＡＭのリフレッシュ制御回路
を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明によるリフレッシュ制御回路は、リフレッシ
ュすべき行の行アドレスを生成するアドレス生成手段
と、アクセスした行を示すアクセス履歴を格納する格納
手段と、所定のタイミングでリフレッシュ信号を発生す
るとともに、アドレス生成手段から出力された行アドレ
スに対応する行が一定時間内に上記格納手段に格納され
たアクセス履歴の行であるときにリフレッシュ信号の発
生を停止するリフレッシュ信号生成手段とを備えてい
る。

【０００９】

【作用】ＤＲＡＭにおいて、アクセス履歴を格納する一
方、このアクセス履歴に基づいてあるリフレッシュの対
象となった行が一定時間内にアクセスされているか否か
をチェックする。そして、一定時間内にアクセスされて
いれば、リフレッシュ信号の発生を停止し、その行のリ
フレッシュを行わないようにする。このように、リフレ
ッシュの必要のない行についてはリフレッシュを省略す
ることにより、リフレッシュ動作の回数を大幅に低減で
きるので、リフレッシュ動作による電力消費量を低減す
ることができるとともに、アクセス不能期間を短縮する
ことができる。

【００１０】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるリフレッシュ制御回
路の第１実施例を示すブロック図であり、例えば４Ｍbi
t ＤＲＡＭに適用した場合を示している。図１におい
て、アクセスすべき行を指定するために外部から入力さ
れる例えば１０bit の行アドレス（以下、アクセス行ア
ドレスと称する）は、各々１０bitのマルチプレクサ１
１およびアドレス比較器１２の各一入力となる。一方、
アドレスカウンタ（アドレス生成手段）１３では、外部
のタイマ（図示せず）から供給されるクロック信号ＣＫ
に同期してリフレッシュすべき行を指定するための１０
bit の行アドレス（以下、リフレッシュ行アドレスと称
する）の生成が行われる。

【００１１】ここで、リフレッシュ間隔Ｔを１６ｍsec.
とし、セル・アレイの行数ｎを１０２４とした場合、外
部から供給されるクロック信号ＣＫの周期τは、

【数３】τ＝１６ｍsec.／（１０２４＋１行） に設定される。すなわち、リフレッシュ間隔Ｔを（行数
＋１）に等分した周期となる。このアドレスカウンタ１
３において、クロック信号ＣＫの周期τで生成されるリ
フレッシュ行アドレスは、マルチプレクサ１１およびア
ドレス比較器１２の各他入力となる。

【００１２】アドレス比較器１２は、アクセス行アドレ
スとリフレッシュ行アドレスとを比較し、両アドレスが
一致するとき、リフレッシュすべき行が一定時間内、即
ちクロック信号ＣＫの周期τ内にアクセスされた旨を次
段のアクセスレジスタ（格納手段）１４に伝達する。こ
のとき、アクセスレジスタ１４には、そのアクセスされ
た行を示す１bit のフラグが、外部から供給されるクロ
ック信号ＣＫに同期してアクセス履歴として格納され
る。

【００１３】タイミング生成回路（リフレッシュ信号生
成手段）１５は、クロック信号ＣＫに同期してリフレッ
シュ動作を指令するためのリフレッシュ信号を発生する
とともに、リフレッシュ動作時にはアドレスカウンタ１
３からのリフレッシュ行アドレスを選択し、それ以外で
はアクセス行アドレスを選択すべくマルチプレクサ１１
を切換え制御するタイミング信号を発生する。また、タ
イミング生成回路１５は、アクセスレジスタ１４に格納
されたアクセス履歴を監視し、リフレッシュ行アドレス
によってリフレッシュ指定された行が上記一定時間τ内
にアクセスレジスタ１４に格納されたアクセス履歴の行
であるときは、リフレッシュ信号の発生を停止する。

【００１４】次に、上記構成のリフレッシュ制御回路に
よるリフレッシュ動作の制御について説明する。アドレ
スカウンタ１３によってクロック信号ＣＫの周期τでリ
フレッシュ行アドレスを生成するとともに、このリフレ
ッシュ行アドレスとアクセス行アドレスとをアドレス比
較器１２で比較し、その比較結果に基づいてアクセス履
歴をアクセスレジスタ１４に格納する。すなわち、図２
に示すように、リフレッシュ間隔Ｔを（行数＋１）で等
分し、リフレッシュすべき第ｎ行がその一定時間τ内に
アクセスされたか否かを示すアクセス履歴をアクセスレ
ジスタ１４に格納する。

【００１５】そして、タイミング生成回路１５は、アク
セスレジスタ１４に格納されているアクセス履歴を監視
し、リフレッシュすべき第ｎ行が一定時間τ内にアクセ
スされている場合は、リフレッシュ信号の発生を停止
し、第ｎ行についてはリフレッシュは行わないようにす
る。一方、リフレッシュすべき第ｎ行が一定時間τ内に
アクセスされていない場合には、そのリフレッシュ行ア
ドレスをそのまま行アドレスとして出力すべくマルチプ
レクサ１１を制御するとともに、リフレッシュ信号を発
生することにより、第ｎ行のリフレッシュを行う。

【００１６】その具体的なリフレッシュ動作について、
図３のタイミングチャートにしたがって説明するに、ア
ドレスカウンタ１３がクロック信号ＣＫ（ａ）に同期し
てアドレスカウントを行い、リフレッシュすべき行アド
レス（ｂ）として“１１”を指定したとする。そして、
図３（ｃ）に○印で示すように、一定時間τ内に第１１
行に対してアクセスがあった場合は、第１１行に対して
は図に破線で示すようにリフレッシュ信号（ｄ）が発生
されず、よって第１１行のリフレッシュは行われない。
なお、マルチプレクサ１１の作用により、アクセスより
もリフレッシュが優先されるので、リフレッシュ信号
（ｄ）が発生されたときは、図３（ｃ）に斜線で示すよ
うに、アクセスは行われない。

【００１７】上述したように、ＤＲＡＭの一定時間内に
アクセス対象となった行に対してリフレッシュの必要が
ないことを利用し、アクセス履歴を格納してあるリフレ
ッシュの対象となった行が一定時間内にアクセスされて
いれば、その行のリフレッシュを行わないようにしたこ
とにより、リフレッシュ動作の回数を大幅に低減できる
ので、リフレッシュ動作による電力消費量を低減するこ
とができるとともに、アクセス不能期間を短縮できる。
また、アクセス不能期間を短縮できることにより、シス
テム制御を司るマイクロプロセッサ等を円滑に動作させ
ることができる。

【００１８】図４は、本発明によるリフレッシュ制御回
路の第２実施例を示すブロック図であり、図中、図１と
同等部分には同一符号を付して示してある。本実施例に
おいては、図１のアドレス比較器１２に代えてマルチプ
レクサ１６が用いられている。このマルチプレクサ１６
は、タイミング生成回路１５からのタイミング信号に基
づいてリフレッシュのときはアドレスカウンタ１３で生
成されたリフレッシュ行アドレスを選択し、それ以外で
はアクセス行アドレスを選択してアクセスレジスタ１４
に供給する。アドレスカウンタ１３は、クロック信号Ｃ
Ｋに同期して１／２リフレッシュ間隔で周期的にカウン
トしてリフレッシュ行アドレスを生成する。

【００１９】アクセスレジスタ１４は、アクセス行アド
レスに基づいてセル・アレイのすべての行についてアク
セス履歴を格納するとともに、１／２リフレッシュ間隔
の周期でリフレッシュ行アドレスが供給されたときに
は、その周期内にリフレッシュすべき行に対するアクセ
スの発生の有無をアクセス履歴に基づいて調べてその結
果をタイミング生成回路１５に与えるように構成されて
いる。タイミング生成回路１５は、リフレッシュ間隔Ｔ
でリフレッシュ信号を発生するとともに、リフレッシュ
すべき行が１／２リフレッシュ間隔の周期内にアクセス
された行である旨の信号がアクセスレジスタ１４から供
給されると、その行に対するリフレッシュ信号の発生を
停止する。

【００２０】次に、上記構成のリフレッシュ制御回路に
よるリフレッシュ動作の制御について説明する。マルチ
プレクサ１６を介してアクセス行アドレスが供給される
と、アクセスレジスタ１４は、アクセスのあった行につ
いてアクセス履歴としてその行を示すビットにフラグを
セットする。今、アドレスカウンタ１３のカウント値、
即ちリフレッシュ行アドレスがｎを示し、このリフレッ
シュ行アドレスｎがマルチプレクサ１６を介してアクセ
スレジスタ１４に供給されたとする。

【００２１】このとき、アクセスレジスタ１４に第ｎ行
のアクセス履歴が格納されていなければ、タイミング生
成回路１５からリフレッシュ信号が発生され、第ｎ行の
リフレッシュが行われる。そして、アドレスカウンタ１
３のカウント値が更新されるとともに、アクセスレジス
タ１４の第ｎ行のアクセス履歴がリセットされる。第ｎ
行に関しては、１／２リフレッシュ間隔後、この間にア
クセスレジスタ１４に格納されたアクセス履歴をチェッ
クする。セル・メモリのすべての行に対して、以上の一
連のリフレッシュ制御の処理が繰り返して実行される。

【００２２】すなわち、図５の動作説明図に基づいてそ
の具体例を説明するに、アドレスカウンタ１３が１／２
リフレッシュ間隔で周期的にカウントし、その周期内で
第ｎ−１行にアクセスが発生しなかったとすると、アド
レスカウンタ１３のカウント値がｎ−１になったとき、
第ｎ−１行のリフレッシュが行われる。また、第ｎ行に
ついては、１／２リフレッシュ間隔の周期内でアクセス
が生じたので、リフレッシュの必要がなく、したがって
アドレスカウンタ１３のカウント値がｎを示したとき、
タイミング生成回路１５からリフレッシュ信号が発生さ
れず、リフレッシュは行われない。

【００２３】上述したように、１／２リフレッシュ間隔
で上記のリフレッシュ処理を行うことにより、最悪でも
リフレッシュ間隔Ｔ内で１回以上のアクセスまたはリフ
レッシュが行われることになる。なお、本実施例では、
セル・アレイのすべての行に対してアクセス履歴を持つ
構成としたが、すべての行数の１／２に対してアクセス
履歴を持ち、これを周期的に用いたり、逆に２つのアク
セス履歴を持ち、これを周期的に用いたりするように構
成することも可能である。

【００２４】さらに、本実施例では、行アドレスの入力
段にマルチプレクサ１６を配した場合について説明した
が、アクセスレジスタ１４に格納したアクセス履歴に対
して読み書きが同時に可能であれば、マルチプレクサ１
６は必ずしも必要なものではなく、アクセス行アドレス
およびリフレッシュ行アドレスを直接アクセスレジスタ
１４に供給するように構成することも可能である。ま
た、内容保持に必要なリフレッシュの間隔は、４Ｍbit
ＤＲＡＭでは１６ｍsec.ですが、１６Ｍbit ＤＲＡＭで
は３２ｍsec.〜となり、アクセスのサイクル・タイムも
小さくなる傾向にあり、十分に長い期間でのアクセスは
分散すると考えられるので、本発明は有用なものとな
る。

【００２５】

【発明の効果】以上説明したように、本発明によれば、
ＤＲＡＭにおいて、アクセス履歴を格納しておき、ある
リフレッシュの対象となった行が一定時間内にアクセス
されていれば、リフレッシュ信号の発生を停止し、その
行のリフレッシュを行わないようにしたことにより、リ
フレッシュ動作の回数を大幅に低減できるので、リフレ
ッシュ動作による電力消費量を低減することができると
ともに、アクセス不能期間を短縮することができる効果
がある。

【図面の簡単な説明】

【図１】本発明によるリフレッシュ制御回路の第１実施
例を示すブロック図である。

【図２】第１実施例の回路の動作説明図である。

【図３】リフレッシュ動作を説明するためのタイミング
チャートである。

【図４】本発明によるリフレッシュ制御回路の第２実施
例を示すブロック図である。

【図５】第２実施例の動作説明図である。

【図６】ＤＲＡＭの基本構成を示すブロック図である。

【符号の説明】 １１，１６ マルチプレクサ １２ アドレス比較器 １３ アドレスカウンタ １４ アクセスレジスタ １５ タイミング生成回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 リフレッシュすべき行の行アドレスを生
   成するアドレス生成手段と、 アクセスした行を示すアクセス履歴を格納する格納手段
   と、 所定のタイミングでリフレッシュ信号を発生するととも
   に、前記アドレス生成手段から出力された行アドレスに
   対応する行が一定時間内に前記格納手段に格納されたア
   クセス履歴の行であるときに前記リフレッシュ信号の発
   生を停止するリフレッシュ信号生成手段とを備えたこと
   を特徴とするリフレッシュ制御回路。
2. 【請求項２】 前記格納手段は、次にリフレッシュすべ
   き行のアクセス履歴のみを格納することを特徴とする請
   求項１記載のリフレッシュ制御回路。
3. 【請求項３】 前記格納手段は、すべての行についてア
   クセス履歴を格納することを特徴とする請求項１記載の
   リフレッシュ制御回路。