CN101133403B - 使用存储器总线实现存储设备通信的方法和装置 - Google Patents

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Abstract

关于物理参数和安全的数据以及发送这样的数据的命令可以在存储设备(10)和存储器控制器(22)之间使用连接两者的存储器总线(24)进行传送。在一个实施例中，本发明包括：存储设备在存储器总线上接收第一命令，该第一命令是除读或写命令以外的其它命令；以及接收与第一命令一起的第二命令，该第二命令是使用第一命令未用的线路发出的。

Description

使用存储器总线实现存储设备通信的方法和装置
技术领域
本公开涉及存储设备的总线通信，尤其涉及在系统存储器总线上传送存储器系统参数和特性。
背景技术
诸如RAM(随机存取存储器)这样的半导体存储器的温度主要由其活动水平(读取和写入存储单元的速率)及其环境决定。如果温度变得太高，则保存在存储器中的数据可能被破坏或丢失。此外，在较高的温度下，功耗可能增大。
此外，随着固态存储器的温度增加，存储器以更快的速率丢失电荷。如果存储器丢失电荷，则其丢失保存在其存储单元中的数据。RAM芯片具有自刷新电路，以便定期恢复所丢失的电荷。随着温度增加，必须增加自刷新速率以避免丢失数据。
为了保持低刷新速率并防止损坏存储器或丢失数据，必须知道关于存储器温度的一些信息。温度信息越准确，就可以允许存储器越热运行并且刷新速率可以越低而没有数据丢失的风险。如果温度信息不可靠或不准确，则存储器将以比所需更低的访问速率或比所需更快的刷新速率运行，以便提供一些误差容限。换句话说，通过增加准确性，可以减少温度控制的保护间隔。这使得能够增加存储器的性能。准确的温度信息还可用于控制冷却风扇和其它热量控制。
存储器通常以模块来封装，其中所述模块包含几个相似或相同的IC(集成电路)芯片，诸如DRAM(动态随机存取存储器)芯片。依赖于其使用水平、可用冷却及其自己独有的特性，每个芯片的温度可以不同。存储模块上的其它设备也可以具有不同的温度。为了有效，应当将温度信息提供给一些用于调节存储器的参数的系统，所述参数诸如数据传输速率，时钟速率，热量控制系统，诸如风扇，以及自刷新速率。
为了准确监控这样的存储模块的所有方面，必须使用昂贵的资源向一个设备传输所有温度信息，其中该设备能够解释该信息并在必要时执行某些动作。温度读取量越大并且收集频率越高，满足需求所需资源越大。还有许多关于错误检测、安全性、使用等的其它系统参数和特性需要从存储器传送。现有用于将系统存储器连到存储器控制器的通信资源用于发送要从存储体(memory bank)读取或要写入存储体的数据。任何额外的电路或通信接口可能显著增加存储模块的成本。
发明内容
针对以上问题，本发明提供了使用存储器总线实现存储设备通信的方法和装置。
根据本发明的一个方案，提供了一种方法，包括：由存储设备在存储器总线的命令线上接收第一命令，所述第一命令是除读或写命令以外的其它命令，所述存储器总线具有单独的命令线、地址线和数据线；以及接收与所述第一命令一起的第二命令，所述第二命令是在所述存储器总线的所述地址线上接收的，所述地址线未被所述第一命令使用。
根据本发明的另一个方案，提供了一种装置，包括：存储设备，其耦合到存储器总线，所述存储器总线具有单独的命令线、地址线和数据线，所述存储设备从所述存储器总线的所述命令线接收第一命令，所述第一命令是除读或写命令以外的其它命令；以及温度传感器和控制块，用于接收第二命令，所述第二命令是在所述存储器总线的所述地址线上与所述第一命令一起发送的，所述地址线未被所述第一命令使用。
根据本发明的另一个方案，提供了一种装置，包括：存储器控制器；存储器总线，其耦合到所述存储器控制器，所述存储器总线具有单独的命令线、地址线和数据线；以及存储设备，其耦合到所述存储器总线，以通过所述存储器总线从所述存储器控制器接收命令。所述存储器控制器使用所述存储器总线的所述命令线向所述存储设备发送第一命令以及与所述第一命令一起向所述存储设备发送第二命令，所述第二命令是使用所述存储器总线的所述地址线发送的，所述地址线未被所述第一命令使用。
通过本发明，能够使用存储器总线来高效地实现存储设备通信，提高执行命令的灵活性。
附图说明
通过阅读以下的说明书和所附权利要求，并通过参考下列附图，本发明实施例的各种优点将对本领域技术人员变得明显，其中：
图1是计算机系统的一部分的方框图，该计算机系统包括根据本发明一个实施例的存储模块和存储器控制器；
图2是根据本发明一个实施例发送命令的处理流程图；
图3是根据本发明一个实施例发送温度值的处理流程图；
图4是根据本发明一个实施例的存储设备的方框图；
图5是根据本发明一个实施例的替换的存储设备的方框图；以及
图6是适用于实施本发明实施例的计算机系统的方框图。
具体实施方式
图1示出存储单元10，其具有多个存储设备12(12a-12n)以及耦合到存储设备12的温度测量模块14。存储单元10可以是通常用于笔记本个人计算机(PC)的SO-DIMM(小型双列直插式存储模块)。SO-DIMM 10可以具有支持64比特传输的240引脚、144引脚、或72引脚配置，或对应于DIMM(双列直插式存储模块)结构或其它结构的任何其它支持不同传输速率的各种不同引脚配置。可选地，存储单元10可以是微型DIMM、或更通常用于桌面PC的全尺寸DIMM。此外，存储设备12可以是SDRAM(同步动态随机存取存储器)设备，其具有相对高的瞬变电流浪涌(current surge transients)并因此易受过热影响。但是，本发明的实施例可应用于任何类型的对温度敏感的存储器。
存储单元包括几个SDRAM设备12a、12b、12c、12d。虽然只示出4个SDRAM设备，但可以使用更多或更少数量的存储设备。温度测量模块14直接或间接测量一个或多个存储设备12的内部温度。该温度测量模块可以在一个或多个各种不同位置使用热传感器。在一个实施例中，每个DRAM具有其独立的温度传感器，而不是每个DRAM共用一个温度传感器。在另一个实施例中，温度传感器的一些部分位于每个DRAM上而其它部分位于公共单元中。虽然本发明是以承载一组DRAM的DIMM来描述的，但它也可以被应用于其它各种配置。例如，一个或多个DRAM可以直接耦合到总线，而不使用承载它们的模块，或者这些DRAM可以由除了DIMM以外的其它一些设备来承载。
存储单元10通过存储器总线24耦合到MCH(存储器控制器集线器)22，而存储单元的串行存在检测(SPD)设备18通过SMBus 28耦合到ICH(输入/输出控制器集线器)34。SPD保存基本输入/输出系统(BIOS，未示出)在系统启动时所用的配置信息(例如，模块大小、数据宽度、速度和电压)。它通过耦合到SPD设备18的系统管理总线(SMBus)28传输数据。热传感器14可以集成到SPD中或作为单独部件实现。在一个实例中，系统管理总线28是I2C(集成电路间)总线(例如，I2C规范，2.1版，飞利浦半导体，2000年1月)，其能够在物理上由两个有效导线和接地组成。所述有效导线被称为串行数据线(SDA)和串行时钟线(SCL)，它们都是双向的。
系统管理总线28还能够在SMBus框架(例如，SMBus规范，2.0版本，SBS实施者论坛，2000年8月)下工作。SMBus接口使用I2C作为其主干，并支持多个部件来回传递消息而非在各个控制线上传输。这种方法对个人计算机体系结构中的系统存储器尤其有用。
ICH耦合到MCH且还耦合到CPU(中央处理单元)36，其中CPU向系统存储器10发送数据并从系统存储器10获取数据。在所述实施例中，系统存储器向MCH发送数据并从MCH接收数据，MCH控制存储器的读写周期及其刷新速率。连接MCH和系统存储器的系统存储器总线24可以携带命令和地址以及从存储器读取的数据或写入存储器的数据。
ICH将保存的数据从系统存储器传送到其它设备(未示出)。这三个设备中的一个或多个可以被合并为单个单元。MCH可以被并入CPU或ICH，并且所有三个设备的功能可以被组合到单个芯片中。来自ICH的感应温度可以被发送到MCH或CPU，然后MCH或CPU可以调整刷新速率或执行其它动作。
对于存储设备以及允许对存储设备进行读取和写入的链路，有多种不同的标准。一个这样的标准是JEDEC固态技术协会的DDR2SDRAM JESD79-2A标准(2004年1月)。这一标准为通信总线的各个引脚分配了功能并设置了在总线上进行通信所用的值。其它标准可以以相似的方法分配功能和值。上述DDR2 SDRAM标准将DRAM芯片的连接进行如下分配：
CK时钟输入
CKE时钟使能
CS芯片选择：CS提供外部存储列(rank)选择
ODT片内终结器
RAS，CAS，WE命令输入：定义输入的命令
DM(UDM)，(LDM)输入数据屏蔽
BA0-BA2存储体地址输入
A0-A15地址输入：提供命令的行和列地址
DQ双向数据总线的数据输入/输出
DQS数据选通
NC无连接：无内部电气连接
VDDQ DQ电源
VSSQ DQ接地
VDDL DLL电源
VSSDL DLL接地
VDD电源
VSS电源接地
VREF参考电压
使用这些引脚可以提供各种不同命令和功能。这可能包括：存储列激活、读和写存取模式、预充电、自动预充电、刷新、自刷新、下电、异步CKE低事件、预充电下电期间输入时钟频率改变、无操作命令、以及反选择命令。上述不同的引脚或连接器用于不同的命令。例如，刷新、自刷新、下电和时钟命令未使用地址线。此外，对于一些命令，诸如读和写模式，使用数据线；而对于其它命令，诸如存储列激活和刷新、未使用数据线。
在本发明的一个实施例中，DRAM数据总线地址线可以用于在刷新周期中发出命令，而DRAM数据总线输出可以用于在该刷新周期中传递设备信息。刷新周期定期进行以维持存储器的内容，但存储元件(memory cell)在该周期中不在数据总线上提供任何数据。这一可用的、未用的带宽可以用于提供来自每个DRAM的其它类型的信息。
可用的数据总线带宽可以用来允许每个DRAM提供温度信息而不增加新信号或消耗命令带宽的新DRAM命令。其它类型的DRAM设备信息还可以通过命令发送，诸如寄存器编程。例如，对于目前的DRAM标准，诸如DDR、DDR2和DDR3，使用自动刷新命令周期来命令DRAM存储元件进行刷新。该命令未向DRAM发送其它信息或命令，且DRAM未向存储器控制器提供信息。
通过对DRAM地址线应用额外信息，附加的命令可以与自动刷新命令一起被传递至DRAM。该命令可以用于指示应当由DRAM设备使用适当的时隙在数据总线上驱动指定类型的设备信息。要传递的这类信息可以通过在自动刷新命令传递过程中设置各个地址信号为逻辑0或1来指定。相似的方法可以用于除自动刷新以外的不需要使用某些线路的其它命令。
更具体地考虑自动刷新命令的实例，这一命令未对BA00-02线路或A0到A15线路的使用设置任何要求。换句话说，这些线路可以设置为任何值而不会影响自动刷新命令。在一个实例中，存储器控制器发送自动刷新命令，然后设置地址线A10为指定值。地址线A10可以被定义，以用于告诉DRAM是否要进行正常的自动刷新或在进行自动刷新前在数据总线上发送热量数据。因此，例如，当A10是“0”时，DRAM可以将自动刷新命令视为正常。当A10是“1”时，DRAM先在数据总线上发送热量数据以便存储器控制器读取，然后进行自动刷新。这样，热量数据读取命令可以在地址线上发出。
通过使用A10来命令DRAM读出热量数据，热量数据可以由存储器控制器获取，而不影响存储器的读和写访问时间。此外，使用了未用的存储器总线能力，避免了温度信息对不同或额外总线的需要。如上所述，虽然在DDR标准的情况下使用自动刷新命令作为实例，但其它命令也可用于此类或其它类型的存储器标准。可以通过使用模式寄存器设置命令设置DRAM中指定的模式寄存器比特来支持其它命令。模式寄存器设置命令在DDR存储器标准中提供，如上所述。
存储设备接收到提供信息的命令后，所请求的信息可以以各种不同方式被返回。可以为所请求的信息提供特殊的连接器或总线，或按照已成为通信和控制标准一部分的协议或交换，将该信息与其它信息一起提供。在一个实施例中，在相关的数据线上，直接响应于命令线上所接收的请求而提供所请求的信息。在DDR标准存储器总线中，提供双向数据总线(DQ)。以与所保存的存储器数据发送到存储器控制器相同或相似的方法，来自每个DRAM的温度信息可以在DQ总线上直接发送到存储器控制器。
更新技术的存储器数据总线允许为每个存储设备或DRAM芯片发送大量温度数据。温度数据可以是单个温度、不同时间采集的多个温度、一个芯片中不同位置采集的多个温度或任何其它温度信息。如果使用DDR3存储器的标准DQ总线，每个DRAM在其64个引脚中的每一个上每个时钟发送4比特。在一个脉冲周期中，有4个时钟，因此可以从每个DRAM接收64个8比特字节的数据。64字节可以用于表示很高精度的几个温度测量结果。由于DRAM设备有不同的数据总线宽度(x4、x8、x16)，因此有可能选择多于一个设备信息字段在更宽的数据总线设备上传递。例如，一个x8设备在单个周期中将分发一个x4设备两倍的数据，因此能够同时提供两个单独的8比特设备数据字段以便单个8比特字段能够通过x4设备传递。
对单列模块，在每个时钟上以半字节(nibble)格式接收信息。在DDR3标准中，对于多数移动和桌面应用，一个脉冲有8个时钟，这允许以每时钟一个半字节有最多8个半字节数据来表示每个DRAM上热传感器的温度。在每半字节4比特时，使用标准的脉冲以及为不同存储器配置所分配的引脚数量，提供了32比特。还允许很高的精度。对于双列模块，有两倍的单独DRAM设备。这还允许每个DRAM有16比特温度数据，达到大于65000个温度级别。可选地，由于可能需要许多DRAM的温度，因此可以通过使用两个读周期或一半的读周期来维持64比特精度。进行类似的修改，也可以提供其它变型。
图2示出使用存储器总线获取温度数据的一般事件流。在方框2中，存储模块在系统存储器总线上接收到第一命令。第一命令可以是未使用所有地址线的各种不同命令中的任何一个。这些线路如上被标为线路A0到A15。典型地，这些命令除读或写命令以外的任何命令。在DDR命令结构中，一个这种命令是自动刷新命令。在其它命令结构中可以使用其它命令。
在方框3中，第二命令与第一命令一起接收。如上所述，第二命令可以使用第一命令未使用的线路(诸如地址线)发出的。在上述特定实例中，在自动刷新命令中一个这种线路是A10线路，但是，可以使用其它线路来代替。
在方框4中，存储模块通过例如进行自动刷新来执行第一命令，在方框5中，存储模块通过例如发送温度值来执行第二命令。取决于命令的性质，这些操作可以以任意顺序执行。在自动刷新以及读取温度值的实例中，可以先读取温度值以便提供更快的响应。
图3示出通过系统存储器总线向外部设备提供温度数据这一过程所执行的操作。可以响应于命令、或者基于内部事件或定时提供温度信息。在方框6中，从存储模块的热传感器系统向该存储模块的存储器数据读缓冲区提供温度值。该数据读缓冲区可以提供到存储器总线的接口。在方框7中，以存储器总线的数据格式，从存储器数据读缓冲区向系统存储器总线提供温度值。该格式可以包含在数据读脉冲期间发送的半字节数据。
图4示出存储设备的实例，诸如图1的DRAM芯片12之一，用于如上结合图2和3所述在数据总线上提供温度信息。在图4中，存储设备40有一组存储块41。每个块有：一组存储体阵列42，用于保存数据；感应放大器44，耦合到存储器阵列以用于将所保存的数据到驱动读线路上；以及I/O(输入/输出)门控逻辑46，用于将数据传输出DRAM芯片。
当所保存的存储器数据被读取到存储器总线24以发送到存储器控制器时，I/O门控逻辑将所保存的数据应用到将数据组合为半字节的多路复用器以及应用到读缓冲区50。当读命令52被选通到多路复用器上时，数据被应用到缓冲区50，从该缓冲区中该数据被在线路放大器54中放大并在总线上发送。缓冲区50包括DLL(延迟锁定回路)和FIFO(先进先出缓冲区)，用于调节数据选通信号的输入定时以及微调所有输出信号的定时。缓冲区有一组延迟元件，其可被校准以匹配参考时钟。
类似地，来自存储器控制器的、要写入DRAM地址的数据被在存储设备中由耦合到存储器总线的放大器56放大，并应用到一组写缓冲区58中。数据从写缓冲区被应用到适当的存储块的I/O门控逻辑。
为了在存储器总线上发送温度测量结果而非所保存的数据，可以将一组温度寄存器60应用于存储设备上的同一个多路复用器48，其中该多路复用器从DRAM存储块接收数据。当接收到发送温度数据的命令时，温度寄存器被读取并且被耦合到多路复用器，其中该多路复用器进行切换以发送所保存的温度测量结果而非所保存的数据。然后，以处理任何数据相似的方式，温度值可以被应用到读缓冲区50而后被放大到存储器总线上。通过将温度数据应用到读数据缓冲区，可以使用标准数据操作所用的现有定时和信号逻辑。这简化了存储设备并确保了温度测量结果的可靠传输。
图4还示出存储设备的温度测量系统一部分的简化版本。在图4中，温度传感器和控制块62从设备上的一个或多个位置收集温度信息。在一个实施例中，从每个DRAM块上的传感器测量温度。这些温度被温度传感器和控制块62转换为能够在存储器总线24上发送的数字值。该块还可以将温度与保存在阈值寄存器64中的阈值进行比较。阈值比较可以用于生成标志或警告或用于其它监控目的。阈值可以被预编程，由存储设备进行设置，由存储模块进行设置，或通过存储器总线上的命令来远程设置。
图5示出存储设备的另一个实例，诸如上面结合图4所述的用于在数据总线上提供温度信息的DRAM芯片。在图5中，存储设备70有一组存储块71。每个块有：一组存储体阵列72，用于保存数据；一组感应放大器74，耦合到存储器阵列以将所保存的数据驱动到读线路上；以及I/O(输入/输出)门控逻辑76，用于将数据传出DRAM芯片。
所保存的存储器数据被从各个存储元件78读出，通过隔离晶体管82，进入到感应放大器阵列中的放大器。隔离晶体管82保护各个存储元件上的数据以防止其被放大器和其它组件中的其它动作破坏。由向读缓冲区90发送数据的I/O门控逻辑将数据从感应放大器应用到存储器总线24。数据在线路放大器84中放大并通过总线发送。要写入DRAM地址的数据在存储模块中被耦合到存储器总线的放大器86放大，并应用到一组写缓冲区88。从写缓冲区中，它被应用到适当的存储块的I/O门控逻辑。
存储设备还包含温度传感器和控制块92，其耦合到阈值寄存器94和温度值寄存器90。当要读取温度值寄存器时，它们被应用于多路复用器78。该多路复用器插入在各个存储器比特元件和感应放大器逻辑之间，并可以切换以便以类似于图4的多路复用器48的方式提供所保存的存储器数据或温度值。通过经感应放大器而非如图4中直接向读缓冲区发送温度值，可以使用感应放大器和I/O门控逻辑的优点。这进一步增强了温度通信的可靠性并减少了温度数据设备的重复。在图5的配置中，温度寄存器可以被做成DRAM存储器阵列72的一部分。温度值可以被保存在扩展存储元件中，并可以使用特殊地址以向I/O门控逻辑发送所述温度值。可以修改图4和5的实例以适合任何具体应用。此外，本发明的实施例可以应用于其它类型的存储设备和系统。
图6示出适于合并有本发明的实施例的计算机系统的实例。MCH芯片、北桥、或主控制器663将一个或多个CPU(中央处理单元)613、615与存储器和I/O设备接合在一起，并可以提供许多特性，诸如增强的性能、可靠性、可用性和可服务性、系统管理以及CPU的热插拔。MCH可以包括I/O组、存储器控制器、监听过滤器、以及许多用于处理业务的逻辑。尽管图6的实例包括耦合到MCH和ICH(输入/输出控制器集线器)665的微处理器，但是MCH或ICH或两者或这些芯片的任何功能都可以被并入到微处理器中。MCH和ICH还可以整体或部分地合并到微处理器内部或外部。
在图6的实例中，MCH 611有一对FSB(前端总线)，每个FSB耦合到CPU或处理器内核613、615。可以使用多于或少于两个处理器内核和FSB。可以使用任何数量的不同CPU和芯片组。北桥通过FSB接收来自处理器内核的读、写和获取指令并执行这些指令。北桥还可以有系统存储器总线，诸如到系统存储器667的图1的总线24，以及到ICH(输入/输出控制器集线器)665的接口，其中所述系统存储器诸如与图1中所示相似的DIMM(双列直插式存储模块)，在该DIMM中保存指令和数据。
MCH还有一个接口，诸如PCI(外设组件互连)Express、或AGP(加速图形端口)接口，以与图形控制器641相耦合，该图形控制器又向显示器637提供图形和可能的音频。PCI Express接口还可用于耦合到其它高速设备。在图6的实例中，示出6条x4PCI Express线路。两条线路连到TCP/IP(传输控制协议/网际协议)卸载引擎617，其中所述TCP/IP卸载引擎可连到网络或诸如千兆以太网控制器639这样的TCP/IP设备。两条线路连到I/O处理器节点619，其中所述I/O处理器节点能够支持使用SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)或其它接口的存储装置621。另两条线路连到PCI转译集线器623，其中所述PCI转译集线器可支持连接PCI-X 625和PCI 627设备的接口。PCI Express接口可支持比这里所示更多或更少的设备。此外，尽管描述了PCI Express和AGP，但是MCH可用于支持其它协议和接口，来替换或补充所描述的那些。
ICH 665向许多不同设备提供了可能的连通性。这些连接可使用已确定的惯例和协议。这些连接可以包括LAN(局域网)端口669、USB集线器671、以及本地BIOS(基本输入/输出系统)闪存673。SIO(超级输入/输出)端口675可以为具有按钮和显示屏的前置面板677、键盘679、鼠标681、以及诸如红外线发射器或遥控传感器的红外设备685提供连通性。I/O端口还可以支持软盘、并行端口、以及串行端口连接。可选地，任何一个或多个这种设备可以从USB、PCI或任何其它类型的总线或互连得到支持。
ICH还可以提供IDE(集成设备电路)总线或SATA(串行高级技术附加装置)总线，用于连接到盘设备687、689或其它大型存储设备。大容量存储装置包括硬盘驱动器和光盘驱动器。因此，例如，软件程序、参数或用户数据可以被保存在硬盘驱动器或其它驱动器上。PCI(外设组件互连)总线691耦合到ICH并允许多种设备和端口耦合到ICH。图6中的实例包括WAN(广域网)端口693、无线端口695，数据卡连接器697、以及视频适配卡699。有更多设备可连接到PCI端口并且有更多可能的功能。PCI设备可以允许连接到本地设备、或邻近计算机。它们还允许连接到各种外设，诸如打印机、扫描仪、刻录机、显示器等。它们还允许有线或无线连接到更多远程设备或多个不同接口中的任意接口。
任何附接设备的具体特性可用于该设备的指定用途。任意的一个或多个设备、总线、或互连都可从被该系统中去除，并且可以增加其它部分。例如，可以通过PCI Express总线或通过主机控制器的集成图形部分在PCI总线上、在AGP总线上提供视频。
要明白的是，对于某些实现，比上述实例配备更少或更多的存储单元、存储模块、热传感器、热量管理、或计算机系统可能是优选的。因此，取决于诸如价格限制、性能需求、技术改进、或其它环境等的多种因素，上面提供的实例的构造可以随具体实现而不同。本发明的实施例还可用于除此处所描述的实例以外的其它类型的存储器系统和其它热环境。尽管本发明描述了在通信总线上请求并发送存储器数据，但也可以请求并发送其它类型的数据。一些其它类型的信息的实例包括检错和修正数据，诸如可修正或不可修正的错误、允许或限制访问存储器特定部分的命令、模式检测数据、以及访问日志。
本发明的实施例可以作为计算机程序产品来提供，所述计算机程序产品可以包括在其上保存有指令的机器可读介质，其中所述指令可用于对通用计算机、模式分发逻辑、存储器控制器或其它电子设备进行编程以执行处理。机器可读介质可以包括、但不限于：软盘、光盘、CD-ROM、以及磁光盘、ROM、RAM、EPROM、EEPROM、磁或光存储卡、闪存、或适合保存电子指令的其它类型的媒体或机器可读介质。此外，本发明的实例还可以作为计算机程序产品来下载，其中可以以通过通信链路(例如，调制解调器或网络连接)的载波或其它传播介质中包含的数据信号的方式，将程序从远程计算机或控制器传输到请求的计算机或控制器。
在上述说明中，阐述了许多特定细节。但是，应当理解没有这些特定细节也可以实施本发明的实施例。例如，可以用公知的等价材料代替这里所述的那些材料，类似地，可以用公知的等价技术代替所公开的具体处理技术。在其它实例中，公知的电路、结构和技术并未详细示出，以免使本说明书难以理解。
尽管本发明的实施例是针对几个实例描述的，但本领域技术人员可以认识到，本发明不限于所描述的实施例，而可以在所附权利要求的本质和范围内用修改或替换来实施。因此该说明书被认为是说明性而非限制性的。

Claims (15)

1.一种使用存储器总线进行通信的方法，包括：
由存储设备在存储器总线的命令线上接收第一命令，所述第一命令是除读或写命令以外的其它命令，所述存储器总线具有单独的命令线、地址线和数据线；以及
接收与所述第一命令一起的第二命令，所述第二命令是在所述存储器总线的所述地址线上接收的，所述地址线未被所述第一命令使用。
2.根据权利要求1所述的方法，其中，所述第一命令是自动刷新命令。
3.根据权利要求1所述的方法，其中，所述第二命令是温度值读取命令。
4.根据权利要求1所述的方法，其中，所述第二命令是通过将所述第一命令的地址引脚设置为高或低来指示的。
5.根据权利要求1所述的方法，其中，所述第二命令是读取所述存储设备的温度值并在所述存储器总线上提供所述温度值的命令。
6.根据权利要求1所述的方法，还包括：响应于所述第二命令，在所述存储器总线上以所述存储器总线的数据格式提供来自所述存储设备的热传感器系统的温度值。
7.根据权利要求6所述的方法，其中，提供温度值的步骤包括：在所述存储器总线的数据读脉冲周期中，提供半字节数据。
8.根据权利要求6所述的方法，其中，提供温度值的步骤包括： 将耦合在所述存储设备的存储器阵列和数据读缓冲区之间的多路复用器从所述存储器阵列切换到温度值保存寄存器。
9.根据权利要求6所述的方法，其中，提供温度值的步骤包括：将耦合在所述存储设备的存储器阵列和所述存储设备的感应放大器之间的多路复用器从所述存储器阵列切换到温度值保存寄存器。
10.一种使用存储器总线进行通信的装置，包括：
存储设备，其耦合到存储器总线，所述存储器总线具有单独的命令线、地址线和数据线，所述存储设备从所述存储器总线的所述命令线接收第一命令，所述第一命令是除读或写命令以外的其它命令；以及
温度传感器和控制块，用于接收第二命令，所述第二命令是在所述存储器总线的所述地址线上与所述第一命令一起发送的，所述地址线未被所述第一命令使用。
11.根据权利要求10所述的装置，其中，所述第一命令是自动刷新命令。
12.根据权利要求10所述的装置，其中，所述温度传感器和控制块还包括温度值寄存器以保存所测量的温度值，并且其中，所述温度传感器和控制块以所述存储器总线的数据格式向所述存储器总线提供所述温度值。
13.一种使用存储器总线进行通信的装置，包括：
存储器控制器；
存储器总线，其耦合到所述存储器控制器，所述存储器总线具有单独的命令线、地址线和数据线；以及
存储设备，其耦合到所述存储器总线，以通过所述存储器总线从所述存储器控制器接收命令， 
其中，所述存储器控制器使用所述存储器总线的所述命令线向所述存储设备发送第一命令以及与所述第一命令一起向所述存储设备发送第二命令，所述第二命令是使用所述存储器总线的所述地址线发送的，所述地址线未被所述第一命令使用。
14.根据权利要求13所述的装置，其中，所述第一命令是自动刷新命令。
15.根据权利要求13所述的装置，其中，所述第二命令是温度测量结果读取命令。 
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304905B2 (en) * 2004-05-24 2007-12-04 Intel Corporation Throttling memory in response to an internal temperature of a memory device
US8122187B2 (en) * 2004-07-02 2012-02-21 Qualcomm Incorporated Refreshing dynamic volatile memory
US7523285B2 (en) * 2004-08-20 2009-04-21 Intel Corporation Thermal memory control
KR100611505B1 (ko) * 2004-12-17 2006-08-11 삼성전자주식회사 동적 온도 모니터링이 가능한 메모리 모듈 및 메모리모듈의 동작 방법
US7640392B2 (en) * 2005-06-23 2009-12-29 Qualcomm Incorporated Non-DRAM indicator and method of accessing data not stored in DRAM array
US7620783B2 (en) 2005-02-14 2009-11-17 Qualcomm Incorporated Method and apparatus for obtaining memory status information cross-reference to related applications
US7260007B2 (en) * 2005-03-30 2007-08-21 Intel Corporation Temperature determination and communication for multiple devices of a memory module
US7970958B2 (en) * 2005-06-20 2011-06-28 Micron Technology, Inc. Peripheral interface alert message for downstream device
KR100640722B1 (ko) * 2005-10-05 2006-11-01 삼성전자주식회사 반도체 제어장치, 반도체 장치, 및 이들을 구비하는 시스템
US8118483B2 (en) 2006-06-21 2012-02-21 Intel Corporation Thermal sensor having toggle control
US9262326B2 (en) * 2006-08-14 2016-02-16 Qualcomm Incorporated Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem
US7830690B2 (en) * 2006-10-30 2010-11-09 Intel Corporation Memory module thermal management
KR100880835B1 (ko) * 2007-01-03 2009-02-02 주식회사 하이닉스반도체 메모리장치의 음전압 공급장치.
US20080317086A1 (en) * 2007-06-22 2008-12-25 Santos Ishmael F Self-calibrating digital thermal sensors
US8028198B2 (en) 2007-07-30 2011-09-27 Micron Technology, Inc. Devices, methods, and apparatuses for detection, sensing, and reporting functionality for semiconductor memory
US7885914B2 (en) * 2007-12-28 2011-02-08 Intel Corporation Systems, methods and apparatuses for rank coordination
US20100011104A1 (en) * 2008-06-20 2010-01-14 Leostream Corp Management layer method and apparatus for dynamic assignment of users to computer resources
US8639874B2 (en) * 2008-12-22 2014-01-28 International Business Machines Corporation Power management of a spare DRAM on a buffered DIMM by issuing a power on/off command to the DRAM device
US9020781B2 (en) * 2009-12-11 2015-04-28 Corsair Memory, Inc. Monitoring memory module parameters in high performance computers
US9026401B2 (en) * 2009-12-11 2015-05-05 Cosair Memory, Inc. Monitoring memory module parameters in high performance computers
US8392650B2 (en) * 2010-04-01 2013-03-05 Intel Corporation Fast exit from self-refresh state of a memory device
KR20110124992A (ko) * 2010-05-12 2011-11-18 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 시스템
KR101187642B1 (ko) * 2011-05-02 2012-10-08 에스케이하이닉스 주식회사 집적 회로의 모니터링 장치
US8527836B2 (en) 2011-07-01 2013-09-03 Intel Corporation Rank-specific cyclic redundancy check
CN103890850B (zh) * 2011-09-30 2016-11-09 英特尔公司 使用热数据对3d栈式存储器的动态操作
CN104204997A (zh) * 2012-03-30 2014-12-10 富士通株式会社 信息处理装置、控制方法以及程序
CN103531247B (zh) * 2012-07-04 2016-08-03 纬创资通股份有限公司 测试装置
US9299400B2 (en) 2012-09-28 2016-03-29 Intel Corporation Distributed row hammer tracking
CN104216850B (zh) * 2013-05-31 2018-06-19 鸿富锦精密电子(天津)有限公司 接口传输设备
US9117542B2 (en) 2013-09-27 2015-08-25 Intel Corporation Directed per bank refresh command
WO2015094258A1 (en) * 2013-12-19 2015-06-25 Hewlett-Packard Development Company, L.P. Transmission of command strings and status strings via memory bus
US9390785B2 (en) 2014-03-27 2016-07-12 Intel Corporation Method, apparatus and system for determining a write recovery time of a memory based on temperature
US9780782B2 (en) * 2014-07-23 2017-10-03 Intel Corporation On-die termination control without a dedicated pin in a multi-rank system
CN104657297B (zh) * 2015-02-03 2018-02-09 杭州士兰控股有限公司 计算设备扩展系统及扩展方法
US10088880B2 (en) * 2015-08-27 2018-10-02 Intel Corporation Thermal monitoring of memory resources
KR20170039451A (ko) * 2015-10-01 2017-04-11 삼성전자주식회사 메모리 모듈 및 이를 포함하는 반도체 메모리 시스템
US10789010B2 (en) * 2016-08-26 2020-09-29 Intel Corporation Double data rate command bus
US10338838B2 (en) * 2017-03-24 2019-07-02 Samsung Electronics Co., Ltd. Multi-mode NVMe over fabrics device for supporting CAN (controller area network) bus or SMBus interface
KR102398209B1 (ko) 2017-11-06 2022-05-17 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템 그리고 그것의 리프레쉬 방법
KR102477268B1 (ko) 2018-01-26 2022-12-13 삼성전자주식회사 메모리 모듈의 정보를 실시간으로 모니터링하는 방법 및 시스템
US10489316B1 (en) 2018-06-04 2019-11-26 Micron Technology, Inc. Methods for performing multiple memory operations in response to a single command and memory devices and systems employing the same
US10692560B2 (en) 2018-06-06 2020-06-23 Intel Corporation Periodic calibrations during memory device self refresh
US10901655B2 (en) 2018-09-27 2021-01-26 Western Digital Technologies, Inc. Non-volatile storage system with command response piggybacking
CN109446131A (zh) * 2018-11-08 2019-03-08 郑州云海信息技术有限公司 信息传输方法以及系统
CN112799986B (zh) * 2019-11-13 2024-03-26 瑞昱半导体股份有限公司 通用序列总线切换电路与相关的电子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5937170A (en) * 1997-02-21 1999-08-10 Vlsi Technology, Inc. Data communications with processor-assertable addresses mapped to peripheral-accessible-addresses-times-command product space
US6453218B1 (en) * 1999-03-29 2002-09-17 Intel Corporation Integrated RAM thermal sensor
US6728150B2 (en) * 2002-02-11 2004-04-27 Micron Technology, Inc. Method and apparatus for supplementary command bus
CN1685441A (zh) * 2003-04-23 2005-10-19 富士通株式会社 半导体存储装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682498A (en) * 1993-11-12 1997-10-28 Intel Corporation Computer system with dual ported memory controller and concurrent memory refresh
US6021076A (en) * 1998-07-16 2000-02-01 Rambus Inc Apparatus and method for thermal regulation in memory subsystems
CN1263037C (zh) * 1998-08-18 2006-07-05 英特尔公司 控制部件的温度的方法和设备
US6172893B1 (en) * 1999-01-05 2001-01-09 Micron Technology, Inc. DRAM with intermediate storage cache and separate read and write I/O
US6553449B1 (en) * 2000-09-29 2003-04-22 Intel Corporation System and method for providing concurrent row and column commands
US6515896B1 (en) * 2001-07-24 2003-02-04 Hewlett-Packard Company Memory device with short read time
KR100543906B1 (ko) * 2001-12-29 2006-01-23 주식회사 하이닉스반도체 어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자
US6809914B2 (en) * 2002-05-13 2004-10-26 Infineon Technologies Ag Use of DQ pins on a ram memory chip for a temperature sensing protocol
JP4462528B2 (ja) * 2002-06-24 2010-05-12 株式会社日立製作所 半導体集積回路装置
KR100532448B1 (ko) * 2003-07-12 2005-11-30 삼성전자주식회사 메모리의 리프레시 주기를 제어하는 메모리 컨트롤러 및리프레시 주기 제어 방법
US20050144372A1 (en) * 2003-12-31 2005-06-30 Robert Walker Memory device controlled with user-defined commands

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5937170A (en) * 1997-02-21 1999-08-10 Vlsi Technology, Inc. Data communications with processor-assertable addresses mapped to peripheral-accessible-addresses-times-command product space
US6453218B1 (en) * 1999-03-29 2002-09-17 Intel Corporation Integrated RAM thermal sensor
US6728150B2 (en) * 2002-02-11 2004-04-27 Micron Technology, Inc. Method and apparatus for supplementary command bus
CN1685441A (zh) * 2003-04-23 2005-10-19 富士通株式会社 半导体存储装置

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Publication number Publication date
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